JP2019149614A - 電流検出回路、半導体装置、及び、半導体システム - Google Patents

Abstract

【課題】電流検出精度を向上させることが可能な電流検出回路、半導体装置、及び、半導体システムを提供すること。【解決手段】一実施の形態によれば、電流検出回路１００は、外部から供給された入力電流Ｉｉｎを入力電圧Ｖｉｎに変換する抵抗素子Ｒ１と、定電流源１０２と、定電流源１０２の出力電流Ｉｒｅｆを参照電圧Ｖｒｅｆに変換する抵抗素子Ｒ２と、参照電圧Ｖｒｅｆを用いて入力電圧ＶｉｎをＡＤ変換するＡＤコンバータ１０１と、を備える。【選択図】図３

Description

本発明は電流検出回路、半導体装置、及び、半導体システムに関し、例えば電流検出精度を向上させるのに適した電流検出回路、半導体装置、及び、半導体システムに関する。

自動車には、クラッチの開閉を制御するソレノイドバルブに対する電流の供給を制御する電子制御ユニットが搭載されている。電子制御ユニットは、ソレノイドバルブに対する電流の供給を制御してクラッチの開閉を制御することにより、自動車の発進、停止、変速時にエンジンの駆動力をトランスミッションに伝えたり遮断したりしている。ここで、電子制御ユニットは、ソレノイドバルブに対する電流の供給を精度良く制御することにより、クラッチの開閉を正確に行う必要がある。

そのため、電子制御ユニットには、ソレノイドドライバから出力される電流の値が正常値を示しているか否かを検出する電流検出回路が設けられている。当然ながら、この電流検出回路には、高精度に電流を検出することが求められている。

電流検出精度の高い電流検出回路としては、シャント抵抗を用いてドライバに流れる電流を検出する電流検出回路が知られている。しかしながら、シャント抵抗方式の電流検出回路では、回路規模が増大してしまうという問題があった。特に、一つのチップに複数のソレノイドドライバを搭載する必要がある場合、一つのチップに複数のシャント抵抗方式の電流検出回路が設けられることになるため、チップサイズが非常に大きくなってしまうという問題があった。

このような問題に対する解決策が特許文献１に開示されている。特許文献１には、ドライバ（トランジスタ）に流れる電流に比例する電流を、センストランジスタを用いて検出することにより、当該ドライバに流れる電流を間接的に検出する電流検出回路の構成が開示されている。このような構成により、シャント抵抗方式の電流検出回路の場合と比較して、回路規模の増大が抑制される。

米国特許第６５５９６８４号明細書

特許文献１に開示された電流検出回路は、センストランジスタに流れる電流を、抵抗素子を用いてアナログの入力電圧に変換した後、ＡＤコンバータを用いてデジタル信号に変換している。ここで、一般的に、逐次比較型のＡＤコンバータなどは、ＡＤ変換を実現するために、フルスケールのレンジに対応する参照電圧を必要とする。しかしながら、特許文献１には、参照電圧がどのようにして生成されているのかについて開示も示唆もされていない。そのため、特許文献１の構成では、所望の参照電圧を精度良く生成することができない可能性があった。その結果、特許文献１に記載の電流検出回路は、正確なＡＤ変換を行うことができないため、電流検出精度を低下させてしまうという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、外部から供給された入力電流を入力電圧に変換する第１抵抗素子と、第１定電流源と、前記第１定電流源の出力電流を参照電圧に変換する第２抵抗素子と、前記参照電圧を用いて前記入力電圧をＡＤ変換するＡＤコンバータと、を備える。

前記一実施の形態によれば、電流検出精度を向上させることが可能な電流検出回路、半導体装置、及び、半導体システムを提供することができる。

実施の形態１にかかる電子制御ユニットが搭載された自動車の外観図である。 図１に示す電子制御ユニットの構成例を示すブロック図である。 図２に示す電子制御ユニットに設けられた電流検出部の具体的構成例を示す図である。 ハイサイドドライバがオンしている場合における電流検出部の電流の流れを説明するための図である。 ローサイドドライバがオンしている場合における電流検出部の電流の流れを説明するための図である。 実施の形態１にかかる電流検出回路に設けられたＡＤコンバータの具体的な構成例を示す回路図である。 実施の形態１にかかる電流検出回路に設けられた定電流源の具体的な構成例を示す図である。 トリミング前後の定電流源の出力電流を示す図である。 図２に示す電流検出部の変形例を示す回路図である。 図９に示す電流検出部に設けられた定電流源の具体的な構成例を示す回路図である。 不感帯領域の改善を説明するための図である。 実施の形態１にかかる電流検出回路の第１変形例を示す回路図である。 実施の形態１にかかる電流検出回路の第２変形例を示す回路図である。 実施の形態２にかかる電流検出回路の具体的な構成例を示す回路図である。 図１４に示す電流検出回路の第１変形例を示す回路図である。 図１４に示す電流検出回路の第２変形例を示す回路図である。 図１４に示す電流検出回路の第３変形例を示す回路図である。 図１４に示す電流検出回路の第４変形例を示す回路図である。 図１８に示す電流検出回路の一方の容量アレイ型ＤＡ変換器によるサンプリング動作を説明するための図である。 図１８に示す電流検出回路の一方の容量アレイ型ＤＡ変換器による電荷再分配動作を説明するための図である。 図１８に示す電流検出回路の他方の容量アレイ型ＤＡ変換器によるサンプリング動作を説明するための図である。 図１８に示す電流検出回路の他方の容量アレイ型ＤＡ変換器による電荷再分配動作を説明するための図である。 実施の形態３にかかる電流検出回路の構成例を示す図である。 図２３に示す電流検出回路の具体的な構成例を示す回路図である。 図２３に示す電流検出回路の変形例を示す図である。 抵抗素子Ｒ１、Ｒ２のレイアウト平面図である。 抵抗素子Ｒ１、Ｒ２の抵抗値の電流依存性と電流検出誤差との関係を示す図である。 抵抗素子Ｒ１、Ｒ２の抵抗値の電流依存性と電流検出誤差との関係を示す図である。 図２８に示す抵抗素子Ｒ１、Ｒ２の電流依存性と電流検出誤差との関係をより詳しく説明するための図である。 電流検出回路に設けられたＡＤコンバータの他の例を示す図である。 電流検出回路に設けられたＡＤコンバータの他の例を示す図である。 実施の形態１，２に係る電流検出回路が適用された半導体装置の構成例を示す回路図である。 実施の形態３に係る電流検出回路が適用された半導体装置の構成例を示す回路図である。

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

＜実施の形態１＞
図１は、実施の形態１にかかる電子制御ユニット（ＥＣＵ；Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）が搭載された自動車の外観図である。

図１に示すように、自動車には、例えば、エンジン２、クラッチ３、トランスミッション４、ディファレンシャルギア５、タイヤ６、ソレノイドバルブ（負荷）７、及び、電子制御ユニット１が搭載されている。

例えば、電子制御ユニット１は、ソレノイドバルブ７に対する電流の供給を制御する。ソレノイドバルブ７は、ソレノイドドライバから供給された電流をインダクタ等によって電磁力に変換した後、その電磁力を用いてクラッチ３の開閉を制御する。それにより、自動車の発進、停止、変速時におけるエンジン２の駆動力のトランスミッション４への伝達が制御される。トランスミッション４は、エンジン２の駆動力を、走行状態に応じた回転数及びトルクに変化させた後、ディファレンシャルギア５に伝達し、タイヤ６を回転させる。

図２は、電子制御ユニット１の構成例を示すブロック図である。
図２に示すように、電子制御ユニット１は、ソレノイドドライバ１１と、電流検出部（半導体装置）１２と、制御部１３と、を備える。

ソレノイドドライバ１１は、ソレノイドバルブ７に対して電流を出力する。電流検出部１２は、ソレノイドドライバ１１から出力される電流の値を検出する。制御部１３は、例えばＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）であって、電流検出部１２によって検出された電流の値に基づいてソレノイドドライバ１１の出力電流の値が正常値の範囲内となるように、例えば制御信号であるパルス信号のデューティ比を制御することによりソレノイドドライバ１１の出力電流を制御する。

ここで、電子制御ユニット１は、ソレノイドバルブ７に対する電流の供給を精度良く制御することにより、クラッチ３の開閉を正確に行う必要がある。そのため、電流検出部１２（より詳細には、電流検出部１２に設けられた電流検出回路１００）には、高精度に電流を検出することが求められている。

（電流検出部１２の具体的な構成例）
図３は、電流検出部１２の具体的な構成例を示す回路図である。なお、図３には、ソレノイドドライバ１１及びソレノイドバルブ７も示されている。

図３に示すように、ソレノイドドライバ１１は、ドライブトランジスタＭＮ１，ＭＮ２を有する。本実施の形態では、ドライブトランジスタＭＮ１，ＭＮ２は、何れも高耐圧のＮチャネルＭＯＳトランジスタである場合を例に説明する。

ドライブトランジスタＭＮ１は、バッテリ電圧Ｖｂａｔが供給される電圧供給端子（以下、電圧供給端子Ｖｂａｔと称す）と、ソレノイドドライバ１１の出力端子と、の間に設けられ、制御部１３からの制御信号であるパルス信号Ｓ１に基づいてオンオフを切り替える。ドライブトランジスタＭＮ２は、接地電圧端子ＧＮＤと、ソレノイドドライバ１１の出力端子と、の間に設けられ、制御部１３からの制御信号であるパルス信号Ｓ２に基づいてオンオフを切り替える。

例えば、まず、ドライブトランジスタＭＮ１がオンし、ドライブトランジスタＭＮ２がオフする。それにより、電圧供給端子ＶｂａｔからドライブトランジスタＭＮ１を介してソレノイドバルブ７のインダクタＬ１に電流が流れる。このとき、インダクタＬ１には、電流エネルギーが蓄えられる。その後、ドライブトランジスタＭＮ１がオフし、ドライブトランジスタＭＮ２がオンする。それにより、電圧供給端子ＶｂａｔからドライブトランジスタＭＮ１を介してソレノイドバルブ７のインダクタＬ１に流れていた電流が遮断される。インダクタＬ１は、直前に流れていた電流の電流値を維持しようとして、蓄えた電流エネルギーを放出する。それにより、接地電圧端子ＧＮＤからドライブトランジスタＭＮ２を介してソレノイドバルブ７のインダクタＬ１に向けて電流が流れる。このような動作が繰り返される。

電流検出部１２は、トランジスタＴｒ１１，Ｔｒ１２と、トランジスタＴｒ２１〜Ｔｒ２３と、オペアンプＡＭＰ１，ＡＭＰ２と、スイッチＳＷ１，ＳＷ２と、抵抗素子Ｒ１，Ｒ２と、ＡＤコンバータ１０１と、定電流源１０２と、を備える。なお、抵抗素子Ｒ１，Ｒ２と、ＡＤコンバータ１０１と、定電流源１０２と、によって電流検出回路１００が構成される。

本実施の形態では、トランジスタＴｒ１２，Ｔｒ２２〜Ｔｒ２３がＰチャネルＭＯＳトランジスタであって、トランジスタＴｒ１１，Ｔｒ２１が高耐圧のＮチャネルＭＯＳトランジスタである場合を例に説明する。

トランジスタ（センストランジスタ）Ｔｒ１１は、電圧供給端子Ｖｂａｔと、ノードＮ１１と、の間に設けられパルス信号Ｓ１に基づいてオンオフを切り替える。オペアンプＡＭＰ１は、ドライブトランジスタＭＮ１のソース電圧と、トランジスタＴｒ１１のソース電圧と、の電位差を増幅して出力する。トランジスタＴｒ１２は、トランジスタＴｒ１１のソースと、スイッチＳＷ１と、の間に設けられ、オペアンプＡＭＰ１の出力に基づいてソース−ドレイン間に流れる電流を制御する。それにより、トランジスタＴｒ１１（及びトランジスタＴｒ１２）には、ドライブトランジスタＭＮ１に比例する電流（例えば１０００分の１程度の電流）が流れる。

トランジスタ（センストランジスタ）Ｔｒ２１は、ソレノイドドライバ１１の出力端子（ドライブトランジスタＭＮ２のドレイン）と、ノードＮ１２と、の間に設けられ、パルス信号Ｓ２に基づいてオンオフを切り替える。オペアンプＡＭＰ２は、ドライブトランジスタＭＮ２のソース電圧と、トランジスタＴｒ２１のソース電圧と、の電位差を増幅して出力する。トランジスタＴｒ２２は、電源電圧ＶＤＤが供給される電源電圧端子（以下、電源電圧端子ＶＤＤと称す）と、ノードＮ１２と、の間に設けられ、オペアンプＡＭＰ２の出力に基づいてソース−ドレイン間に流れる電流を制御する。それにより、トランジスタＴｒ２１（及びトランジスタＴｒ２２）には、ドライブトランジスタＭＮ２に比例する電流（例えば１０００分の１程度の電流）が流れる。

トランジスタＴｒ２３は、電源電圧端子ＶＤＤとスイッチＳＷ２との間に設けられ、トランジスタＴｒ２２と同じくオペアンプＡＭＰ２の出力に基づいてソース−ドレイン間に流れる電流を制御する。本例では、トランジスタＴｒ２３には、トランジスタＴｒ２２に流れる電流と同じ値の電流が流れる。

スイッチＳＷ１，ＳＷ２は、ドライブトランジスタＭＮ１，ＭＮ２のオンオフの切り替わりに応じて、それぞれ相補的にオンオフを切り替える。

例えば、ドライブトランジスタＭＮ１がオンし、ドライブトランジスタＭＮ２がオフした場合、スイッチＳＷ１がオンし、スイッチＳＷ２がオフする。それにより、ドライブトランジスタＭＮ１に流れる電流に比例してトランジスタＴｒ１１，Ｔｒ１２に流れる電流が、スイッチＳＷ１を介して、電流検出回路１００に向けて流れる（図４参照）。

それに対し、ドライブトランジスタＭＮ１がオフし、ドライブトランジスタＭＮ２がオンした場合、スイッチＳＷ１がオフし、スイッチＳＷ２がオンする。それにより、ドライブトランジスタＭＮ２に流れる電流に比例してトランジスタＴｒ２１，Ｔｒ２２に流れる電流が、トランジスタＴｒ２３によってミラーされて、スイッチＳＷ２を介して、電流検出回路１００に向けて流れる（図５参照）。

電流検出回路１００において、抵抗素子Ｒ１は、スイッチＳＷ１，ＳＷ２の出力ノードＮ１３と接地電圧端子ＧＮＤとの間に設けられ、トランジスタＴｒ１１及びトランジスタＴｒ２１のそれぞれに流れる電流のうち、スイッチＳＷ１，ＳＷ２によって選択された何れかの電流Ｉｉｎを入力電圧Ｖｉｎに変換する。定電流源１０２は、電源電圧端子ＶＤＤと接地電圧端子ＧＮＤとの間に設けられ、定電流Ｉｒｅｆを出力する。抵抗素子Ｒ２は、定電流源１０２に直列に設けられ、定電流Ｉｒｅｆを参照電圧Ｖｒｅｆに変換する。ＡＤコンバータ１０１は、例えば逐次比較型のＡＤコンバータであって、参照電圧Ｖｒｅｆを用いて入力電圧ＶｉｎをＡＤ変換し、変換結果（デジタル信号）Ｄｏｕｔを出力する。このデジタル信号Ｄｏｕｔは、ドライブトランジスタＭＮ１，ＭＮ２の何れかに流れる電流の値として取り扱われる。

（ＡＤコンバータ１０１の具体的な構成例）
図６は、ＡＤコンバータ１０１の具体的な構成例を示す回路図である。図６に示すＡＤコンバータ１０１は、所謂、逐次比較型のＡＤコンバータである。

図６に示すように、ＡＤコンバータ１０１は、ＤＡ変換器１０３と、プリアンプ１０４と、スイッチＳＷ１０４と、コンパレータ１０５と、比較制御部１０６と、キャパシタＣ１０３ｅと、を備える。ＤＡ変換器１０３は、比較制御部１０６から逐次出力されるデジタル信号を、参照電圧Ｖｒｅｆをフルスケール値としてアナログ電圧Ｖｒに変換する。また、ＤＡ変換器１０３は、入力電圧Ｖｉｎをサンプリングしてホールドする機能も含んでいる。コンパレータ１０５は、ＤＡ変換器１０３からプリアンプ１０４を介して供給された、ホールドされた入力電圧Ｖｉｎと、アナログ電圧Ｖｒと、を比較して比較結果を出力する。スイッチＳＷ１０４は、プリアンプ１０４の入力端子と出力端子とを短絡することにより、プリアンプ１０４の出力電圧として電圧Ｖｃｍを生成するとともに、プリアンプ１０４の入力端子に電圧Ｖｃｍを印加する。比較制御部１０６は、コンパレータ１０５の比較結果に基づいて、値の異なる次のデジタル信号を出力する。このような動作が繰り返されることで、入力電圧Ｖｉｎに最も近い値を示すアナログ電圧Ｖｒに対応するデジタル信号の値が確定する。ＡＤコンバータ１０１は、このデジタル信号を変換結果Ｄｏｕｔとして出力する。

具体的には、ＤＡ変換器１０３は、並列配置され上位ビットから下位ビットにかけて容量値がバイナリ荷重された複数のキャパシタＣ１０３と、複数のキャパシタＣ１０３のそれぞれに対して設けられた複数のスイッチＳＷ１０３と、を備える。なお、複数のキャパシタＣ１０３には、最下位ビットに対応する容量値を有するキャパシタＣ１０３と同じ容量値を有するダミーのキャパシタＣ１０３ｄも含まれている。また、複数のスイッチＳＷ１０３のオンオフは、動作モードやＤＡ変換されるデジタル信号の値に基づいて、比較制御部１０６によって制御される。

例えば、サンプリングモードでは、複数のキャパシタＣ１０３の一方の電極に入力電圧Ｖｉｎが印加されるとともに、スイッチＳＷ１０４がオンすることによって複数のキャパシタＣ１０３の他方の電極に電圧Ｖｃｍが印加される。このとき、キャパシタＣ１０３ｅには電圧Ｖｃｍが印加される。それにより、複数のキャパシタＣ１０３には入力電圧Ｖｉｎ−Ｖｃｍがサンプリングされ、かつ、キャパシタＣ１０３ｅには電圧Ｖｃｍがサンプリングされる。その後、ホールドモードでは、スイッチＳＷ１０４がオフすることによって複数のキャパシタＣ１０３の他方の電極がフローティング状態に切り替えられるとともに、複数のキャパシタＣ１０３の一方の電極に印加される電圧が入力電圧Ｖｉｎから接地電圧ＧＮＤに切り替えられる。それにより、複数のキャパシタＣ１０３によってサンプリングされた電圧Ｖｉｎ−Ｖｃｍと、キャパシタＣ１０３ｅによってサンプリングされた電圧Ｖｃｍと、の差である入力電圧Ｖｉｎが差電圧としてコンパレータ１０５の差動入力端子に印加される。

その後、動作モードがホールドモードから電荷再分配モードに移行する。ここでは、まず、最上位ビットのキャパシタＣ１０３の一方の電極に印加される電圧が接地電圧ＧＮＤから参照電圧Ｖｒｅｆに切り替えられる。それにより、コンパレータ１０５の差動入力端子には、例えば差電圧として−Ｖｉｎ＋Ｖｒｅｆ／２が印加される。比較制御部１０６は、このときのコンパレータ１０５の比較結果に基づいて、最上位ビットのキャパシタＣ１０３の一方の電極に印加される電圧を、参照電圧Ｖｒｅｆ及び接地電圧ＧＮＤの何れかに固定させる。例えば、Ｖｉｎ＞Ｖｒｅｆ／２の場合、デジタル信号Ｄｏｕｔの最上位ビットの値が１に確定する。この場合、最上位ビットのキャパシタＣ１０３の一方の電極に印加される電圧は、参照電圧Ｖｒｅｆから接地電圧ＧＮＤに切り替えられる。それに対し、Ｖｉｎ＜Ｖｒｅｆ／２の場合、デジタル信号Ｄｏｕｔの最上位ビットの値が０に確定する。この場合、最上位ビットのキャパシタＣ１０３の一方の電極に印加される電圧は、参照電圧Ｖｒｅｆに維持される。

その後、次の上位ビットのキャパシタＣ１０３の一方の電極に印加される電圧が接地電圧ＧＮＤから参照電圧Ｖｒｅｆに切り替えられる。それにより、コンパレータ１０５の差動入力端子には、例えば差電圧として−Ｖｉｎ＋Ｖｒｅｆ／２×（最上位ビットの値）＋Ｖｒｅｆ／４が印加される。比較制御部１０６は、このときのコンパレータ１０５の比較結果に基づいて、デジタル信号Ｄｏｕｔの上位から２ビット目の値を確定させるとともに、上位から２ビット目のキャパシタＣ１０３の一方の電極に印加される電圧を、参照電圧Ｖｒｅｆ及び接地電圧ＧＮＤの何れかに固定させる。このような動作が、最下位のビットまで順番に繰り返されることで、デジタル信号Ｄｏｕｔの値が確定する。

なお、ＤＡ変換器１０３及びそれを備えたＡＤコンバータ１０１の構成は、図６に示す構成に限られず、参照電圧Ｖｒｅｆを用いて入力電圧ＶｉｎをＡＤ変換することが可能な任意の構成に適宜変更可能である。

（定電流源１０２の具体的な構成例）
図７は、定電流源１０２の具体的な構成例を示す回路図である。
図７に示すように、定電流源１０２は、ＭＯＳトランジスタＴｒ３１〜Ｔｒ３６と、バイポーラトランジスタＴｒ４１〜Ｔｒ４３と、抵抗素子Ｒ３１〜Ｒ３４と、オペアンプＡＭＰ３１，ＡＭＰ３２と、スイッチＳＷ３１，ＳＷ３２と、を備える。なお、ＭＯＳトランジスタＴｒ３１〜Ｔｒ３４と、バイポーラトランジスタＴｒ４１〜Ｔｒ４３と、抵抗素子Ｒ３１〜Ｒ３３と、オペアンプＡＭＰ３１と、によって基準電圧（Ｖ４）を生成するバンドギャップリファレンス回路が構成される。

本実施の形態では、ＭＯＳトランジスタＴｒ３１〜Ｔｒ３６が、何れもＰチャネルＭＯＳトランジスタであって、バイポーラトランジスタＴｒ４１〜Ｔｒ４３が、何れもＰＮＰ型バイポーラトランジスタである場合を例に説明する。

ＭＯＳトランジスタＴｒ３１では、ソースが電源電圧端子ＶＤＤに接続され、ドレインがバイポーラトランジスタＴｒ４１のエミッタに接続され、ゲートがオペアンプＡＭＰ３１の出力端子に接続されている。バイポーラトランジスタＴｒ４１のベース及びコレクタは、何れも接地電圧端子ＧＮＤに接続されている。

ＭＯＳトランジスタＴｒ３２では、ソースが電源電圧端子ＶＤＤに接続され、ドレインが、抵抗素子Ｒ３１を介して、バイポーラトランジスタＴｒ４２のエミッタに電気的に接続され、ゲートがオペアンプＡＭＰ３１の出力端子に接続されている。バイポーラトランジスタＴｒ４２のベース及びコレクタは、何れも接地電圧端子ＧＮＤに接続されている。

オペアンプＡＭＰ３１は、ＭＯＳトランジスタＴｒ３１のドレイン電圧と、ＭＯＳトランジスタＴｒ３２のドレイン電圧と、の電位差に応じた電圧を生成し、ＭＯＳトランジスタＴｒ３１〜Ｔｒ３４のそれぞれのゲートに対して出力する。

ＭＯＳトランジスタＴｒ３３では、ソースが電源電圧端子ＶＤＤに接続され、ドレインが、ノードＮ３を介して、バイポーラトランジスタＴｒ４３のエミッタに接続され、ゲートがオペアンプＡＭＰ３１の出力端子に接続されている。バイポーラトランジスタＴｒ４３のベース及びコレクタは、何れも接地電圧端子ＧＮＤに接続されている。

ＭＯＳトランジスタＴｒ３４では、ソースが電源電圧端子ＶＤＤに接続され、ドレインが、抵抗素子Ｒ３２，Ｒ３３間のノードＮ４（バンドギャップリファレンス回路の出力端子）に接続され、ゲートがオペアンプＡＭＰ３１の出力端子に接続されている。抵抗素子Ｒ３２，Ｒ３３は、ノードＮ４と、接地電圧端子ＧＮＤと、の間に直列に設けられている。

ここで、ＭＯＳトランジスタＴｒ３４は、オン抵抗を調整可能に構成されている。例えば、ＭＯＳトランジスタＴｒ３４は、並列接続された複数のＭＯＳトランジスタと、当該複数のＭＯＳトランジスタのそれぞれに直列に接続された複数のスイッチと、によって構成され、当該複数のスイッチのオンオフを切り替えることにより、ソース−ドレイン間に流れる電流を調整することができる。それにより、ＭＯＳトランジスタＴｒ３３に流れる電流に対するＭＯＳトランジスタＴｒ３４に流れる電流の比ｍを調整することができる。

ＭＯＳトランジスタＴｒ３５では、ソースが電源電圧端子ＶＤＤに接続され、ドレインが抵抗素子Ｒ３４を介して接地電圧端子ＧＮＤに接続され、ゲートがオペアンプＡＭＰ３２の出力端子に接続されている。

ここで、ＭＯＳトランジスタＴｒ３５は、オン抵抗を調整可能に構成されている。例えば、ＭＯＳトランジスタＴｒ３５は、並列接続された複数のＭＯＳトランジスタと、当該複数のＭＯＳトランジスタのそれぞれに直列に接続された複数のスイッチと、によって構成され、当該複数のスイッチのオンオフを切り替えることにより、ソース−ドレイン間に流れる電流を調整することができる。それにより、ＭＯＳトランジスタＴｒ３６に流れる電流に対するＭＯＳトランジスタＴｒ３５に流れる電流の比αを調整することができる。

オペアンプＡＭＰ３２は、抵抗素子Ｒ３３上において任意に選択可能なノードＮ６の電圧Ｖｒｅｆ０と、ＭＯＳトランジスタＴｒ３５のドレイン電圧（ノードＮ５の電圧）Ｖ５と、の電位差に応じた電圧を生成し、ＭＯＳトランジスタＴｒ３５，Ｔｒ３６のそれぞれのゲートに対して出力する。

ＭＯＳトランジスタＴｒ３６では、ソースが電源電圧端子ＶＤＤに接続され、ドレインがスイッチＳＷ３１及びスイッチＳＷ３２に接続され、ゲートがオペアンプＡＭＰ３２の出力端子に接続されている。ＭＯＳトランジスタＴｒ３６に流れる電流Ｉｒｅｆは、スイッチＳＷ３１を介して出力されるとともに、スイッチＳＷ３２を介してチップ外部に出力される。

チップ外部に出力された定電流Ｉｒｅｆを観測した結果に基づいて、ＭＯＳトランジスタＴｒ３４に流れる電流を調整したり、抵抗素子Ｒ３３上のノードＮ６の選択を切り替えたり、ＭＯＳトランジスタＴｒ３５に流れる電流を調整したりして、定電流Ｉｒｅｆの値を所望の値に調整することができる。

続いて、定電流源１０２による定電流Ｉｒｅｆの生成の流れ及びその調整方法について説明する。まず、ＭＯＳトランジスタＴｒ３２には、ＭＯＳトランジスタＴｒ３１に流れる電流Ｉ１と同じ値の電流Ｉ２が流れる。ＭＯＳトランジスタＴｒ３３には、ＭＯＳトランジスタＴｒ３２に流れる電流Ｉ２に流れる電流と同じ値の電流Ｉ３が流れる。

ここで、電流Ｉ３の一部の電流Ｉ３１は、バイポーラトランジスタＴｒ４３を流れる。そのため、ノードＮ３の電圧は、バイポーラトランジスタＴｒ４３のベース−エミッタ間電圧Ｖｂｅ３を示す。他方、電流Ｉ３の残りの電流Ｉ３２は、抵抗素子Ｒ３２，Ｒ３３を流れる。また、ＭＯＳトランジスタＴｒ３４には、ＭＯＳトランジスタＴｒ３３に流れる電流Ｉ３のｍ倍の電流値の電流Ｉ４が流れる。

このとき、ノードＮ３の電圧Ｖｂｅ３は、以下の式（１）のように表される。なお、ノードＮ４の電圧（バンドギャップリファレンス回路の出力電圧）をＶ４とする。また、抵抗素子Ｒ３３のうち、抵抗素子Ｒ３３上の任意のノードＮ６とノードＮ４との間の抵抗素子部分の抵抗値をＲ３３１とし、ノードＮ６と接地電圧端子ＧＮＤとの間の抵抗素子部分の抵抗値をＲ３３２とする。

式（１）より、電流Ｉ３２は、以下の式（２）のように表される。

また、ノードＮ６の電圧Ｖｒｅｆ０は、以下の式（３）のように表される。

したがって、定電流Ｉｒｅｆは、以下の式（４）のように表される。

ここで、式（４）の右辺のうち、Ｖｂｅ３は負の温度特性を有し、ΔＶｂｅは正の温度特性を有する。そのため、ＭＯＳトランジスタＴｒ３３のオン抵抗を切り替えてΔＶｂｅの係数ｍを調整することにより、定電流Ｉｒｅｆの温度特性を調整することができる。理想的には、定電流Ｉｒｅｆを温度にかかわらず一定にすることができる（図８の温度トリミング後を参照）。

また、式（４）の右辺のうち、ＭＯＳトランジスタＴｒ３５のオン抵抗を切り替えて係数αを調整することにより、定電流Ｉｒｅｆの絶対値を調整することができる。さらに、抵抗素子Ｒ３３上のノードＮ６の選択を切り替えて、抵抗成分Ｒ３３１，Ｒ３３２の抵抗値を調整することにより、定電流Ｉｒｅｆの絶対値をさらに細かく調整することができる（図８のトリミング後を参照）。

それにより、定電流源１０２は、温度にかかわらず一定の定電流Ｉｒｅｆを出力することができる。

なお、抵抗素子Ｒ１，Ｒ２は隣接配置されていることが好ましい。それにより、抵抗素子Ｒ１，Ｒ２の動作特性を近づける（理想的には同一にする）ことができるため、抵抗素子Ｒ１、Ｒ２の抵抗値の変動をＡＤコンバータ１０１において相殺させることができる。具体的には、入力電圧Ｖｉｎに含まれる抵抗素子Ｒ１の抵抗値変動分と、参照電圧Ｖｒｅｆに含まれる抵抗素子Ｒ２の抵抗値変動分と、をＡＤコンバータ１０１において相殺させることができる。

このように、本実施の形態にかかる電流検出回路１００では、ＡＤコンバータ１０１が、定電流源１０２の出力電流Ｉｒｅｆと抵抗素子Ｒ２とによって生成された参照電圧Ｖｒｅｆを用いて、入力電流Ｉｉｎと抵抗素子Ｒ１とによって生成された入力電圧ＶｉｎをＡＤ変換する。それにより。本実施の形態にかかる電流検出回路１００は、抵抗素子Ｒ１，Ｒ２のそれぞれの抵抗値の変動をＡＤコンバータ１０１において相殺させることができるため、電流検出精度を向上させることができる。

本実施の形態では、電流検出部１２が、ハイサイドドライバであるドライブトランジスタＭＮ１に流れる電流を検出するとともに、ローサイドドライバであるドライブトランジスタＭＮ２に流れる電流を検出する場合を例に説明したが、これに限られない。電流検出部１２は、ドライブトランジスタＭＮ１，ＭＮ２のうちいずれか一方に流れる電流のみを検出する構成に適宜変更可能である。

（電流検出部１２の変形例）
図９は、ソレノイドドライバ１１に流れる電流を検出する電流検出部１２の変形例を電流検出部１２ａとして示す回路図である。図９に示すように、電流検出部１２ａは、電流検出部１２と比較して、定電流源１０８，１０９と、トランジスタＴｒ２４と、セレクタＳＬ１と、減算器１１０と、をさらに備える。本実施の形態では、トランジスタＴｒ２４がＮチャネルＭＯＳトランジスタである場合を例に説明する。

定電流源１０８は、電源電圧端子ＶＤＤと、トランジスタＴｒ１１のソース及びオペアンプＡＭＰ１の非反転入力端子間のノードＮ１１と、の間に設けられ、定電流ＩｓｈＨを出力する。トランジスタＴｒ２４は、オペアンプＡＭＰ２の非反転入力端子と接地電圧端子ＧＮＤとの間に設けられ、抵抗素子としての役割を果たす。定電流源１０９は、電源電圧端子ＶＤＤと、オペアンプＡＭＰ２の非反転入力端子とトランジスタＴｒ２４のドレインとの間に設けられ、定電流ＩｓｈＬを出力する。セレクタＳＬ１は、定数ＤＨ，ＤＬの何れかを電流検出対象に応じて選択的に出力する。減算器１１０は、デジタル信号Ｄｏｕｔの出力経路上に設けられ、デジタル信号ＤｏｕｔからセレクタＳＬ１によって選択された定数を差し引いて出力する。

（定電流源１０８，１０９の具体的な構成例）
図１０は、定電流源１０８，１０９の具体的な構成例を示す回路図である。図１０に示すように、定電流源１０８、１０９は、定電流源１０２にトランジスタＴｒ３７、Ｔｒ３８を追加することで実現されている。本実施の形態では、トランジスタＴｒ３７，Ｔｒ３８が何れもＰチャネルＭＯＳトランジスタである場合を例に説明する。

トランジスタＴｒ３７、Ｔｒ３８は、トランジスタＴｒ３６に並列に設けられ、ゲートにオペアンプＡＭＰ３２の出力電圧が印加されている。それにより、トランジスタＴｒ３７には、定電流ＩｓｈＨが流れ、トランジスタＴｒ３８には、定電流ＩｓｈＬが流れる。

電流検出部１２ａのその他の構成については、電流検出部１２の場合と同様であるため、その説明を省略する。

定電流源１０８からノードＮ１１に対して定電流ＩｓｈＨを供給することにより、電流検出回路１００には、トランジスタＴｒ１１に流れる電流と、意図的なオフセット電流である定電流ＩｓｈＨと、を加算した電流Ｉｉｎが入力されることになる。それにより、ＡＤコンバータ１０１は、入力電流Ｉｉｎにオフセットばらつきが生じた場合でも、不感帯領域を生じさせることなくＡＤ変換を実行することができる（図１１参照）。

なお、ドライブトランジスタＭＮ１に流れる電流を検出している場合、セレクタＳＬ１によって定数ＤＨが選択される。減算器１１０は、デジタル信号Ｄｏｕｔから定数ＤＨを差し引いて出力する。それにより、ＡＤコンバータ１０１から出力されたデジタル信号Ｄｏｕｔのうち定電流ＩｓｈＨによる変化分が取り除かれる。

同様にして、定電流源１０９からオペアンプＡＭＰ２の非反転入力端子に対して定電流ＩｓｈＬを供給することにより、電流検出回路１００には、トランジスタＴｒ２１に流れる電流と、意図的なオフセット電流である定電流ＩｓｈＬと、を加算した電流Ｉｉｎが入力されることになる。それにより、ＡＤコンバータ１０１は、入力電流Ｉｉｎにオフセットばらつきが生じた場合でも、不感帯領域を生じさせることなくＡＤ変換を実行することができる（図１１参照）

なお、ドライブトランジスタＭＮ２に流れる電流を検出している場合、セレクタＳＬ１によって定数ＤＬが選択される。減算器１１０は、デジタル信号Ｄｏｕｔから定数ＤＬを差し引いて出力する。それにより、ＡＤコンバータ１０１から出力されたデジタル信号Ｄｏｕｔのうち定電流ＩｓｈＬによる変化分が取り除かれる。

続いて、電流検出回路１００の変形例について、いくつか例を挙げて説明する。

（電流検出回路１００の第１変形例）
図１２は、電流検出回路１００の第１変形例を電流検出回路１００ａとして示す回路図である。図１２に示すように、電流検出回路１００ａは、電流検出回路１００と比較して、参照電圧Ｖｒｅｆを同電位で出力するボルテージフォロアＶＦ１をさらに備える。電流検出回路１００ａのその他の構成については、電流検出回路１００と同様であるため、その説明を省略する。

電流検出回路１００ａは、参照電圧Ｖｒｅｆの発生源と、ＡＤコンバータ１０１と、の間にボルテージフォロアＶＦ１を設けることにより、参照電圧Ｖｒｅｆの整定誤差を低減させることができる。

（電流検出回路１００の第２変形例）
図１３は、電流検出回路１００の第２変形例を電流検出回路１００ｂとして示す回路図である。図１３に示すように、電流検出回路１００ｂは、電流検出回路１００と比較して、入力電圧Ｖｉｎを同電位で出力するボルテージフォロアＶＦ２をさらに備える。電流検出回路１００ｂのその他の構成については、電流検出回路１００と同様であるため、その説明を省略する。

電流検出回路１００ｂは、入力電圧Ｖｉｎの発生源と、ＡＤコンバータ１０１と、の間にボルテージフォロアＶＦ２を設けることにより、入力電圧Ｖｉｎの整定誤差を低減させることができる。

なお、電流検出回路１００ｂは、参照電圧Ｖｒｅｆの発生源と、ＡＤコンバータ１０１と、の間にボルテージフォロアＶＦ１をさらに備えてもよい。

＜実施の形態２＞
図１４は、実施の形態２にかかる電流検出回路２００の構成例を示す回路図である。図１４に示すように、電流検出回路２００は、電流検出回路１００と比較して、ＡＤコンバータ１０１の代わりにＡＤコンバータ２０１を備える。ＡＤコンバータ２０１は、ＡＤコンバータ１０１と比較して、容量アレイ型のＤＡ変換器１０３だけでなく、抵抗ストリング型のＤＡ変換器１０７をさらに備える。

ＡＤコンバータ２０１では、ＤＡ変換されるデジタル信号を構成する複数ビットのうち、上位ビットの値が容量アレイ型のＤＡ変換器１０３によってＤＡ変換され、残りの下位ビットの値が抵抗ストリング型のＤＡ変換器１０７によってＤＡ変換される。ここで、抵抗素子Ｒ２は、参照電圧Ｖｒｅｆの生成に用いられるだけでなく、ＤＡ変換器１０７の構成要素の一つとしても用いられる。

具体的には、ＤＡ変換器１０７は、抵抗素子Ｒ２を構成する複数の抵抗素子（ラダー抵抗）Ｒ１０７と、複数の抵抗素子Ｒ１０７間のノードとＤＡ変換器１０３のダミーのキャパシタＣ１０３ｄの一方の電極との間に設けられた複数のスイッチＳＷ１０７と、を備える。複数のスイッチＳＷ１０７のオンオフは、動作モードやＤＡ変換されるデジタル信号の値に基づいて、比較制御部１０６によって制御される。なお、複数のスイッチＳＷ１０７によってスイッチ部が構成される。

例えば、容量アレイ型のＤＡ変換器１０３のホールドモードでは、抵抗ストリング型のＤＡ変換器１０７に設けられた複数のスイッチＳＷ１０７のうち、接地電圧ＧＮＤに接続されたスイッチＳＷ１０７のみがオンする。それにより、ＤＡ変換器１０３のダミーのキャパシタＣ１０３ｄの一方の電極には、ＡＤコンバータ１０１の場合と同様に、接地電圧ＧＮＤが印可される。その後、電荷再分配モードにおいてＤＡ変換器１０３による上位ビットのＤＡ変換が完了すると、続いて、ＤＡ変換器１０７による下位ビットのＤＡ変換が行われる。

具体的には、比較制御部１０６から出力されるデジタル信号の下位ビットの値に基づいて、複数のスイッチＳＷ１０７の何れか一つがオンする。それにより、デジタル信号の下位ビットの値に応じたアナログ電圧が、ダミーのキャパシタＣ１０３ｄの一方の電極に印加される。このとき、コンパレータ１０５は、ＤＡ変換器１０３から出力されたアナログ電圧と、ＤＡ変換器１０７から出力されたアナログ電圧と、の合成電圧と、入力電圧Ｖｉｎと、を比較する。比較制御部１０６は、このときのコンパレータ１０５の比較結果に基づいて、複数のスイッチＳＷ１０７のうちオンするスイッチを切り替える。このような動作が繰り返されることにより、デジタル信号Ｄｏｕｔの値が確定する。

このように、本実施の形態にかかる電流検出回路２００は、電流検出回路１００の場合と同等程度の効果を奏することができる。さらに、本実施の形態にかかる電流検出回路２００では、抵抗素子Ｒ２が、参照電圧Ｖｒｅｆの生成に用いられるだけでなく、ＡＤコンバータ２０１に設けられたＤＡ変換器１０７のラダー抵抗としても用いられる。それにより、消費電流及び回路規模の増大が抑制される。

続いて、電流検出回路２００の変形例について、いくつか例を挙げて説明する。

（電流検出回路２００の第１変形例）
図１５は、電流検出回路２００の第１変形例を電流検出回路２００ａとして示す回路図である。図１５に示すように、電流検出回路２００ａは、電流検出回路２００と比較して、抵抗素子Ｒ２の全てが、参照電圧Ｖｒｅｆの生成に用いられ、抵抗素子Ｒ２の一部が、参照電圧Ｖｒｅｆの生成に用いられるだけでなく、ＤＡ変換器１０７のラダー抵抗としても用いられている。

具体的には、ＤＡ変換器１０７は、抵抗素子Ｒ２の一部を構成する複数の抵抗素子Ｒ１０７と、複数の抵抗素子Ｒ１０７間のノードとＤＡ変換器１０３のダミーのキャパシタＣ１０３ｄの一方の電極との間に設けられた複数のスイッチＳＷ１０７と、を備える。なお、抵抗素子Ｒ２の残りは、複数の抵抗素子Ｒ１０７に並列に設けられている。

電流検出回路２００ａのその他の構成及び動作については、電流検出回路２００の場合と同様であるため、その説明を省略する。

電流検出回路２００ａは、電流検出回路２００の場合と同等程度の効果を奏することができる。

（電流検出回路２００の第２変形例）
図１６は、電流検出回路２００の第２変形例を電流検出回路２００ｂとして示す回路図である。図１６に示すように、電流検出回路２００ｂは、電流検出回路２００と比較して、参照電圧Ｖｒｅｆを同電位で出力するボルテージフォロアＶＦ１をさらに備える。電流検出回路２００ｂのその他の構成については、電流検出回路２００と同様であるため、その説明を省略する。

電流検出回路２００ｂは、参照電圧Ｖｒｅｆの発生源と、ＡＤコンバータ２０１と、の間にボルテージフォロアＶＦ１を設けることにより、参照電圧Ｖｒｅｆの整定誤差を低減させることができる。

（電流検出回路２００の第３変形例）
図１７は、電流検出回路２００の第３変形例を電流検出回路２００ｃとして示す回路図である。図１７に示すように、電流検出回路２００ｃは、電流検出回路２００と比較して、入力電圧Ｖｉｎを同電位で出力するボルテージフォロアＶＦ２をさらに備える。電流検出回路２００ｃのその他の構成については、電流検出回路２００と同様であるため、その説明を省略する。

電流検出回路２００ｃは、入力電圧Ｖｉｎの発生源と、ＡＤコンバータ２０１と、の間にボルテージフォロアＶＦ２を設けることにより、入力電圧Ｖｉｎの整定誤差を低減させることができる。

なお、電流検出回路２００ｃは、参照電圧Ｖｒｅｆの発生源と、ＡＤコンバータ１０１と、の間にボルテージフォロアＶＦ１をさらに備えてもよい。

（電流検出回路２００の第４変形例）
図１８は、電流検出回路２００の第４変形例を電流検出回路２００ｄとして示す回路図である。電流検出回路２００は、ＡＤコンバータにチョッピング機能を持たせている。

図１８に示すように、電流検出回路２００ｄは、ＡＤコンバータ２０１の代わりにＡＤコンバータ２０１ｄを備える。ＡＤコンバータ２０１ｄは、容量アレイ型のＤＡ変換器１０３の代わりにＤＡ変換器２０３を有するとともに、抵抗ストリング型のＤＡ変換器１０７の代わりにＤＡ変換器２０７を有する。

ＤＡ変換器２０３は、２つの容量アレイ型のＤＡ変換器１０３の構成を有する。ＤＡ変換器１０３の構成の一方（以下、ＤＡ変換器１０３ａと称す）は、コンパレータ１０５の一方の入力端子側に設けられ、ＤＡ変換器１０３の構成の他方（以下、ＤＡ変換器１０３ｂと称す）は、コンパレータ１０５の他方の入力端子側に設けられている。

ＤＡ変換器２０７は、抵抗素子Ｒ２を構成する複数の抵抗素子Ｒ１０７と、複数の抵抗素子Ｒ１０７間のノードとＤＡ変換器１０３ａのダミーキャパシタの一方の電極との間に設けられた複数のスイッチＳＷ１０７と、複数の抵抗素子Ｒ１０７間のノードとＤＡ変換器１０３ｂのダミーキャパシタの一方の電極との間に設けられた複数のスイッチＳＷ２０７と、を備える。複数のスイッチＳＷ１０７及び複数のスイッチＳＷ２０７のオンオフは、動作モードやＤＡ変換されるデジタル信号の値に基づいて、比較制御部１０６によって制御される。

例えば、ＤＡ変換器２０３に設けられた２つのＤＡ変換器１０３ａ，１０３ｂのうちＤＡ変換器１０３ａによってＤＡ変換が行われる場合、ＤＡ変換器１０３ｂに設けられた複数のキャパシタの一方の電極には何れも接地電圧ＧＮＤが印可される（図１９の例では、ＤＡ変換器１０３ｂに設けられた複数のスイッチのうち実線で囲まれたスイッチがオンに固定される）。この状態で、ＤＡ変換器１０３ａに設けられた複数のキャパシタの一方の電極に入力電圧Ｖｉｎが印可されることにより、入力電圧Ｖｉｎがサンプリングされる（図１９の例では、ＤＡ変換器１０３ａに設けられた複数のスイッチのうち実線で囲まれたスイッチがオンに固定される）。

その後の電荷再分配モードでは、ＤＡ変換器１０３ａは、既に説明したＤＡ変換器１０３の場合と同様の流れでスイッチングを行う（図２０の例では、ＤＡ変換器１０３ａに設けられた複数のスイッチ、及び、ＤＡ変換器２０７に設けられた複数のスイッチＳＷ１０７、のうち破線で囲まれたスイッチのオンオフが制御される）。それにより、デジタル信号Ｄｏｕｔの値が確定する。

それに対し、ＤＡ変換器２０３に設けられた２つのＤＡ変換器１０３ａ，１０３ｂのうちＤＡ変換器１０３ｂによってＤＡ変換が行われる場合、ＤＡ変換器１０３ａに設けられた複数のキャパシタの一方の電極には何れも接地電圧ＧＮＤが印可される（図２１の例では、ＤＡ変換器１０３ａに設けられた複数のスイッチのうち実線で囲まれたスイッチがオンに固定される。）この状態で、ＤＡ変換器１０３ｂに設けられた複数のキャパシタの一方の電極に入力電圧Ｖｉｎが印可されることにより、入力電圧Ｖｉｎがサンプリングされる（図２１の例では、ＤＡ変換器１０３ｂに設けられた複数のスイッチのうち実線で囲まれたスイッチがオンに固定される）。

その後の電荷再分配モードでは、ＤＡ変換器１０３ｂは、既に説明したＤＡ変換器１０３の場合と同様の流れでスイッチングを行う（図２２の例では、ＤＡ変換器１０３ｂに設けられた複数のスイッチ、及び、ＤＡ変換器２０７に設けられた複数のスイッチＳＷ２０７、のうち破線で囲まれたスイッチのオンオフが制御される）。それにより、デジタル信号Ｄｏｕｔの値が確定する。

このように、電流検出回路２００ｄは、チョッピング機能を用いることにより、オフセットばらつき、ＩＮＬ（Ｉｎｔｅｇｒａｌ Ｎｏｎ−Ｌｉｎｅａｒｉｔｙ ｅｒｒｏｒ）、ＤＮＬ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｎｏｎ−Ｌｉｎｅａｒｉｔｙ ｅｒｒｏｒ）を抑制することができる。

＜実施の形態３＞
図２３は、実施の形態３にかかる電流検出回路３００の構成例を示す図である。図２３に示すように、電流検出回路３００は、外部から入力された電流Ｉｉｎから一対の差動入力電圧Ｖｉｎｐ，Ｖｉｎｎを生成し、当該差動入力電圧に対してＡＤ変換を実行している。

具体的には、電流検出回路３００は、電流検出回路１００と比較して、ＡＤコンバータ１０１に代えて差動入力型のＡＤコンバータ３０１を備える。抵抗素子Ｒ１には、外部から供給された電流Ｉｉｎが流れる。それにより、抵抗素子Ｒ１の一方の端子から入力電圧Ｖｉｎｐが出力され、抵抗素子Ｒ１の他方の端子から入力電圧Ｖｉｎｎが出力される。

ＡＤコンバータ３０１は、電圧Ｖｉｎｐ，Ｖｉｎｎからなる一対の差動入力電圧をＡＤ変換して、デジタル信号Ｄｏｕｔとして出力する。換言すると、ＡＤコンバータ３０１は、入力電圧Ｖｉｎｐ，Ｖｉｎｎの差電圧をＡＤ変換して、デジタル信号Ｄｏｕｔとして出力する。

（電流検出回路３００の具体的な構成例）
図２４は、電流検出回路３００の具体的な構成例を示す回路図である。図２４に示すように、電流検出回路３００は、ＡＤコンバータ１０１の代わりにＡＤコンバータ３０１を備える。ＡＤコンバータ３０１は、ＤＡ変換器３０３と、プリアンプ１０４と、スイッチＳＷ１０４と、コンパレータ１０５と、比較制御部１０６と、を備える。

ＤＡ変換器３０３は、基本的には、図１８に示す電流検出回路２００ｄに設けられたＤＡ変換器２０３と同様の回路構成を有する。ただし、ＤＡ変換器３０３に設けられた２つのＤＡ変換器１０３ａ，１０３ｂのうち、ＤＡ変換器１０３ａには、入力電圧Ｖｉｎの代わりに差動入力電圧の一方の入力電圧Ｖｉｎｐが供給され、ＤＡ変換器１０３ｂには、入力電圧Ｖｉｎの代わりに差動入力電圧の他方の入力電圧Ｖｉｎｎが供給される。

このように、本実施の形態にかかる電流検出回路３００は、実施の形態１、２にかかる電流検出回路と同等程度の効果を奏することができる。

本実施の形態では、電流検出回路３００が、外部から入力された電流Ｉｉｎから一対の差動入力電圧Ｖｉｎｐ，Ｖｉｎｎを生成する場合を例に説明したがこれに限られない。電流検出回路３００は、外部から入力された２つの電流から一対の差動入力電圧Ｖｉｎｐ，Ｖｉｎｎを生成する構成に適宜変更可能である。以下、簡単に説明する。

（電流検出回路３００の変形例）
図２５は、電流検出回路３００の変形例を電流検出回路３００ａとして示す回路図である。図２５に示すように、電流検出回路１００ｄは、外部から入力された２つの電流から一対の差動入力電圧を生成し、当該差動入力電圧に対してＡＤ変換を実行している。

具体的には、電流検出回路３００ａは、電流検出回路３００と比較して、抵抗素子Ｒｄｍをさらに備える。抵抗素子Ｒ１には、外部から供給された電流Ｉｉｎが流れる。それにより、抵抗素子Ｒ１の一端には、入力電圧Ｖｉｎｐが生成される。また、抵抗素子Ｒｄｍには、外部から供給された電流Ｉｄｍが供給される。それにより、抵抗素子Ｒｄｍの一端には、入力電圧Ｖｉｎｎが生成される。

ＡＤコンバータ３０１は、入力電圧Ｖｉｎｐ，Ｖｉｎｎからなる一対の差動入力電圧をＡＤ変換して、デジタル信号Ｄｏｕｔとして出力する。換言すると、ＡＤコンバータ３０１は、入力電圧Ｖｉｎｐ，Ｖｉｎｎの差電圧をＡＤ変換して、デジタル信号Ｄｏｕｔとして出力する。

なお、抵抗素子Ｒ１，Ｒ２，Ｒｄｍは隣接配置されていることが好ましい。それにより、抵抗素子Ｒ１，Ｒ２，Ｒｄｍの動作特性を近づける（理想的には同一にする）ことができるため、抵抗素子Ｒ１，Ｒ２，Ｒｄｍの抵抗値の変動をＡＤコンバータ３０１において相殺させることができる。

（抵抗素子Ｒ１，Ｒ２のレイアウト平面図）
図２６は、抵抗素子Ｒ１、Ｒ２のレイアウト平面図である。
図２６に示すように、抵抗素子Ｒ２は、ダミーの抵抗素子とともに、矩形状の配置領域の中央に配置されている。抵抗素子Ｒ１は２つに分離して形成されており、それぞれｙ軸方向に延在するように、かつ、ｘ軸方向に抵抗素子Ｒ２及びダミー抵抗を挟むようにして配置されている。抵抗素子Ｒ１の一端は、接地電圧ＧＮＤラインに接続され、抵抗素子Ｒ１の他端は、参照電圧Ｖｒｅｆラインに接続されている。また、抵抗素子Ｒ１の一端は、抵抗素子Ｒ２の一端とともに、接地電圧ＧＮＤラインに接続されている。なお抵抗素子Ｒ１の他端には、入力電流Ｉｉｎが供給されることになる。

なお、図２５に示す構成のように抵抗素子Ｒ２の一部がラダー抵抗Ｒ１０７として用いられている場合、ラダー抵抗Ｒ１０７は、形状の配置領域の外周辺に沿って設けられる。それにより、ラダー抵抗Ｒ１０７上のノードの電圧を引き出すことが容易になる。

図２６に示すレイアウト構成は、上記した電流検出回路１００，２００，３００及びそれらの変形例の何れにも採用されることができる。

（抵抗素子Ｒ１、Ｒ２の抵抗値の電流依存性と電流検出誤差との関係）
図２７は、抵抗素子Ｒ１、Ｒ２の抵抗値の電流依存性と電流検出誤差との関係を示す図である。一般的に、抵抗素子に流れる電流の電流値によって、当該抵抗素子の抵抗値は変動する。図２７の例では、抵抗素子Ｒ１に流れる入力電流Ｉｉｎが大きくなるほど、抵抗素子Ｒ１の抵抗値は小さくなっている。それに対し、抵抗素子Ｒ２には一定の電流Ｉｒｅｆが流れるため、抵抗素子Ｒ２の抵抗値は入力電流Ｉｉｎに依らず一定である。その結果、入力電流Ｉｉｎに依存した電流検出誤差が発生する。図２７の例では、電流検出誤差は、入力電流Ｉｌｉｎが０Ａから大きくなるにしたがって大きくなり、誤差のピークを過ぎると徐々に小さくなっている。

ところで、抵抗素子の抵抗値の電流依存性は、抵抗素子に流れる電流による発熱に起因する。そのため、抵抗素子Ｒ１，Ｒ２のそれぞれに流れる電流の電流密度が同一になれば、抵抗素子Ｒ１，Ｒ２の抵抗値が一致して、電流検出精度の誤差はなくなる。そこで、抵抗素子Ｒ１，Ｒ２のそれぞれに流れる電流の電流密度が同一になった場合における入力電流Ｉｉｎの値をＩｉｎｘとし、入力電流Ｉｉｎの最大値（フルスケール値）をＩｉｎｆｓとすると、ＩｉｎｘがＩｉｎｆｓの約０．８３倍となるように設計することにより、電流検出誤差を抑制することができる。以下、詳細に説明する。

図２８は、改善策が施された抵抗素子Ｒ１、Ｒ２の抵抗値の電流依存性と電流検出誤差との関係を示す図である。まず、電流検出誤差ΔＩを入力電流Ｉｉｎの２次関数で近似できるとすると、入力電流Ｉｉｎと電流検出誤差ΔＩとの関係は、図２９のように表される。

このとき、電流検出誤差ΔＩは、以下の式（５）のように表される。なお、定数をａとする。

電流検出誤差ΔＩの最大値ΔＩｍａｘ、及び、最小値ΔＩｍｉｎは、それぞれ以下の式（６）及び式（７）のように表される。

ここで、以下の式（８）が成り立つ場合に、電流検出誤差ΔＩの絶対値は最小になる。

式（６）、式（７）、式（８）により、以下の式（９）が成り立つ。

式（９）を整理すると、以下の式（１０）が成り立つ。

式（１０）より、Ｉｉｎｘは、以下の式（１１）のように表される。

Ｉｉｎｘは、正の値であるため、以下の式（１２）のように表される。

即ち、Ｉｉｎｘが、入力電流Ｉｉｎの最大値Ｉｉｎｆｓの０．８３倍になるように設計することにより、電流検出誤差ΔＩを抑制することができる。

以上のように、上記実施の形態１〜３に係る電流検出回路では、ＡＤコンバータが、定電流源の出力電流Ｉｒｅｆと抵抗素子Ｒ２とによって生成された参照電圧Ｖｒｅｆを用いて、入力電流Ｉｉｎと抵抗素子Ｒ１とによって生成された入力電圧ＶｉｎのＡＤ変換を行う。それにより、上記実施の形態１〜３に係る電流検出回路は、抵抗素子Ｒ１，Ｒ２のそれぞれの抵抗値の変動をＡＤコンバータにおいて相殺させることができるため、電流検出精度を向上させることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

上記実施の形態１〜３では、電流検出回路１００，２００，３００に設けられたＡＤコンバータが逐次比較型のＡＤコンバータである場合を例に説明したが、これに限られず、例えば、図３０に示すようなフラッシュ型のＡＤコンバータでもよいし、図３１に示すようなΔΣ型のＡＤコンバータであってもよい。さらに、これらは、シングルエンドの入力電圧をＡＤ変換する場合に限られず、差動入力電圧をＡＤ変換するように構成されてもよい。

例えば、フラッシュ型のＡＤコンバータは、参照電圧Ｖｒｅｆと接地電圧ＧＮＤとの間に設けられラダー抵抗Ｒ１０７と、ラダー抵抗Ｒ１０７上の複数のノードの電圧と入力電圧Ｖｉｎとをそれぞれ比較する複数のコンパレータと、複数のコンパレータによる比較結果に基づいて、入力電圧Ｖｉｎに対応するデジタル信号Ｄｏｕｔを生成するエンコーダと、を備える。ここで、ラダー抵抗Ｒ１０７には、参照電圧Ｖｒｅｆの生成に用いられる抵抗素子Ｒ２が用いられている。

また、上記実施の形態１〜３では、電流検出回路１００，２００，３００が、ソレノイドドライバ１１に設けられた電流検出部１２に適用された場合を例に説明したが、これに限られない。電流検出回路１００，２００，３００は、入力電流を検出してデジタル信号に変換することが求められる任意の回路に適用可能である。以下、電流検出回路の適用事例について、いくつか例を挙げて説明する。

（電流検出回路１００の適用事例）
図３２は、電流検出回路１００が適用された半導体装置２２の構成例を示す回路図である。図３２に示すように、半導体装置２２は、フォトダイオードＰＤ１と、電流検出回路１００と、を備える。

フォトダイオードＰＤ１は、照射光を電流Ｉｉｎに変換する。電流検出回路１００は、フォトダイオードＰＤ１から出力された電流Ｉｉｎを入力電圧Ｖｉｎに変換したうえでＡＤ変換することにより、デジタル信号Ｄｏｕｔを出力する。

この電流検出回路１００は、フォトダイオードＰＤ１の出力電流Ｉｉｎを精度良く検出して、デジタル信号Ｄｏｕｔとして出力することができる。

（電流検出回路３００ａの適用事例）
図３３は、実施の形態３に係る電流検出回路３００ａが適用された半導体装置３２の構成例を示す回路図である。図３３に示すように、半導体装置３２は、フォトダイオードＰＤ１，ＰＤ２と、電流検出回路３００ａと、を備える。

フォトダイオードＰＤ１は、照射光を電流Ｉｉｎｐに変換する。フォトダイオードＰＤ２は、遮光処理された場合（照射光を照射させなかった場合）の電流（ダミー電流）Ｉｉｎｎを出力する。電流検出回路１００は、フォトダイオードＰＤ１、ＰＤ２から出力された電流Ｉｉｎｐ、Ｉｉｎｎをそれぞれ入力電圧Ｖｉｎｐ、Ｖｉｎｎに変換したうえでＡＤ変換することにより、デジタル信号Ｄｏｕｔを出力する。

この電流検出回路１００ｄは、フォトダイオードＰＤ１の出力電流Ｉｉｎｐのうち暗電流を差し引いた電流を精度良く検出して、デジタル信号Ｄｏｕｔとして出力することができる。

なお、フォトダイオードＰＤ１，ＰＤ２は同一の動作特性であることが好ましい。それにより、フォトダイオードＰＤ１の出力電流Ｉｉｎｐから正確に暗電流を差し引くことが可能となる。

さらに、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。

１ 電子制御ユニット
２ エンジン
３ クラッチ
４ トランスミッション
５ ディファレンシャルギア
６ タイヤ
７ ソレノイドバルブ
１１ ソレノイドドライバ
１２ 電流検出部
１２ａ 電流検出部
１３ 制御部
２２ 半導体装置
３２ 半導体装置
１００ 電流検出回路
１００ａ，１００ｂ，１００ｄ 電流検出回路
１０１ ＡＤコンバータ
１０２ 定電流源
１０３ ＤＡ変換器
１０３ａ，１０３ｂ ＤＡ変換器
１０４ プリアンプ
１０５ コンパレータ
１０６ 比較制御部
１０７ ＤＡ変換器
１０８，１０９ 定電流源
１１０ 減算器
２００ 電流検出回路
２００ａ〜２００ｄ 電流検出回路
２０１ ＡＤコンバータ
２０１ｄ ＡＤコンバータ
２０３ ＤＡ変換器
２０７ ＤＡ変換器
３００ 電流検出回路
３００ａ 電流検出回路
３０１ ＡＤコンバータ
ＡＭＰ１，ＡＭＰ２ オペアンプ
ＡＭＰ３１，ＡＭＰ３２ オペアンプ
Ｃ１０３ キャパシタ
Ｃ１０３ｄ ダミーのキャパシタ
Ｃ１０３ｅ キャパシタ
Ｌ１ インダクタ
ＭＮ１，ＭＮ２ ドライブトランジスタ
ＰＤ１，ＰＤ２ フォトダイオード
Ｒ１，Ｒ２，Ｒｄｍ 抵抗素子
Ｒ３１〜Ｒ３４ 抵抗素子
Ｒ３３１，Ｒ３３２ 抵抗成分
Ｒ１０７ ラダー抵抗（抵抗素子）
ＳＬ１ セレクタ
ＳＷ１，ＳＷ２ スイッチ
ＳＷ３１，ＳＷ３２ スイッチ
ＳＷ１０３ スイッチ
ＳＷ１０４ スイッチ
ＳＷ１０７ スイッチ
ＳＷ２０７ スイッチ
Ｔｒ１１，Ｔｒ１２ トランジスタ
Ｔｒ２１〜Ｔｒ２４ トランジスタ
Ｔｒ３１〜Ｔｒ３８ トランジスタ
Ｔｒ４１〜Ｔｒ４３ バイポーラトランジスタ
ＶＦ１，ＶＦ２ ボルテージフォロア

Claims (20)

1. 外部から供給された入力電流を入力電圧に変換する第１抵抗素子と、
   第１定電流源と、
   前記第１定電流源の出力電流を参照電圧に変換する第２抵抗素子と、
   前記参照電圧を用いて前記入力電圧をＡＤ変換するＡＤコンバータと、
   を備えた電流検出回路。
2. 前記ＡＤコンバータは、逐次比較型のＡＤコンバータであって、
   デジタル信号を、前記参照電圧をフルスケール値として用いて第１アナログ電圧に変換する容量アレイ型の第１ＤＡ変換器と、
   前記第１アナログ電圧と、前記入力電圧と、を比較するコンパレータと、
   前記コンパレータによる比較結果に応じた前記デジタル信号を出力する比較制御部と、
   を有する、
   請求項１に記載の電流検出回路。
3. 前記ＡＤコンバータは、
   抵抗ストリング型の第２ＤＡ変換器をさらに備え、
   前記第１ＤＡ変換器は、前記デジタル信号を構成する複数ビットの一部からなる第１部分デジタル信号を前記第１アナログ電圧に変換するように構成され、
   前記第２ＤＡ変換器は、
   前記参照電圧を示すノードと接地電圧を示すノードとの間に設けられたラダー抵抗と、
   前記デジタル信号を構成する複数ビットの残りからなる第２部分デジタル信号に基づいて、前記ラダー抵抗上の複数のノードの電圧を選択的に第２アナログ電圧として出力するスイッチ部と、を有し、
   前記コンパレータは、前記第１ＤＡ変換器から出力された前記第１アナログ電圧と、前記第２ＤＡ変換器から出力された前記第２アナログ電圧と、を合成した電圧と、前記入力電圧と、を比較するように構成されている、
   請求項２に記載の電流検出回路。
4. 前記第２抵抗素子の全部又は一部は、前記参照電圧を生成するのに加えて、前記ラダー抵抗としても用いられる、
   請求項３に記載の電流検出回路。
5. 前記ＡＤコンバータは、
   前記デジタル信号を、前記参照電圧をフルスケール値として用いて第２アナログ電圧に変換する容量アレイ型の第３ＤＡ変換器をさらに備え、
   前記コンパレータは、前記入力電圧と、前記第１アナログ電圧及び前記第２アナログ電圧の何れかと、を選択的に比較するように構成されている、
   請求項２に記載の電流検出回路。
6. 前記ＡＤコンバータは、
   前記デジタル信号を、前記参照電圧をフルスケール値として用いて第２アナログ電圧に変換する容量アレイ型の第３ＤＡ変換器をさらに備え、
   前記第１抵抗素子は、前記入力電流を差動入力電圧に変換するように構成され、
   前記コンパレータは、前記差動入力電圧の一方と前記第１アナログ電圧とを比較するとともに、前記差動入力電圧の他方と前記第２アナログ電圧とを比較するように構成されている、
   請求項２に記載の電流検出回路。
7. 前記ＡＤコンバータは、
   前記デジタル信号を、前記参照電圧をフルスケール値として用いて第２アナログ電圧に変換する容量アレイ型の第３ＤＡ変換器と、
   第３抵抗素子と、をさらに備え、
   前記第１抵抗素子は、差動の前記入力電圧の一方を、差動入力電圧の一方に変換し、
   前記第３抵抗素子は、差動の前記入力電圧の他方を、前記差動入力電圧の他方に変換し、
   前記コンパレータは、前記差動入力電圧の一方と前記第１アナログ電圧とを比較するとともに、前記差動入力電圧の他方と前記第２アナログ電圧とを比較するように構成されている、
   請求項２に記載の電流検出回路。
8. 前記参照電圧を同電位で出力する第１ボルテージフォロアをさらに備え、
   前記ＡＤコンバータは、前記第１ボルテージフォロアから出力された前記参照電圧を用いて前記入力電圧をＡＤ変換するように構成されている、
   請求項１に記載の電流検出回路。
9. 前記入力電圧を同電位で出力する第２ボルテージフォロアをさらに備え、
   前記ＡＤコンバータは、前記第２ボルテージフォロアから出力された前記入力電圧をＡＤ変換するように構成されている、
   請求項１に記載の電流検出回路。
10. 前記参照電圧を同電位で出力する第１ボルテージフォロアと、
    前記入力電圧を同電位で出力する第２ボルテージフォロアと、をさらに備え、
    前記ＡＤコンバータは、前記第１ボルテージフォロアから出力された前記参照電圧を用いて、前記第２ボルテージフォロアから出力された前記入力電圧をＡＤ変換するように構成されている、
    請求項１に記載の電流検出回路。
11. 前記第１抵抗素子と前記第２抵抗素子とは、隣接配置されている、
    請求項１に記載の電流検出回路。
12. 前記第１抵抗素子と前記第２抵抗素子とは、同一の動作特性となるように構成されている、
    請求項１に記載の電流検出回路。
13. 前記第１定電流源は、
    電源電圧端子と接地電圧端子との間に設けられ、第１電流が流れる第１トランジスタと、
    前記第１トランジスタの出力ノードと前記接地電圧端子との間に設けられ、ベース及びコレクタ間が接続されたバイポーラトランジスタと、
    前記バイポーラトランジスタに並列に、かつ、前記第１トランジスタの出力ノードと前記接地電圧端子との間に直列に設けられた第４抵抗素子及び第５抵抗素子と、
    前記第４抵抗素子と前記第５抵抗素子との間のノードに対して、前記第１電流に比例する第２電流を供給する、オン抵抗を調整可能に構成された第２トランジスタと、
    前記電源電圧端子と前記接地電圧端子との間に直列に設けられた、オン抵抗を調整可能に構成された第３トランジスタ、及び、第６抵抗素子と、
    前記第５抵抗素子上の複数のノードのうち選択された何れかのノードの電圧と、前記第３トランジスタと前記第６抵抗素子との間のノードの電圧と、の電位差を増幅して増幅結果を前記第３トランジスタの制御端子に出力する増幅回路と、
    前記第３トランジスタに流れる電流に比例する電流を前記参照電圧として出力する第４トランジスタと、を有する、
    請求項１に記載の電流検出回路。
14. 照射光を電流に変換する第１フォトダイオードと、
    前記第１フォトダイオードから出力された電流が前記入力電流として入力される請求項１に記載の電流検出回路と、
    を備えた、半導体装置。
15. 遮光処理された第２フォトダイオードをさらに備え、
    前記電流検出回路は、
    前記第２フォトダイオードから出力された電流をダミー電圧に変換する第３抵抗素子をさらに備え、
    前記ＡＤコンバータは、前記入力電圧及び前記ダミー電圧からなる差動入力電圧をＡＤ変換するように構成されている、
    請求項１４に記載の半導体装置。
16. 前記第１フォトダイオードと前記第２フォトダイオードとは、同一の動作特性となるように構成されている、
    請求項１５に記載の半導体装置。
17. 負荷に流れる電流の供給を制御するドライブトランジスタに流れる電流、に比例する電流が流れるセンストランジスタと、
    前記センストランジスタに流れる電流が前記入力電流として入力される請求項１に記載の電流検出回路と、
    を備えた、半導体装置。
18. 前記センストランジスタに流れる電流に所定電流を追加する第２定電流源と、
    前記電流検出回路に設けられたＡＤコンバータによるＡＤ変換結果のうち、前記所定電流による変化分を差し引く減算器と、をさらに備え、
    前記電流検出回路には、前記センストランジスタに流れる電流に前記所定電流を追加した電流が前記入力電流として入力される、
    請求項１７に記載の半導体装置。
19. パルス信号に基づいて負荷に流れる電流の供給を制御するドライブトランジスタと、
    前記ドライブトランジスタに流れる電流を間接的に検出する電流検出部と、
    前記電流検出部の検出結果に基づいて前記パルス信号のデューティを制御する制御回路と、を備え、
    前記電流検出部は、
    前記ドライブトランジスタに流れる電流に比例する電流が流れるセンストランジスタと、
    前記センストランジスタに流れる電流が前記入力電流として入力される請求項１に記載の電流検出回路と、
    を備えた半導体システム。
20. 前記負荷は、ソレノイドバルブである、
    請求項１９に記載の半導体システム。

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