KR101341642B1 - 오프셋 전압 보정 회로 - Google Patents

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Abstract

오프셋 전압 보정 회로가 개시된다. 본 발명의 일 실시예에 따르면, 2 개의 비교 전압을 인가받고, 상기 비교 전압 간의 비교 결과를 출력하는 비교기, 상기 비교기의 출력 신호에 따라 업 카운팅 또는 다운 카운팅된 출력 신호를 출력하는 업/다운 카운터, 및 상기 업/다운 카운터의 출력 신호에 따라 상기 비교 전압이 인가되는 노드로부터 흐르는 전류의 양을 제어하여 상기 비교 전압의 크기를 조절하는 전류 디지털 아날로그 변환기를 포함하는 것을 특징으로 하는 오프셋 전압 보정 회로가 제공된다.

Description

오프셋 전압 보정 회로{CIRCUIT FOR CALIBRATING OFFSET VOLTAGE}
본 발명은 오프셋 전압 보정 회로에 관한 것으로, 보다 상세하게는, 예상 밖의 크기를 갖는 오프셋 전압이 발생하더라도 보정이 가능하고, 비교기 뿐만 아니라 전체 회로의 오프셋 전압도 보정이 가능하며, 전력 소모가 최소화된 오프셋 전압 보정 회로에 관한 것이다.
본 발명은 지식경제부의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호:2008-S-015-02, 과제명:45nm급 혼성 SoC용 아날로그 회로].
최근, CMOS(Complementary Metal-Oxide Semiconductor) 공정의 발전과 더불어 아날로그 디지털 변환기(ADC; Analog to Digital Converter) 등과 같이 아날로그 신호를 처리하는 회로에 사용되는 비교기의 필요성이 증대되고 있다. 비교기(comparator)는 미세한 전압 차이를 가지는 두 개의 신호들의 전압 크기를 정확하게 비교하여 그 결과를 출력하는 회로이다.
종래 대부분의 비교기는 고속 고해상도에서의 동작을 위해 대부분 전단 증폭기와 래치(latch)가 캐스캐이드(cascade) 형태로 연결되는 구조였었다. 이러한 구조의 회로는 오프셋(offset) 전압이 작은 전단 증폭기와 큰 전압 이득을 갖는 래치의 장점이 결합되어 비교적 높은 속도와 정확도를 나타낸다.
한편, 비교기에서 나타나는 오프셋 전압을 줄이기 위한 다양한 구조의 비교기가 제안되었다. 그러나, CMOS 공정상에서 발생하는 소자의 부정합에 따라 발생하는 오프셋은 근본적으로 피할 수 없었다. 이러한 오프셋은 회로의 오동작을 유발시키고, 비교기가 적용되는 아날로그 디지털 변환기의 선형성 및 잡음 성능을 악화시키게 된다.
도 1은 종래 오프셋 제거 기법이 적용된 비교기의 구성을 나타내는 회로도이다.
도 1에 도시되는 바와 같이, 오프셋 제거 기법이 적용된 비교기는 래치와 전단 증폭기가 캐스캐이드 형태로 연결된 구조를 포함한다. 이러한 비교기는 다음과 같은 문제점을 포함한다. 첫째로, 전단 증폭기의 출력단(outp, outn)에서 출력되는 출력 신호가 래치에 그대로 입력되기 때문에, 트랜지스터의 게이트 전극과 드레인 전극 사이에 존재하는 기생용량 등에 의한 킥백(kick-back) 효과가 발생할 가능성이 생기게 된다. 둘째로, 비교기에 공급되는 전류(IIN)의 크기에 따라 전체 회로에서 제거되는 오프셋 전압의 크기가 결정되기 때문에, 비교기 자체의 오프셋 전압 크기를 예상해서 전류(IIN)의 크기를 결정하여야 한다. 즉, 전류(IIN)의 크기가 가변적이지 않기 때문에, 비교기에 존재하는 오프셋 전압의 크기를 예상하여 공급될 전류(IIN)의 크기를 사전에 결정하여야 한다. 그러나, 이에 따르면, 실제 예상했던 오프셋 전압의 크기보다 더 큰 오프셋 전압이 발생하는 경우에는 오프셋 전압 보정이 불가능해지는 문제가 생긴다.
또한, 이러한 오프셋 보정 회로는 단지 비교기의 오프셋 전압만을 제거할 수 있다. 즉, 이러한 비교기를 순차접근 아날로그 디지털 신호 변환기(Successive Approximation Register Analog-to-Digital Converter; SAR ADC)에 적용할 경우 오프셋 전압의 보정은 비교기에서 발생한 오프셋 전압에 대해서만 적용되고, 디지털 아날로그 변환기(Digital-to-Analog Converter; DAC) 등에서 발생하는 오프셋 전압은 제거되지 않고 그대로 회로의 동작에 영향을 미치게 된다.
따라서, 오프셋 전압이 예상 범위 밖으로 발생하는 경우에도 오프셋 전압 보정이 가능하며, 순차접근 아날로그 디지털 신호 변환기 등의 회로에서 비교기 뿐만 아니라 아날로그 블록인 디지털 아날로그 변환기의 오프셋 전압도 보정 가능하며, 소비 전력 또한 최소화할 수 있는 오프셋 전압 보정 기술에 대한 개발이 시급하다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 순차접근 아날로그 디지털 신호 변환기 등의 회로에서 오프셋 전압 보정 모드를 인에이블 하는 신호를 디지털 아날로그 변환기의 전단에도 인가해줌으로써 비교기 뿐만 아니라 디지털 아날로그 변환기에서의 오프셋 전압 또한 보정될 수 있도록 하는 것을 그 목적으로 한다.
또한, 본 발명의 다른 목적은, 비교기에 전류를 공급하는 전류 소스를 가변 전류 소스로 구현함으로써 사전에 예상한 오프셋 전압 크기의 범위를 벗어나는 오프셋 전압이 발생하더라도 회로 설계의 변경 없이 오프셋 전압 보정이 이루어질 수 있도록 하는 것이다.
한편, 본 발명의 또 다른 목적은, 비교기에 입력되는 비교 전압을 제어함에 있어서, 별도의 전류 소스의 추가 없이 회로 자체에 흐르는 전류의 양을 제어하여 비교 전압을 제어함으로써 전체 소비 전력을 최소화하는 것이다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 2 개의 비교 전압을 인가받고, 상기 비교 전압 간의 비교 결과를 출력하는 비교기, 상기 비교기의 출력 신호에 따라 업 카운팅 또는 다운 카운팅된 출력 신호를 출력하는 업/다운 카운터, 및 상기 업/다운 카운터의 출력 신호에 따라 상기 비교 전압이 인가되는 노드로부터 흐르는 전류의 양을 제어하여 상기 비교 전압의 크기를 조절하는 전류 디지털 아날로그 변환기를 포함하는 것을 특징으로 하는 오프셋 전압 보정 회로가 제공된다.
상기 오프셋 전압 보정 회로는, 상기 비교기의 전단에 구비되는 디지털 아날로그 변환기를 더 포함하고, 상기 비교기는 상기 디지털 아날로그 변환기의 출력 신호를 입력 신호로서 입력 받을 수 있다.
상기 오프셋 전압 보정 회로는, 상기 비교기 및 상기 디지털 아날로그 변환기의 입력단에 공통 모드 전압을 인가시켜 오프셋 전압 보정 모드가 인에이블될 수 있도록 하는 스위치를 더 포함할 수 있다.
상기 비교기는, 캐스캐이드 구조로 연결되는 전단 증폭기 및 래치를 포함하고, 상기 전단 증폭기의 출력 전압은 미러링되어 상기 래치에 입력될 수 있다.
상기 전류 디지털 아날로그 변환기는 상기 래치로 입력되는 전류를 조절함으로써 상기 비교 전압이 인가되는 노드로부터 흐르는 전류의 양을 제어할 수 있다.
상기 전류 디지털 아날로그 변환기는 2개의 전류 디지털 아날로그 변환기를 포함하며, 상기 업/다운 카운터의 출력 신호에 따라 상기 2개의 전류 디지털 아날로그 변환기 중 1개만이 동작할 수 있다.
상기 전류 디지털 아날로그 변환기는 상기 비교 전압이 인가되는 노드로부터 흐르는 전류의 양을 제어하여 상기 2 이상의 비교 전압의 크기가 동일해지도록 할 수 있다.
상기 전류 디지털 아날로그 변환기는 1 이상의 스위치를 포함하고, 상기 비교 전압이 인가되는 노드로부터 흐르는 전류의 양은 상기 1 이상의 스위치 중 온(on) 되는 스위치의 개수에 따라 달라질 수 있다.
상기 전류 디지털 아날로그 변화기는, 상기 1 이상의 스위치에 전류를 공급하는 가변 전류 소소를 더 포함할 수 있다.
상기 오프셋 전압 보정 회로는 상기 업/다운 카운터와 상기 전류 디지털 아날로그 변환기 사이에 구비되어, 상기 업/다운 카운터의 출력 신호에 따른 상기 전류 디지털 아날로그 변환기의 상태 변화가 연속적으로 이루어질 수 있도록 하는 써모미터(TL; Thermometer Logic)를 더 포함할 수 있다.
본 발명에 따르면, 순차접근 아날로그 디지털 신호 변환기 등의 회로에서 오프셋 전압 보정 모드를 인에이블 하는 신호가 디지털 아날로그 변환기의 전단에도 인가되기 때문에, 비교기 뿐만 아니라 디지털 아날로그 변환기에서의 오프셋 전압 또한 보정될 수 있다.
또한, 본 발명에 따르면, 비교기에 전류를 공급하는 전류 소스가 가변 전류 소스로 구현되기 때문에, 사전에 예상한 오프셋 전압 크기의 범위를 벗어나는 오프셋 전압이 발생하더라도 회로 설계의 변경 없이 오프셋 전압 보정이 이루어질 수 있다.
한편, 본 발명에 따르면, 별도의 전류 소스의 추가 없이 비교기 회로 자체에 흐르는 전류의 양 제어에 따라 비교기에 입력되는 비교 전압이 제어되기 때문에, 전체 소비 전력의 증가를 막을 수 있게 된다.
도 1은 종래 오프셋 전압 제거 기술이 적용된 비교기의 구성을 나타내는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 오프셋 전압 제거 회로의 구성을 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 오프셋 전압 제거 회로의 동작 특성을 나타내는 타임 차트이다.
도 4는 본 발명의 일 실시예에 따른 비교기의 내부 구성을 나타내는 회로도이다.
도 5는 본 발명의 일 실시예에 따른 전류 디지털 아날로그 변환기의 내부 구성을 나타내는 회로도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 본 발명의 바람직한 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하거나 간략하게 설명한다.
[본 발명의 바람직한 실시예]
도 2은 본 발명의 일 실시예에 따른 오프셋 전압 제거 회로의 구성을 나타내는 회로도이다.
도 2에 도시되는 바와 같이, 본 발명의 오프셋 전압 제거 회로는 디지털 아날로그 변환기(210) 및 비교기(220)를 포함할 수 있다. 또한, 오프셋 전압 제거 회로는 디지털 아날로그 변환기(210) 및 비교기(220)에 존재하는 오프셋 전압을 보정해주는 오프셋 전압 보정부(230)를 포함하여 구성될 수 있다.
오프셋 전압 보정부(230)는 업/다운 카운터(UDC; Up/Down Counter)(231), 써모미터(TL; Thermometer Logic)(232) 및 전류 디지털 아날로그 변환기(Current DAC)(233)를 포함하여 구성될 수 있으며, 전류 디지털 아날로그 변환기(233)는 두 개의 전류 디지털 아날로그 변환기(233A, 233B)로 이루어질 수 있다.
도 2에서는 오프셋 전압 제거 회로가 디지털 아날로그 변환기(210)에 적용되는 경우를 예시하였으나, 본 발명의 오프셋 전압 제거 회로는 비교기(220)가 적용될 수 있는 모든 회로에 적용 가능하다. 이하에서는 설명의 편의를 위해 본 발명의 오프셋 전압 제거 회로가 디지털 아날로그 변환기(210)에 적용됨을 예로 들어 설명하기로 한다.
이하, 도 3의 타임 차트를 참조하여 도 2의 오프셋 전압 제거 회로의 동작에 대해 설명하기로 한다.
도 3에 도시되는 타임 차트는 4비트의 업/다운 카운터(231), 3비트의 논리 온도계(232) 및 3비트의 전류 디지털 아날로그 변환기(233)를 포함하는 오프셋 전압 보정부(230)를 통해 얻었으나, 더 높은 해상도의 업/다운 카운터(231), 논리 온도계(232) 및 전류 디지털 아날로그 변환기(233)를 이용함으로써 보다 정확한 오프셋 전압 보정이 가능해지도록 할 수도 있다.
오프셋 전압 보정 모드 신호(EN)가 인가되지 않을 때에는 디지털 아날로그 변환기(210)에 존재하는 커패시터 어레이에 소정의 입력 신호(VINB, VIN)가 입력된다. 이 때, 오프셋 전압 보정 모드 신호(EN)가 인가되면, 디지털 아날로그 변환기(210)에 가해졌던 입력 신호(VINB, VIN)가 차단되고, 공통 모드 전압(CM)이 인가되어 오프셋 전압 보정 모드를 시작하게 된다. 본 발명에서는 오프셋 전압 보정 모드 신호(EN)가 인가될 때 공통 모드 전압(CM)이 비교기(220)의 입력단 뿐만 아니라 디지털 아날로그 변환기(210)의 입력단에도 동시에 인가되기 때문에 비교기(220) 뿐만 아니라 아날로그 변환기(210)의 오프셋 전압까지 보정이 가능해진다.
디지털 아날로그 변환기(210)에 공통 모드 전압(CM)이 인가되면 오프셋 전압 보정 모드가 시작된다. 이하에서는, 설명의 편의를 위해 노드(PON)의 전압을 제1 비교 전압이라 하고, 노드(POP)의 전압을 제2 비교 전압이라 칭하기로 한다. 초기 상태일 때, 비교기(220)에 입력되는 제1 비교 전압 및 제2 비교 전압은 완전히 동일하지 않은 것으로 가정한다. 즉, 일정 정도의 오프셋 전압이 존재하는 것으로 가정하며, 설명의 편의를 위해 현재 제2 비교 전압이 제1 비교 전압보다 높은 값을 갖는 것으로 가정하여 설명하기로 한다. 제2 비교 전압이 제1 비교 전압보다 크기 때문에 비교기(220)는 출력 신호(OUT)로서 하이(H) 신호를 출력한다.
비교기(220)의 출력 신호(OUT)가 하이(H) 신호이면 4비트 업/다운 카운터(231)는 다운 카운팅을 하게 된다. 도 3의 타임 차트에서 VUD<3>, VUD<2>, VUD<1>, VUD<0>는 각각 업/다운 카운터(231)의 출력 신호에서 1번째, 2번째, 3번째 및 최하위 비트를 나타내는 것이다. 업/다운 카운터(231)의 출력 신호 중 최상위 비트는 전류 디지털 아날로그 변환기(233)의 인에이블 신호로서 사용된다. 전술한 바와 같이, 전류 디지털 아날로그 변환기(233)는 2개의 전류 디지털 아날로그 변환기(233A, 233B)를 포함하여 구성될 수 있는데, 업/다운 카운터(231)의 최상위 비트 출력 신호가 하이 또는 로우 신호일 때 각각 하나의 전류 디지털 아날로그 변환기(233A, 233B)만 동작하여 전류(IA, IB)가 제어될 수 있다. 예를 들어, 업/다운 카운터(231)의 최상위 비트 출력 신호가 로우일 경우 제1 전류 디지털 아날로그 변환기(233A)만 동작하여 전류(IA)가 제어되고, 하이일 경우 제2 전류 디지털 아날로그 변환기(233B)만 동작하여 전류(IB)가 제어될 수 있다. 여기서는 업/다운 카운터(231)의 출력 신호 중 최상위 비트가 하이일 때 제2 전류 디지털 아날로그 변환기(233B)가 턴-온(on)되는 것으로 가정하여 설명하기로 한다. 이렇게 2개의 전류 디지털 아날로그 변환기(233A, 233B) 중 하나만 동작하게 됨으로써 2개 모두가 동작하는 종래 기술에 비해 전력 소모를 줄일 수 있게 된다.
비교기(220)의 출력 신호(OUT)가 하이(H) 신호이기 때문에 업/다운 카운터(231)는 계속해서 다운 카운팅을 하여 1111, 1110, 1101, 1100 과 같은 출력신호를 순차적으로 출력한다. 업/다운 카운터(231)의 최상위 비트 출력 신호가 하이이기 때문에 전류 디지털 아날로그 변환기(233B)가 턴-온(on)되게 되는데, 업/다운 카운터(231)의 출력 신호에 따라 전류(IB) 값이 제어되게 된다. 전류 디지털 아날로그 변환기(233A, 233B)는 병렬 연결되는 소정 개수의 스위치를 포함할 수 있는데, 업/다운 카운터(231)의 출력 신호에 따라 온(on) 상태로 되는 스위치 개수가 조절되고, 이에 따라 전류(IA, IB)의 크기가 제어된다. 전류 디지털 아날로그 변환기(233A, 233B)의 상세 구성에 대해서는 후에 설명하기로 한다. 여기서는 업/다운 카운터(231)가 다운 카운팅을 할 때 전류 디지털 아날로그 변환기(233A, 233B)의 스위치 중 온(on) 상태로 되는 스위치 개수가 하나씩 많아지는 경우를 예로 들어 설명하기로 한다. 이러한 경우, 위와 같이 업/다운 카운터(231)가 다운 카운팅을 하게 되면, 디지털 아날로그 변환기(233B)의 스위치 중 온(on) 되는 스위치의 개수가 많아지게 되고, 전류(IB)의 값은 지속적으로 증가하게 된다. 2개의 노드(PON, POP) 전압은 각각 전류(IA) 및 전류(IB)의 흐름에 따라 그 값이 낮아지게 되는데, 여기서는 전류(IB)의 크기가 계속적으로 커지기 때문에, 노드(POP)의 전압이 점차 낮아지게 된다.
이러한 과정 중에 제2 비교 전압이 제1 비교 전압에 비해 작아지게 되면, 비교기(220)는 도 3에 도시되는 바와 같이 로우(L) 신호를 출력하게 된다. 이에 따라 업/다운 카운터(231)는 업 카운팅을 하게 되며, 이에 따라 디지털 아날로그 변환기(233B)의 스위치 중 온(on) 되는 스위치의 개수는 이전 상태보다 하나 줄어들게 되어 전류(IB)의 크기가 줄어들게 된다. 이렇게 되면, 제2 비교 전압이 제1 비교 전압보다 다시 커지게 되고, 비교기(220)는 다시 하이(H) 신호를 출력하게 된다. 이에 따라 업/다운 카운터(231)는 다시 다운 카운팅을 하게 되고, 전류(IB)는 다시 이전 상태로 커지게 되며, 제2 비교 전압은 다시 제1 비교 전압보다 작아지게 된다. 이러한 과정이 반복적으로 일어나게 되는 상태가 오프셋 보정 상태가 되며, 이를 통해 디지털 아날로그 변환기(210) 및 비교기(220)에 존재하는 오프셋이 효과적으로 제거될 수 있게 된다.
상기 설명에서는 써모미터(232)의 기능을 생략하여 설명하였는데, 이러한 써모미터(232)는 전류 디지털 아날로그 변환기(233)의 동작을 부드럽고 정확하게 해주는 기능을 수행한다. 구체적으로 설명하면, 써모미터(232)가 없는 경우, 전류 디지털 아날로그 변환기(233A, 233B)의 스위치는 그 상태가 변할 때마다 모두 오프(off)가 된다. 예를 들어, 업/다운 카운터(231)에 의해 다운 카운팅이 이루어지고 전류 디지털 아날로그 변환기(233B)의 스위치 중 4개가 온(on)으로 된 상태에서 5개가 온(on)으로 된 상태로 변화하는 경우, 4개의 스위치가 모두 오프(off)가 된 후 5개가 온(on)으로 되는 과정이 이루어진다. 써모미터(232)는 이러한 현상을 방지하기 위한 구성요소로서, 위의 예에서는 4개의 스위치가 온(on) 된 상태에서 하나의 스위치만을 추가적으로 온(on) 시킴으로써 모두 5개의 스위치가 온(on) 되는 상태로 부드럽고 정확하게 변화시키는 기능을 수행한다. 이러한 써모미터(232)는 정확한 오프셋 전압 보정을 위해 포함될 수도 있지만, 회로의 구성을 간소화하기 위해 생략될 수도 있다.
이하에서는, 도 2의 오프셋 전압 보정 회로에 포함되는 비교기(220)의 상세 구성에 대해 설명하기로 한다.
비교기
도 4는 본 발명의 일 실시예에 따른 오프셋 전압 보정 회로의 비교기(220)의 내부 구성을 나타내는 회로도이다.
도 4에 도시되는 바와 같이, 본 발명의 일 실시예에 따른 비교기(220)는 전단 증폭기(221)와 래치(222)가 캐스캐이드로 연결되어 있는 구조를 갖는다.
도 1에 도시되는 종래 비교기의 구성과 다른 점은 전단 증폭기(221)의 출력 신호(노드(VOP, VON)에서 출력되는 전압)를 래치(222)의 입력 신호로 사용하지 않고, 이를 미러링(mirroring)하여, 미러링된 출력 신호(노드(PON, POP)에서 출력되는 신호)를 래치(222)의 입력 신호로서 사용한다는 점이다. 이렇게 함으로써 비교기(220)에 포함되는 트랜지스터의 게이트 전극과 드레인 전극 사이에 존재하는 기생용량 등에 의한 킥백(kick-back) 효과가 최소화될 수 있게 된다.
한편, 도 4를 참조하면, 본 발명에서는 비교기(220)의 래치(222)에 입력되는 전류 경로에 전류 디지털 아날로그 변환기(233A, 233B)가 연결되어 있을 수 있다. 전류 디지털 아날로그 변환기(233A, 233B)는 별도의 전류를 비교기(220)의 회로에 공급하는 소자가 아니라, 비교기(220)에 흐르는 전류, 구체적으로는, 래치(222)에 입력되는 전류를 각각의 노드(PON, POP)에서 그라운드 쪽으로 일부 흘려주는 역할만을 수행한다. 이에 따라, 추가적인 전류 소모 없이도 전류 디지털 아날로그 변환기(233A, 233B)가 동작할 수 있게 된다. 즉, 도 1에 도시되는 바와 같은 종래의 비교기에 있어서는 전원단자(VDD)로부터 입력 노드로 공급되는 형태로 별도의 전류소스(IIN)가 구비되어야 하며, 이에 따라 추가적인 전류가 반드시 필요하게 되지만, 도 4에 도시되는 본 발명에 따른 비교기(220)의 구성에 따르면 추가적인 전류소스 등의 필요 없이도 정상적인 동작이 가능해진다.
한편, 이러한 비교기(220)의 동작을 위한 클록으로서는 통상적인 클록(예를 들면, 특허출원 제2008-0131613호, "고속 다단 전압 비교기"에 개시된 클록)이 사용될 수 있다. 도 4에서 CP/CPB, CL/CLB 로 표시되는 신호가 이러한 클록 신호로 구현될 수 있다. 전단 증폭기(221)는 이전 값에 영향을 받아 오동작할 우려가 있는데, 이러한 오동작을 방지하기 위해 매 동작마다 리셋을 해주는 신호가 CP와 CPB이다. 즉, CP와 CPB는 전단 증폭기(221)의 리셋 신호로서 기능한다. 한편, CL과 CLB는 래치(222)는 래치의 동작을 인에이블 시키는 기능을 한다. 즉, 래치(222)는 CL이 하이일 때 동작하게 된다.
이하에서는, 도 2의 오프셋 전압 보정 회로에 포함되는 전류 디지털 아날로그 변환기(233A, 233B)의 상세 구성에 대해 설명하기로 한다.
전류 디지털 아날로그 변환기
도 5은 본 발명의 일 실시예에 따른 전류 디지털 아날로그 변환기(233A, 233B)의 구성을 나타내는 회로도이다.
도 5은 전류 디지털 아날로그 변환기(233B)의 구성을 예로 들어 도시하였으나, 이 구성은 전류 디지털 아날로그 변환기(233A)의 구성과도 동일할 수 있다.
도 5에 도시되는 바와 같이, 전류 디지털 아날로그 변환기(233B)는 1 이상의 트랜지스터를 포함하여 구성될 수 있다. 1 이상의 트랜지스터는 n형 트랜지스터 또는 p형 트랜지스터로 구현될 수 있으며, 이와는 다른 통상적인 스위치의 형태로 대체될 수도 있다.
전술한 바와 같이, 업/다운 카운터(231)의 출력 신호에 의해 전류 디지털 아날로그 변환기(233B)의 트랜지스터 동작이 제어될 수 있다. 각 트랜지스터의 게이트에는 스위치(233B<1>, 233B<2>,…, 233B<7>)가 구비되어 있는데, 이 스위치(233B<1>, 233B<2>,…, 233B<7>)의 온/오프에 따라 트랜지스터의 동작이 달라지게 된다. 위에서 예를 든 바와 같이, 업/다운 카운터(231)가 4비트이고, 최상위 비트가 전류 디지털 아날로그 변환기(233A, 233B)의 인에이블 신호로 동작한다고 할 때, 전류 디지털 아날로그 변환기(233A, 233B)를 제어할 수 있는 업/다운 카운터(231)의 출력 신호의 가변 개수는 8개가 될 수 있다. 따라서, 이러한 경우에는 디지털 아날로그 변환기(233B)가 도 5에 도시되는 바와 같이 7개의 트랜지스터를 포함하여 서로 다른 8개의 전류 크기를 만들어낼 수 있다. 즉, 7개의 트랜지스터의 게이트에 구비되는 스위치(233B<1>, 233B<2>,…, 233B<7>)가 온(on)/오프(off)됨에 따라 전류소스(Ivari)가 7개의 스위치로 기능하는 트랜지스터의 게이트에 입력되는 지 여부가 결정되고, 이에 따라 각 트랜지스터의 드레인을 흐르는 전류 값이 달라지게 된다. 각 트랜지스터의 드레인을 흐르는 전류의 합은 비교기(220)에 있어서 제2 비교 전압(POP)이 입력되는 노드에서부터 흐로는 전류(IB)의 크기가 된다. 즉, 업/다운 카운터(231)의 출력 신호(1000, 1001, 1010, 1011, 1100, 1101, 1110, 1111)에 따라 전류 디지털 아날로그 변환기(233B)에 포함되는 스위치(233B<1>, 233B<2>,…, 233B<7>) 중 온(on) 되는 스위치의 개수가 결정되고 이에 따라 전류(IB)의 크기가 달라질 수 있게 된다. 본 발명의 전류 디지털 아날로그 변환기(233B)는 전류소스(Ivari)가 공급하는 전류의 크기가 가변될 수 있는데, 이에 따라 전류 디지털 아날로그 변환기(233B)에 흐르는 전류를 원하는 크기로 조절할 수 있게 되고, 회로에 존재하는 오프셋 전압의 크기에 상관없이 넓은 영역의 오프셋 전압에 대해 보정이 가능해진다. 즉, 통상적인 전류 디지털 아날로그 변환기에 있어서는 전류소스가 공급하는 전류의 크기가 일정한데, 이러한 경우에는 오프셋 전압의 크기를 미리 예측하여 공급되는 전류의 크기를 미리 결정하여하 하는 문제점이 존재하게 되나, 본 발명에 따르면, 전류소스(Ivari)가 공급하는 전류의 크기가 가변될 수 있기 때문에, 오프셋 전압의 크기를 미리 예상하여야 하는 불리함을 덜 수 있게 된다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
210: 디지털 아날로그 변환기
220: 비교기
230: 오프셋 전압 보정부
231: 업/다운 카운터
232: 써모미터
233: 전류 디지털 아날로그 변환기

Claims (10)

  1. 2 개의 비교 전압을 인가받고, 상기 비교 전압 간의 비교 결과를 출력하는 비교기;
    상기 비교기의 출력 신호에 따라 업 카운팅 또는 다운 카운팅된 출력 신호를 출력하는 업/다운 카운터; 및
    상기 업/다운 카운터의 출력 신호에 따라 상기 비교 전압이 인가되는 상기 비교기의 노드로부터 흐르는 전류의 양을 제어하여 상기 비교 전압의 크기를 조절하는 전류 디지털 아날로그 변환기를 포함하는 것을 특징으로 하는 오프셋 전압 보정 회로.
  2. 제1항에 있어서,
    상기 비교기의 전단에 구비되는 디지털 아날로그 변환기를 더 포함하고,
    상기 비교기는 상기 디지털 아날로그 변환기의 출력 신호를 입력 신호로서 입력 받는 것을 특징으로 하는 오프셋 전압 보정 회로.
  3. 제2항에 있어서,
    상기 비교기 및 상기 디지털 아날로그 변환기의 입력단에 공통 모드 전압을 인가시켜 오프셋 전압 보정 모드가 인에이블될 수 있도록 하는 스위치를 더 포함하는 것을 특징으로 하는 오프셋 전압 보정 회로.
  4. 제1항에 있어서,
    상기 비교기는,
    캐스캐이드 구조로 연결되는 전단 증폭기 및 래치를 포함하고,
    상기 전단 증폭기의 출력 전압은 미러링되어 상기 래치에 입력되는 것을 특징으로 하는 오프셋 전압 보정 회로.
  5. 제4항에 있어서,
    상기 전류 디지털 아날로그 변환기는 상기 래치로 입력되는 전류를 조절함으로써 상기 비교 전압이 인가되는 노드로부터 흐르는 전류의 양을 제어하는 것을 특징으로 하는 오프셋 전압 보정 회로.
  6. 제1항에 있어서,
    상기 전류 디지털 아날로그 변환기는 2개의 전류 디지털 아날로그 변환기를 포함하며, 상기 업/다운 카운터의 출력 신호에 따라 상기 2개의 전류 디지털 아날로그 변환기 중 1개만이 동작하는 것을 특징으로 하는 오프셋 전압 보정 회로.
  7. 제1항에 있어서,
    상기 전류 디지털 아날로그 변환기는 상기 비교 전압이 인가되는 노드로부터 흐르는 전류의 양을 제어하여 상기 2 이상의 비교 전압의 크기가 동일해지도록 하는 것을 특징으로 하는 오프셋 전압 보정 회로.
  8. 제1항에 있어서,
    상기 전류 디지털 아날로그 변환기는 1 이상의 스위치를 포함하고,
    상기 비교 전압이 인가되는 노드로부터 흐르는 전류의 양은 상기 1 이상의 스위치 중 온(on) 되는 스위치의 개수에 따라 달라지는 것을 특징으로 하는 오프셋 전압 보정 회로.
  9. 제8항에 있어서,
    상기 전류 디지털 아날로그 변화기는,
    상기 1 이상의 스위치에 전류를 공급하는 가변 전류 소소를 더 포함하는 것을 특징으로 하는 오프셋 전압 보정 회로.
  10. 제1항에 있어서,
    상기 업/다운 카운터와 상기 전류 디지털 아날로그 변환기 사이에 구비되어, 상기 업/다운 카운터의 출력 신호에 따른 상기 전류 디지털 아날로그 변환기의 상태 변화가 연속적으로 이루어질 수 있도록 하는 써모미터(TL; Thermometer Logic)를 더 포함하는 것을 특징으로 하는 오프셋 전압 보정 회로.


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* Cited by examiner, † Cited by third party
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100634152B1 (ko) * 1999-01-07 2006-10-16 삼성전자주식회사 반도체 장치의 오프셋 보정 회로
US20070216557A1 (en) * 2006-01-30 2007-09-20 Christian Ebner Delta-sigma analog digital converter with offset compensation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100634152B1 (ko) * 1999-01-07 2006-10-16 삼성전자주식회사 반도체 장치의 오프셋 보정 회로
US20070216557A1 (en) * 2006-01-30 2007-09-20 Christian Ebner Delta-sigma analog digital converter with offset compensation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180075198A (ko) 2016-12-26 2018-07-04 에스케이하이닉스 주식회사 산술 코드 생성 회로 및 이를 포함하는 디지털 보정 회로
US10355684B2 (en) 2016-12-26 2019-07-16 Sk Hynix Inc Calculation code generation circuit and digital correction circuit including the same

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