JP2009200829A - 集積回路装置及び電子機器 - Google Patents

Abstract

【課題】回路規模の増加を抑えながら高い精度のオフセット調整等を実現できる集積回路装置及び電子機器の提供。
【解決手段】集積回路装置は、第１〜第Ｎの増幅器ＡＭ１〜ＡＭ３を有する増幅回路１０と、Ａ／Ｄ変換器５０と、第１〜第Ｎの増幅器ＡＭ１〜ＡＭ３に対応して設けられ第１〜第Ｎのオフセット調整データを記憶する第１〜第Ｎのオフセット調整レジスタＲＡ１〜ＲＡ３と、第１〜第Ｎの増幅器ＡＭ１〜ＡＭ３に対応して設けられる第１〜第ＮのＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３と、第１〜第Ｎのオフセット値データを記憶する第１〜第Ｎのオフセット値記憶部ＲＶ１〜ＲＶ３と、第１〜第Ｎのオフセット値データに基づいて、第１〜第Ｎのオフセット調整データを求めて、第１〜第Ｎのオフセット調整レジスタＲＡ１〜ＲＡ３に設定する制御回路７０を含む。
【選択図】図１

Description

本発明は、集積回路装置及び電子機器等に関する。

いわゆるユビキタスネット社会の実現のためには、複数のセンサをネットワークを介して接続し、各センサからの情報を取得して、状況を総合的に判断するセンサネットワークが必要になる。このようなセンサネットワークでは、温度センサ、煙センサ、光センサ、人感センサ、圧力センサ、生体センサ、ジャイロセンサなどの様々なセンサが使用される。そしてセンサの検出信号の振幅、ＤＣオフセット、周波数帯域なども、使用されるセンサに応じて様々に異なる。

ところで、センサの検出信号（センサ信号）はアナログ信号であるため、ＣＰＵ等により情報の解析・判断処理を行うためには、このアナログ信号をデジタルデータに変換する必要がある。このようなセンサからのアナログの検出信号をデジタルデータに変換するＡ／Ｄ変換器の従来技術としては例えば特許文献１、２などがある。
特開２００７−１１７５８６ 特開２００７−２８５７４５

しかしながら、このようなＡ／Ｄ変換器を有するこれまでの集積回路装置（ＩＣ）は、特定のセンサに専用の集積回路装置として開発されるものが殆どであった。従って、新たなセンサを開発した場合に、そのセンサ用の集積回路装置を新たに試作・開発しなければならず、多大な費用がかかるという問題があった。この場合に、汎用品の集積回路装置を採用することも考えられるが、センサの検出信号の振幅やＤＣオフセットは様々であるため、汎用品で対応することは実質的に困難であった。従って、様々なセンサ用の集積回路装置を手軽に試作できる環境をユーザに提供できないという課題があった。

また、様々なセンサに対応するためには、振幅やＤＣオフセットが異なるセンサの検出信号のオフセットやゲインを、任意に調整できることが望ましい。

しかしながら、このようなオフセット調整等を、１段の増幅器とそれに対応して設けられた１段のＤ／Ａ変換器により実現しようとすると、Ｄ／Ａ変換器が大規模化したり、応答スピードが低下するなどの問題が生じる。

本発明の幾つかの態様によれば、回路規模の増加を抑えながら高い精度のオフセット調整等を実現できる集積回路装置及びこれを含む電子機器を提供できる。

本発明は、カスケード接続された第１〜第Ｎの増幅器（Ｎは２以上の整数）を有し、入力信号が入力される増幅回路と、前記増幅回路により増幅された信号に対するＡ／Ｄ変換を行うＡ／Ｄ変換器と、前記第１〜第Ｎの増幅器に対応して設けられ、前記第１〜第Ｎの増幅器のオフセット調整のための第１〜第Ｎのオフセット調整データを記憶する第１〜第Ｎのオフセット調整レジスタと、前記第１〜第Ｎの増幅器に対応して設けられ、前記第１〜第Ｎのオフセット調整データに基づいてオフセット調整を行うための第１〜第ＮのＤ／Ａ変換器と、前記第１〜第Ｎの増幅器のオフセット値データである第１〜第Ｎのオフセット値データを記憶する第１〜第Ｎのオフセット値記憶部と、前記第１〜第Ｎのオフセット値記憶部に記憶される前記第１〜第Ｎのオフセット値データに基づいて、前記第１〜第Ｎのオフセット調整データを求めて、前記第１〜第Ｎのオフセット調整レジスタに設定する制御回路とを含む集積回路装置に関係する。

本発明によれば、増幅回路の第１〜第Ｎの増幅器に対応して、第１〜第Ｎのオフセット調整レジスタや第１〜第ＮのＤ／Ａ変換器が設けられる。また第１〜第Ｎの増幅器の第１〜第Ｎのオフセット値データを記憶する第１〜第Ｎのオフセット値記憶部が設けられる。そして、制御回路は、第１〜第Ｎのオフセット値記憶部に記憶される第１〜第Ｎのオフセット値データに基づいて、第１〜第Ｎのオフセット調整データを求めて、第１〜第Ｎのオフセット調整レジスタに設定する。そして第１〜第ＮのＤ／Ａ変換器は、設定された第１〜第Ｎのオフセット値データに基づいて、第１〜第Ｎの増幅器のオフセット調整を行う。このように本発明では、多段アンプ・多段ＤＡＣの構成を採用してオフセット調整等を実現している。従って、１段アンプ・１段ＤＡＣの構成を採用する場合に比べて、回路規模の増加を抑えながら高い精度のオフセット調整等を実現できる。

また本発明では、前記第１〜第Ｎの増幅器に対応して設けられ、前記第１〜第Ｎの増幅器のゲイン調整のための第１〜第Ｎのゲイン調整データを記憶する第１〜第Ｎのゲイン調整レジスタを含んでもよい。

このようにすれば、例えば入力信号の振幅に応じたゲイン調整が可能になる。また第１〜第Ｎの増幅器の各増幅器のゲインを個別に設定することが可能になる。

また本発明では、前記制御回路は、前記第１〜第Ｎの増幅器のアンプ・オフセットキャリブレーション時に、前記Ａ／Ｄ変換器からのデジタルデータと前記第１〜第Ｎの増幅器のゲインとに基づいて、前記第１〜第Ｎのオフセット値データを求めて、前記第１〜第Ｎのオフセット値記憶部に設定してもよい。

このようにすれば、第１〜第Ｎの増幅器を様々なゲインに設定して、第１〜第Ｎの増幅器のオフセット電圧に相当する第１〜第Ｎのオフセット値データを求めるオフセットキャリブレーションを実行することができ、オフセットキャリブレーションの測定精度の向上等を図れる。

また本発明では、前記制御回路は、前記第１〜第Ｎの増幅器のアンプ・オフセットキャリブレーション時に、前記第１〜第Ｎの増幅器のうちの第ｊ（ｊは１＜ｊ≦Ｎを満たす整数）の増幅器のオフセット電圧を測定する第ｊのオフセットキャリブレーションを行い、次に前記第１〜第Ｎの増幅器のうちの前記第ｊの増幅器の前段の第ｊ−１の増幅器のオフセット電圧を測定する第ｊ−１のオフセットキャリブレーションを行ってもよい。

このように、第１〜第Ｎの増幅器のうちの後段側の増幅器から順番にオフセットキャリブレーションを実行することで、効率的なオフセットキャリブレーションを実現できる。

また本発明では、前記制御回路は、前記第１〜第Ｎの増幅器のうちの第ｊ（ｊは１＜ｊ≦Ｎを満たす整数）の増幅器のオフセット電圧を測定する第ｊのオフセットキャリブレーションでは、前記Ａ／Ｄ変換器からのデジタルデータと、前記第ｊの増幅器のゲインとに基づいて、前記第１〜第Ｎのオフセット値データのうちの第ｊのオフセット値データを求めて、前記第１〜第Ｎのオフセット値記憶部のうちの第ｊのオフセット値記憶部に設定し、前記第１〜第Ｎの増幅器のうちの第ｊ−１の増幅器のオフセット電圧を測定する第ｊ−１のオフセットキャリブレーションでは、前記第ｊのオフセット値データに基づいて前記第ｊのオフセット調整データを求めて、前記第ｊのオフセット調整レジスタに設定し、前記Ａ／Ｄ変換器からのデジタルデータと、前記第ｊ−１、第ｊの増幅器のゲインとに基づいて、前記第１〜第Ｎのオフセット値データのうちの第ｊ−１のオフセット値データを求めて、前記第１〜第Ｎのオフセット値記憶部のうちの第ｊ−１のオフセット値記憶部に設定してもよい。

このようにすれば、第ｊのオフセットキャリブレーションでは、Ａ／Ｄ変換器からのデジタルデータと、第ｊの増幅器のゲインに基づいて、第ｊのオフセット値データが求められる。また、第ｊ−１のオフセットキャリブレーションでは、第ｊのオフセット値データにより求められた第ｊのオフセット調整データが第ｊのオフセット調整レジスタに設定される。そして、この状態でＡ／Ｄ変換器からのデジタルデータがモニタされて、モニタされたデジタルデータと、第ｊ−１、第ｊの増幅器のゲインとに基づいて、第ｊ−１のオフセット値データを求められるようになる。

また本発明では、前記制御回路は、前記第ｊ−１のオフセットキャリブレーションでは、前記第ｊ−１の増幅器のゲインが前記第ｊの増幅器のゲインよりも高くなるように、前記第ｊ−１、第ｊの増幅器のゲインを設定してもよい。

このようにすれば、オフセットキャリブレーションの対象となる第ｊ−１の増幅器のゲインが高くなるため、第ｊ−１の増幅器に対応する第ｊ−１のオフセット値データの測定精度を向上できる。

また本発明では、前記制御回路は、前記第１〜第Ｎの増幅器のうちの第ｊ−２の増幅器のオフセット電圧を測定する第ｊ−２のオフセットキャリブレーションでは、前記第ｊ−１のオフセット値データに基づいて、前記第１〜第Ｎのオフセット調整データのうちの第ｊ−1のオフセット調整データを求めて、前記第１〜第Ｎのオフセット調整レジスタのうちの第ｊ−1のオフセット調整レジスタに設定し、前記第ｊ−１、第ｊのオフセット値データに基づいて、前記第１〜第Ｎのオフセット調整データのうちの第ｊのオフセット調整データを求めて、前記第１〜第Ｎのオフセット調整レジスタのうちの第ｊのオフセット調整レジスタに設定し、前記Ａ／Ｄ変換器からのデジタルデータと、前記第ｊ−２、第ｊ−１、第ｊの増幅器のゲインとに基づいて、前記第１〜第Ｎのオフセット値データのうちの第ｊ−２のオフセット値データを求めて、前記第１〜第Ｎのオフセット値記憶部のうちの第ｊ−２のオフセット値記憶部に設定してもよい。

このようにすれば、第ｊ−２のオフセットキャリブレーションでは、第ｊ−１のオフセット値データにより求められた第ｊ−１のオフセット調整データが第ｊ−１のオフセット調整レジスタに設定され、第ｊ−１、第ｊのオフセット値データにより求められた第ｊのオフセット調整データが第ｊのオフセット調整レジスタに設定される。そして、この状態でＡ／Ｄ変換器からのデジタルデータがモニタされ、モニタされたデジタルデータと、第ｊ−２、第ｊ−１、第ｊの増幅器のゲインとに基づいて、第ｊ−２のオフセット値データを求められるようになる。

また本発明では、前記制御回路は、前記第ｊ−２のオフセットキャリブレーションでは、前記第ｊ−１のオフセット値データに基づき前記第ｊ−１のオフセット調整データを求める丸め演算処理における丸め誤差値と、前記第ｊ−１の増幅器のゲインと、前記第ｊのオフセット値データとに基づいて、前記第ｊのオフセット調整データを求めて、前記第ｊのオフセット調整レジスタに設定してもよい。

このようにすれば、第ｊ−１のオフセット調整データを求める丸め演算処理の際の丸め誤差値を、第ｊのオフセット調整データに反映させて、第ｊのオフセット調整レジスタに設定できるため、オフセットキャリブレーションの精度を更に向上できる。

また本発明では、前記制御回路は、前記入力信号の信号オフセットキャリブレーション時に、前記第１〜第Ｎのオフセット値記憶部に記憶される前記第１〜第Ｎのオフセット値データに基づいて、前記第１〜第Ｎのオフセット調整データを求めて、前記第１〜第Ｎのオフセット調整レジスタに設定してもよい。

このようにすれば、第１〜第Ｎのオフセット値記憶部に記憶される第１〜第Ｎのオフセット値データを用いて、第１〜第Ｎのオフセット調整データを設定でき、例えば第１〜第Ｎの増幅器のオフセット電圧がキャンセルされた状態で、入力信号の信号オフセットキャリブレーションを実行することが可能になる。

また本発明では、前記制御回路は、前記信号オフセットキャリブレーション時に、前記第１〜第Ｎのオフセット調整データのうちの第ｉ（ｉは１≦ｉ＜Ｎを満たす整数）のオフセット調整データを求めて、前記第１〜第Ｎのオフセット調整レジスタのうちの第ｉのオフセット調整レジスタに設定し、次に前記第１〜第Ｎのオフセット調整データのうちの第ｉ＋１のオフセット調整データを求めて、前記第１〜第Ｎのオフセット調整レジスタのうちの第ｉ＋１のオフセット調整レジスタに設定してもよい。

このように、第１〜第Ｎの増幅器のうちの前段側の増幅器から順番に信号オフセットキャリブレーションを実行することで、効率的な信号オフセットキャリブレーションを実現できる。

また本発明では、前記制御回路は、前記第１〜第Ｎのオフセット値データのうちの第ｉ（ｉは１≦ｉ＜Ｎを満たす整数）のオフセット値データに基づいて、前記第ｉのオフセット調整データを求めて、前記第１〜第Ｎのオフセット調整レジスタのうちの第ｉのオフセット調整レジスタに設定し、前記第ｉのオフセット値データと、前記第１〜第Ｎのオフセット値データのうちの第ｉ＋１のオフセット値データと、前記第１〜第Ｎの増幅器のうちの第ｉの増幅器のゲインとに基づいて、前記第１〜第Ｎのオフセット調整データのうちの第ｉ＋１のオフセット調整データを求めて、前記第１〜第Ｎのオフセット調整レジスタのうちの第ｉ＋１のオフセット調整レジスタに設定してもよい。

このようにすれば、第ｉのオフセット値データにより求められた第ｉのオフセット調整データが第ｉのオフセット調整レジスタに設定され、第ｉ、第ｉ＋１のオフセット値データと第ｉの増幅器のゲインにより求められた第ｉ＋１のオフセット調整データが、第ｉ＋１のオフセット調整レジスタに設定されるようになる。

また本発明では、前記制御回路は、前記第ｉのオフセット値データに基づき前記第ｉのオフセット調整データを求める丸め演算処理における丸め誤差値と、前記第ｉの増幅器のゲインと、前記第ｉ＋１のオフセット値データとに基づいて、前記第ｉ＋１のオフセット調整データを求めて、前記第ｉ＋１のオフセット調整レジスタに設定してもよい。

このようにすれば、第ｉのオフセット調整データを求める丸め演算処理の際の丸め誤差値を、第ｉ＋１のオフセット調整データに反映させて、第ｉ＋１のオフセット調整レジスタに設定できるため、信号オフセットキャリブレーションの精度を更に向上できる。

また本発明では、前記制御回路は、前記第１〜第Ｎのオフセット調整レジスタに前記第１〜第Ｎのオフセット調整データが設定された後に、前記Ａ／Ｄ変換器からのデジタルデータと前記第１〜第Ｎの増幅器のゲインとに基づいて、前記入力信号の信号オフセット値データを求めてもよい。

このようにすれば、精度の高い信号オフセット値データを求めることが可能になる。

また本発明では、前記制御回路は、前記第１〜第Ｎの増幅器のゲインを、第１の利得条件のゲインに設定して、前記入力信号の前記信号オフセット値データを求め、次に、前記第１〜第Ｎの増幅器のゲインを、前記第１の利得条件よりも高いゲイン設定の第２の利得条件のゲインに設定して、前記入力信号の前記信号オフセット値データを再度求めてもよい。

このように利得条件を異ならせて信号オフセット値データを再測定することで、測定精度を更に向上できる。

また本発明では、前記第１〜第Ｎの増幅器の各増幅器の出力信号の電圧が、高電位側判定電圧と低電位側判定電圧により規定される判定電圧範囲内の電圧か否かを判定する判定回路を含み、前記制御回路は、前記判定回路での判定結果に基づいて、前記第２の利得条件のゲインを設定してもよい。

このようにすれば、信号の振幅に応じた最適なゲイン設定の第２の利得条件で、信号オフセット値データを再測定することが可能になる。

また本発明は、上記のいずれかに記載の集積回路装置を含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．集積回路装置
図１に本実施形態の集積回路装置の構成例を示す。この集積回路装置（アナログフロントエンド回路）は、増幅回路１０、Ａ／Ｄ変換器５０、制御回路７０を含む。またＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３、オフセット調整レジスタＲＡ１〜ＲＡ３、ゲイン調整レジスタＲＧ１〜ＲＧ３、オフセット値記憶部ＲＶ１〜ＲＶ３を含む。なお本実施形態の集積回路装置は図１の構成に限定されず、その一部の構成要素（例えばオフセット調整レジスタ、ゲイン調整レジスタ、オフセット値記憶部、制御回路等）を省略したり、他の構成要素（例えばフィルタ等）を追加するなどの種々の変形実施が可能である。

増幅回路１０は、複数の増幅器ＡＭ１〜ＡＭ３（広義には第１〜第Ｎの増幅器。Ｎは２以上の整数）を有し、入力信号ＶＩが入力されて、その信号増幅を行う。これらの複数の増幅器ＡＭ１〜ＡＭ３は例えばカスケード接続されている。具体的には増幅器ＡＭ１は、センサ等からの入力信号ＶＩを受けて、出力信号ＡＱ１を増幅器ＡＭ２に出力する。増幅器ＡＭ２は、増幅器ＡＭ１の出力信号ＡＱ１を受けて、出力信号ＡＱ２を増幅器ＡＭ３に出力する。増幅器ＡＭ３は、増幅器ＡＭ２の出力信号ＡＱ２を受けて、出力信号ＡＱ３を例えばＡ／Ｄ変換器５０に出力する。なお増幅回路１０が有する増幅器の段数は３段に限定されず、例えば増幅器の段数を２段にしたり、４段以上にするなどの種々の変形実施が可能である。

オフセット調整レジスタＲＡ１〜ＲＡ３（広義には第１〜第Ｎのオフセット調整レジスタ）は、増幅器ＡＭ１〜ＡＭ３（第１〜第Ｎの増幅器）に対応して設けられる。そして、オフセット調整データＤＡ１〜ＤＡ３（広義には第１〜第Ｎのオフセット調整データ）を記憶する。このオフセット調整データＤＡ１〜ＤＡ３は、増幅器ＡＭ１〜ＡＭ３のオフセット調整のためのデータであり、例えばＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３に入力されるデータである。なお、オフセット調整レジスタＲＡ１〜ＲＡ３は、例えばフリップフロップやメモリ（ＲＡＭ）等により実現できる。

Ｄ／Ａ変換器ＤＡＣ１〜ＤＡＣ３（広義には第１〜第ＮのＤ／Ａ変換器）は、増幅器ＡＭ１〜ＡＭ３に対応して設けられる。そしてオフセット調整データＤＡ１〜ＤＡ３に基づいてオフセット調整（アンプのオフセット調整、信号のオフセット調整）を行う。

具体的にはＤ／Ａ変換器ＤＡＣ１は、オフセット調整データＤＡ１に応じた電圧ＶＤ１を出力する。そして、入力信号ＶＩの電圧に、Ｄ／Ａ変換器ＤＡＣ１の出力電圧ＶＤ１を加算することで、増幅器ＡＭ１でのオフセット調整が実現される。これにより、増幅器ＡＭ１のオペアンプが有するオフセット電圧ＶＯＳ１のキャンセルや、入力信号ＶＩのＤＣオフセットのキャンセルが可能になる。同様にＤ／Ａ変換器ＤＡＣ２、ＤＡＣ３は、オフセット調整データＤＡ２、ＤＡ３に応じた電圧ＶＤ２、ＶＤ３を出力する。そして増幅器ＡＭ１、ＡＭ２の出力信号ＡＱ１、ＡＱ２の電圧に、Ｄ／Ａ変換器ＤＡＣ２、ＤＡＣ３の出力電圧ＶＤ２、ＶＤ３を加算することで、増幅器ＡＭ２、ＡＭ３でのオフセット調整が実現される。これによりＡＭ２、ＡＭ３のオペアンプが有するオフセット電圧ＶＯＳ２、ＶＯＳ３のキャンセルや、入力信号ＶＩのＤＣオフセットのキャンセルが可能になる。なおＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３としては、例えばラダー抵抗回路を使用したＤ／Ａ変換器等を採用できる。具体的には、ラダー抵抗回路と、ラダー抵抗回路の後段に設けられたオペアンプを含むＤ／Ａ変換器を採用できる。

ゲイン調整レジスタＲＧ１〜ＲＧ３（広義には第１〜第Ｎのゲイン調整レジスタ）は、増幅器ＡＭ１〜ＡＭ３に対応して設けられる。そして、ゲイン調整データＤＧ１〜ＤＧ３（広義には第１〜第Ｎのゲイン調整データ）を記憶する。このゲイン調整データＤＧ１〜ＤＧ３は、増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３を調整するためのデータである。具体的には、このゲイン調整データＤＧ１〜ＤＧ３により、例えば増幅器ＡＭ１〜ＡＭ３が有する抵抗の抵抗値等（受動素子の素子値）を調整することで、増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３が調整される。これにより、例えば入力信号ＶＩの振幅に応じたゲイン調整が可能になる。なお、ゲイン調整レジスタＲＧ１〜ＲＧ３は、例えばフリップフロップやメモリ等により実現できる。

オフセット値記憶部ＲＶ１〜ＲＶ３（広義には第１〜第Ｎのオフセット値記憶部）は、増幅器ＡＭ１〜ＡＭ３のオフセット値データであるオフセット値データＤＶ１〜ＤＶ３（広義には第１〜第Ｎのオフセット値データ）を記憶する。このオフセット値データＤＶ１〜ＤＶ３は、例えば増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３に対応するデータである。例えばオフセット調整データＤＡ１〜ＤＡ３は、このオフセット値データＤＶ１〜ＤＶ３とＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３の１ＬＳＢ相当電圧等に基づいて設定できる。

なお、オフセット値記憶部ＲＶ１〜ＲＶ３は、フリップフロップやメモリ等により構成されるレジスタにより実現してもよいし、ＥＥＰＲＯＭなどの不揮発性メモリやヒューズ素子等により実現してもよい。

また図１では、増幅回路１０が有する全ての増幅器ＡＭ１〜ＡＭ３に対応して、Ｄ／Ａ変換器ＤＡＣ１〜ＤＡＣ３、オフセット調整レジスタＲＡ１〜ＲＡ３、ゲイン調整レジスタＲＧ１〜ＲＧ３、オフセット値記憶部ＲＶ１〜ＲＶ３を設けている。しかしながら、これらの複数の増幅器ＡＭ１〜ＡＭ３のうちの一部（例えば２段）の増幅器だけに対応して、Ｄ／Ａ変換器、オフセット調整レジスタ、ゲイン調整レジスタ、オフセット値記憶部を設けるようにしてもよい。

Ａ／Ｄ変換器５０は、増幅回路１０により増幅された信号に対するＡ／Ｄ変換を行う。具体的にはＡ／Ｄ変換器５０には、その入力電圧範囲を規定（設定）する高電位側の基準電圧ＶＲＰと低電位側の基準電圧ＶＲＮが供給される。そしてＶＲＰ〜ＶＲＮの入力電圧範囲においてｎビット（例えばｎ＝１０）の分解能でＡ／Ｄ変換を行って、Ａ／Ｄ変換後のデジタルデータＡＤＱ（デジタル出力値）を出力する。例えばＡ／Ｄ変換器５０は、増幅回路１０からの信号ＡＱ３を、Ａ／Ｄ変換用のサンプリングクロックでサンプルホールドし、サンプルホールドされた信号をＡ／Ｄ変換する。なおＡ／Ｄ変換器５０の前段側（Ａ／Ｄ変換器と増幅回路の間）に、ＲＣフィルタやＳＣＦ（スイッチトキャパシタフィルタ）などの前置フィルタを設けてもよい。

Ａ／Ｄ変換器５０としては例えば逐次比較型のＡ／Ｄ変換器を採用できる。この場合にはＡ／Ｄ変換器５０は、図示しないサンプルホールド回路やコンパレータや逐次比較レジスタやＤ／Ａ変換器を含むことができる。そしてコンパレータはＤ／Ａ変換器からのＤ／Ａ変換後のアナログ信号と、サンプルホールド回路からのサンプルホールド信号を比較する。逐次比較レジスタは、コンパレータの出力信号のデータを格納する。Ｄ／Ａ変換器は、逐次比較レジスタからのデジタルデータをＤ／Ａ変換して、アナログ信号を出力する。なおＡ／Ｄ変換器５０は逐次比較型に限定されず、例えば並列比較型、追従比較型などの様々なタイプのＡ／Ｄ変換器を採用できる。

制御回路７０（制御部、処理部、演算部）は、集積回路装置内の各回路の制御処理等を行うものであり、例えばゲートアレイなどのロジック回路やＣＰＵなどのプロセッサにより実現できる。

具体的には制御回路７０は、増幅回路１０でのオフセット調整の設定やゲイン調整の設定を行う。また例えば増幅回路１０とＡ／Ｄ変換器５０の間に、そのカットオフ周波数が可変なフィルタ（例えばスイッチトキャパシタフィルタ等）を設けた場合には、このフィルタでのカットオフ周波数の設定を行ってもよい。

例えば制御回路７０は、オフセット調整レジスタＲＡ１〜ＲＡ３にオフセット調整データＤＡ１〜ＤＡ３を設定することで、増幅回路１０でのオフセット調整の設定を実現する。またゲイン調整レジスタＲＧ１〜ＲＧ３にゲイン調整データＤＧ１〜ＤＧ３を設定することで、増幅回路１０でのゲイン調整の設定を実現する。具体的には制御回路７０は、オフセット値記憶部ＲＶ１〜ＲＶ３に記憶されるオフセット値データＤＶ１〜ＤＶ３を読み出す。そして、このオフセット値データＤＶ１〜ＤＶ３に基づいて、オフセット調整データＤＡ１〜ＤＡ３を求めて、オフセット調整レジスタＲＡ１〜ＲＡ３に設定（格納）する。

また制御回路７０は、増幅器ＡＭ１〜ＡＭ３のアンプ・オフセットキャリブレーションを行う場合には、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱと、増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３（ゲイン調整データ）とに基づいて、オフセット値データＤＶ１〜ＤＶ３を求めて、オフセット値記憶部ＲＶ１〜ＲＶ３に設定（格納）する。即ち、センサ等からの入力信号ＶＩが入力される前に、増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３を自動的にキャンセルするアンプ・オフセットキャリブレーションを行う場合には、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱをモニタすることで、増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３を測定する。そして、デジタルデータＡＤＱと、オフセット電圧ＶＯＳ１〜ＶＯＳ３の測定時の増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３により、増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３に対応するオフセット値データＤＶ１〜ＤＶ３を求めて、オフセット値記憶部ＲＶ１〜ＲＶ３に格納する。

また制御回路７０は、入力信号ＶＩの信号オフセットキャリブレーションを行う場合には、オフセット値記憶部ＲＶ１〜ＲＶ３に記憶されるオフセット値データＤＶ１〜ＤＶ３に基づいて、オフセット調整データＤＡ１〜ＤＡ３を求めて、オフセット調整レジスタＲＡ１〜ＲＡ３に設定する。即ち、オフセット値データＤＶ１〜ＤＶ３に対応するオフセット調整データＤＡ１〜ＤＡ３をオフセット調整レジスタＲＡ１〜ＲＡ３に設定することで、増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３がキャンセルされた状態にする。そして、この状態で入力信号ＶＩの信号オフセットキャリブレーションを行う。

図２（Ａ）〜図２（Ｃ）に、増幅器ＡＭ（ＡＭ１〜ＡＭ３）と、これに対応した設けられるＤ／Ａ変換器ＤＡＣ（ＤＡＣ１〜ＤＡＣ３）の具体的な接続構成例を示す。

図２（Ａ）の増幅器ＡＭは、オペアンプＯＰと抵抗Ｒ１ａ、Ｒ１ｂ、Ｒ２を含む。抵抗Ｒ１ａは、入力信号Ｖｉｎの入力ノードとオペアンプＯＰの反転入力端子ノードの間に設けられる。抵抗Ｒ１ｂは、Ｄ／Ａ変換器ＤＡＣの出力電圧ＶＤの入力ノードと反転入力端子ノードとの間に設けられる。可変式の抵抗Ｒ２は、オペアンプＯＰの出力端子ノードと反転入力端子ノードの間に設けられる。抵抗Ｒ１ａ、Ｒ１ｂの抵抗値をＲ１と表し、抵抗Ｒ２の抵抗値を同じ記号のＲ２で表すと、図２（Ａ）の増幅器ＡＭのゲインは−Ｒ２／Ｒ１となり、出力電圧はＶＱ＝−（Ｒ２／Ｒ１）×（Ｖｉｎ＋ＶＤ）となる。

図２（Ｂ）の増幅器ＡＭでは、図２（Ａ）とは異なり、抵抗Ｒ１ｂが、ＤＡＣの出力電圧ＶＤの入力ノードとオペアンプＯＰの非反転入力端子ノードの間に設けられ、抵抗Ｒ２ｂが、非反転入力端子ノードと低電位側電源（ＡＧＮＤ）との間に設けられる。抵抗Ｒ２ａ、Ｒ２ｂの抵抗値をＲ２と表すと、図２（Ｂ）の増幅器ＡＭのゲインはＲ２／Ｒ１となり、出力電圧はＶＱ＝（Ｒ２／Ｒ１）×（ＶＤ−Ｖｉｎ）となる。

図２（Ｃ）の増幅器ＡＭでは、図２（Ａ）とは異なり、抵抗Ｒ１ｂが設けられず、ＤＡＣの出力電圧ＶＤがオペアンプＯＰの非反転入力端子ノードに入力されている。なおＤＡＣの出力電圧ＶＤをオペアンプＯＰの反転入力端子に入力し、非反転入力端子を低電位側電源（ＡＧＮＤ）に設定してもよい。図２（Ｃ）の増幅器ＡＭの入力信号Ｖｉｎに対するゲインは−Ｒ２／Ｒ１となり、出力電圧ＶＤに対するゲインは（１＋Ｒ２／Ｒ１）になり、出力電圧はＶＱ＝−（Ｒ２／Ｒ１）×Ｖｉｎ＋（１＋Ｒ２／Ｒ１）×ＶＤとなる。

図２（Ａ）〜図２（Ｃ）に示すように、これらの増幅器ＡＭでは、Ｒ１、Ｒ２の抵抗比をゲイン調整データに基づいて設定することで、そのゲインを調整できる。また、これらの増幅器ＡＭでは、Ｄ／Ａ変換器ＤＡＣ出力電圧ＶＤをオフセット調整データに基づいて設定することで、オペアンプＯＰの非反転入力端子と反転入力端子の間のオフセット電圧ＶＯＳ等をキャンセルするオフセット調整が可能になる。

以上のように本実施形態では、増幅回路１０に複数の増幅器ＡＭ１〜ＡＭ３を設けると共に、これらの増幅器ＡＭ１〜ＡＭ３に対応して、複数のＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３を設けている。即ち多段アンプ・多段ＤＡＣの構成にしている。また増幅器ＡＭ１〜ＡＭ３に対応して、増幅器ＡＭ１〜ＡＭ３のオフセット調整のためのオフセット調整レジスタＲＡ１〜ＲＡ３や、増幅器ＡＭ１〜ＡＭ３のゲイン調整のためのゲイン調整レジスタＲＧ１〜ＲＧ３を設けている。更に、増幅器ＡＭ１〜ＡＭ３のオフセット値データ（測定されたオフセット電圧のデータ）を記憶するオフセット値記憶部ＲＶ１〜ＲＶ３を設けている。

このような構成の本実施形態によれば、Ｄ／Ａ変換器ＤＡＣ１〜ＤＡＣ３の回路規模の増加を抑えながら、増幅器ＡＭ１〜ＡＭ３のオフセット電圧等をキャンセルするオフセット調整を実現できる。即ち１段アンプ・１段ＤＡＣの構成に比べて、小規模な回路構成で精度の高いオフセット調整を実現できる。

また本実施形態によれば、ＤＣオフセットや振幅が異なる様々な種類の入力信号ＶＩが入力された場合にも、最適な電圧範囲の信号をＡ／Ｄ変換器５０に入力できるようになり、Ａ／Ｄ変換器のダイナミックレンジを向上できる。

例えばＡ／Ｄ変換器を内蔵する従来の集積回路装置では、入力信号のＤＣオフセットや振幅等は、仕様等に応じてある程度決まっていため、その仕様に合わせた入力電圧範囲でＡ／Ｄ変換を行えば十分であった。

ところが、センサ（センサデバイス）等の検出信号のＡ／Ｄ変換を行う場合には、図３のＡ１、Ａ２に示すように、入力信号ＶＩ（検出信号）のＤＣオフセットは、センサの種類に応じて様々に異なる。またＡ３、Ａ４に示すように、入力信号ＶＩの振幅もセンサの種類に応じて様々に異なる。従って、このような入力信号ＶＩのＡ／Ｄ変換を行った場合、図４のＢ１に示すように、Ａ／Ｄ変換の分解能を高くしなければ、ダイナミックレンジを向上できないという課題があった。即ち、従来では入力信号のＤＣオフセット、振幅等の変動幅も吸収できるようにＡ／Ｄ変換の分解能のビット数を大きくしていた。そしてこのように分解能のビット数を大きくすると、回路の大規模化や消費電力の増加等を招くと共に、設計も複雑化するという問題がある。

この点、本実施形態では、多段の増幅器ＡＭ１〜ＡＭ３と、これに対応する多段のＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３、オフセット調整レジスタＲＡ１〜ＲＡ３を設けているため、入力信号ＶＩのＤＣオフセットについても、小規模な回路構成で高精度に調整できる。従って、入力信号ＶＩのＤＣオフセットが図３のＡ１、Ａ２のように変動した場合にも、Ａ／Ｄ変換器５０への入力信号の振幅中心（ＤＣオフセット）を、Ａ／Ｄ変換器５０の入力電圧範囲（ＶＲＰ〜ＶＲＮ）の中心に設定するオフセット調整が可能になる。これにより、ダイナミックレンジを大幅に向上できる。

また本実施形態では、多段の増幅器ＡＭ１〜ＡＭ３と、これに対応するゲイン調整レジスタＲＧ１〜ＲＧ３を設けているため、入力信号ＶＩの振幅のゲインについても、小規模な回路で高精度に調整できる。従って、入力信号ＶＩの振幅が図３のＡ３、Ａ４のように変動した場合にも、Ａ／Ｄ変換器５０への入力信号の振幅であるＡ／Ｄ入力振幅（スイングレベル）を、入力信号ＶＩの振幅に依存せずにＡ５のようにほぼ一定にできる。これにより、ダイナミックレンジを更に向上できる。

例えばダイナミックレンジＤＲは、Ａ／Ｄ変換器のＡ／Ｄ入力振幅（最大入力振幅）をＶＡＴとし、Ａ／Ｄ変換器の１ＬＳＢ分の電圧をＶＬＳＢとした場合に、ＤＲ＝ＶＡＴ／ＶＬＳＢと表すことができる。

従来では、図３のＡ３のように入力信号ＶＩの振幅が小さい場合には、Ａ／Ｄ入力振幅ＶＡＴも小さくなってしまう。このため、ダイナミックレンジＤＲ＝ＶＡＴ／ＶＬＳＢを大きくするためには、図４のＢ１に示すように、Ａ／Ｄ変換の分解能のビット数を大きくして、ＶＬＳＢを小さくする必要があり、ダイナミックレンジＤＲの向上には限界があった。

この点、本実施形態では、図３のＡ３、Ａ４に示すように入力信号ＶＩの振幅が変動した場合にも、多段の増幅器ＡＭ１〜ＡＭ３と多段のゲイン調整レジスタＲＧ１〜ＲＧ３を用いた自動ゲイン調整により、Ａ５に示すようにＡ／Ｄ入力振幅を、最大振幅に設定できる。このため、図４のＢ２に示すように、例えばＡ／Ｄ変換の分解能を一定にしたまま（例えば１０ビット）、ダイナミックレンジＤＲを高くできるという効果がある。

また従来では、図３のＡ１、Ａ２に示すようなＤＣオフセットが入力信号ＶＩに存在すると、入力信号ＶＩの信号増幅により増幅器の出力が飽和し易くなってしまう。このため、増幅器のゲインを大きくできず、入力信号ＶＩを十分に増幅することができなかった。従って、Ａ／Ｄ変換器の入力信号の入力電圧範囲が、Ａ／Ｄ変換器の本来のダイナミックレンジＤＲよりも狭くなってしまい、実質的なダイナミックレンジＤＲを向上できなかった。

この点、本実施形態では、図３のＡ１、Ａ２に示すように入力信号ＶＩのＤＣオフセットが変動した場合にも、多段の増幅器ＡＭ１〜ＡＭ３と多段のＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３を用いたオフセット調整により、Ａ／Ｄ変換器５０の入力信号の振幅中心を、例えばＡ／Ｄ変換器５０の入力電圧範囲の中心に設定できる。そして、このようなオフセット調整と、ゲイン調整レジスタＲＧ１〜ＲＧ３を用いたゲイン調整を行うことで、図３のＡ５に示すようにＡ／Ｄ入力振幅を最大振幅に設定できる。このため、例えばＡ／Ｄ変換の分解能を一定にしたまま、ダイナミックレンジＤＲを向上できる。

また、例えば新規のセンサの開発・試作段階においては、センサの検出信号のＤＣオフセット、振幅等が既知ではない場合がある。このような場合にも本実施形態によれば、センサからの検出信号である入力信号ＶＩの自動オフセット調整、自動ゲイン調整が行われるため、ユーザは、検出信号のＤＣオフセット、振幅等をそれほど気にすることなく、センサを集積回路装置に接続して試すことができる。従って、ユーザにとって使い勝手の良い集積回路装置（センサ測定アシストＩＣ）を提供できる。またセンサの種類に応じて、新たな集積回路装置を試作する必要もないため、開発コストを低くできる。

２．オフセットキャリブレーション
次に、本実施形態のオフセットキャリブレーションについて詳細に説明する。本実施形態では、まず、センサ等を集積回路装置に接続しない状態で、増幅器ＡＭ１〜ＡＭ３のオフセット電圧をキャンセルするアンプ・オフセットキャリブレーションを実行する。その後、センサ等を接続して、入力信号ＶＩのＤＣオフセットを調整するための信号オフセットキャリブレーションを実行する。

２．１ アンプ・オフセットキャリブレーション
図５（Ａ）〜図６（Ｂ）は、増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３を自動的にキャンセルするアンプ・オフセットキャリブレーションの説明図である。

本実施形態では、増幅器ＡＭ１〜ＡＭ３（第１〜第Ｎの増幅器）のアンプ・オフセットキャリブレーション時に、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱと、増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３（ゲイン調整データ）とに基づいて、オフセット値データＤＶ１〜ＤＶ３（第１〜第Ｎのオフセット値データ）を求める。そして求められたオフセット値データＤＶ１〜ＤＶ３を、オフセット値記憶部ＲＶ１〜ＲＶ３（第１〜第Ｎのオフセット値記憶部）に設定（格納）する。

また図５（Ａ）〜図６（Ｂ）では、増幅器ＡＭ３、ＡＭ２、ＡＭ１というように、後段側の増幅器から順にオフセットキャリブレーションを実行している。

具体的には、アンプ・オフセットキャリブレーション時に、まず図５（Ａ）に示すように、増幅器ＡＭ１〜ＡＭ３（第１〜第Ｎの増幅器）のうちの増幅器ＡＭ３（広義には第ｊの増幅器。ｊは１＜ｊ≦Ｎを満たす整数）のオフセット電圧ＶＯＳ３を測定するオフセットキャリブレーションを実行する。

次に図５（Ｂ）、図５（Ｃ）に示すように、増幅器ＡＭ３の前段の増幅器ＡＭ２（広義には第ｊ−１の増幅器）のオフセット電圧ＶＯＳ２を測定するオフセットキャリブレーションを実行する。最後に図６（Ａ）、図６（Ｂ）に示すように、増幅器ＡＭ１のオフセット電圧ＶＯＳ１を測定するオフセットキャリブレーションを実行する。

例えば図５（Ａ）では、増幅器ＡＭ１、ＡＭ２をディスイネーブル状態に設定し、増幅器ＡＭ３をイネーブル状態に設定している。そして制御回路７０は、ゲイン調整データＤＧ３をゲイン調整レジスタＲＧ３に設定することで、増幅器ＡＭ３のゲインをＧ３＝３２というように高いゲイン（例えば最大ゲイン）に設定する。このように増幅器ＡＭ３のオフセットキャリブレーションでは、増幅器ＡＭ３のゲインＧ３が高くなるように、そのゲイン調整データＤＧ３を設定する。こうすることで、オフセットキャリブレーションの対象となる増幅器ＡＭ３のオフセット電圧ＶＯＳ３の測定精度を向上できる。

また制御回路７０は、Ｄ／Ａ変換器ＤＡＣ３の出力電圧ＶＤ３をアナログ基準電源電圧ＡＧＮＤに設定するためのオフセット調整データＤＡ３を、オフセット調整レジスタＲＡ３に設定する。これによりＤ／Ａ変換器ＤＡＣ３は、ＶＤ３＝ＡＧＮＤの電圧を増幅器ＡＭ３に対して出力する。ここでＡＧＮＤは、高電位側電源電圧（ＶＤＤ）と低電位側電源電圧（ＧＮＤ＝０Ｖ）の間（中間）の電圧であり、例えばＡＧＮＤ＝ＶＤＤ／２である。なお、ＡＧＮＤ＝０Ｖとしてもよい。

制御回路７０は、このようにオフセット調整データＤＡ３、ゲイン調整データＤＧ３を設定した後、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱをモニタする。この場合に、図５（Ａ）では、Ｄ／Ａ変換器ＤＡＣ３の出力電圧がＶＤ３＝ＡＧＮＤになっているため、デジタルデータＡＤＱは、増幅器ＡＭ３のオフセット電圧ＶＯＳ３に対応するデータになっている。制御回路７０は、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱと、増幅器ＡＭ３のゲインＧ３に基づいて、増幅器ＡＭ３のオフセット電圧ＶＯＳ３に対応するオフセット値データＤＶ３を求める。具体的には、増幅器ＡＭ３のオフセット電圧ＶＯＳ３は、増幅器ＡＭ３によりＧ３倍に増幅され、Ｇ３×ＶＯＳ３に対応するデジタルデータＡＤＱがＡ／Ｄ変換器５０から出力される。従って、制御回路７０は、ＤＶ３＝ＡＤＱ／Ｇ３の演算を行うことで、オフセット電圧ＶＯＳ３の測定値であるオフセット値データＤＶ３を求めて、オフセット値記憶部ＲＶ３に設定（格納）する。

次に図５（Ｂ）に示すように、増幅器ＡＭ１をディスイネーブル状態に設定し、増幅器ＡＭ２、ＡＭ３をイネーブル状態に設定する。そして制御回路７０は、ゲイン調整データＤＧ２、ＤＧ３をゲイン調整レジスタＲＧ２、ＲＧ３に設定することで、増幅器ＡＭ２、ＡＭ３のゲインを例えばＧ２＝３２、Ｇ３＝８に設定する。

また制御回路７０は、Ｄ／Ａ変換器ＤＡＣ２の出力電圧ＶＤ２をＡＧＮＤに設定するためのオフセット調整データＤＡ２を、オフセット調整レジスタＲＡ２に設定する。これによりＤ／Ａ変換器ＤＡＣ２は、ＶＤ２＝ＡＧＮＤの電圧を増幅器ＡＭ２に対して出力する。

更に制御回路７０は、図５（Ａ）で設定されたオフセット値データＤＶ３をオフセット値記憶部ＲＶ３から読み出す。そして、ＤＡ３＝−Ｒｏｕｎｄ（ＤＶ３／ＶＬＳＢ３）の演算を行うことで、オフセット調整データＤＡ３を求めて、オフセット調整レジスタＲＡ３に設定する。これにより増幅器ＡＭ３のオフセット電圧ＶＯＳ３がキャンセルされる。

ここで、ＶＬＳＢ３は、ＤＡＣ精度を表すものであり、Ｄ／Ａ変換器ＤＡＣ３の１ＬＳＢ相当の電圧である。即ちＤ／Ａ変換器ＤＡＣ３の入力データを１ＬＳＢ（１ビット）だけ変化させた時のＶＤ３の変化量に対応する電圧である。またＲｏｕｎｄ（Ｘ）は、Ｘの丸め演算処理を表す関数である。Ｄ／Ａ変換器には１０進数で整数となるデータを入力する必要があるため、このような丸め演算処理が必要になる。

図５（Ｂ）のように、ＤＡ３＝−Ｒｏｕｎｄ（ＤＶ３／ＶＬＳＢ３）をオフセット調整レジスタＲＡ３に設定すれば、Ｄ／Ａ変換器ＤＡＣ３は、増幅器ＡＭ３のオフセット電圧ＶＯＳ３をキャンセルする電圧をＶＤ３として出力するようになる。これにより、増幅器ＡＭ２のオフセットキャリブレーション時に、増幅器ＡＭ３のオフセット電圧ＶＯＳ３をキャンセルして、その影響を低減できる。

なお、前述した図２（Ａ）、図２（Ｂ）の構成の増幅器では、入力信号Ｖｉｎに対するゲインをＧＳとし、ＤＡＣの出力電圧ＶＤに対するゲインをＧＤとした場合に、ＧＳ＝ＧＤ＝−Ｒ２／Ｒ１又はＲ２／Ｒ１となり、ＧＳとＧＤは同じ値になる。一方、図２（Ｃ）の構成では、ＧＳ＝−Ｒ２／Ｒ１となり、ＧＤ＝（１＋Ｒ２／Ｒ１）となるため、ＧＳとＧＤは同じ値にならない。従って、図２（Ｃ）の構成の増幅器を採用した場合には、ゲインＧＳとＧＤの比をＫＳＤとした時に、例えばＤＡ３＝−Ｒｏｕｎｄ（ＫＳＤ×ＤＶ３／ＶＬＳＢ３）というようにオフセット調整データＤＡ３を求めればよい。以下の説明でも同様である。

また図５（Ｂ）では、増幅器ＡＭ２（第ｊ−１の増幅器）のオフセットキャリブレーションにおいて、増幅器ＡＭ２のゲインＧ２が、後段の増幅器ＡＭ３（第ｊの増幅器）のゲインＧ３よりも高くなるように設定する。このようにすることで、オフセットキャリブレーションの対象となる増幅器ＡＭ２のオフセット電圧ＶＯＳ２の測定精度を向上できる。

即ち図５（Ｂ）では、ＤＡ３＝−Ｒｏｕｎｄ（ＤＶ３／ＶＬＳＢ３）をオフセット調整レジスタＲＡ３に設定することで、増幅器ＡＭ３のオフセットＶＯＳ３をキャンセルしている。しかしながら、ＤＡ３＝−Ｒｏｕｎｄ（ＤＶ３／ＶＬＳＢ３）の丸め演算処理では、ＤＶ３／ＶＬＳＢ３とＲｏｕｎｄ（ＤＶ３／ＶＬＳＢ３）との差分値である丸め誤差値ＲＥＲ３が存在する。従って、ＤＡ３＝−Ｒｏｕｎｄ（ＤＶ３／ＶＬＳＢ３）をオフセット調整レジスタＲＡ３に設定しても、オフセット電圧ＶＯＳ３を完全にキャンセルすることはできない。

そこで図５（Ｂ）では、増幅器ＡＭ２のゲインＧ２を、増幅器ＡＭ３のゲインＧ３よりも大きくすることで、Ｄ／Ａ変換器ＤＡＣ３での丸め誤差値ＲＥＲ３を影響を低減して、増幅器ＡＭ２のオフセット電圧ＶＯＳ２の測定精度を高めている。

次に制御回路７０は、図５（Ｂ）に示すようにオフセット調整データＤＡ２、ＤＡ３、ゲイン調整データＤＧ２、ＤＧ３を設定した後、図５（Ｃ）に示すようにＡ／Ｄ変換器５０からのデジタルデータＡＤＱをモニタする。この場合に、図５（Ｂ）では、Ｄ／Ａ変換器ＤＡＣ２の出力電圧がＶＤ２＝ＡＧＮＤになっているため、デジタルデータＡＤＱは、増幅器ＡＭ２のオフセット電圧ＶＯＳ２に対応するデータになっている。従って制御回路７０は、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱと、増幅器ＡＭ２、ＡＭ３のゲインＧ２、Ｇ３に基づいて、オフセット値データＤＶ２を求める。具体的には、ＤＶ２＝ＡＤＱ／（Ｇ２×Ｇ３）の演算を行うことで、オフセット値データＤＶ２を求めて、オフセット値記憶部ＲＶ２に設定（格納）する。

次に図６（Ａ）に示すように、増幅器ＡＭ１、ＡＭ２、ＡＭ３を全てイネーブル状態に設定する。そして制御回路７０は、ゲイン調整データＤＧ１、ＤＧ２、ＤＧ３をゲイン調整レジスタＲＧ１、ＲＧ２、ＲＧ３に設定することで、増幅器ＡＭ１、ＡＭ２、ＡＭ３のゲインを例えばＧ１＝３２、Ｇ２＝８、Ｇ３＝１に設定する。

また制御回路７０は、Ｄ／Ａ変換器ＤＡＣ１の出力電圧ＶＤ１をアナログ基準電源電圧ＡＧＮＤに設定するためのオフセット調整データＤＡ１を、オフセット調整レジスタＲＡ１に設定する。

更に制御回路７０は、図５（Ｃ）で設定されたオフセット値データＤＶ２をオフセット値記憶部ＲＶ２から読み出す。そして、ＤＡ２＝−Ｒｏｕｎｄ（ＤＶ２／ＶＬＳＢ２）の演算を行うことで、オフセット調整データＤＡ２を求めて、オフセット調整レジスタＲＡ２に設定する。これにより増幅器ＡＭ２のオフセット電圧ＶＯＳ２がキャンセルされる。

また制御回路７０は、図５（Ａ）で設定されたオフセット値データＤＶ３をオフセット値記憶部ＲＶ３から読み出す。そして、ＤＡ３＝−Ｒｏｕｎｄ｛（ＤＶ３＋ＲＥＲ２×Ｇ２）／ＶＬＳＢ３｝の演算を行うことで、オフセット調整データＤＡ３を求めて、オフセット調整レジスタＲＡ３に設定する。これにより増幅器ＡＭ３のオフセット電圧ＶＯＳ３がキャンセルされる。

ここで、ＶＬＳＢ２、ＶＬＳＢ３は、Ｄ／Ａ変換器ＤＡＣ２、ＤＡＣ３の１ＬＳＢ相当の電圧である。またＲＥＲ２は、Ｄ／Ａ変換器ＤＡＣ２における丸め演算処理の丸め誤差値であり、ＤＶ２／ＶＬＳＢ２とＲｏｕｎｄ（ＤＶ２／ＶＬＳＢ２）との差分値である。このようにすれば、オフセット調整データＤＡ２を求める丸め演算処理の際の丸め誤差値ＲＥＲ２を、オフセット調整データＤＡ３に反映させて、オフセット調整レジスタＲＡ３に設定できるため、オフセットキャリブレーションの精度を向上できる。

また図６（Ａ）では、増幅器ＡＭ１のオフセットキャリブレーションにおいて、増幅器ＡＭ１のゲインＧ１が、後段の増幅器ＡＭ２、ＡＭ３のゲインＧ２、Ｇ３よりも高くなるように、増幅器ＡＭ１、ＡＭ２、ＡＭ３のゲインＧ１、Ｇ２、Ｇ３を設定する。このようにすることで、オフセットキャリブレーションの対象となる増幅器ＡＭ１のオフセット電圧ＶＯＳ１の測定精度を向上できる。

次に制御回路７０は、図６（Ａ）に示すようにオフセット調整データＤＡ１、ＤＡ２、ＤＡ３、ゲイン調整データＤＧ１、ＤＧ２、ＤＧ３を設定した後、図６（Ｂ）に示すようにＡ／Ｄ変換器５０からのデジタルデータＡＤＱをモニタする。この場合に、図６（Ａ）では、Ｄ／Ａ変換器ＤＡＣ１の出力電圧がＶＤ１＝ＡＧＮＤになっているため、デジタルデータＡＤＱは、増幅器ＡＭ１のオフセット電圧ＶＯＳ１に対応するデータになっている。従って制御回路７０は、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱと、増幅器ＡＭ１、ＡＭ２、ＡＭ３のゲインＧ１、Ｇ２、Ｇ３に基づいて、増幅器ＡＭ１のオフセット電圧ＶＯＳ１に対応するオフセット値データＤＶ１を求める。具体的には、ＤＶ１＝ＡＤＱ／（Ｇ１×Ｇ２×Ｇ３）の演算を行うことで、オフセット値データＤＶ１を求めて、オフセット値記憶部ＲＶ１に設定する。

以上の本実施形態のアンプ・オフセットキャリブレーションの処理をまとめると以下のようになる。

まず本実施形態では、図５（Ａ）に示すように、増幅器ＡＭ１〜ＡＭ３のうちの増幅器ＡＭ３（第ｊの増幅器）のオフセット電圧ＶＯＳ３を測定するオフセットキャリブレーション（第ｊのオフセットキャリブレーション）を行う。

このオフセットキャリブレーションでは図５（Ａ）に示すように、制御回路７０は、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱと、増幅器ＡＭ３のゲインＧ３とに基づいて、オフセット値データＤＶ３（第ｊのオフセット値データ）を求めて、オフセット値記憶部ＲＶ３（第ｊのオフセット値記憶部）に設定する。即ちＤＶ３＝ＡＤＱ／Ｇ３を求めて、オフセット値記憶部ＲＶ３に設定する。

次に、図５（Ｂ）、図５（Ｃ）に示すように、増幅器ＡＭ１〜ＡＭ３のうちの増幅器ＡＭ２（第ｊ−１の増幅器）のオフセット電圧ＶＯＳ２を測定するオフセットキャリブレーション（第ｊ−１のオフセットキャリブレーション）を行う。

このオフセットキャリブレーションでは、まず図５（Ｂ）に示すように、制御回路７０は、オフセット値データＤＶ３（第ｊのオフセット値データ）に基づいて、オフセット調整データＤＡ３（第ｊのオフセット調整データ）を求めて、オフセット調整レジスタＲＡ３（第ｊのオフセット調整レジスタ）に設定する。即ちＤＡ３＝−Ｒｏｕｎｄ（ＤＶ３／ＬＳＢ３）を求めて、オフセット調整レジスタＲＡ３に設定する。

次に図５（Ｃ）に示すように、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱと、増幅器ＡＭ２、ＡＭ３（第ｊ−１、第ｊの増幅器）のゲインＧ２、Ｇ３とに基づいて、オフセット値データＤＶ２（第ｊ−１のオフセット値データ）を求めて、オフセット値記憶部ＲＶ２（第ｊ−１のオフセット値記憶部）に設定する。即ちＤＶ２＝ＡＤＱ／（Ｇ２×Ｇ３）を求めて、オフセット値記憶部ＲＶ２に設定する。

次に、図６（Ａ）、図６（Ｂ）に示すように、増幅器ＡＭ１〜ＡＭ３のうちの増幅器ＡＭ１（第ｊ−２の増幅器）のオフセット電圧ＶＯＳ１を測定するオフセットキャリブレーション（第ｊ−２のオフセットキャリブレーション）を行う。

このオフセットキャリブレーションでは、まず図６（Ａ）に示すように、制御回路７０は、オフセット値データＤＶ２（第ｊ−１のオフセット値データ）に基づいて、オフセット調整データＤＡ２（第ｊ−１のオフセット調整データ）を求めて、オフセット調整レジスタＲＡ２（第ｊ−１のオフセット調整レジスタ）に設定する。即ちＤＡ２＝−Ｒｏｕｎｄ（ＤＶ２／ＶＬＳＢ２）を求めて、オフセット調整レジスタＲＡ２に設定する。

また制御回路７０は、オフセット値データＤＶ２、ＤＶ３（第ｊ−１、第ｊのオフセット値データ）に基づいて、オフセット調整データＤＡ３（第ｊのオフセット調整データ）を求めて、オフセット調整レジスタＲＡ３（第ｊのオフセット調整レジスタ）に設定する。

具体的には制御回路７０は、オフセット値データＤＶ２（第ｊ−１のオフセット値データ）に基づきオフセット調整データＤＡ２（第ｊ−１のオフセット調整データ）を求めるための丸め演算処理を行う。即ちＤＡ２＝−Ｒｏｕｎｄ（ＤＶ２／ＶＬＳＢ２）の丸め演算処理を行う。そして、この丸め演算処理における丸め誤差値ＲＥＲ２と、増幅器ＡＭ２（第ｊ−１の増幅器）のゲインＧ２と、オフセット値データＤＶ３（第ｊのオフセット値データ）とに基づいて、オフセット調整データＤＡ３（第ｊのオフセット調整データ）を求める。そしてオフセット調整レジスタＲＡ３（第ｊのオフセット調整レジスタ）に設定する。即ち、ＤＡ３＝−Ｒｏｕｎｄ｛（ＤＶ３＋ＲＥＲ２×Ｇ２）／ＶＬＳＢ３｝を求めて、オフセット調整レジスタＲＡ３に設定する。このようにすれば、Ｄ／Ａ変換器ＤＡＣ２での丸め誤差値ＲＥＲ２を、Ｄ／Ａ変換器ＤＡＣ３の出力電圧ＶＤ３によりキャンセルすることができ、より高精度なオフセットキャリブレーションが可能になる。

次に、図６（Ｂ）に示すように、制御回路７０は、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱと、増幅器ＡＭ１、ＡＭ２、ＡＭ３（第ｊ−２、第ｊ−１、第ｊの増幅器）のゲインＧ１、Ｇ２、Ｇ３とに基づいて、オフセット値データＤＶ１（第ｊ−２のオフセット値データ）を求めて、オフセット値記憶部ＲＶ１（第ｊ−２のオフセット値記憶部）に設定する。即ちＤＶ１＝ＡＤＱ／（Ｇ１×Ｇ２×Ｇ３）を求めて、オフセット値記憶部ＲＶ１に設定する。

このようにすることで、増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３に対応するオフセット値データＤＶ１〜ＤＶ３が自動的に求められて、オフセット値記憶部ＲＶ１〜ＲＶ３に記憶されるようになる。そして、この記憶されたオフセット値データＤＶ１〜ＤＶ３を用いることで、次に説明する信号オフセットキャリブレーションを行って、入力信号ＶＩの信号オフセットキャリブレーション等が可能になる。

２．２ 信号オフセットキャリブレーション
図７（Ａ）〜図８は、入力信号ＶＩの信号オフセットキャリブレーションの説明図である。本実施形態では、図５（Ａ）〜図６（Ｂ）で説明したように、増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３をキャンセルするためのアンプ・オフセットキャリブレーションを行う。その後、センサ等を接続し、センサ等からの入力信号ＶＩの信号オフセットキャリブレーションを行う。具体的には例えば図３のＡ５に示すように、Ａ／Ｄ変換器５０への入力信号の振幅中心を、Ａ／Ｄ変換器５０の入力電圧範囲の中心に設定するためのキャリブレーションを行う。

本実施形態では、この信号オフセットキャリブレーション時に、オフセット値記憶部ＲＶ１〜ＲＶ３（第１〜第Ｎのオフセット値記憶部）に記憶されたオフセット値データＤＶ１〜ＤＶ３（第１〜第Ｎのオフセット値データ）に基づいて、オフセット調整データＤＡ１〜ＤＡ３（第１〜第Ｎのオフセット調整データ）を求める。そしてオフセット調整レジスタＲＡ１〜ＲＡ３（第１〜第Ｎのオフセット調整レジスタ）に設定する。

そして図７（Ａ）〜図８では、増幅器ＡＭ１、ＡＭ２、ＡＭ３というように、前段側の増幅器から順に信号オフセットキャリブレーションを行っている。具体的には、信号オフセットキャリブレーション時に、まずオフセット調整データＤＡ１（第ｉのオフセット調整データ。ｉは１≦ｉ＜Ｎを満たす整数）を求めて、オフセット調整レジスタＲＡ１（第ｉのオフセット調整レジスタ）に設定する。次に、オフセット調整データＤＡ２（第ｉ＋１のオフセット調整データ）を求めて、オフセット調整レジスタＲＡ２（第ｉ＋１のオフセット調整レジスタ）に設定する。次に、オフセット調整データＤＡ３を求めて、オフセット調整レジスタＲＡ３に設定する。

具体的には図７（Ａ）では、制御回路７０は、ゲイン調整データＤＧ１〜ＤＧ３をゲイン調整レジスタＲＧ１〜ＲＧ３に設定することで、増幅器ＡＭ１〜ＡＭ３のゲインを、例えばＧ１＝Ｇ２＝Ｇ３＝１というように低いゲイン（例えば最小ゲイン）に設定する。即ち増幅器ＡＭ１〜ＡＭ３のゲインを、第１の利得条件のゲインに設定する。

例えばセンサ等からの入力信号ＶＩの振幅やＤＣオフセットは様々である。従って、増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３を高いゲイン設定にすると、増幅器の出力が飽和してしまい、適正なＡ／Ｄ変換データを得ることができないおそれがある。

この点、図７（Ａ）に示すように、増幅器ＡＭ１〜ＡＭ３のゲインを、Ｇ１＝Ｇ２＝Ｇ３＝１というように低いゲイン設定の第１の利得条件のゲインに設定すれば、このような増幅器の出力の飽和という事態の発生を防止できる。

次に制御回路７０は、オフセット値データＤＶ１をオフセット値記憶部ＲＶ１から読み出す。そして図７（Ａ）に示すように、ＤＡ１＝−Ｒｏｕｎｄ（ＤＶ１／ＶＬＳＢ１）の演算を行うことで、オフセット調整データＤＡ１を求めて、オフセット調整レジスタＲＡ１に設定する。これにより、Ｄ／Ａ変換器ＤＡＣ１は、ＤＡ１＝−Ｒｏｕｎｄ（ＤＶ１／ＶＬＳＢ１）に対応した電圧ＶＤ１を増幅器ＡＭ１に出力することになる。

ここで、オフセット値データＤＶ１は、図６（Ｂ）で説明したように、増幅器ＡＭ１のオフセット電圧ＶＯＳ１に対応したデータになっている。従って、ＤＡＣ１がＤＡ１＝−Ｒｏｕｎｄ（ＤＶ１／ＶＬＳＢ１）に対応した電圧ＶＤ１を出力することで、増幅器ＡＭ１のオフセット電圧ＶＯＳ１をキャンセルできる。

また制御回路７０は、オフセット値データＤＶ２をオフセット値記憶部ＲＶ２から読み出す。そして、ＤＡ２＝−Ｒｏｕｎｄ｛（ＤＶ２＋ＲＥＲ１×Ｇ１）／ＶＬＳＢ２｝の演算を行うことで、オフセット調整データＤＡ２を求めて、オフセット調整レジスタＲＡ２に設定する。これにより、Ｄ／Ａ変換器ＤＡＣ２は、ＤＡ２＝−Ｒｏｕｎｄ｛（ＤＶ２＋ＲＥＲ１×Ｇ１）／ＶＬＳＢ２｝に対応した電圧ＶＤ２を増幅器ＡＭ２に出力することになる。

ここで、オフセット値データＤＶ２は、図５（Ｃ）で説明したように、増幅器ＡＭ２のオフセット電圧ＶＯＳ２に対応したデータになっている。従って、ＤＡＣ２がＤＡ２＝−Ｒｏｕｎｄ｛（ＤＶ２＋ＲＥＲ１×Ｇ１）／ＶＬＳＢ２｝に対応した電圧ＶＤ２を出力することで、増幅器ＡＭ２のオフセット電圧ＶＯＳ２をキャンセルできる。

またＲＥＲ１は、ＤＡＣ１における丸め演算処理の丸め誤差値であり、ＤＶ１／ＶＬＳＢ１とＲｏｕｎｄ（ＤＶ１／ＶＬＳＢ１）との差分値である。このようにＤＡＣ１における丸め誤差値ＲＥＲ１を、ＤＡＣ２側に反映させることで、精度の高いオフセット調整が可能になる。

即ち図７（Ａ）では、ＤＡ１＝−Ｒｏｕｎｄ（ＤＶ１／ＶＬＳＢ１）をオフセット調整レジスタＲＡ１に設定することで、増幅器ＡＭ１のオフセットＶＯＳ１をキャンセルしている。しかしながら、ＤＡ１＝−Ｒｏｕｎｄ（ＤＶ１／ＶＬＳＢ１）の丸め演算処理では、ＤＶ１／ＶＬＳＢ１とＲｏｕｎｄ（ＤＶ１／ＶＬＳＢ１）との差分値である丸め誤差値ＲＥＲ１が存在する。従って、ＤＡ１＝−Ｒｏｕｎｄ（ＤＶ１／ＶＬＳＢ１）をオフセット調整レジスタＲＡ１に設定しても、オフセット電圧ＶＯＳ１を完全にキャンセルすることはできない。

この点、本実施形態では、オフセット調整データＤＡ２を、丸め誤差値ＲＥＲ１と増幅器ＡＭ１のゲインＧ１とオフセット値データＤＶ２に基づいて求めている。具体的には、丸め誤差値ＲＥＲ１をＧ１倍して、オフセット値データＤＶ２に加算し、ＤＡ２＝−Ｒｏｕｎｄ｛（ＤＶ２＋ＲＥＲ１×Ｇ１）／ＶＬＳＢ２｝の演算式でオフセット調整データＤＡ２を求めている。このようにすれば、オフセット電圧ＶＯＳ１のうち、ＤＡＣ１においてキャンセルできなかった丸め誤差値ＲＥＲ１を、ＤＡＣ２においてキャンセルすることが可能になり、オフセットキャリブレーションの精度を高めることができる。

また制御回路７０は、オフセット値データＤＶ３をオフセット値記憶部ＲＶ３から読み出す。そして、ＤＡ３＝−Ｒｏｕｎｄ｛（ＤＶ３＋ＲＥＲ２×Ｇ２）／ＶＬＳＢ３｝の演算を行うことで、オフセット調整データＤＡ３を求めて、オフセット調整レジスタＲＡ３に設定する。これにより、ＤＡＣ３は、ＤＡ３＝−Ｒｏｕｎｄ｛（ＤＶ３＋ＲＥＲ２×Ｇ２）／ＶＬＳＢ３｝に対応した電圧ＶＤ３を増幅器ＡＭ３に出力することになる。

ここで、オフセット値データＤＶ３は、図５（Ａ）で説明したように、増幅器ＡＭ３のオフセット電圧ＶＯＳ３に対応したデータになっている。従って、ＤＡＣ３がＤＡ３＝−Ｒｏｕｎｄ｛（ＤＶ３＋ＲＥＲ２×Ｇ２）／ＶＬＳＢ３｝に対応した電圧ＶＤ３を出力することで、増幅器ＡＭ３のオフセット電圧ＶＯＳ３をキャンセルできる。

またＲＥＲ２は、ＤＡＣ２における丸め演算処理の丸め誤差値であり、（ＤＶ２＋ＲＥＲ１×Ｇ１）／ＶＬＳＢ２と、Ｒｏｕｎｄ｛（ＤＶ２＋ＲＥＲ１×Ｇ１）／ＶＬＳＢ２｝との差分値である。このようにＤＡＣ２における丸め誤差値ＲＥＲ２を、ＤＡＣ３側に反映させることで、精度の高いオフセット調整を実現できる。

次に図７（Ｂ）に示すように制御回路７０は、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱをモニタする。この場合に、図７（Ａ）に示すようにオフセット調整データＤＡ１〜ＤＡ３をオフセット調整レジスタＲＡ１〜ＲＡ３に設定することで、増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３がキャンセルされた状態になっている。従って、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱは、入力信号ＶＩの信号オフセット値を表すデータになっている。

そこで、制御回路７０は、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱと、増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３に基づいて、信号オフセット値データＤＶＳを求める。具体的には制御回路７０は、ＤＶＳ＝ＡＤＱ／（Ｇ１×Ｇ２×Ｇ３）の演算を行うことで、信号オフセット値データＤＶＳを求めて、図示しないレジスタに格納する。

次に制御回路７０は、Ｇ１＝Ｇ２＝Ｇ３＝１という図７（Ａ）の第１の利得条件における信号ＡＱ１〜ＡＱ３の振幅等に基づいて、増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３を決定し、それに対応するゲイン調整データＤＧ１〜ＤＧ３をゲイン調整レジスタＲＧ１〜ＲＧ３に設定する。例えば図７（Ｃ）では、増幅器ＡＭ１〜ＡＭ３のゲインをＧ１＝３２、Ｇ２＝８、Ｇ３＝１に設定している。つまり増幅器ＡＭ１〜ＡＭ３のゲインを、図７（Ａ）の第１の利得条件（Ｇ１＝Ｇ２＝Ｇ３＝１）よりも高いゲイン設定の第２の利得条件（Ｇ１＝３２、Ｇ２＝８、Ｇ３＝１）のゲインに設定する。

即ち、センサ等からの入力信号ＶＩの振幅やＤＣオフセットは様々であるため、図７（Ａ）では、低いゲイン設定の第１の利得条件（Ｇ１＝Ｇ２＝Ｇ３＝１）のゲインに、増幅器ＡＭ１〜ＡＭ３のゲインを設定する。そして、この第１の利得条件におけるＡＱ１〜ＡＱ３のいずれかの信号の振幅等に応じて、第２の利得条件のゲインを決定し、図７（Ｃ）に示すように増幅器ＡＭ１〜ＡＭ３のゲインを再設定する。例えば振幅が低ければ低いほど、第２の利得条件のゲイン設定を高くする。このようにすれば、図３のＡ１〜Ａ４に示すように入力信号ＶＩの振幅等が変動した場合にも、Ａ／Ｄ変換器５０でのＡ／Ｄ入力振幅（スイングレベル）を、入力信号ＶＩの振幅に依存せずに図３のＡ５のようにほぼ一定にできる。これにより、ダイナミックレンジを向上できる。

なお図７（Ｃ）に示すように第２の利得条件では、前段側の増幅器の方が後段側の増幅器よりもゲインが高く設定される。例えば増幅器ＡＭ１のゲインＧ１の方が、増幅器ＡＭ２、ＡＭ３のゲインＧ２、Ｇ３よりも高く設定される。このように前段側の増幅器のゲインを高く設定することで、ノイズを低減できる。

次に制御回路７０は、このように第２の利得条件のゲインに増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３が設定された状態で、図７（Ａ）と同様の演算処理を行って、オフセット調整データＤＡ１〜ＤＡ３を求めて、オフセット調整レジスタＲＡ１〜ＲＡ３に設定する。そして図８に示すように、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱとゲインＧ１〜Ｇ３に基づいて、信号オフセット値データＤＶＳ等を求める。

以上の本実施形態の信号オフセットキャリブレーションの処理をまとめると以下のようになる。

まず図７（Ａ）に示すように制御回路７０は、第１の利得条件のゲインＧ１〜Ｇ３を設定する。そしてオフセット値データＤＶ１（第ｉのオフセット値データ）に基づいて、オフセット調整データＤＡ１（第ｉのオフセット調整データ）を求めて、オフセット調整レジスタＲＡ１に設定する。具体的にはＤＡ１＝−Ｒｏｕｎｄ（ＤＶ１／ＶＬＳＢ１）を求めて、オフセット調整レジスタＲＡ１に設定する。

また制御回路７０は、オフセット値データＤＶ１、ＤＶ２（第ｉ、第ｉ＋１のオフセット値データ）と、増幅器ＡＭ１（第ｉの増幅器）のゲインＧ１とに基づいて、オフセット調整データＤＡ２（第ｉ＋１のオフセット調整データ）を求めて、オフセット調整レジスタＲＡ２（第ｉ＋１のオフセット調整レジスタ）に設定する。具体的には、オフセット値データＤＶ１に基づきオフセット調整データＤＡ１を求める丸め演算処理における丸め誤差値ＲＥＲ１と、増幅器ＡＭ１のゲインＧ１と、オフセット値データＤＶ２とに基づいて、オフセット調整データＤＡ２を求める。即ちＤＡ２＝−Ｒｏｕｎｄ｛（ＤＶ２＋ＲＥＲ１×Ｇ１）／ＶＬＳＢ２｝を求めて、オフセット調整レジスタＲＡ２に設定する。同様にして、ＤＡ３＝−Ｒｏｕｎｄ｛（ＤＶ３＋ＲＥＲ２×Ｇ２）／ＶＬＳＢ３｝を求めて、オフセット調整レジスタＲＡ３に設定する。

そして図７（Ｂ）に示すように制御回路７０は、オフセット調整レジスタＲＡ１〜ＲＡ３にオフセット調整データＤＡ１〜ＤＡ３（第１〜第Ｎのオフセット調整データ）が設定された後に、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱと、増幅器ＡＭ１〜ＡＭ３（第１〜第Ｎの増幅器）のゲインＧ１〜Ｇ３とに基づいて、入力信号ＶＩの信号オフセット値データＤＶＳを求める。具体的にはＤＶＳ＝ＡＤＱ／（Ｇ１×Ｇ２×Ｇ３）を求める。

このように制御回路７０は、増幅器ＡＭ１〜ＡＭ３のゲインを第１の利得条件のゲインに設定して、入力信号ＶＩの信号オフセット値データＤＶＳを求めた後に、図７（Ｃ）に示すように、第１の利得条件よりも高いゲイン設定の第２の利得条件のゲインに、増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３を再設定する。そして図７（Ａ）と同様の演算処理によりオフセット調整データＤＡ１〜ＤＡ３を設定して、図８に示すように、入力信号の信号オフセット値データＤＶＳを再度求める。

以上のように信号オフセットキャリブレーションを行うことで、精度の高いリアルタイムキャリブレーションの実現が可能になる。

３．多段アンプ・多段ＤＡＣ
図１に示すように本実施形態では多段アンプ・多段ＤＡＣの構成になっている。このような多段ＤＡＣ・多段アンプを採用する利点について、以下に説明する。

例えば増幅回路の構成として、図９（Ａ）に示すように、キャパシタＣと抵抗Ｒから構成されるＨＰＦ（ハイパスフィルタ）を増幅器ＡＭの前段に設ける構成や、図９（Ｂ）に示すように、１段アンプ・１段ＤＡＣの構成が考えられる。

図９（Ａ）のＨＰＦを用いた構成では、ＨＰＦを用いてＤＣ成分をカットすることで、ＤＣオフセットをキャンセルしている。しかしながら、このＨＰＦを用いた構成は、図９（Ｃ）に示すように、高精度という点では有利であるが、キャリブレーションの応答スピードが遅かったり、サイズが大きくなってしまうという問題がある。

即ちセンサからの入力信号ＶＩ（検出信号）の周波数帯域は、センサの種類に応じて様々に異なり、例えば１Ｈｚ〜１６ＫＨｚの範囲となる。そして入力信号ＶＩの周波数が例えば１Ｈｚである場合には、図９（Ａ）のＨＰＦは、この１Ｈｚの入力信号ＶＩを通過させるために、そのカットオフ周波数を１Ｈｚに比べて十分に低くする必要があり、例えば０．１Ｈｚ以下にする必要がある。

ところが、ＨＰＦのカットオフ周波数はＣＲの逆数で決まるため、ＨＰＦのカットオフ周波数を低くするためには、キャパシタＣの容量値や抵抗Ｒの抵抗値を大きくする必要がある。そして例えば０．１Ｈｚのカットオフ周波数を実現しようとすると、キャパシタＣ、抵抗Ｒのサイズが大規模化してしまう。またキャパシタＣや抵抗Ｒを外付け部品にすると、ユーザの利便性を阻害すると共に、入力信号ＶＩの周波数帯域に応じて容量値や抵抗値を可変に設定することが難しくなる。またキャパシタＣの容量値や抵抗Ｒの抵抗値を大きくすると、キャリブレーションの応答スピードも低下してしまい、迅速なキャリブレーションを実現できない。

また、図９（Ｂ）の１段アンプ・１段ＤＡＣの構成は、図９（Ｃ）に示すように、キャリブレーションの応答スピードという点では有利であるが、サイズが大きくなったり、精度が低くなるなどの問題がある。

これに対して本実施形態のような多段アンプ・多段ＤＡＣの構成は、キャリブレーションの応答スピード、サイズ、高精度の全てにおいて、ＨＰＦを用いる構成や１段アンプ・１段ＤＡＣの構成に比べて有利となる。以下、この点について詳細に説明する。

例えば図９（Ｂ）の１段アンプ・１段ＤＡＣの構成において、入力信号ＶＩのＤＣオフセットＶＳ（入力オフセット）をキャンセルするためには、ＶＤ＝−ＶＳとなるようにオフセット調整データＤＡを設定すればよい。

また図９（Ｂ）のＤＡＣに必要な出力レンジＱＲは、入力信号ＶＩのＤＣオフセットＶＳと同様のレンジとなり、例えば３Ｖ程度になる。

またＤＡＣに必要な精度は、Ａ／Ｄ変換器５１に誤差が生じない範囲の精度になる。このため、ＤＡＣの１ＬＳＢ相当電圧（ＤＡＣ精度）をＶＬＳＢとし、Ａ／Ｄ変換器５１の１ＬＳＢ相当電圧（Ａ／Ｄ精度）をＡＤＬＳＢとし、増幅器ＡＭのゲインをＧとすると、ＶＬＳＢ≦ＡＤＬＳＢ／Ｇの関係が成り立つ。従って、ＡＤＬＳＢ＝０．００３［Ｖ］、Ｇ＝３２とすると、ＶＬＳＢ≦０．００３／３２＝９３．７５μＶになる。

またＤＡＣに必要なビット数ｋは、２^ｋ≧ＱＲ／ＶＬＳＢにより決まる。従って、ＤＡＣの出力レンジＱＲを３Ｖ程度とすると、２^１５＝３２７６８≧３／（０．００３／３２）＝３２０００より、ＤＡＣに必要なビット数はｋ＝１５ビットになる。

このように、１段アンプ・１段ＤＡＣの構成では、図１０（Ａ）に示すように１５ビットＤＡＣが必要になってしまう。例えば、Ａ／Ｄ変換器５１の精度が高くなり、ＡＤＬＳＢが小さくなると、ＤＡＣ精度であるＶＬＳＢも小さくする必要があるため、２^ｋ≧ＱＲ／ＶＬＳＢの関係式により、ＤＡＣのビット数を更に増やさなければならなくなる。

ところが図９（Ｄ）に示すようにＤＡＣのサイズは、ビット数に対して指数関数的に増加する。従って、ＤＡＣのビット数を１５ビットにすると、ＤＡＣのサイズが許容できないほど大きくなり、集積回路装置が大規模化してしまう。即ち１段アンプ・１段ＤＡＣの構成では、回路の小規模化とキャリブレーション精度の向上を両立することが難しい。

一方、本実施形態では、図１０（Ｂ）に示すように多段アンプ・多段ＤＡＣの構成を採用している。ここで、入力信号ＶＩのＤＣオフセットをＶＳとし、増幅器ＡＭ１〜ＡＭ３のゲインをＧ１〜Ｇ３とし、Ｄ／Ａ変換器ＤＡＣ１〜ＤＡＣ３の出力電圧をＶＤ１〜ＶＤ３とし、増幅器ＡＭ３の出力電圧をＶＡＱとする。すると、ＶＡＱ＝Ｇ１×Ｇ２×Ｇ３×ＶＳ＋Ｇ１×Ｇ２×Ｇ３×ＶＤ１＋Ｇ２×Ｇ３×ＶＤ２＋Ｇ３×ＶＤ３の関係が成り立つ。

従って、入力信号ＶＩのＤＣオフセットＶＳをキャンセルするためには、ＶＳ＝−｛ＶＤ１＋ＶＤ２／Ｇ１＋ＶＤ３／（Ｇ１×Ｇ２）｝となるように、ＤＡＣ１〜ＤＡＣ３の出力電圧ＶＤ１〜ＶＤ３を設定すればよい。

そして図１０（Ｂ）の多段アンプ・多段ＤＡＣの構成では、ＤＡＣ１の出力レンジＱＲ１は、入力信号ＶＩのＤＣオフセットＶＳと同様のレンジ（例えば３Ｖ程度）に設定すればよい。即ち、ＤＣオフセットＶＳの大部分については、初段のＤＡＣ１の出力電圧ＶＤ１で補正し、その誤差値を後段のＤＡＣ２、ＤＡＣ３の出力電圧ＶＤ２、ＶＤ３で補正する。

また、ＤＡＣ１、ＤＡＣ２、ＤＡＣ３の１ＬＳＢ相当電圧（ＤＡＣ精度）をＶＬＳＢ１、ＶＬＳＢ２、ＶＬＳＢ３とすると、ＤＡＣ２の出力レンジＱＲ２については、後に詳述するように、ＱＲ２≧Ｇ１×ＶＬＳＢ１の関係が成り立つ。またＤＡＣ３の出力レンジＱＲ３については、ＱＲ３≧Ｇ２×ＶＬＳＢ２の関係が成り立つ。

また例えばＤＡＣ３に必要な精度であるＶＬＳＢ３は、Ａ／Ｄ変換器５０に誤差が生じない範囲の精度になるため、Ａ／Ｄ変換器５０の１ＬＳＢ相当電圧をＡＤＬＳＢとした場合に、ＶＬＳＢ３≦ＡＤＬＳＢ／Ｇ３の関係が成り立つ。

また、ＤＡＣ１に必要なビット数ｋは、２^ｋ≧ＱＲ１／ＶＬＳＢ１の関係式により決まる。同様にＤＡＣ２、ＤＡＣ３に必要なビット数ｋは、２^ｋ≧ＱＲ２／ＶＬＳＢ２、２^ｋ≧ＱＲ３／ＶＬＳＢ３の関係式により決まる。

従って、増幅器ＡＭ１〜ＡＭ３のゲインを、Ｇ１＝４、Ｇ２＝４、Ｇ３＝２とすると、例えば図１０（Ｃ）の関係が成り立つ。

即ちＤＡＣ１の出力レンジＱＲ１は、入力信号ＶＩのＤＣオフセットＶＳのレンジと同様であり、例えば３Ｖ程度になる。従ってＤＡＣ１のビット数をｋ＝５ビットとすると、ＤＡＣ１の１ＬＳＢ相当電圧は、ＶＬＳＢ１＝ＱＲ１／２^５の関係式より、図１０（Ｃ）に示すように、例えばＶＬＳＢ１＝９６ｍＶに設定すればよい。

また、前述のようにＤＡＣ２の出力レンジＱＲ２や１ＬＳＢ相当電圧ＶＬＳＢ２については、ＱＲ２≧Ｇ１×ＶＬＳＢ１、ＶＬＳＢ２＝ＱＲ２／２^５の関係が成り立つ。従って、ＱＲ２＝Ｇ１×ＶＬＳＢ１＝４×９６ｍＶ＝０．３８４Ｖ、ＶＬＳＢ２＝ＱＲ２／２^５＝０．３８４／２^５Ｖ＝１２ｍＶに設定すればよい。

また、ＤＡＣ３の出力レンジＱＲ３と１ＬＳＢ相当電圧ＶＬＳＢ３については、ＱＲ３≧Ｇ２×ＶＬＳＢ２、ＶＬＳＢ３＝ＱＲ３／２^５の関係が成り立つ。従って、ＱＲ３＝Ｇ２×ＶＬＳＢ２＝４×１２ｍＶ＝４８ｍＶ、ＶＬＳＢ３＝ＱＲ３／２^５＝４８ｍＶ／２^５＝１．５ｍＶに設定すればよい。

図１０（Ａ）と図１０（Ｃ）を比較すれば明らかなように、１段アンプ・１段ＤＡＣの構成では、１５ビットの分解能のＤＡＣが必要になるが、多段アンプ・多段ＤＡＣの構成では、例えば５ビットの３つのＤＡＣ１〜ＤＡＣ３を設ければ済む。そして図９（Ｄ）から明らかなように、５ビットの３つのＤＡＣ１〜ＤＡＣ３の回路面積よりも、１５ビットの１つのＤＡＣの回路面積の方がはるかに大きくなる。従って、本実施形態の多段アンプ・多段ＤＡＣの構成によれば、１段アンプ・１段ＤＡＣの構成に比べて回路を大幅に縮小できる。

また図１０（Ａ）の１段アンプ・１段ＤＡＣの構成では、ＤＡＣのビット数を１５ビットにしたのにもかかわらず、ＤＡＣ精度であるＶＬＳＢは９３．７５μＶであり、比較的粗いため、オフセットキャリブレーションの精度をそれほど高めることができない。

これに対して図１０（Ｃ）の多段アンプ・多段ＤＡＣの構成では、ＤＣオフセットＶＳの大部分を初段のＤＡＣ１で補正し、その補正誤差を、後段のＤＡＣ２、ＤＡＣ３で補正している。そして例えばＤＡＣ３のＤＡＣ精度であるＶＬＳＢ３は１．５ｍＶというように小さいため、図１０（Ａ）の１段アンプ、１段ＤＡＣの構成に比べて高精度のオフセットキャリブレーションを実現できる。

４．Ｄ／Ａ変換器の出力レンジ、１ＬＳＢ相当電圧の設定
次に本実施形態におけるＤ／Ａ変換器の出力レンジ、１ＬＳＢ相当電圧の設定手法について具体的に説明する。

図１１（Ａ）では、前段側のＤ／Ａ変換器に比べて後段側のＤ／Ａ変換器の方が、その出力レンジがより狭くなるように設定している。具体的には、Ｄ／Ａ変換器ＤＡＣ１〜ＤＡＣ３（第１〜第ＮのＤ／Ａ変換器）のうちのＤＡＣ１（第ｉのＤ／Ａ変換器）の出力レンジをＱＲ１とし、ＤＡＣ１の後段のＤＡＣ２（第ｉ＋１のＤ／Ａ変換器）の出力レンジをＱＲ２とする。この場合に、ＱＲ１＞ＱＲ２の関係が成り立つように、ＤＡＣ１、ＤＡＣ２の出力レンジを設定している。同様に、ＤＡＣ２、ＤＡＣ３については、ＱＲ２＞ＱＲ３の関係が成り立つように、その出力レンジを設定している。なおＱＲ１＞ＱＲ２、ＱＲ２＝ＱＲ３に設定したり、ＱＲ１＝ＱＲ２、ＱＲ２＞ＱＲ３に設定する変形実施も可能である。

また図１１（Ｂ）では、前段側のＤ／Ａ変換器に比べて後段側のＤ／Ａ変換器の方が、その１ＬＳＢ相当電圧が小さくなるように設定している。具体的には、ＤＡＣ１〜ＤＡＣ３のうちのＤＡＣ１（第ｉのＤ／Ａ変換器）の１ＬＳＢ相当電圧をＶＬＳＢ１とし、ＤＡＣ１の後段のＤＡＣ２（第ｉ＋１のＤ／Ａ変換器）の１ＬＳＢ相当電圧をＶＬＳＢ２とした場合に、ＶＬＳＢ１＞ＶＬＳＢ２の関係が成り立つようにしている。同様に、ＤＡＣ２、ＤＡＣ３については、ＶＬＳＢ２＞ＶＬＳＢ３の関係が成り立つようにしている。なおＶＬＳＢ１＞ＶＬＳＢ２、ＶＬＳＢ２＝ＶＬＳＢ３に設定したり、ＶＬＳＢ１＝ＶＬＳＢ２、ＶＬＳＢ２＞ＶＬＳＢ３に設定する変形実施も可能である。

図１２は、図１１（Ａ）、図１１（Ｂ）の関係を更に詳細に示した図である。図１２に示すように前段側のＤＡＣ１の出力レンジＱＲ１は広くなっており、後段側のＤＡＣ３の出力レンジＱＲ３は狭くなっている。また前段側のＤＡＣ１の１ＬＳＢ相当電圧ＶＬＳＢ１は大きくなっており、後段側のＤＡＣ３の１ＬＳＢ相当電圧ＶＬＳＢ３は小さくなっている。

図１１（Ａ）に示すようにＤＡＣ１の出力レンジＱＲ１を大きくすれば、例えばＱＲ１を入力信号ＶＩのＤＣオフセットＶＳのレンジと同等にすることで、ＤＣオフセットＶＳの大部分をＤＡＣ１の出力電圧ＶＤ１でキャンセルできる。そして、このようにＤＣオフセットＶＳの大部分をＤＡＣ１でキャンセルすれば、後段のＤＡＣ２、ＤＡＣ３の出力レンジＱＲ２、ＱＲ３をそれほど大きくしなくても、ＤＡＣ１で除去できなかった誤差値を、ＤＡＣ２、ＤＡＣ３の出力電圧ＶＤ２、ＶＤ３で取り除くことができる。このように、出力レンジをＱＲ１＞ＱＲ２＞ＱＲ３の関係にすることで、ＤＣオフセットＶＳの適正な補正が可能になる。

また、ＤＡＣ１はＤＣオフセットＶＳの大まかな補正を行うだけでよく、精度の高いオフセット補正は後段のＤＡＣ２、ＤＡＣ３が担当する。従って、図１１（Ｂ）に示すように、ＤＡＣ１は高精度である必要はなく、１ＬＳＢ相当電圧ＶＬＳＢ１を大きくできる。一方、ＤＡＣ２は、ＤＡＣ１で除去できなかった誤差値を高精度に補正し、ＤＡＣ３は、ＤＡＣ２で除去できなかった誤差値を高精度に補正する必要があるため、ＶＬＳＢ２、ＶＬＳＢ３をＶＬＳＢ１に比べて小さくする。このように、ＶＬＳＢ１＞ＶＬＳＢ２＞ＶＬＳＢ３の関係にすることで、ＤＣオフセットＶＳの高精度なキャリブレーションが可能になる。

例えば、図９（Ｂ）の１段アンプ・１段ＤＡＣの構成では、ＤＣオフセットＶＳのレンジに対応できるようにＤＡＣの出力レンジＱＲを大きくし、且つ、高精度なキャリブレーションを実現するためにＤＡＣの１ＬＳＢ相当電圧を小さくすると、図１０（Ａ）に示すようにＤＡＣのビット数が増えてしまい、回路が大規模化する。

これに対して図１１（Ａ）、図１１（Ｂ）のようなＱＲ１＞ＱＲ２＞ＱＲ３、ＶＬＳＢ１＞ＶＬＳＢ２＞ＶＬＳＢ３の関係にすれば、図１２から明らかなように、ＤＣオフセットＶＳのレンジに対応するためにＤＡＣの出力レンジＱＲを大きくしても、ＶＬＳＢ１が大きいため、ＤＡＣ１のビット数をそれほど増やさなくて済む。従って図１０（Ｃ）に示すようにＤＡＣ１のビット数を小さくできる。

一方、高精度なキャリブレーションを実現するために、ＤＡＣ３の１ＬＳＢ相当電圧ＶＬＳＢ３を小さくしても、図１２から明らかなようにＤＡＣ３の出力レンジＶＲ３は小さいため、ＤＡＣ３のビット数をそれほど増やさなくて済む。従って図１０（Ｃ）に示すようにＤＡＣ３のビット数についても小さくできる。

以上のように図１１（Ａ）、図１１（Ｂ）の手法によれば、ＤＣオフセットＶＳのキャリブレーションにおいて、回路規模の増加防止と、キャリブレーションの高精度化を両立できる。

なお、図１３に示すように、増幅器ＡＭ１（第ｉの増幅器）のゲインをＧ１とし、ＤＡＣ１（第ｉのＤ／Ａ変換器）の１ＬＳＢ相当の電圧をＶＬＳＢ１とした場合に、ＱＲ２≧Ｇ１×ＶＬＳＢ１の関係が成り立つ。同様に、増幅器ＡＭ２のゲインをＧ２とし、ＤＡＣ２の１ＬＳＢ相当の電圧をＶＬＳＢ２とした場合に、ＱＲ３≧Ｇ２×ＶＬＳＢ２の関係が成り立つ。

即ち図１３に示すように、ＤＡＣ１で除去できなかった誤差値ＥＲＲは、ＤＡＣ２で除去する必要がある。そして、この誤差値ＥＲＲは増幅器ＡＭ１によりＧ１倍される。従って、ＤＡＣ２の出力レンジＱＲ２は、Ｇ１×ＥＲＲ以上である必要がある。即ちＱＲ２≧Ｇ１×ＥＲＲの関係が成り立つ。

一方、誤差値ＥＲＲは、ＤＡＣ１の量子化誤差であるため、ＤＡＣ１の１ＬＳＢ相当電圧ＶＬＳＢ１以下となる。即ちＥＲＲ≦ＶＬＳＢ１の関係が成り立つ。従って、ＱＲ２≧Ｇ１×ＥＲＲ、ＥＲＲ≦ＶＬＳＢ１の関係から、ＱＲ２≧Ｇ１×ＶＬＳＢ１の関係が成り立つ。同様の理由により、ＱＲ３≧Ｇ２×ＶＬＳＢ２の関係が成り立つ。これらの関係が成り立つことで、前段のＤ／Ａ変換器で除去できなかった誤差値を後段のＤ／Ａ変換器で除去することを保証できるようになる。

５．第１の変形例
図１４に本実施形態の第１の変形例を示す。図１４では、図１の構成要素に加えて更にフィルタ３８が設けられている。また制御回路７０によりデジタルフィルタ１００が実現されている。なお、フィルタ３８を設けてデジタルフィルタ１００を設けなかったり、逆にフィルタ３８を設けずにデジタルフィルタ１００だけを設けるなどの様々な変形実施が可能である。

フィルタ３８は、増幅回路１０の後段側に設けられ、例えばＬＰＦ（ローパスフィルタ）処理などのフィルタ処理を行う。具体的には、フィルタ３８は、例えば増幅回路１０とＡ／Ｄ変換器５０の間に設けられる。そして、例えば入力信号ＶＩの周波数帯域に応じてそのカットオフ周波数が可変に設定される。具体的には、入力信号ＶＩの周波数帯域（通過帯域のカットオフ周波数）が低くなるにつれて、そのカットオフ周波数が低くなるように設定される。そしてこの場合には制御回路７０は、フィルタ３８のカットオフ周波数を可変に設定する制御を行う。

フィルタ３８は、Ａ／Ｄ変換器５０の前置フィルタとして機能してもよい。即ち、高調波信号が入力信号ＶＩの周波数帯域に折り返すことによる折り返し雑音が、Ａ／Ｄ変換器５０の１ＬＳＢ相当電圧（量子化誤差の電圧）を超えないようにするためのフィルタ処理を行う。

フィルタ３８としては、例えば離散時間型フィルタであるＳＣＦ（スイッチトキャパシタフィルタ）を用いることができる。このＳＣＦは、スイッチ素子とオペアンプとキャパシタを含み、所与のサンプリング周波数でサンプルホールド動作を行う。

フィルタ３８としてＳＣＦを用いた場合には、増幅回路１０を、ＲＣアクティブフィルタである連続時間型フィルタとして機能させてもよい。この場合には、増幅回路１０の連続時間型フィルタは、ＳＣＦの前置フィルタ（ＬＰＦ）として機能し、ＳＣＦでの折り返し雑音を防止する。

デジタルフィルタ１００は、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱを受け、ＬＰＦ処理などのデジタルフィルタ処理を行い、デジタルフィルタ処理後のデジタルデータを出力する。このデジタルフィルタ１００は、例えば増幅回路１０の連続時間型フィルタ及びフィルタ３８（ＳＣＦ）を前置フィルタとしてフィルタ処理を行う。このデジタルフィルタ１００としては、ＩＩＲ（Infinite Impulse Response）フィルタを用いてもよいし、ＦＩＲ（Finite Impulse Response）フィルタを用いてもよい。

またデジタルフィルタ１００（第２の離散時間型フィルタ）は、例えば入力信号ＶＩの周波数帯域（通過帯域）に応じてそのカットオフ周波数が可変に設定される。例えば入力信号ＶＩの周波数帯域が低くなるにつれて、そのカットオフ周波数が低くなるように設定される。またデジタルフィルタ１００では、サンプリング周波数も可変に設定される。

制御回路７０は、増幅回路１０でのオフセット調整及びゲイン調整の設定と、フィルタ３８やデジタルフィルタ１００でのカットオフ周波数の設定を行う。具体的には制御回路７０は、カットオフ周波数やサンプリング周波数を設定するための内部レジスタを有する。そして外部機器（例えば電子機器を制御するソフトウェア、ファームウェア）から図示しないインターフェースを介して内部レジスタにカットオフ周波数やサンプリング周波数が設定される。すると制御回路７０は、内部レジスタへの設定内容に基づいて、フィルタ３８やデジタルフィルタ１００に対して、カットオフ周波数、サンプリング周波数の設定の指示を行う。これによりフィルタ３８やデジタルフィルタ１００は、これらのカットオフ周波数、サンプリング周波数に従ったフィルタ処理を行う。

以上に説明した図１４の第１の変形例によれば、オフセット調整やゲイン調整に加えて、フィルタ帯域も可変に設定できる。即ち入力信号ＶＩの周波数帯域（通過帯域）に応じてフィルタのカットオフ周波数が可変に設定される。

例えば、センサ等の検出信号のＡ／Ｄ変換を行う場合には、検出信号の周波数帯域は、センサの種類に応じて様々に異なる。従って、入力信号の周波数帯域が仕様等により決まってる従来の集積回路装置では、このような様々な周波数帯域のセンサの検出信号をＡ／Ｄ変換することは難しかった。このため、新規のセンサの開発・試作を行う場合には、センサ毎に異なる集積回路装置を開発する必要があり、開発コストの増加や開発期間の長期化などの問題を招く。

この点、図１４の第１の変形例では、入力信号ＶＩの周波数帯域に応じてフィルタのカットオフ周波数が可変に設定される構成になっている。具体的にはフィルタ３８のカットオフ周波数やデジタルフィルタ１００のカットオフ周波数を、入力信号ＶＩの周波数帯域に応じて可変に設定する。このようにすることで、例えば１Ｈｚから１６ＫＨｚの範囲でカットオフ周波数を可変に設定することが可能になり、様々な周波数帯域の入力信号ＶＩに対応できるようになり、これまでにないタイプの集積回路装置を提供できる。

即ち従来では、例えば１Ｈｚの周波数の検出信号を出力する第１の種類のセンサと、１６ＫＨｚの周波数の検出信号を出力する第２の種類のセンサの両方に対して、１つの集積回路装置で対応することは難しかった。このため、第１の種類のセンサ用の集積回路装置と、第２の種類のセンサ用の集積回路装置を別々に開発しなければならなかった。

この点、図１４では、可変フィルタ機能を有しているため、１つの集積回路装置で第１、第２の種類のセンサの両方に対応できる。従って、開発コストの増加や開発期間の長期化を防止できる。また、ユーザは、検出信号の周波数帯域をそれほど気にすることなく、センサを集積回路装置に接続して試すことができ、ユーザにとって使い勝手の良い集積回路装置を提供できる。

また図１４では、増幅器１０の連続時間型フィルタが、フィルタ３８（ＳＣＦ）の前置フィルタとして機能し、連続時間型フィルタ及びフィルタ３８が、デジタルフィルタ１００（及びＡ／Ｄ変換器５０）の前置フィルタとして機能する。このようにすることで、例えば１Ｈｚ〜１６ＫＨｚというような広い範囲での帯域可変が可能になる。

例えば比較例として、ＳＣＦであるフィルタ３８を設けずに、デジタルフィルタ１００の前置フィルタとして連続時間型フィルタのみを設ける手法も考えられる。しかしながら、この比較例の手法では、例えば連続時間型フィルタとしてＲＣフィルタを用いた場合に、抵抗値と容量値の積であるＲＣ積の逆数でカットオフ周波数が決まる。従って、様々な周波数帯域に対応するためには、抵抗値を大きくしたり、容量値を大きくする必要がある。このため、抵抗やキャパシタのＩＣチップ内への内蔵が難しくなり、抵抗やキャパシタを外付けにせざるを得なくなるという問題がある。

この点、図１４では、連続時間型フィルタである増幅回路１０とＡ／Ｄ変換器５０の間にフィルタ３８が設けられる。そしてフィルタ３８のカットオフ周波数及びデジタルフィルタ１００のカットオフ周波数の両方が可変に設定される。従って、様々な周波数帯域の入力信号ＶＩに対応して、システム全体のフィルタ特性を可変に設定できる。また、フィルタ３８のカットオフ周波数は、複数のキャパシタ間の容量比により可変設定され、サイズ依存性が無い。従って、ＲＣフィルタである連続時間型フィルタのみによりカットオフ周波数を設定する手法に比べて、抵抗やキャパシタのＩＣチップ内への内蔵が容易になるという利点がある。

６．第２の変形例
図１５に本実施形態の第２の変形例を示す。図１５では、図１の構成要素に加えて更にセレクタ２０や判定回路６０が設けられている。なお図１４と図１５を組み合わせた変形実施も可能である。この場合には、例えばセレクタ２０とＡ／Ｄ変換器５０の間にフィルタ３８を設けたり、制御回路７０にデジタルフィルタ１００を設ければよい。また図１５において、セレクタ２０を設けずに、判定回路６０だけを設ける変形実施も可能である。

セレクタ２０（マルチプレクサ）は、増幅器ＡＭ１〜ＡＭ３（第１〜第Ｎの増幅器）の出力信号ＡＱ１〜ＡＱ３（第１〜第Ｎの出力信号）のいずれかを選択する。そして、選択した出力信号をセレクタ出力信号ＳＬＱとして出力する。具体的には制御回路７０からの選択指示信号ＳＳＤに基づいて、ＡＱ１〜ＡＱ３のうちのいずれかの出力信号を選択して出力する。このセレクタ２０は、複数の論理ゲートや複数のトランスファートランジスタなどにより構成できる。そしてＡ／Ｄ変換器５０は、セレクタ２０からのセレクタ出力信号ＳＬＱのＡ／Ｄ変換を行う。

判定回路６０（比較回路）は、増幅回路１０の増幅器ＡＭ１〜ＡＭ３の出力信号ＡＱ１〜ＡＱ３に対する判定処理（電圧比較処理）を行う。具体的には、増幅器ＡＭ１〜ＡＭ３の各増幅器の出力信号の電圧が、判定電圧範囲内の電圧か否かを判定（比較）する。そして判定結果の信号ＤＲＳ（例えばエラー信号）を制御回路７０に出力する。この場合の判定電圧範囲は、例えば高電位側の判定電圧ＶＣＨと低電位側の判定電圧ＶＣＬにより規定される。

ここで高電位側の判定電圧ＶＣＨは、例えばＡ／Ｄ変換器５０の入力電圧範囲を規定する高電位側の基準電圧ＶＲＰ以下の電圧に設定できる（ＶＣＨ≦ＶＲＰ）。低電位側の判定電圧ＶＣＬは、Ａ／Ｄ変換器５０の入力電圧範囲を規定する低電位側の基準電圧ＶＲＮ以上の電圧に設定できる（ＶＣＬ≧ＶＲＮ）。例えばＶＣＨ〜ＶＣＬの電圧範囲は、ＶＲＰ〜ＶＲＮの電圧範囲よりもマージン（例えば１０〜９０％）の分だけ狭い電圧範囲とすることができる。

判定回路６０は、例えば複数の増幅器ＡＭ１〜ＡＭ３の出力信号ＡＱ１〜ＡＱ３の電圧と、高電位側、低電位側の判定電圧ＶＣＨ、ＶＣＬとを比較する複数のコンパレータを含むことができる。この場合に各コンパレータは、ヒステリシス機能を有するコンパレータであってもよい。或いは出力信号ＡＱ１〜ＡＱ３のピーク電圧を保持する回路を設け、このピーク電圧と判定電圧ＶＣＨ、ＶＣＬをコンパレータ等により比較してもよい。

制御回路７０は、判定回路６０での判定結果に基づいて、増幅器ＡＭ１〜ＡＭＮの出力信号ＡＱ１〜ＡＱ３のいずれを選択するかをセレクタ２０に指示する制御を行う。例えば判定回路６０から判定結果の信号ＤＲＳを受けて、選択指示信号ＳＳＤを生成し、セレクタ２０に出力する。更に具体的には、制御回路７０は、増幅器ＡＭ１〜ＡＭ３のうちの第ｊの増幅器（例えばＡＭ３）の出力信号の電圧が、ＶＣＨ〜ＶＣＬの判定電圧範囲内の電圧ではないと判定された場合には、前段の第ｊ−１の増幅器（例えばＡＭ２）の出力信号を選択することを、セレクタ２０に指示する。なお、増幅器ＡＭ１〜ＡＭ３のうちの例えば第ｊの増幅器（例えばＡＭ３）の入力信号の電圧が、第ｊの増幅器のゲインに応じて設定される判定電圧範囲内（第ｊの判定電圧範囲内）の電圧ではないと判定された場合に、前段の第ｊ−１の増幅器（例えばＡＭ２）の出力信号を選択することを、セレクタ２０に指示するようにしてもよい。

以上のように図１５の第２の変形例では、例えば増幅器ＡＭ３の出力信号ＡＱ３が、ＶＣＨ〜ＶＣＬで規定される判定電圧範囲を超えると、その前段の増幅器ＡＭ２の出力信号ＡＱ２がセレクタ２０により選択されて、Ａ／Ｄ変換器５０によりＡ／Ｄ変換される。また増幅器ＡＭ２の出力信号ＡＱ２が、ＶＣＨ〜ＶＣＬで規定される判定電圧範囲を超えると、その前段の増幅器ＡＭ１の出力信号ＡＱ１がセレクタ２０により選択されて、Ａ／Ｄ変換器５０によりＡ／Ｄ変換される。このようにすれば、振幅等が異なる様々な入力信号ＶＩが入力された場合にも、最適な電圧範囲の信号がＡ／Ｄ変換器５０に入力されるようになるため、Ａ／Ｄ変換器５０のダイナミックレンジを向上できる。

即ち第２の変形例では、Ａ／Ｄ変換器５０の入力電圧範囲（ＶＲＰ〜ＶＲＮ）に近い電圧範囲の出力信号がセレクタ２０により選択されて、Ａ／Ｄ変換器５０に入力されてＡ／Ｄ変換される。従って、入力信号ＶＩの振幅が図３のＡ３、Ａ４のように変動した場合にも、Ａ／Ｄ入力振幅（スイングレベル）をＡ５のようにほぼ一定にできる。従って、Ａ／Ｄ変換の分解能を一定にしたまま（例えば１０ビット）、ダイナミックレンジＤＲを高くできる。

また第２の変形例によれば、増幅器ＡＭ１〜ＡＭ３の出力信号ＡＱ１〜ＡＱ３のうち適正な振幅の出力信号が自動選択されてＡ／Ｄ変換器５０に入力される。従って、ユーザは、検出信号の振幅等をそれほど気にすることなく、センサを集積回路装置に接続して試すことができ、ユーザにとって使い勝手の良い集積回路装置を提供できる。またセンサの種類に応じて、新たな集積回路装置を試作する必要もないため、開発コストを低くできる。

また第２の変形例の自動調整手法では、自動調整のためのタイムラグ期間は、判定回路６０の判定期間やセレクタ２０の選択期間だけとなるため、信号の変化等に対して素速く対応してリアルタイムに自動調整できる。従って、音声等のＡＣ信号のように素速い自動調整が要求される信号や、ハードディスクドライブの落下検出のように検出信号をサンプリングする機会が１回しかないような信号等に、最適なダイナミックレンジの自動調整手法を提供できる。

また制御回路７０は、判定回路６０での判定結果に基づいて、第２の利得条件のゲインを設定してもよい。即ち、図７（Ｃ）の第２の利得条件のゲインを決定する際に、判定回路６０の判定結果を利用する。

例えばデフォルトの第２の利得条件をＧ１＝ＧＣ１、Ｇ２＝ＧＣ２、Ｇ３＝ＧＣ３とする。一例としてはＧＣ１＝３２、ＧＣ２＝８、ＧＣ３＝４である。そして判定回路６０により、全ての信号ＡＱ１〜ＡＱ３がＶＣＨ〜ＶＣＬの判定電圧範囲内であると判定された場合には、デフォルトの第２の利得条件を採用し、例えばＧ１＝ＧＣ１＝３２、Ｇ２＝ＧＣ２＝８、Ｇ３＝ＧＣ３＝２に設定する。

一方、判定回路６０により、信号ＡＱ１、ＡＱ２はＶＣＨ〜ＶＣＬの判定電圧範囲内であるが、信号ＡＱ３は判定電圧範囲外であると判定された場合には、Ｇ１、Ｇ２、Ｇ３のうちのＧ３を下げて、例えばＧ３＝１に設定する。即ちＧ１＝ＧＣ１＝３２、Ｇ２＝ＧＣ２＝８、Ｇ３＝１に設定する。

また、信号ＡＱ１はＶＣＨ〜ＶＣＬの判定電圧範囲内であるが、信号ＡＱ２、ＡＱ３は判定電圧範囲外であると判定された場合には、Ｇ２、Ｇ３を下げて、例えばＧ２＝４、Ｇ３＝１に設定する。即ちＧ１＝ＧＣ１＝３２、Ｇ２＝４、Ｇ３＝１に設定する。

また、信号ＡＱ１、ＡＱ２、ＡＱ３の全てがＶＣＨ〜ＶＣＬの判定電圧範囲外であると判定された場合には、Ｇ１、Ｇ２、Ｇ３を下げて、例えばＧ１＝１６、Ｇ２＝４、Ｇ３＝１に設定する。

なお、このようにゲインを下げた後に、判定回路６０は、再度、信号ＡＱ１〜ＡＱ３が判定電圧範囲内に入っているか否かを判定し、判定電圧範囲外である場合には、上述の処理を再度繰り返せばよい。

図１６に、増幅回路１０及び判定回路６０の具体的な回路構成例を示す。増幅器ＡＭ１は増幅器ＡＭ１１とＡＭ１２により構成される。増幅器ＡＭ１１は、オペアンプＯＰ０１、ＯＰ０２と、抵抗Ｒ０１、Ｒ０２、Ｒ０３を含み、例えば抵抗Ｒ０２、Ｒ０３が可変抵抗になっている。増幅器ＡＭ１２は、オペアンプＯＰ１と、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４を含み、例えば抵抗Ｒ１２、Ｒ１４が可変抵抗になっている。これらの増幅器ＡＭ１１、ＡＭ１２により、３つのオペアンプＯＰ０１、ＯＰ０２、ＯＰ１を用いた計装アンプ（instrumentation amplifier）が構成される。この計装アンプは、差動入力・シングルエンド出力の平衡入力アンプであり、同相信号除去比（CMRR）を大きくとれるという特徴がある。このような計装アンプを初段の差動増幅器に用いれば、差動の検出信号を出力するセンサとシングルエンドの検出信号を出力するセンサの両方を接続することが可能になる。例えば差動の検出信号を出力するセンサを接続する場合には、差動の検出信号を構成する第１の信号（正極側）を、信号ＶＩＰとして入力し、差動の検出信号を構成する第２の信号（負極側）を、信号ＶＩＮとして入力すればよい。またシングルエンドの検出信号を出力するセンサを接続する場合には、シングルエンドの検出信号を信号ＶＩＰとして入力し、ＶＩＮ側の端子は例えばＡＧＮＤに設定すればよい。

増幅器ＡＭ２は、オペアンプＯＰ２と抵抗Ｒ２１、Ｒ２２を含む。そして例えば抵抗Ｒ２２が可変抵抗になっており、これによりＡＭ２のゲインＧ２が調整される。増幅器ＡＭ３はオペアンプＯＰ３と抵抗Ｒ３１、Ｒ３２を含む。そして例えば抵抗Ｒ３２が可変抵抗になっており、これよりＡＭ３のゲインＧ３が調整される。これらの増幅器ＡＭ２、ＡＭ３は反転増幅器となっている。

具体的には、オペアンプＯＰ２は、その出力端子が反転増幅器ＡＭ２の出力ノードに接続される。第１の抵抗Ｒ２１は、オペアンプＯＰ２の反転入力端子（広義には第１の入力端子）と反転増幅器ＡＭ２の入力ノードとの間に設けられる。第２の抵抗Ｒ２２は、反転増幅器ＡＭ２の出力ノードとオペアンプＯＰ２の反転入力端子との間に設けられる。またオペアンプＯＰ２の非反転入力端子（広義には第２の入力端子）は例えばＡＧＮＤ（アナログ基準電源電圧）に接続される。なお反転増幅器ＡＭ３の構成も反転増幅器ＡＭ２の構成と同様である。

このようにＡＭ２、ＡＭ３として反転増幅器を用いれば、ＡＭ２、ＡＭ３のオペアンプＯＰ２、ＯＰ３としてレール・ツー・レールのオペアンプを使用しなくても済むようになる。例えば増幅器ＡＭ２、ＡＭ３として非反転増幅器を用いると、大振幅の信号の時に信号が歪んでしまい、これを避けるためにはレール・ツー・レールのオペアンプを使用する必要がある。しかしながら、レール・ツー・レールのオペアンプは、その回路規模が大きくなると共に、オペアンプの特性を向上することが難しいという問題がある。増幅器ＡＭ２、ＡＭ３として反転増幅器を用いれば、このような問題を解消できる。

また図１６では、オペアンプＯＰ１、ＯＰ２、ＯＰ３のオフセット電圧ＶＯＳ１、ＶＯＳ２、ＶＯＳ３や入力信号のＤＣオフセットの調整するためのＤ／Ａ変換器ＤＡＣ１、ＤＡＣ２、ＤＡＣ３が設けられている。

また図１６では、判定回路６０として、複数のコンパレータ（比較回路）ＣＰ１、ＣＰ２、ＣＰ３が設けられている。このコンパレータＣＰ１、ＣＰ２、ＣＰ３は、増幅器ＡＭ１（ＡＭ１１、ＡＭ１２）、ＡＭ２、ＡＭ３の出力信号ＡＱ１、ＡＱ２、ＡＱ３の電圧と、高電位側及び低電位側の判定電圧ＶＣＨ、ＶＣＬとを比較する。そして信号ＡＱ１、ＡＱ２、ＡＱ３の電圧が、ＶＣＨ〜ＶＣＬの判定電圧範囲内にあるか否かを判定する。そして、判定電圧範囲内ではない場合には、判定結果を示すエラー信号ＥＲ１、ＥＲ２、ＥＲ３（信号ＤＲＳ）をアクティブにする。例えば出力信号ＡＱ１、ＡＱ２、ＡＱ３が判定電圧範囲を超えていた場合には、各々、信号ＥＲ１、ＥＲ２、ＥＲ３をアクティブにする。なおＣＰ１〜ＣＰ３の各コンパレータは、判定電圧ＶＣＨとの比較処理を行う第１のコンパレータと、判定電圧ＶＣＬとの比較処理を行う第２のコンパレータにより構成できる。

またＣＰ１〜ＣＰ３の各コンパレータは、ヒステリシス機能を持つことが望ましい。例えばＡＱ１〜ＡＱ３のいずれかの信号の電圧（ピーク電圧）と、判定電圧ＶＣＨ又はＶＣＬとが近い場合には、ＥＲ１、ＥＲ２、ＥＲ３の信号がＨレベルとＬレベルを交互に繰り返す事態が発生してしまい、これは回路の誤動作を招く。この点、ＣＰ１〜ＣＰ３にヒステリシス機能（２つのしきい値電圧によるヒステリシス特性）を持たせれば、このような事態を効果的に防止できる。なおヒステリシス型のコンパレータの代わりに、出力信号ＡＱ１〜ＡＱ３のピーク電圧をホールドするピークホールド回路を設けてもよい。

７．電子機器
次に本実施形態の電子機器について図１７（Ａ）〜図１７（Ｃ）を用いて説明する。なお本実施形態の電子機器は図１７（Ａ）〜図１７（Ｃ）の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

図１７（Ａ）は本実施形態の電子機器の第１の構成例である。この第１の構成例の電子機器は、センサデバイス５００と、アナログフロントエンド（ＡＦＥ）である本実施形態の集積回路装置５１０を含む。図１７（Ａ）の電子機器では、センサデバイス５００（物理量トランスデューサ）が、各種の物理量（力、加速度、質量等）を検出する。そして物理量を電流（電荷）や電圧等に変換して、検出信号として出力する。このセンサデバイス５００はセンサ５０２と検出回路５０４を含む。なお検出回路５０４を含まない構成としてもよい。

集積回路装置５１０は、センサデバイス５００からの検出信号を受け、検出信号のＡ／Ｄ変換を行ったり、必要であればＡ／Ｄ変換後のデジタルデータに対する演算処理（信号処理）を行う。そして、得られたデジタルデータを、後段のシステム（システム基板、ＣＰＵ等のシステムデバイス）側に出力する。

図１７（Ａ）の第１の構成例によれば、煙センサ、光センサ、人感センサ、圧力センサ、生体センサ、ジャイロセンサなどを内蔵した様々な電子機器を実現できる。

図１７（Ｂ）は本実施形態の電子機器の第２の構成例である。この第２の構成では、図１７（Ａ）の第１の構成例に対して更に通信回路（無線回路）５２０とアンテナ５２２の構成要素が追加されている。通信回路５２０は、集積回路装置５１０からのデジタルデータに対して変調処理などを行い、アンテナ５２２を用いて外部機器（相手側の電子機器）に送信する。またアンテナ５２２を用いて、外部機器からのデータを受信し、ＩＤ認証を行ったり、センサデバイス５００の制御等を行ってもよい。

図１７（Ｂ）の第２の構成例によれば、図１７（Ａ）の第１の構成例で実現できる電子機器に加えて、例えば無線通信を利用して非接触でデータの書き込みと読み出しを行うＲＦＩＤ（Radio Frequency Identification）に用いられるＩＣタグ（ＲＦタグ）などの電子機器を実現できる。

図１７（Ｃ）は本実施形態の電子機器の第３の構成例である。図１７（Ｃ）の電子機器は、図１７（Ａ）の第１の構成例に対して更に処理部５３０、インターフェース（Ｉ／Ｆ）５３２の構成要素が追加されている。処理部５３０は、集積回路装置５１０からのデジタルデータを受け、各種の処理を行う。Ｉ／Ｆ５３２は、例えばＵＳＢ、ＩＥＥＥ１３９４等の規格に準拠したデータ転送を、ＰＣ（パーソナルコンピュータ）等の外部機器との間で行う。

図１７（Ｃ）の第３の構成例によれば、図１７（Ａ）、図１７（Ｂ）の第１、第２の構成例で実現できる電子機器に加えて、例えばセンサデバイス５００の開発・試作等に使用される評価装置（評価ボード）などの電子機器を実現できる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１〜第Ｎの増幅器、第１〜第ＮのＤ／Ａ変換器等）と共に記載された用語（ＡＭ１〜ＡＭ３、ＤＡＣ１〜ＤＡＣ３等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

本実施形態の集積回路装置の構成例。 図２（Ａ）〜図２（Ｃ）は増幅器、Ｄ／Ａ変換器の接続構成例。 Ａ／Ｄ変換のダイナミックレンジを向上する手法の説明図。 ダイナミックレンジと分解能の関係を示す図。 図５（Ａ）〜図５（Ｃ）は本実施形態のアンプ・オフセットキャリブレーションの説明図。 図６（Ａ）、図６（Ｂ）は本実施形態のアンプ・オフセットキャリブレーションの説明図。 図７（Ａ）〜図７（Ｃ）は本実施形態の信号オフセットキャリブレーションの説明図。 本実施形態の信号オフセットキャリブレーションの説明図。 図９（Ａ）〜図９（Ｄ）は多段アンプ・多段ＤＡＣの構成の優位点についての説明図。 図１０（Ａ）〜図１０（Ｃ）は多段アンプ・多段ＤＡＣの構成の優位点についての説明図。 図１１（Ａ）、図１１（Ｂ）はＤ／Ａ変換器の出力レンジや１ＬＳＢ相当電圧の設定手法についての説明図。 Ｄ／Ａ変換器の出力レンジや１ＬＳＢ相当電圧の設定手法についての説明図。 Ｄ／Ａ変換器の出力レンジや１ＬＳＢ相当電圧の設定手法についての説明図。 本実施形態の第１の変形例。 本実施形態の第２の変形例。 増幅回路、判定回路の具体的な回路構成例。 図１７（Ａ）〜図１７（Ｃ）は本実施形態の電子機器の構成例。

符号の説明

ＡＭ１１、ＡＭ１２、ＡＭ１〜ＡＭ３ 増幅器、ＤＡＣ１〜ＤＡＣ３ Ｄ／Ａ変換器、
ＲＡ１〜ＲＡ３ オフセット調整レジスタ、ＲＧ１〜ＲＧ３ ゲイン調整レジスタ、
ＲＶ１〜ＲＶ３ オフセット値記憶部、ＣＰ１〜ＣＰ３ コンパレータ、
ＯＰ０１、ＯＰ０２、ＯＰ１、ＯＰ２、ＯＰ３ オペアンプ、
Ｒ０１〜Ｒ０３、Ｒ１１〜Ｒ１４、Ｒ２１、Ｒ２２、Ｒ３１、Ｒ３２ 抵抗、
１０ 増幅回路、２０ セレクタ、３８ フィルタ、５０ Ａ／Ｄ変換器、
６０ 判定回路、７０ 制御回路、１００ デジタルフィルタ、
５００ センサデバイス、５０２ センサ、５０４ 検出回路、５１０ 集積回路装置、５２０ 通信回路、５２２ アンテナ、５３０ 処理部、５３２ Ｉ／Ｆ

Claims (16)

1. カスケード接続された第１〜第Ｎの増幅器（Ｎは２以上の整数）を有し、入力信号が入力される増幅回路と、
   前記増幅回路により増幅された信号に対するＡ／Ｄ変換を行うＡ／Ｄ変換器と、
   前記第１〜第Ｎの増幅器に対応して設けられ、前記第１〜第Ｎの増幅器のオフセット調整のための第１〜第Ｎのオフセット調整データを記憶する第１〜第Ｎのオフセット調整レジスタと、
   前記第１〜第Ｎの増幅器に対応して設けられ、前記第１〜第Ｎのオフセット調整データに基づいてオフセット調整を行うための第１〜第ＮのＤ／Ａ変換器と、
   前記第１〜第Ｎの増幅器のオフセット値データである第１〜第Ｎのオフセット値データを記憶する第１〜第Ｎのオフセット値記憶部と、
   前記第１〜第Ｎのオフセット値記憶部に記憶される前記第１〜第Ｎのオフセット値データに基づいて、前記第１〜第Ｎのオフセット調整データを求めて、前記第１〜第Ｎのオフセット調整レジスタに設定する制御回路と、
   を含むことを特徴とする集積回路装置。
2. 請求項１において、
   前記第１〜第Ｎの増幅器に対応して設けられ、前記第１〜第Ｎの増幅器のゲイン調整のための第１〜第Ｎのゲイン調整データを記憶する第１〜第Ｎのゲイン調整レジスタを含むことを特徴とする集積回路装置。
3. 請求項１又は２において、
   前記制御回路は、
   前記第１〜第Ｎの増幅器のアンプ・オフセットキャリブレーション時に、前記Ａ／Ｄ変換器からのデジタルデータと前記第１〜第Ｎの増幅器のゲインとに基づいて、前記第１〜第Ｎのオフセット値データを求めて、前記第１〜第Ｎのオフセット値記憶部に設定することを特徴とする集積回路装置。
4. 請求項１乃至３のいずれかにおいて、
   前記制御回路は、
   前記第１〜第Ｎの増幅器のアンプ・オフセットキャリブレーション時に、前記第１〜第Ｎの増幅器のうちの第ｊ（ｊは１＜ｊ≦Ｎを満たす整数）の増幅器のオフセット電圧を測定する第ｊのオフセットキャリブレーションを行い、次に前記第１〜第Ｎの増幅器のうちの前記第ｊの増幅器の前段の第ｊ−１の増幅器のオフセット電圧を測定する第ｊ−１のオフセットキャリブレーションを行うことを特徴とする集積回路装置。
5. 請求項１乃至４のいずれかにおいて、
   前記制御回路は、
   前記第１〜第Ｎの増幅器のうちの第ｊ（ｊは１＜ｊ≦Ｎを満たす整数）の増幅器のオフセット電圧を測定する第ｊのオフセットキャリブレーションでは、前記Ａ／Ｄ変換器からのデジタルデータと、前記第ｊの増幅器のゲインとに基づいて、前記第１〜第Ｎのオフセット値データのうちの第ｊのオフセット値データを求めて、前記第１〜第Ｎのオフセット値記憶部のうちの第ｊのオフセット値記憶部に設定し、
   前記第１〜第Ｎの増幅器のうちの第ｊ−１の増幅器のオフセット電圧を測定する第ｊ−１のオフセットキャリブレーションでは、前記第ｊのオフセット値データに基づいて前記第ｊのオフセット調整データを求めて、前記第ｊのオフセット調整レジスタに設定し、前記Ａ／Ｄ変換器からのデジタルデータと、前記第ｊ−１、第ｊの増幅器のゲインとに基づいて、前記第１〜第Ｎのオフセット値データのうちの第ｊ−１のオフセット値データを求めて、前記第１〜第Ｎのオフセット値記憶部のうちの第ｊ−１のオフセット値記憶部に設定することを特徴とする集積回路装置。
6. 請求項５において、
   前記制御回路は、
   前記第ｊ−１のオフセットキャリブレーションでは、前記第ｊ−１の増幅器のゲインが前記第ｊの増幅器のゲインよりも高くなるように、前記第ｊ−１、第ｊの増幅器のゲインを設定することを特徴とする集積回路装置。
7. 請求項５又は６において、
   前記制御回路は、
   前記第１〜第Ｎの増幅器のうちの第ｊ−２の増幅器のオフセット電圧を測定する第ｊ−２のオフセットキャリブレーションでは、
   前記第ｊ−１のオフセット値データに基づいて、前記第１〜第Ｎのオフセット調整データのうちの第ｊ−1のオフセット調整データを求めて、前記第１〜第Ｎのオフセット調整レジスタのうちの第ｊ−1のオフセット調整レジスタに設定し、
   前記第ｊ−１、第ｊのオフセット値データに基づいて、前記第１〜第Ｎのオフセット調整データのうちの第ｊのオフセット調整データを求めて、前記第１〜第Ｎのオフセット調整レジスタのうちの第ｊのオフセット調整レジスタに設定し、
   前記Ａ／Ｄ変換器からのデジタルデータと、前記第ｊ−２、第ｊ−１、第ｊの増幅器のゲインとに基づいて、前記第１〜第Ｎのオフセット値データのうちの第ｊ−２のオフセット値データを求めて、前記第１〜第Ｎのオフセット値記憶部のうちの第ｊ−２のオフセット値記憶部に設定することを特徴とする集積回路装置。
8. 請求項７において、
   前記制御回路は、
   前記第ｊ−２のオフセットキャリブレーションでは、前記第ｊ−１のオフセット値データに基づき前記第ｊ−１のオフセット調整データを求める丸め演算処理における丸め誤差値と、前記第ｊ−１の増幅器のゲインと、前記第ｊのオフセット値データとに基づいて、前記第ｊのオフセット調整データを求めて、前記第ｊのオフセット調整レジスタに設定することを特徴とする集積回路装置。
9. 請求項１乃至８のいずれかにおいて、
   前記制御回路は、
   前記入力信号の信号オフセットキャリブレーション時に、前記第１〜第Ｎのオフセット値記憶部に記憶される前記第１〜第Ｎのオフセット値データに基づいて、前記第１〜第Ｎのオフセット調整データを求めて、前記第１〜第Ｎのオフセット調整レジスタに設定することを特徴とする集積回路装置。
10. 請求項９において、
    前記制御回路は、
    前記信号オフセットキャリブレーション時に、前記第１〜第Ｎのオフセット調整データのうちの第ｉ（ｉは１≦ｉ＜Ｎを満たす整数）のオフセット調整データを求めて、前記第１〜第Ｎのオフセット調整レジスタのうちの第ｉのオフセット調整レジスタに設定し、次に前記第１〜第Ｎのオフセット調整データのうちの第ｉ＋１のオフセット調整データを求めて、前記第１〜第Ｎのオフセット調整レジスタのうちの第ｉ＋１のオフセット調整レジスタに設定することを特徴とする集積回路装置。
11. 請求項９又は１０において、
    前記制御回路は、
    前記第１〜第Ｎのオフセット値データのうちの第ｉ（ｉは１≦ｉ＜Ｎを満たす整数）のオフセット値データに基づいて、前記第ｉのオフセット調整データを求めて、前記第１〜第Ｎのオフセット調整レジスタのうちの第ｉのオフセット調整レジスタに設定し、
    前記第ｉのオフセット値データと、前記第１〜第Ｎのオフセット値データのうちの第ｉ＋１のオフセット値データと、前記第１〜第Ｎの増幅器のうちの第ｉの増幅器のゲインとに基づいて、前記第１〜第Ｎのオフセット調整データのうちの第ｉ＋１のオフセット調整データを求めて、前記第１〜第Ｎのオフセット調整レジスタのうちの第ｉ＋１のオフセット調整レジスタに設定することを特徴とする集積回路装置。
12. 請求項１１において、
    前記制御回路は、
    前記第ｉのオフセット値データに基づき前記第ｉのオフセット調整データを求める丸め演算処理における丸め誤差値と、前記第ｉの増幅器のゲインと、前記第ｉ＋１のオフセット値データとに基づいて、前記第ｉ＋１のオフセット調整データを求めて、前記第ｉ＋１のオフセット調整レジスタに設定することを特徴とする集積回路装置。
13. 請求項９乃至１２のいずれかにおいて、
    前記制御回路は、
    前記第１〜第Ｎのオフセット調整レジスタに前記第１〜第Ｎのオフセット調整データが設定された後に、前記Ａ／Ｄ変換器からのデジタルデータと前記第１〜第Ｎの増幅器のゲインとに基づいて、前記入力信号の信号オフセット値データを求めることを特徴とする集積回路装置。
14. 請求項１３において、
    前記制御回路は、
    前記第１〜第Ｎの増幅器のゲインを、第１の利得条件のゲインに設定して、前記入力信号の前記信号オフセット値データを求め、
    次に、前記第１〜第Ｎの増幅器のゲインを、前記第１の利得条件よりも高いゲイン設定の第２の利得条件のゲインに設定して、前記入力信号の前記信号オフセット値データを再度求めることを特徴とする集積回路装置。
15. 請求項１４において、
    前記第１〜第Ｎの増幅器の各増幅器の出力信号の電圧が、高電位側判定電圧と低電位側判定電圧により規定される判定電圧範囲内の電圧か否かを判定する判定回路を含み、
    前記制御回路は、
    前記判定回路での判定結果に基づいて、前記第２の利得条件のゲインを設定することを特徴とする集積回路装置。
16. 請求項１乃至１５のいずれかに記載の集積回路装置を含むことを特徴とする電子機器。

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