JP4156959B2 - コンパレータ及びａｄ変換器並びにシュミットトリガ回路 - Google Patents
コンパレータ及びａｄ変換器並びにシュミットトリガ回路 Download PDFInfo
- Publication number
- JP4156959B2 JP4156959B2 JP2003093624A JP2003093624A JP4156959B2 JP 4156959 B2 JP4156959 B2 JP 4156959B2 JP 2003093624 A JP2003093624 A JP 2003093624A JP 2003093624 A JP2003093624 A JP 2003093624A JP 4156959 B2 JP4156959 B2 JP 4156959B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- comparator
- gain coefficient
- converter
- conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、ＡＤ変換器などで使用されるコンパレータ及びそれを使用したＡＤ変換器に関する。
【０００２】
【従来の技術】
近年、携帯電話やＰＤＡに代表される携帯電子機器の普及に伴い、電子機器を電池駆動によって長時間継続して使用することを可能とする要求が益々高まっている。従って、これらの携帯電子機器に搭載されるＬＳＩにおいては、消費電力の低減とチップサイズの小型化が重要な技術課題である。一方、ＬＳＩ技術の進展に伴い、様々な機能を一つのＬＳＩチップに集積する、いわゆる大規模システムＬＳＩの開発も盛んに行われるようになってきている。そのため、アナログ信号を処理する機能回路についても、集積化し、システムＬＳＩへ搭載する必要が生じてきている。
【０００３】
従来、ＡＤ変換器をはじめとするアナログ信号処理回路は、個別のＬＳＩにより提供されていた。しかし、今後は、システムＬＳＩに搭載するために、その高集積化と低消費電力化を進めていく必要がある。
【０００４】
アナログ信号をデジタル信号に変換するＡＤ変換器は、従来より種々のものが考案されているが、代表的なものとしては逐次比較型ＡＤ変換器とフラッシュ（並列）型ＡＤ変換器が知られており、いずれも、一般に、多数のコンパレータにより構成されている（非特許文献１参照）。
【０００５】
図２０は逐次比較型ＡＤ変換器の構成を表すブロック図、図２１は３ビット抵抗ストリング型ＤＡＣの構成を表すブロック図である。
【０００６】
逐次比較型ＡＤ変換器では、まず、入力されたアナログ入力電圧Vinをサンプルホールドした後に、カウンタ１０１により順次比較値を発生させ、その値をＤＡ変換器１０２に供給する。ＤＡ変換器１０２は、入力されたデジタルデータに相当する電圧Vrefを発生する。コンパレータ１０３は、このＤＡ変換器１０２が発生する電圧Vrefと、入力されるアナログ入力電圧Vinとを比較して、電圧比較結果を出力する。そして、両者が一致したときのカウンタ値をＡＤ変換出力として取り出す。この場合、カウンタ値は、通常、ＭＳＢ（Most Significant Vit; 最も高い桁）側から順に１を発生する。そして、Vin<Vrefのときには、その桁のビットを０に戻し、次の桁のビットに対して同じ処理を行う。
【０００７】
ＤＡ変換器１０２は、図２１に示したような抵抗ストリング型が広く用いられている。抵抗ストリング型のＤＡ変換器１０２では、タップ抵抗Rを直列に接続して、一端を接地し、一端に参照電圧Vref0を印可する。尚、両端部のタップのみ抵抗値はR/2に設定される。各タップ抵抗同士の接続ノードには、参照電圧Vref0が分圧された電圧が得られる。従って、スイッチデコーダにより入力されるデジタルデータに応じて接続ノードを選択し、デジタルデータに対応する参照電圧Vrefを出力する。このＤＡ変換器１０２のダイナミック特性は、デコーダのセトリング時間で決定される。このセトリング時間は、MSBからMSB-1のビット遷移で最も基準電圧差が大きくなるため最大となる。現在のところ、通常、変換速度は、サンプルホールド、コンパレータも含めて、８〜１０ビットの分解能で、１ビットあたり変換時間は１〜１０μsであり、ＡＤ変換器の変換速度は１０〜１００μs程度である。
【０００８】
図２２は並列型ＡＤ変換器の構成を表すブロック図である。
この方式では、ＡＤ変換器の分解能ｎビットに対して、ｎ通りの基準電圧とｎ個のコンパレータを用意しておき、変換したいアナログ電圧入力を総ての基準電圧と一度に比較するものである。従って、図２２に示したように、ＡＤ変換器の分解能ｎビットに対してn-1個のタップ抵抗を直列接続した抵抗ストリングを用意し、その一端を接地し、他の一端に参照電圧Vref0を印可する。そして、各ノードに参照電圧Vref0が分圧されて発生する基準電圧Vrefを、それぞれのコンパレータで比較し、各コンパレータから比較出力c0〜c16を得る。このとき、比較出力c0〜c16の何れかの位置を境にして大小の出力に分かれる。そこで、この比較出力c0〜c16をエンコーダに供給してバイナリデジタル値に変換する。この方式では、コンパレータによる比較は完全な並列処理により行われるため、高速処理が可能であるという特徴を有する。
【０００９】
また、これらのＡＤ変換器に使用されるコンパレータとしては、従来、ＭＯＳ集積回路では、代表的には、チョッパ型のもの（例えば、特許文献１〜３参照）と差動型のもの（例えば、特許文献４，５参照）がよく知られている。これらのコンパレータはいずれも１０個程度のトランジスタを用いて構成されており、１つの参照電圧Vrefとアナログ入力電圧Vinとを比較する。従って、デジタル値によって参照電圧Vrefを制御する場合には、デジタル値をＤＡ変換器により一旦アナログ値Vrefに変換する必要があった。
【００１０】
【特許文献１】
特開平１１−５５０８７号公報
【特許文献２】
特開平１０−６５５０２号公報
【特許文献３】
特開平１０−２８５０３６号公報
【特許文献４】
特開平７−１９１０６５号公報
【特許文献５】
特開平９−４６１９１号公報
【特許文献６】
特開２００２−２２２９４４号公報
【非特許文献１】
武石善幸，原央，「超ＬＳＩ入門シリーズ５ ＭＯＳ集積回路の基礎」，近代科学社，１９９９年６月，ｐ．１６６−１７６
【００１１】
【発明が解決しようとする課題】
しかしながら、上記逐次比較型ＡＤ変換器では、ＤＡ変換器１０２により比較電圧を逐次発生させて、一致した比較電圧を求めるため、ＡＤ変換器の分解能がｎビットであれば、ｎ回のクロックサイクルで変換が終了する。従って、逐次的に比較していくという構成上、変換速度が速くできないという問題がある。そのため、用途が限定され、画像処理等の大量なデータの高速処理には使用することができない。
【００１２】
一方、並列型ＡＤ変換器は、コンパレータによる比較処理を並列的に行うことから、非常に高速な処理を行うことができる。しかし、ＡＤ変換器の分解能を１ビット上げると回路が２倍必要となる。従って、多数のコンパレータを用いることから回路面積と消費電力が大きく、システムＬＳＩに搭載することはできない。
【００１３】
また、従来のコンパレータは１０個程度のトランジスタを用いて回路を構成するために、回路面積が大きいという問題があった。また、参照電圧をデジタル制御するには、デジタル値で指定される制御値を、例えば、図２１に示したようなＤＡ変換器によって一旦アナログ値の参照電圧Vrefに変換して比較する必要があり、直接デジタル制御することができない。従って、ＤＡ変換を伴う分だけ速度が遅くなるという欠点がある。
【００１４】
そこで、本発明の目的は、コンパレータの比較電圧を、それとは異なる電圧レベルの制御電圧で電圧制御することを可能とし、比較電圧をデジタル的に直接変更することを可能とするとともに、回路面積が小さく消費電力も低いコンパレータを提供することにある。
【００１５】
また、本発明の目的は、変換速度が並列型ＡＤ変換器と同等に高速であり、かつ、小さい回路面積で構成することが可能であり、少ない消費電力で動作するＡＤ変換器を提供することにある。
【００１６】
更に、本発明の目的は、上記コンパレータやＡＤ変換器を実際に実現する際に回路動作を安定させ、かつ、小さい回路面積で構成することが可能であり、少ない消費電力で動作するシュミットトリガ回路を提供することにある。
【００１７】
【課題を解決するための手段】
以下では、まず最初に、本発明の背景となる前提技術について説明をし、次いで、上記課題を解決するための本発明の構成及び作用について説明する。
【００１８】
〔１〕 前提技術
上記課題を解決するために、本発明においては利得係数可変ＭＯＳトランジスタを用いる。そこで、ここでは、まずこの利得係数可変ＭＯＳトランジスタの実現方法についての説明を行う。利得係数可変ＭＯＳトランジスタとしては、以下のチャネルサイズ可変調ＭＯＳ−ＦＥＴを使用することができる。
【００１９】
（１）チャネルサイズ可変調ＭＯＳＦＥＴ（ＶＳ−ＭＯＳ）
チャネルサイズ可変調ＭＯＳＦＥＴ（以下、「ＶＳ−ＭＯＳ」という。）とは、利得係数制御電圧によってその実効的チャネルサイズをアナログ変調することを可能としたＭＯＳＦＥＴである。ＶＳ−ＭＯＳは、そのレイアウトパターンを工夫することにより、従来のＭＯＳ製造プロセスを一切変更することなく製造することが可能である。
【００２０】
図１はＶＳ−ＭＯＳのレイアウト構成の一例を示す図である。
ＶＳ−ＭＯＳ１は、ソース２とドレイン３の間にメインゲート４が形成されており、これは、通常のＭＯＳＦＥＴと同様の構成である。しかし、ＶＳ−ＭＯＳ１では、ソース２とメインゲート４及びドレイン３とメインゲート４の間の一部に、新たに制御ゲート５ａ，５ｂを設けたことを特徴としている。この制御ゲート５ａ，５ｂは、ソース２又はドレイン３の領域をチャネル幅方向に完全に分断するのではなく、必ず一部に隙間６ａ，６ｂが存在するように構成される。また、この隙間６ａ，６ｂは、ゲートの中心点に対して互いに対極となる位置に形成される。
【００２１】
このＶＳ−ＭＯＳ１は、図１に示された制御ゲート長（Lc）、制御ゲートの隙間幅（Sc）、制御ゲート５ａ，５ｂとメインゲート４との間隔（Sv）、並びに、メインゲートのゲート長（L）及びゲート幅（W）等の形状パラメータの値により、その電気的特性が決定される。
【００２２】
以下上記ＶＳ−ＭＯＳ１について、その動作原理を説明する。
図２はＶＳ−ＭＯＳの等価回路モデルを表す図、図３はＶＳ−ＭＯＳの動作状態における実効チャネル領域の形状を表す図である。尚、図２において、簡単のため、メインゲート４についてはあえて回路表現はとらずに物理的なゲート形状により示している。また、図２、図３において、（ａ）はRc≒∞（制御ゲート５ａ，５ｂがOFF状態）の状態を表し、（ｂ）はRc≒Rs（制御ゲート５ａ，５ｂがＯＮ状態）の場合を示している。
【００２３】
Rsはメインゲート４と制御ゲート５ａ，５ｂとの間の拡散抵抗を示し、Rcは制御ゲートチャネル抵抗を示す。また、ここでは制御ゲート５ａ，５ｂの隙間６ａ，６ｂにおける拡散抵抗は、Rsに比べて充分に小さいと仮定した。
【００２４】
Rc≒∞の場合、メインゲートチャネルを流れる電流は、各々、制御ゲート５ａ，５ｂの隙間６ａ，６ｂに集中する。その場合、メインゲート４の幅方向に沿ってRsを流れる電流によって、メインゲートの幅方向に電位差が生じ、メインゲート両端での電圧は空間的に大きく不均一な状態となる。その結果、図３（ａ）に示すように、実効チャネル領域７ａは、メインゲート７のゲート幅方向に対して大きく斜めに変形する。それに伴い、ＶＳ−ＭＯＳの利得係数β（∝W/L）は最小となる。すなわち、実効的ゲート幅は狭くなり、実効的ゲート長は長くなる。
【００２５】
一方、Rc≒Rsの場合では、図２（ｂ）に示すように、Rcを経由する電流の存在によって、Rsを流れる電流が減少し、メインゲート４の両端にかかる電圧の空間的不均一性が緩和される。その結果、図３（ｂ）に示すように、実効的チャネル幅が広くなり、ＶＳ−ＭＯＳの利得係数は大きくなる。
【００２６】
以上のような原理により、ＶＳ−ＭＯＳは、制御ゲート電圧Vcgによりメインゲート４のチャネルサイズを変調することができる。そして、その変調特性は、RsやRcの値によって左右される。従って、レイアウト寸法Lc, Sc, Sv 等の値を調整することによって、所望の特性のＶＳ−ＭＯＳを設計することができる。一般には、上記等価回路モデル（図２）からも明らかなとおり、Rsが高いほど、又はRcの変化が大きいほど、メインゲート４のチャネルサイズの変調の程度は大きくなる。
【００２７】
（２）チャネルサイズ可変調ＭＯＳＦＥＴの他の例
図４はチャネルサイズ可変調ＭＯＳＦＥＴのレイアウト構成の他の一例を示す図である（特許文献６参照）。
【００２８】
図４において、ＶＳ−ＭＯＳ１’は、ソース２とゲート３との間にメインゲート４が形成されており、これは従来のＭＯＳＦＥＴと同様の構成である。このＶＳ−ＭＯＳ１’の特徴は、メインゲート４とチャネルの間に、メインゲート４に対して斜めに、メインゲート４よりも幅の広い制御ゲート５’を追加した点である。この制御ゲート５’は、ソース２側及びドレイン３側において、それぞれ、メインゲート４の下部からはみ出た三角形の領域５ａ’，５ｂ’が形成されている。すなわち、制御ゲート５’は、メインゲートの下部の長方形領域と三角形の領域５ａ’，５ｂ’とを併せた平行四辺形の形状に形成されている。
【００２９】
図５は図４のＶＳ−ＭＯＳの形状パラメータを示す図である。このＶＳ−ＭＯＳ１’においては、制御ゲート５’の電圧を制御することで、チャネルサイズを変化させて利得係数βを変調することが可能である。この利得計数βの変調特性は、図５に示した、メインゲート４のゲート長L及びゲート幅W並びに制御ゲート５’とメインゲート４とのなす角θによって設定することができる。
【００３０】
以下上記ＶＳ−ＭＯＳ１’について、その動作原理を説明する。
図６は図４のＶＳ−ＭＯＳの動作状態における実効チャネル領域の形状を表す図である。
【００３１】
図６（ａ）は、制御ゲートチャネルのコンダクタンスをメインゲートよりも充分大きくした状態を表す。斜線で示した部分８ａが実効的なゲート領域を表す。また、図中の矢印は、ゲートチャネル内の平均的な電界Ｅの向きを示す。この場合、ゲートチャネル内の平均的な電界は、メインゲート４のゲート幅方向に対してほぼ平行な向きとなる。
【００３２】
図６（ｂ）は制御ゲートチャネルとメインゲートチャネルのコンダクタンスを同じにした状態を表し、図６（ｃ）は制御ゲートチャネルのコンダクタンスをメインゲートのコンダクタンスより充分に小さくした状態を表す。斜線で示した部分８ｂ，８ｃが実効的なゲート領域を表す。また、図中の矢印は、ゲートチャネル内の平均的な電界Ｅの向きを示す。
【００３３】
この場合、ゲートチャネル内の平均的な電界は、メインゲート４のゲート幅方向に対して傾斜し、実効的なチャネル長及びチャネル幅が変化する。これにより、ＶＳ−ＭＯＳの利得係数βも変化する。すなわち、制御ゲート５’に加える電圧によって、利得係数βをアナログ変調することが可能となる。
【００３４】
〔２〕 本発明の構成及び作用
本発明に係るコンパレータの第１の構成は、利得係数制御電圧により利得係数を制御することが可能な、ｐチャネル及びｎチャネルの利得係数可変ＭＯＳトランジスタにより構成されたＣＭＯＳ型インバータを備えたことを特徴とする。
【００３５】
この構成により、利得係数制御電圧を変化させることで、各利得係数可変ＭＯＳトランジスタの利得係数が変化し、ＣＭＯＳ型インバータの論理反転電圧が変化する。従って、利得係数制御電圧を電圧制御することにより、コンパレータの比較電圧を、それとは異なる電圧レベルの利得係数制御電圧で電圧制御することが可能となる。
【００３６】
また、１つのＣＭＯＳ型インバータにより、異なる複数の比較電圧と入力電圧とを比較することが可能であり、異なる比較電圧ごとに複数のコンパレータを用意する必要がない。そのため、コンパレータが用いられる各種回路の回路面積を縮小することを可能とし、また、それらの各種回路の消費電力を小さくすることが可能となる。
【００３７】
尚、本発明のコンパレータの特徴は、従来のコンパレータのように、アナログ入力電圧と参照電圧を比較するのではなく、アナログ入力電圧と論理反転電圧とを比較して、その比較結果を出力することにある。そして、論理反転電圧の値は、利得係数制御電圧により自由に設定することが可能であり、かつ、利得係数制御電圧と論理反転電圧との対応関係は、利得係数可変ＭＯＳトランジスタの構造パラメータにより目的に合わせて最適に設計することができる。従って、利得係数制御電圧に対する論理反転電圧の対応関係を、バイナリ信号値のＬレベル、Ｈレベルに対応して、それぞれ所望の論理反転電圧が得られるように利得係数可変ＭＯＳトランジスタの構造パラメータを設計すれば、デジタル入力によって直接コンパレータの論理反転電圧を制御することが可能となり、別途ＤＡ変換器が不要となる。したがって、コンパレータを使用する回路の高集積化、低電力化を実現することが可能となるのである。
【００３８】
本発明に係るコンパレータの第２の構成は、前記第１の構成において、前記各利得係数可変ＭＯＳトランジスタは、共通の利得係数制御電圧により利得係数の制御が行われることを特徴とする。
【００３９】
このように、ＣＭＯＳ型インバータを構成する２つの利得係数可変ＭＯＳトランジスタを共通の利得係数制御電圧により、両利得係数可変ＭＯＳトランジスタの利得係数を相補的に変化させることが可能となる。すなわち、利得係数制御電圧を変化させると、一方の両利得係数可変ＭＯＳトランジスタの利得係数は減少し、他方の両利得係数可変ＭＯＳトランジスタの利得係数は増加する。従って、共通の利得係数制御電圧を変化させることにより、利得係数比（ベータレシオ）βR＝βn／βp（βnはｎチャネル、βpはｐチャネルの利得係数可変ＭＯＳトランジスタの利得係数）を広い幅に渡ってなめらかに変化させることが可能となる。その結果、ＣＭＯＳ型インバータの論理反転電圧を、共通の利得係数制御電圧を制御することで広い範囲にわたって制御することが可能となる。
【００４０】
また、共通の利得係数制御電圧入力を使用するため、両利得係数可変ＭＯＳトランジスタに入力する利得係数制御電圧の誤差が生じない。そのため、両利得係数可変ＭＯＳトランジスタの利得係数比を高い精度で制御することができる。その結果、ＣＭＯＳ型インバータの論理反転電圧を高精度で制御することが可能となる。
【００４１】
本発明に係るコンパレータの第３の構成は、前記第１又は２の構成において、複数の前記ＣＭＯＳ型インバータが並列に接続されていることを特徴とする。
【００４２】
この構成により、利得係数制御電圧に対してデジタル入力を行うことで、ＣＭＯＳ型インバータの個数Ｍに対して、異なる２M通りの論理反転電圧を設定することが可能となる。すなわち、論理反転電圧を、多ビットでデジタル制御することが可能となる。
【００４３】
本発明に係るコンパレータの第４の構成は、前記第１乃至３の何れか一の構成において、２つの前記利得係数可変ＭＯＳトランジスタにより構成された第２のＣＭＯＳ型インバータ、及び、前記第２のＣＭＯＳ型インバータの出力電圧を反転し、前記第２のＣＭＯＳ型インバータの各利得係数可変ＭＯＳトランジスタの利得係数制御電圧として正帰還させる正帰還回路を備えたシュミットトリガ回路が、前記ＣＭＯＳ型インバータに対して並列接続されていることを特徴とする。
【００４４】
この構成により、コンパレータの出力に履歴をもたせることができるため、コンパレータに入力するアナログ入力信号が論理反転電圧の付近で発振することを抑制することが可能となる。
【００４５】
本発明に係るＡＤ変換器の第１の構成は、アナログ入力電圧をｍビット（ｍ≧２）のバイナリデジタル信号に変換するＡＤ変換器であって、前記アナログ入力電圧が入力されるｍ個のコンパレータを備え、前記ｍ個のコンパレータは、アナログ入力電圧を所定の基準電圧と比較してその大小により０又は１を出力する１段目のコンパレータ、及び、前記１段目のコンパレータに続いて段階的に接続されたｍ−１個の請求項１乃至４の何れか一に記載のコンパレータからなり、前記ｋ段目（ｋ＝２，…，ｍ）のコンパレータは、ｋ−１個の利得係数制御電圧により論理反転電圧の制御が行われるとともに、それらの利得係数制御電圧は、前記１〜ｋ−１段目のコンパレータのｋ−１個の出力電圧により設定されることを特徴とする。
【００４６】
この構成により、まず１段目のコンパレータでアナログ入力電圧が所定の閾値電圧と比較され、その比較結果が最低位ビットとして出力される。次に、２段目以降のｋ段目のコンパレータは、ｋ−１段目のコンパレータのｋ−１個の出力電圧によって各利得係数制御電圧が設定される。これにより、ｋ段目のコンパレータの論理反転電圧は、ｋ−１段目のコンパレータの比較結果に基づいて変更される。そして、ｋ段目のコンパレータの比較結果は、最低位からｋビット目のビットとして出力される。これにより、アナログ入力電圧に対してＡＤ変換が半並列処理により行われる。このように、ＡＤ変換が半並列処理により行われるため、逐次比較型のＡＤ変換器に比べ高速にＡＤ変換処理を行うことが可能となる。
【００４７】
また、２段目以降のコンパレータに請求項１乃至４の何れか一に記載のコンパレータを使用することにより、従来よりも少ない素子数で所望の分解能のＡＤ変換器を構成することが可能となる。従って、多ビットの分解能を有するＡＤ変換器を小さい回路面積で実現することができる。
【００４８】
また、２段目以降のコンパレータに請求項１乃至４の何れか一に記載のコンパレータを使用することにより、コンパレータの個数を従来の並列型ＡＤ変換器よりも減らすことができるため、各コンパレータで消費される電力の総量を低く抑えることができる。従って、ＡＤ変換器の消費電力を従来よりも少なくすることが可能となる。
【００４９】
本発明に係るＡＤ変換器の第２の構成は、複数段の単位ＡＤ変換ブロックと、２段目以降の各段の単位ＡＤ変換ブロックに対応して設けられた複数のレベル変換増幅回路とを備え、最初の段の単位ＡＤ変換ブロックにはアナログ入力電圧が入力され、２段目以降の段の単位ＡＤ変換ブロックには前記レベル変換増幅回路を介してアナログ入力電圧が入力されるＡＤ変換器において、前記レベル変換増幅回路は、アナログ入力電圧が入力されるとともに、前段の前記単位ＡＤ変換ブロックの出力電圧により利得係数制御電圧が設定される請求項１乃至４の何れか一記載のコンパレータと、前記コンパレータの出力をそのコンパレータの入力に負帰還させる負帰還回路と、を備えていることを特徴とする。
【００５０】
レベル変換増幅回路は、コンパレータに負帰還回路を付加することにより、反転増幅回路として機能する。また、コンパレータの利得係数制御電圧を前段の単位ＡＤ変換ブロックの出力電圧により設定することにより、コンパレータの論理反転電圧は、前段の単位ＡＤ変換ブロックの比較結果により得られた量子化レベルにシフトされる。従って、２段目以降の単位ＡＤ変換ブロックに入力されるアナログ入力電圧は、レベル変換量子化回路により、その閾値電圧が反転増幅出力の中心電圧にシフトされるとともに、増幅される。このレベルシフトされ増幅された入力信号を、次段の単位ＡＤ変換ブロックにより量子化する。これにより、次段の単位ＡＤ変換ブロックの閾値電圧の変動の影響を小さくすることが可能となり、高位のビットのＡＤ変換を行う際にも精度のよいＡＤ変換を行うことが可能となる。
【００５１】
本発明に係るＡＤ変換器の第３の構成は、アナログ入力電圧を量子化するコンパレータと、前記コンパレータの入力ノードにゲートが接続され、ソース及びドレインがそれぞれ電源と前記コンパレータの出力ノードとに接続された、利得係数制御電圧によって利得係数を制御することが可能な利得係数可変ＭＯＳトランジスタからなる補正回路と、前記コンパレータの論理閾値電圧を補正するための補正電圧を、前記利得係数可変ＭＯＳトランジスタの利得係数制御電圧として出力する補正電圧生成回路と、を備えていることを特徴とする。
【００５２】
これにより、コンパレータの論理反転電圧値が温度や製造過程での公差によって変動した場合、補正電圧生成回路によって補正回路の利得係数可変ＭＯＳトランジスタに利得係数制御電圧として補正電圧を入力する。これにより、コンパレータの論理反転電圧値を補正することが可能となる。また、補正回路を利得係数可変ＭＯＳトランジスタで構成したことで、補正回路の回路面積を小さくすることができる。
【００５３】
本発明に係るシュミットトリガ回路の構成は、２つの、利得係数制御電圧によって利得係数を制御することが可能な利得係数可変ＭＯＳトランジスタにより構成されたＣＭＯＳ型インバータと、前記ＣＭＯＳ型インバータの出力電圧を反転し、前記各利得係数可変ＭＯＳトランジスタの利得係数制御電圧として正帰還させる正帰還回路と、を備えたことを特徴とする。
【００５４】
このように、ＣＭＯＳ型インバータの出力電圧を反転し、各利得係数可変ＭＯＳトランジスタの利得係数制御電圧として正帰還させることで、シュミットトリガ回路を２個の利得係数可変ＭＯＳトランジスタ及び１個のインバータによって構成することが可能となり、回路面積を小さくすることができる。
【００５５】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照しながら説明する。
【００５６】
（実施形態１）
図７は本発明の実施形態に係るコンパレータにおいて使用されるＶＳ−ＭＯＳにより構成された閾値可変調インバータ（Variable threshold inverter：以下、「ＶＴ−ＩＮＶ」という。）の回路図である。このＶＴ−ＩＮＶは、後述するように、これ自体で２ビットコンパレータを構成する。
【００５７】
ＶＴ−ＩＮＶは、利得係数制御電圧VCNTを変化させることによって、論理反転電圧（ゲート閾値電圧）Vinvの値を連続的に変調することができるという特徴を有している。尚、以下では、図７のように、ゲートを斜めに横切る矢印のついたＭＯＳＦＥＴの回路記号をもってＶＳ−ＭＯＳを表すこととする。この回路記号中のゲートを斜めに横切る矢印は、制御ゲート・ノード（ＣＧ）を表す。
【００５８】
ＶＴ−ＩＮＶは、ｐチャネルのＶＳ−ＭＯＳ１１とｎチャネルのＶＳ−ＭＯＳ１２とが、駆動電源ノードと接地ノードとの間に直列に接続されている。両ＶＳ−ＭＯＳ１１，１２は、ドレイン同士が出力ノード１３において接続され、両ＶＳ−ＭＯＳ１１，１２のゲートは、入力ノード１４に接続されたＣＭＯＳ型インバータの構成をなしている。また、両ＶＳ−ＭＯＳ１１，１２の制御ゲート・ノードは、ともに利得係数制御電圧入力ノード１５に接続されている。
【００５９】
このように、本実施形態の閾値可変調インバータは、２つのＶＳ−ＭＯＳ１１，１２の制御ゲートが共通の利得係数制御電圧入力ノード１５に接続されたことを回路構成上の特徴としており、これにより、両ＶＳ−ＭＯＳ１１，１２には共通の利得係数制御電圧VCNTが入力される。そして、両ＶＳ−ＭＯＳ１１，１２の利得係数βp，βnは、利得係数制御電圧VCNTに従って、各々が相補的に変調される。すなわち、利得係数制御電圧VCNTが高くなると、nチャネルのＶＳ−ＭＯＳ１２の利得係数βnは大きくなるが、ｐチャネルのＶＳ−ＭＯＳ１１の利得係数βpは小さくなる。
【００６０】
このように、ＶＴ−ＩＮＶを構成する２つのＶＳ−ＭＯＳ１１，１２の利得係数βp，βnを相補的に変化させると、１つの利得係数制御電圧VCNTを変化させることによって、広い範囲にわたってＶＴ−ＩＮＶの論理反転電圧Vinvの値を変化させることが可能となる。また、両ＶＳ−ＭＯＳ１１，１２に入力する利得係数制御電圧VCNTの間で誤差が生じない。そのため、両ＶＳ−ＭＯＳ１１，１２の利得係数比βr＝βp／βnを高い精度で制御することができる。
【００６１】
図８は利得係数制御電圧VCNTを変化させた場合のＶＴ−ＩＮＶの直流伝達特性の変化を表した図である。
利得係数制御電圧VCNTを大きくすると、ＶＴ−ＩＮＶの論理反転電圧Vinvの値は低くなる。逆に、利得係数制御電圧VCNTを小さくすると、ＶＴ−ＩＮＶの論理反転電圧Vinvの値は高くなる。ＶＳ−ＭＯＳ１１，１２では、利得係数制御電圧VCNTによって利得係数βp，βnの値を連続的に変化させることができるので、ＶＴ−ＩＮＶの論理反転電圧Vinvの値も連続的に変調することが可能である。
【００６２】
また、ＶＳ−ＭＯＳ１１，１２の制御電圧に対する利得係数βp，βnの変調特性は、その素子の形状パラメータを調整することにより、比較的自由に設定することができる。従って、ＶＴ−ＩＮＶの利得係数制御電圧VCNTに対する論理閾値の変調特性も比較的自由に設定することができる。
【００６３】
ＶＴ−ＩＮＶの論理反転電圧Vinvは、通常のＣＭＯＳインバータと同様、ｐチャネルのＶＳ−ＭＯＳ１１の利得係数βpとｎチャネルのＶＳ−ＭＯＳ１２の利得係数βnとの利得係数比βr＝βp／βnによって、（数１）の式によって表される。
【数１】
尚、（数１）において、VDDは駆動電圧（電源電圧）、Vtp，Vtnはそれぞれｐチャネル、ｎチャネルのＶＳ−ＭＯＳの閾値電圧を表す。
【００６４】
（数１）より、２つのＶＳ−ＭＯＳ１１，１２の利得係数βn，βpは、利得係数制御電圧VCNTによって調整することができるので、ＶＴ−ＩＮＶでは、利得係数制御電圧VCNTによって論理反転電圧Vinvを変調することができることが分かる。
【００６５】
尚、本実施形態に係るコンパレータを、従来のＣＭＯＳ回路で構成されるコンパレータと比較した場合、従来のコンパレータは、少なくとも１０個程度のＭＯＳトランジスタが必要であったのに対し、本実施形態に係るＶＴ−ＩＮＶによるコンパレータは、２個のＶＳ−ＭＯＳ１１，１２のみで構成することができる。従って、高集積化、低消費電力化を実現することが可能となる。
【００６６】
（実施形態２）
本実施形態においては、実施形態１で述べたＶＴ−ＩＮＶを基本構成として実現された、多段変調が可能なコンパレータについて説明する。
【００６７】
図９は１ビットコンパレータの回路図である。これは、通常広く用いられているＣＭＯＳインバータと同じ構成であるため、説明は省略する。この１ビットコンパレータは、アナログ入力電圧Vinを論理反転電圧Vinvと比較して、Vin<VinvのときはVDD（以下、「論理値”１”」という。）を出力ノードcB0に出力し、Vin>Vinvのときは０Ｖ（以下、「論理値”０”」という。）を出力ノードcB0に出力する。
【００６８】
なお、ここでｍビットコンパレータ（ｍ∈｛１，２，…｝）という名称は、出力ノードに出力される論理値が、後述するＡＤ変換器のｍビットの出力値に対応していることから命名したものである。
【００６９】
図１０は本実施形態に係る２ビットコンパレータの回路図、図１１は本実施形態に係る３ビットコンパレータの回路図、図１２は本実施形態に係る４ビットコンパレータの回路図である。
【００７０】
図１０の２ビットコンパレータについては、実施形態１について説明したＶＴ−ＩＮＶと同じ構成である。３ビット以降のコンパレータは、実施形態１について説明したＶＴ−ＩＮＶを並列接続することによって構成される。各ＶＴ−ＩＮＶには、共通にアナログ入力電圧Vinがメインゲートノードに入力され、それらの出力は、共通の出力ノードに接続されている。
【００７１】
各ＶＴ−ＩＮＶの２つのＶＳ−ＭＯＳの制御ゲートには、共通の利得係数制御電圧VCNTが入力される。また、各ＶＴ−ＩＮＶ間では、それぞれ別々に利得係数制御電圧VCNTが入力される。各ＶＴ−ＩＮＶに入力される利得係数制御電圧VCNTは、バイナリ信号によって設定される。そして、並列接続された総てのＶＴ−ＩＮＶの各ＶＳ−ＭＯＳの利得係数によって決まる論理反転電圧Vinvと、アナログ入力電圧とを比較し、その比較結果を出力ノードに反転出力する。
【００７２】
故に、本実施形態に係るコンパレータは、参照電圧として論理反転電圧Vinvを設定するＤＡ変換機能と、アナログ入力電圧と参照電圧とを比較して、その比較結果を出力する従来のコンパレータの機能とを併せ持つ。従って、参照電圧を生成するために別途ＤＡ変換器を必要とせず、回路を小型化し、消費電力を抑えることが可能となる。
【００７３】
次に、一般にｍ＋１ビットコンパレータ（ｍ＝１，２，３，４，…）の構成方法について説明する。後に説明するが、ｍ＋１ビットコンパレータは、ｍ＋ｍ（ｍ−１）／２個のＶＴ−ＩＮＶを図１１，図１２と同様に並列接続することによって構成される。
【００７４】
ｍ＋１ビットコンパレータは、利得係数制御電圧VCNTとして利得係数制御ノードcB0〜cBm-1に入力されるｍ個のバイナリ入力信号B=(B0,B1,…，Bm-1)により設定される論理反転電圧Vinvとアナログ入力電圧Vinとを比較して、その結果を１ビットの出力電圧として出力ノードcBmに出力する。このバイナリ入力信号Bによって、論理反転電圧Vinvが（数２）のように設定されるコンパレータを設計することを考える。
【数２】
ここで、ｄはコンパレータのダイナミックレンジ（量子化幅）Ｄによって（数３）によって与えられる無次元のパラメータである。
【数３】
【００７５】
（数２）において、f(B)は、バイナリ入力信号B=(B0,B1,…，Bm-1)（但し、Bi∈｛０，１｝）を独立変数とする関数であり、電源電圧に対する閾値電圧の比を与える。そこで、（数２）のf(B)について整理すると、（数４）のようになる。
【数４】
【００７６】
また、バイナリ入力信号B=(B0,B1,…，Bm-1)の反転信号cB=(cB0,cB1,…，cBm-1)に対する、電源電圧に対する閾値電圧の比を与える関数f(cB)は（数５）のように表される。
【数５】
【００７７】
（数２）、（数４）、（数５）を（数１）に代入すると、利得係数比βr＝βp／βnの平方根を表す式として（数６）が得られる。
【数６】
ここで、βpとβnは、それぞれ、並列接続されたｍ＋ｍ（ｍ−１）／２個のｐチャネルＶＳ−ＭＯＳ及びｎチャネルＶＳ−ＭＯＳの利得係数の合計値である。従って、利得係数比βr＝βp／βnは（数６）の両辺の自乗をとれば、（数７）により表される。
【数７】
ここで、定数項は、（数８）、（数９）のようにおいた。
【数８】
【数９】
【００７８】
（数７）において、定数項以外の積項のBi又はcBiの係数がそれぞれのＶＳ−ＭＯＳにより設定される利得係数の値に比例した量となる。従って、上記（数７）のBi又はcBiの積項の数m+m(m-1)/2だけＶＴ−ＩＮＶを並列に接続し、各ＶＴ−ＩＮＶにおけるＶＳ−ＭＯＳの利得係数の比を、（数７）の積項のBi又はcBiの係数の比に設定すればよい。また、各積項に対するＶＳ−ＭＯＳには、Bi又はcBi若しくはそれらの積を利得係数制御電圧VCNTとして入力されるように構成する。
【００７９】
具体的に例を示すと、図１２に示した４ビットコンパレータの場合には、（数７）は（数１０）のようになる。
【数１０】
【００８０】
従って、例えば、-Vtp=Vtn=0.5 [V], VDD=3.0 [V], ダイナミックレンジD=0.8 [V]（d=0.4/3.0）と仮定すると、各々のＶＳ−ＭＯＳのサイズ比は（数１１）のように設定すればよい。
【数１１】
ここで、各βの添字の数字は、図１２のそれぞれのＶＳ−ＭＯＳの左から順番に対応している。
【００８１】
（実施形態３）
図１３は本発明の実施形態３に係るコンパレータの回路図である。
本実施形態のコンパレータは、上記実施形態で説明したｍビットコンパレータ４０（ｍ＝１，２，…）に並列に、補正回路４１とシュミットトリガ回路４２が設けられていることを特徴とする。
【００８２】
補正回路４１は、コンパレータ４０の入力ノード４３にゲートが接続され、ソース及びドレインがそれぞれ電源VDDとコンパレータの出力ノード４４とに接続されたｐチャネルのＶＳ−ＭＯＳ４５と、コンパレータ４０の入力ノード４３にゲートが接続され、ソース及びドレインがそれぞれ接地電位とコンパレータの出力ノード４４とに接続されたｎチャネルのＶＳ−ＭＯＳ４６とから構成されている。
【００８３】
そして、各ＶＳ−ＭＯＳ４５，４６の利得係数制御電圧入力ノードには、補正電圧生成回路（図示せず）により設定された補正電圧ΔVp，ΔVnが入力される。この補正電圧によって、ＶＳ−ＭＯＳ４５，４６の利得係数Δβp, Δβnが設定される。その結果、（数１０）により表されるコンパレータ４０の利得係数比は、（βp＋Δβp）／（βn＋Δβn）に補正されることになる。従って、この補正回路によって利得係数比βRを所望の値に微調整することが可能となる。
【００８４】
図１４はＶＳ−ＭＯＳの閾値電圧Vtp，Vtnが２０％変動した場合の３ビットＡＤ変換器（実施形態４参照）の比較用基準電圧値（論理反転電圧）の変化を示した図、図１５は図１４の各々の場合において補正回路により補正を行った場合の比較用基準電圧値（論理反転電圧）の変化を示した図である。
【００８５】
図１４に示したように、ＶＳ−ＭＯＳの閾値電圧Vtp，Vtnの変動により、論理反転電圧が変動するため、正確なＡＤ変換値を得ることができない。しかし、例えば、Vtpが−２０％（−０．４Ｖ）、Vtnが＋２０％（０．６Ｖ）変動した場合、補正回路のβ変調比（βmax／βmin）を１０として、ΔVp=2.3Ｖ、ΔVn=1.6Vとすることで、図１５に示したように補正することができる。また、例えば、Vtpが+２０％、Vtnが＋２０％変動した場合には、ΔVp=2.3Ｖ、ΔVn=0.7Vとすればよい。また、Vtpが−２０％、Vtnが−２０％変動した場合には、ΔVp=0.4Ｖ、ΔVn=2.6Vとするればよい。
【００８６】
また、図１４において、アナログ入力信号が論理反転電圧の付近で発振することを抑制するために、シュミットトリガ回路４２をコンパレータ４０に並列に設けている。
【００８７】
このシュミットトリガ回路４２は、２つのＶＳ−ＭＯＳ４７，４８により構成されたＣＭＯＳ型インバータと、このＣＭＯＳ型インバータの出力電圧を反転し、このＣＭＯＳ型インバータの各ＶＳ−ＭＯＳ４７，４８の利得係数制御電圧として正帰還させる正帰還回路４９を有している。正帰還回路４９はインバータにより構成されている。
【００８８】
このように、シュミットトリガ回路４２をコンパレータ４０に並列に設けることで、コンパレータ４０の出力に履歴をもたせることができる。そのため、コンパレータ４０に入力するアナログ入力信号が論理反転電圧の付近で発振することを抑制することが可能となる。
【００８９】
また、従来のシュミットトリガ回路とは異なり、ＣＭＯＳ型インバータの出力電圧をＶＳ−ＭＯＳ４７，４８の利得係数制御電圧に正帰還させている。これにより、回路構成が簡単となり、小型化、省電力化が図られる。
【００９０】
（実施形態４）
図１６は本発明の実施形態４に係るＡＤ変換器の構成を表すブロック図である。
【００９１】
図１６において、本実施形態に係るＡＤ変換器２０は、１ビットコンパレータ２１、２ビットコンパレータ２２、及び３ビットコンパレータ２３の３つのコンパレータを有する。各コンパレータ２１〜２３は、段階的に接続されており、アナログ入力電圧Vinが入力される。１段目のコンパレータは、１ビットコンパレータ２１からなり、アナログ入力電圧Vinを所定の基準電圧と比較してその大小により０又は１を出力する。この１ビットコンパレータは、図９に示したＣＭＯＳインバータにより構成され、ｐチャンネル及びｎチャンネルのＭＯＳＦＥＴの利得係数βp，βnが等く、Vtp=-Vtnと仮定すれば、基準電圧である論理反転電圧Vinvは（数１）より駆動電圧の半分の値VDD/2となる。
【００９２】
２段目のコンパレータは、２ビットコンパレータ２２であって、図１０で示した構成を有する。この２ビットコンパレータ２２の利得係数制御ノードcB0は、１ビットコンパレータ２１の出力ノードcB0に接続されている。すなわち、２段目のコンパレータの利得係数制御電圧は、１段目のコンパレータの出力電圧により設定される。
【００９３】
３段目のコンパレータは、３ビットコンパレータ２３であって、図１１で示した構成を有する。この３ビットコンパレータ２３の利得係数制御ノードcB0，cB1は、それぞれ、１ビットコンパレータ２１の出力ノードcB0、２ビットコンパレータ２２の出力ノードcB1に接続されている。
【００９４】
出力ノードcB0〜cB2に出力される各コンパレータ２１〜２３のバイナリ出力信号は、３ビットのＡＤ変換出力値（反転出力）として取り出される。尚、各コンパレータ２１〜２３のＶＳ−ＭＯＳの利得係数比の設計は、実施形態２で説明した方法により設定される。
【００９５】
以上のように構成された本実施形態のＡＤ変換器について、以下その動作を説明する。
【００９６】
図１７は実施形態４に係るＡＤ変換器の量子化レベルを表す図である。
まず、１ビットコンパレータ２１によりアナログ入力電圧Vinと論理反転電圧Vinv＝VDD/2との比較が行われる。Vin>VDD/2の場合には、１ビットコンパレータ２１はcB0=0(B0=1)を出力し、Vin<VDD/2の場合には、cB0=1 (B0=0)を出力する。この段階で、ＡＤ変換出力の最低位のビットB0の値が確定する。
【００９７】
１ビットコンパレータ２１の出力値により、２ビットコンパレータ２２の利得係数制御電圧が設定される。cB0=0 (B0=1)の場合には、２ビットコンパレータ２２の論理反転電圧としてVinv=VDD/2+D/2が設定される。また、cB0=1 (B0=0)の場合には、２ビットコンパレータ２２の論理反転電圧としてVinv=VDD/2-D/2が設定される。そして、２ビットコンパレータ２２は、アナログ入力電圧Vinと設定された論理反転電圧Vinvとの比較を行う。Vin>Vinvの場合には、２ビットコンパレータ２２はcB1=0(B1=1)を出力し、Vin<Vinvの場合には、cB1=1 (B1=0)を出力する。この段階で、ＡＤ変換出力のビットB1の値が確定する。
【００９８】
同様にして、３ビットコンパレータも、更に高い分解能でアナログ入力電圧Vinを閾値判定して、その結果を出力ノードcB2に出力する。
【００９９】
以上のようにして、本実施形態のＡＤ変換器は、コンパレータ２１〜２３により、ＡＤ変換結果の最低位の分解能のビットから逐次決定していく。そして、決定されたビットの値を用いて、次段のコンパレータの論理反転電圧を設定して、アナログ入力電圧との比較を行い、更に高い分解レベルのビットを決定するというように、半並列処理により動作する。従って、従来の逐次比較型ＡＤ変換器に比べると極めて高速な処理を行うことができる。
【０１００】
また、各コンパレータは、従来の比較器と同様の機能を有するとともに、ＤＡ変換器としての機能をも併せ持つ。従って、従来のように、ＤＡ変換器によってデジタル入力に対して参照電圧を生成する必要がないため、回路規模を極めて小型化することができる。そのため、高集積化、低消費電力化が実現される。
【０１０１】
尚、本実施形態では一例として３ビットＡＤ変換器の構成を示したが、同様にして１〜ｍビットコンパレータを段階的に接続することによってｍビットＡＤ変換器を構成することができる。
【０１０２】
（実施形態５）
図１８は本発明の実施形態５に係るＡＤ変換器の構成を表すブロック図である。
【０１０３】
本実施形態に係るＡＤ変換器３０は、２段に設けられた単位ＡＤ変換ブロック３１，３２、及び、２段目の単位ＡＤ変換ブロック３２に対応して設けられたレベル変換増幅回路３３を有する。各単位ＡＤ変換ブロック３１，３２は、３ビットＡＤ変換器により構成されており、反転ビット(cB0,cB1,cB2)を出力するものとする。更に、レベル変換増幅回路３３は、図１２の４ビットコンパレータ３４、及び、４ビットコンパレータ３４の出力をその入力側に負帰還させる負帰還回路３５を備えている。この負帰還回路３５によって、レベル変換増幅回路３３はＣＭＯＳ反転アンプとして機能する。尚、ＡＤ変換出力の各ビットの符号を合わせるために、奇数段の単位ＡＤ変換ブロック３１の各出力ノード（cB0,cB1,cB2）には、インバータ３６が設けられており、外部に対して非反転出力（B0,B1,B2）がされるように構成されている。
【０１０４】
また、４ビットコンパレータ３４の利得係数制御電圧cB0，cB1，cB2には、３ビットＡＤ変換器である単位ＡＤ変換ブロック３１の出力値cB0，cB1，cB2が入力される。従って、４ビットコンパレータ３４の論理反転電圧Vinvは、実施形態２で説明した通り、単位ＡＤ変換ブロック３１の出力値cB0，cB1，cB2によって決定される電圧レベルに設定される。
【０１０５】
尚、ここで、各単位ＡＤ変換ブロック３１，３２のダイナミックレンジと４ビットコンパレータのダイナミックレンジとは総て等しくなるように構成されているものとする。
【０１０６】
４ビットコンパレータ３４の出力ノード電圧cVin'は、後段の単位ＡＤ変換ブロック３２に入力され、ＡＤ変換される。後段の単位ＡＤ変換ブロック３２の変換結果（B3, B4, B5）は、そのまま出力される。
【０１０７】
尚、本実施形態においては、単位ＡＤ変換ブロック３１，３２については、従来のＡＤ変換器を用いて構成することも可能である。しかし、回路面積の小型化や省電力化を図るためには、実施形態４で説明したＡＤ変換器によって構成することが望ましい。以下の説明においては、単位ＡＤ変換ブロック３１，３２は実施形態４で説明したＡＤ変換器によって構成されているものとして説明する。
【０１０８】
以上のように構成された本実施形態に係るＡＤ変換器について、以下その動作を説明する。
【０１０９】
図１９は実施形態５に係るＡＤ変換器の量子化レベルを表す図である。
１段目及び２段目の単位ＡＤ変換ブロック３１，３２の量子化レベルの設定動作については、既に実施形態４において説明しているため、ここでは説明を省略する。
【０１１０】
１段目の単位ＡＤ変換ブロック３１の出力値が確定した時点で、レベル変換増幅回路３３の４ビットコンパレータ３４の利得係数制御電圧として、単位ＡＤ変換ブロック３１の出力値cB0，cB1，cB2が設定される。従って、このとき、４ビットコンパレータ３４の論理反転電圧Vinvは、(B0，B1，B2)により指定される量子化レベルの電圧に設定される。
【０１１１】
例えば、単位ＡＤ変換ブロック３１の出力値として(B0，B1，B2)=(1,0,1)が出力された場合、４ビットコンパレータ３４の論理反転電圧Vinvは、図１９のＸ８で示した量子化レベルに設定される。これにより、４ビットコンパレータ３４と負帰還回路３５によって構成されるＣＭＯＳ反転アンプの動作点は、論理反転電圧Vinvとなる。従って、レベル変換増幅回路３３の出力値cVin'は、動作点電圧である論理反転電圧Vinvと中心電圧VDD/2の差分Vinv-VDDだけシフト（レベル変換）され増幅される。
【０１１２】
単位ＡＤ変換ブロック３２は、このレベル変換されて増幅された出力値cVin'を、ＡＤ変換し、出力値(B3，B4，B5)を出力する。
【０１１３】
以上のように、本実施形態のＡＤ変換回路によれば、２段目の単位ＡＤ変換ブロック３２に入力されるアナログ入力電圧は、レベル変換量子化回路３３により、その閾値電圧Vinvが反転増幅出力の中心電圧にシフトされるとともに、増幅される。これにより、後段の単位ＡＤ変換ブロック３２の閾値電圧の変動の影響を小さくすることが可能となり、高位のビットのＡＤ変換を行う際にも精度のよいＡＤ変換を行うことが可能となる。
【０１１４】
尚、本実施形態においては、ＡＤ変換ブロックを２段に段階接続した例を示したが、本発明はこれに限られるものではなく、一般にｎ段にＡＤ変換ブロックを接続してもよい。
【０１１５】
また、本実施形態においては、ＡＤ変換ブロックを３ビットＡＤ変換器で構成し、レベル変換増幅回路は４ビットコンパレータにより構成したが、本発明はこれに限るものではなく、一般にｋ段目のＡＤ変換ブロックにはｍkビットのＡＤ変換器を使用し、その場合、ｋ＋１段目のＡＤ変換ブロックに対応するレベル変換増幅回路に用いるコンパレータは、ｍk＋１ビットコンパレータが使用される。
【０１１６】
【発明の効果】
以上のように本発明に係るコンパレータの第１の構成によれば、利得係数制御電圧を電圧制御することにより、コンパレータの比較電圧を電圧制御することが可能となる。また、コンパレータが用いられる各種回路の回路面積を縮小することを可能とし、また、それらの各種回路の消費電力を小さくすることが可能となる。
【０１１７】
また、本発明に係るコンパレータの第２の構成によれば、ＣＭＯＳ型インバータの各利得係数可変ＭＯＳトランジスタの利得係数を、共通の利得係数制御電圧により制御することにより、ＣＭＯＳ型インバータの論理反転電圧を共通の利得係数制御電圧の制御で広い範囲にわたり制御することができる。また、両利得係数可変ＭＯＳトランジスタに入力する利得係数制御電圧の誤差が生じないために、ＣＭＯＳ型インバータの論理反転電圧を高精度で制御することが可能となる。
【０１１８】
また、本発明に係るコンパレータの第３の構成によれば、複数（Ｍ個）のＣＭＯＳ型インバータを並列に接続することにより、利得係数制御電圧に対してデジタル入力を行った場合に、異なる２M個の論理反転電圧の閾値電圧を設定することが可能となる。従って、論理反転電圧を、多ビットでデジタル制御することが可能となる。
【０１１９】
また、本発明に係るコンパレータの第４の構成によれば、２つの前記利得係数可変ＭＯＳトランジスタにより構成された第２のＣＭＯＳ型インバータ、及び、第２のＣＭＯＳ型インバータの出力電圧を反転し、第２のＣＭＯＳ型インバータの各利得係数可変ＭＯＳトランジスタの利得係数制御電圧として正帰還させる正帰還回路を備えたシュミットトリガ回路をＣＭＯＳ型インバータに対して並列接続することで、コンパレータの出力に履歴をもたせ、コンパレータに入力するアナログ入力信号が論理反転電圧の付近で発振することを抑制することが可能となる。
【０１２０】
本発明に係るＡＤ変換器の第１の構成によれば、ＡＤ変換が半並列処理行われるため、逐次比較型のＡＤ変換器に比べ高速にＡＤ変換処理を行うことが可能となる。また、多ビットの分解能を有するＡＤ変換器を小さい回路面積で実現することができる。更に、ＡＤ変換器の消費電力を従来よりも少なくすることが可能となる。よって、ＡＤ変換器の充分な変換速度と、高集積及び低消費電力とを両立させて実現することが可能となる。
【０１２１】
本発明に係るＡＤ変換器の第２の構成によれば、高段の単位ＡＤ変換ブロックの閾値電圧の変動の影響による変換誤差を小さくすることが可能となり、高位のビットのＡＤ変換を行う際にも精度のよいＡＤ変換を行うことが可能となる。
【０１２２】
本発明に係るＡＤ変換器の第３の構成によれば、補正電圧によって、コンパレータの論理反転電圧値を補正することが可能となるため、温度や製造過程での公差により生じるコンパレータの特性のばらつきを補償することが可能となる。また、補正回路の回路面積を小さくすることができるため、ＡＤ変換器の小型化・高集積化が可能となる。
【０１２３】
本発明に係るシュミットトリガ回路によれば、２個の利得係数可変ＭＯＳトランジスタ及び１個のインバータによって構成することが可能となり、回路面積を小さくすることができる。
【図面の簡単な説明】
【図１】 ＶＳ−ＭＯＳのレイアウト構成の一例を示す図である。
【図２】 ＶＳ−ＭＯＳの等価回路モデルを表す図である。
【図３】 ＶＳ−ＭＯＳの動作状態における実効チャネル領域の形状を表す図である。
【図４】 チャネルサイズ可変調ＭＯＳＦＥＴのレイアウト構成の他の一例を示す図である。
【図５】 図４のＶＳ−ＭＯＳの形状パラメータを示す図である。
【図６】 図４のＶＳ−ＭＯＳの動作状態における実効チャネル領域の形状を表す図である。
【図７】 本発明の実施形態に係るコンパレータにおいて使用されるＶＳ−ＭＯＳにより構成された閾値可変調インバータの回路図である。
【図８】 利得係数制御電圧VCNTを変化させた場合のＶＴ−ＩＮＶの直流伝達特性の変化を表した図である。
【図９】 １ビットコンパレータの回路図である。
【図１０】 本発明の実施形態２に係る２ビットコンパレータの回路図である。
【図１１】 本発明の実施形態２に係る３ビットコンパレータの回路図である。
【図１２】 本発明の実施形態２に係る４ビットコンパレータの回路図である。
【図１３】 本発明の実施形態３に係るコンパレータの回路図である。
【図１４】 ＶＳ−ＭＯＳの閾値電圧Vtp，Vtnが２０％変動した場合の３ビットＡＤ変換器の比較用基準電圧値の変化を示した図である。
【図１５】 図１４の各々の場合において補正回路により補正を行った場合の比較用基準電圧値の変化を示した図である。
【図１６】 本発明の実施形態４に係るＡＤ変換器の構成を表すブロック図である。
【図１７】 実施形態４に係るＡＤ変換器の量子化レベルを表す図である。
【図１８】 本発明の実施形態５に係るＡＤ変換器の構成を表すブロック図である。
【図１９】 実施形態５に係るＡＤ変換器の量子化レベルを表す図である。
【図２０】 逐次比較型ＡＤ変換器の構成を表すブロック図である。
【図２１】 ３ビット抵抗ストリング型ＤＡＣの構成を表すブロック図である。
【図２２】 並列型ＡＤ変換器の構成を表すブロック図である。
【符号の説明】
１、１’ ＶＳ−ＭＯＳ
２ ソース
３ ドレイン
４，７ メインゲート
５’，５ａ，５ｂ，５ａ’，５ｂ’ 制御ゲート
６ａ，６ｂ 隙間
１１，１２ ＶＳ−ＭＯＳ
１３ 出力ノード
１４ 入力ノード
１５ 利得係数制御電圧入力ノード
２０ ＡＤ変換器
２１ １ビットコンパレータ
２２ ２ビットコンパレータ
２３ ３ビットコンパレータ
３０ ＡＤ変換器
３１，３２ 単位ＡＤ変換ブロック
３３ レベル変換増幅回路
３４ ４ビットコンパレータ
３５ 負帰還回路
３６ インバータ
４０ ｍビットコンパレータ
４１ 補正回路
４２ シュミットトリガ回路
４３ 入力ノード
４４ 出力ノード
４５，４６，４７，４８ ＶＳ−ＭＯＳ
４９ 正帰還回路
【発明の属する技術分野】
本発明は、ＡＤ変換器などで使用されるコンパレータ及びそれを使用したＡＤ変換器に関する。
【０００２】
【従来の技術】
近年、携帯電話やＰＤＡに代表される携帯電子機器の普及に伴い、電子機器を電池駆動によって長時間継続して使用することを可能とする要求が益々高まっている。従って、これらの携帯電子機器に搭載されるＬＳＩにおいては、消費電力の低減とチップサイズの小型化が重要な技術課題である。一方、ＬＳＩ技術の進展に伴い、様々な機能を一つのＬＳＩチップに集積する、いわゆる大規模システムＬＳＩの開発も盛んに行われるようになってきている。そのため、アナログ信号を処理する機能回路についても、集積化し、システムＬＳＩへ搭載する必要が生じてきている。
【０００３】
従来、ＡＤ変換器をはじめとするアナログ信号処理回路は、個別のＬＳＩにより提供されていた。しかし、今後は、システムＬＳＩに搭載するために、その高集積化と低消費電力化を進めていく必要がある。
【０００４】
アナログ信号をデジタル信号に変換するＡＤ変換器は、従来より種々のものが考案されているが、代表的なものとしては逐次比較型ＡＤ変換器とフラッシュ（並列）型ＡＤ変換器が知られており、いずれも、一般に、多数のコンパレータにより構成されている（非特許文献１参照）。
【０００５】
図２０は逐次比較型ＡＤ変換器の構成を表すブロック図、図２１は３ビット抵抗ストリング型ＤＡＣの構成を表すブロック図である。
【０００６】
逐次比較型ＡＤ変換器では、まず、入力されたアナログ入力電圧Vinをサンプルホールドした後に、カウンタ１０１により順次比較値を発生させ、その値をＤＡ変換器１０２に供給する。ＤＡ変換器１０２は、入力されたデジタルデータに相当する電圧Vrefを発生する。コンパレータ１０３は、このＤＡ変換器１０２が発生する電圧Vrefと、入力されるアナログ入力電圧Vinとを比較して、電圧比較結果を出力する。そして、両者が一致したときのカウンタ値をＡＤ変換出力として取り出す。この場合、カウンタ値は、通常、ＭＳＢ（Most Significant Vit; 最も高い桁）側から順に１を発生する。そして、Vin<Vrefのときには、その桁のビットを０に戻し、次の桁のビットに対して同じ処理を行う。
【０００７】
ＤＡ変換器１０２は、図２１に示したような抵抗ストリング型が広く用いられている。抵抗ストリング型のＤＡ変換器１０２では、タップ抵抗Rを直列に接続して、一端を接地し、一端に参照電圧Vref0を印可する。尚、両端部のタップのみ抵抗値はR/2に設定される。各タップ抵抗同士の接続ノードには、参照電圧Vref0が分圧された電圧が得られる。従って、スイッチデコーダにより入力されるデジタルデータに応じて接続ノードを選択し、デジタルデータに対応する参照電圧Vrefを出力する。このＤＡ変換器１０２のダイナミック特性は、デコーダのセトリング時間で決定される。このセトリング時間は、MSBからMSB-1のビット遷移で最も基準電圧差が大きくなるため最大となる。現在のところ、通常、変換速度は、サンプルホールド、コンパレータも含めて、８〜１０ビットの分解能で、１ビットあたり変換時間は１〜１０μsであり、ＡＤ変換器の変換速度は１０〜１００μs程度である。
【０００８】
図２２は並列型ＡＤ変換器の構成を表すブロック図である。
この方式では、ＡＤ変換器の分解能ｎビットに対して、ｎ通りの基準電圧とｎ個のコンパレータを用意しておき、変換したいアナログ電圧入力を総ての基準電圧と一度に比較するものである。従って、図２２に示したように、ＡＤ変換器の分解能ｎビットに対してn-1個のタップ抵抗を直列接続した抵抗ストリングを用意し、その一端を接地し、他の一端に参照電圧Vref0を印可する。そして、各ノードに参照電圧Vref0が分圧されて発生する基準電圧Vrefを、それぞれのコンパレータで比較し、各コンパレータから比較出力c0〜c16を得る。このとき、比較出力c0〜c16の何れかの位置を境にして大小の出力に分かれる。そこで、この比較出力c0〜c16をエンコーダに供給してバイナリデジタル値に変換する。この方式では、コンパレータによる比較は完全な並列処理により行われるため、高速処理が可能であるという特徴を有する。
【０００９】
また、これらのＡＤ変換器に使用されるコンパレータとしては、従来、ＭＯＳ集積回路では、代表的には、チョッパ型のもの（例えば、特許文献１〜３参照）と差動型のもの（例えば、特許文献４，５参照）がよく知られている。これらのコンパレータはいずれも１０個程度のトランジスタを用いて構成されており、１つの参照電圧Vrefとアナログ入力電圧Vinとを比較する。従って、デジタル値によって参照電圧Vrefを制御する場合には、デジタル値をＤＡ変換器により一旦アナログ値Vrefに変換する必要があった。
【００１０】
【特許文献１】
特開平１１−５５０８７号公報
【特許文献２】
特開平１０−６５５０２号公報
【特許文献３】
特開平１０−２８５０３６号公報
【特許文献４】
特開平７−１９１０６５号公報
【特許文献５】
特開平９−４６１９１号公報
【特許文献６】
特開２００２−２２２９４４号公報
【非特許文献１】
武石善幸，原央，「超ＬＳＩ入門シリーズ５ ＭＯＳ集積回路の基礎」，近代科学社，１９９９年６月，ｐ．１６６−１７６
【００１１】
【発明が解決しようとする課題】
しかしながら、上記逐次比較型ＡＤ変換器では、ＤＡ変換器１０２により比較電圧を逐次発生させて、一致した比較電圧を求めるため、ＡＤ変換器の分解能がｎビットであれば、ｎ回のクロックサイクルで変換が終了する。従って、逐次的に比較していくという構成上、変換速度が速くできないという問題がある。そのため、用途が限定され、画像処理等の大量なデータの高速処理には使用することができない。
【００１２】
一方、並列型ＡＤ変換器は、コンパレータによる比較処理を並列的に行うことから、非常に高速な処理を行うことができる。しかし、ＡＤ変換器の分解能を１ビット上げると回路が２倍必要となる。従って、多数のコンパレータを用いることから回路面積と消費電力が大きく、システムＬＳＩに搭載することはできない。
【００１３】
また、従来のコンパレータは１０個程度のトランジスタを用いて回路を構成するために、回路面積が大きいという問題があった。また、参照電圧をデジタル制御するには、デジタル値で指定される制御値を、例えば、図２１に示したようなＤＡ変換器によって一旦アナログ値の参照電圧Vrefに変換して比較する必要があり、直接デジタル制御することができない。従って、ＤＡ変換を伴う分だけ速度が遅くなるという欠点がある。
【００１４】
そこで、本発明の目的は、コンパレータの比較電圧を、それとは異なる電圧レベルの制御電圧で電圧制御することを可能とし、比較電圧をデジタル的に直接変更することを可能とするとともに、回路面積が小さく消費電力も低いコンパレータを提供することにある。
【００１５】
また、本発明の目的は、変換速度が並列型ＡＤ変換器と同等に高速であり、かつ、小さい回路面積で構成することが可能であり、少ない消費電力で動作するＡＤ変換器を提供することにある。
【００１６】
更に、本発明の目的は、上記コンパレータやＡＤ変換器を実際に実現する際に回路動作を安定させ、かつ、小さい回路面積で構成することが可能であり、少ない消費電力で動作するシュミットトリガ回路を提供することにある。
【００１７】
【課題を解決するための手段】
以下では、まず最初に、本発明の背景となる前提技術について説明をし、次いで、上記課題を解決するための本発明の構成及び作用について説明する。
【００１８】
〔１〕 前提技術
上記課題を解決するために、本発明においては利得係数可変ＭＯＳトランジスタを用いる。そこで、ここでは、まずこの利得係数可変ＭＯＳトランジスタの実現方法についての説明を行う。利得係数可変ＭＯＳトランジスタとしては、以下のチャネルサイズ可変調ＭＯＳ−ＦＥＴを使用することができる。
【００１９】
（１）チャネルサイズ可変調ＭＯＳＦＥＴ（ＶＳ−ＭＯＳ）
チャネルサイズ可変調ＭＯＳＦＥＴ（以下、「ＶＳ−ＭＯＳ」という。）とは、利得係数制御電圧によってその実効的チャネルサイズをアナログ変調することを可能としたＭＯＳＦＥＴである。ＶＳ−ＭＯＳは、そのレイアウトパターンを工夫することにより、従来のＭＯＳ製造プロセスを一切変更することなく製造することが可能である。
【００２０】
図１はＶＳ−ＭＯＳのレイアウト構成の一例を示す図である。
ＶＳ−ＭＯＳ１は、ソース２とドレイン３の間にメインゲート４が形成されており、これは、通常のＭＯＳＦＥＴと同様の構成である。しかし、ＶＳ−ＭＯＳ１では、ソース２とメインゲート４及びドレイン３とメインゲート４の間の一部に、新たに制御ゲート５ａ，５ｂを設けたことを特徴としている。この制御ゲート５ａ，５ｂは、ソース２又はドレイン３の領域をチャネル幅方向に完全に分断するのではなく、必ず一部に隙間６ａ，６ｂが存在するように構成される。また、この隙間６ａ，６ｂは、ゲートの中心点に対して互いに対極となる位置に形成される。
【００２１】
このＶＳ−ＭＯＳ１は、図１に示された制御ゲート長（Lc）、制御ゲートの隙間幅（Sc）、制御ゲート５ａ，５ｂとメインゲート４との間隔（Sv）、並びに、メインゲートのゲート長（L）及びゲート幅（W）等の形状パラメータの値により、その電気的特性が決定される。
【００２２】
以下上記ＶＳ−ＭＯＳ１について、その動作原理を説明する。
図２はＶＳ−ＭＯＳの等価回路モデルを表す図、図３はＶＳ−ＭＯＳの動作状態における実効チャネル領域の形状を表す図である。尚、図２において、簡単のため、メインゲート４についてはあえて回路表現はとらずに物理的なゲート形状により示している。また、図２、図３において、（ａ）はRc≒∞（制御ゲート５ａ，５ｂがOFF状態）の状態を表し、（ｂ）はRc≒Rs（制御ゲート５ａ，５ｂがＯＮ状態）の場合を示している。
【００２３】
Rsはメインゲート４と制御ゲート５ａ，５ｂとの間の拡散抵抗を示し、Rcは制御ゲートチャネル抵抗を示す。また、ここでは制御ゲート５ａ，５ｂの隙間６ａ，６ｂにおける拡散抵抗は、Rsに比べて充分に小さいと仮定した。
【００２４】
Rc≒∞の場合、メインゲートチャネルを流れる電流は、各々、制御ゲート５ａ，５ｂの隙間６ａ，６ｂに集中する。その場合、メインゲート４の幅方向に沿ってRsを流れる電流によって、メインゲートの幅方向に電位差が生じ、メインゲート両端での電圧は空間的に大きく不均一な状態となる。その結果、図３（ａ）に示すように、実効チャネル領域７ａは、メインゲート７のゲート幅方向に対して大きく斜めに変形する。それに伴い、ＶＳ−ＭＯＳの利得係数β（∝W/L）は最小となる。すなわち、実効的ゲート幅は狭くなり、実効的ゲート長は長くなる。
【００２５】
一方、Rc≒Rsの場合では、図２（ｂ）に示すように、Rcを経由する電流の存在によって、Rsを流れる電流が減少し、メインゲート４の両端にかかる電圧の空間的不均一性が緩和される。その結果、図３（ｂ）に示すように、実効的チャネル幅が広くなり、ＶＳ−ＭＯＳの利得係数は大きくなる。
【００２６】
以上のような原理により、ＶＳ−ＭＯＳは、制御ゲート電圧Vcgによりメインゲート４のチャネルサイズを変調することができる。そして、その変調特性は、RsやRcの値によって左右される。従って、レイアウト寸法Lc, Sc, Sv 等の値を調整することによって、所望の特性のＶＳ−ＭＯＳを設計することができる。一般には、上記等価回路モデル（図２）からも明らかなとおり、Rsが高いほど、又はRcの変化が大きいほど、メインゲート４のチャネルサイズの変調の程度は大きくなる。
【００２７】
（２）チャネルサイズ可変調ＭＯＳＦＥＴの他の例
図４はチャネルサイズ可変調ＭＯＳＦＥＴのレイアウト構成の他の一例を示す図である（特許文献６参照）。
【００２８】
図４において、ＶＳ−ＭＯＳ１’は、ソース２とゲート３との間にメインゲート４が形成されており、これは従来のＭＯＳＦＥＴと同様の構成である。このＶＳ−ＭＯＳ１’の特徴は、メインゲート４とチャネルの間に、メインゲート４に対して斜めに、メインゲート４よりも幅の広い制御ゲート５’を追加した点である。この制御ゲート５’は、ソース２側及びドレイン３側において、それぞれ、メインゲート４の下部からはみ出た三角形の領域５ａ’，５ｂ’が形成されている。すなわち、制御ゲート５’は、メインゲートの下部の長方形領域と三角形の領域５ａ’，５ｂ’とを併せた平行四辺形の形状に形成されている。
【００２９】
図５は図４のＶＳ−ＭＯＳの形状パラメータを示す図である。このＶＳ−ＭＯＳ１’においては、制御ゲート５’の電圧を制御することで、チャネルサイズを変化させて利得係数βを変調することが可能である。この利得計数βの変調特性は、図５に示した、メインゲート４のゲート長L及びゲート幅W並びに制御ゲート５’とメインゲート４とのなす角θによって設定することができる。
【００３０】
以下上記ＶＳ−ＭＯＳ１’について、その動作原理を説明する。
図６は図４のＶＳ−ＭＯＳの動作状態における実効チャネル領域の形状を表す図である。
【００３１】
図６（ａ）は、制御ゲートチャネルのコンダクタンスをメインゲートよりも充分大きくした状態を表す。斜線で示した部分８ａが実効的なゲート領域を表す。また、図中の矢印は、ゲートチャネル内の平均的な電界Ｅの向きを示す。この場合、ゲートチャネル内の平均的な電界は、メインゲート４のゲート幅方向に対してほぼ平行な向きとなる。
【００３２】
図６（ｂ）は制御ゲートチャネルとメインゲートチャネルのコンダクタンスを同じにした状態を表し、図６（ｃ）は制御ゲートチャネルのコンダクタンスをメインゲートのコンダクタンスより充分に小さくした状態を表す。斜線で示した部分８ｂ，８ｃが実効的なゲート領域を表す。また、図中の矢印は、ゲートチャネル内の平均的な電界Ｅの向きを示す。
【００３３】
この場合、ゲートチャネル内の平均的な電界は、メインゲート４のゲート幅方向に対して傾斜し、実効的なチャネル長及びチャネル幅が変化する。これにより、ＶＳ−ＭＯＳの利得係数βも変化する。すなわち、制御ゲート５’に加える電圧によって、利得係数βをアナログ変調することが可能となる。
【００３４】
〔２〕 本発明の構成及び作用
本発明に係るコンパレータの第１の構成は、利得係数制御電圧により利得係数を制御することが可能な、ｐチャネル及びｎチャネルの利得係数可変ＭＯＳトランジスタにより構成されたＣＭＯＳ型インバータを備えたことを特徴とする。
【００３５】
この構成により、利得係数制御電圧を変化させることで、各利得係数可変ＭＯＳトランジスタの利得係数が変化し、ＣＭＯＳ型インバータの論理反転電圧が変化する。従って、利得係数制御電圧を電圧制御することにより、コンパレータの比較電圧を、それとは異なる電圧レベルの利得係数制御電圧で電圧制御することが可能となる。
【００３６】
また、１つのＣＭＯＳ型インバータにより、異なる複数の比較電圧と入力電圧とを比較することが可能であり、異なる比較電圧ごとに複数のコンパレータを用意する必要がない。そのため、コンパレータが用いられる各種回路の回路面積を縮小することを可能とし、また、それらの各種回路の消費電力を小さくすることが可能となる。
【００３７】
尚、本発明のコンパレータの特徴は、従来のコンパレータのように、アナログ入力電圧と参照電圧を比較するのではなく、アナログ入力電圧と論理反転電圧とを比較して、その比較結果を出力することにある。そして、論理反転電圧の値は、利得係数制御電圧により自由に設定することが可能であり、かつ、利得係数制御電圧と論理反転電圧との対応関係は、利得係数可変ＭＯＳトランジスタの構造パラメータにより目的に合わせて最適に設計することができる。従って、利得係数制御電圧に対する論理反転電圧の対応関係を、バイナリ信号値のＬレベル、Ｈレベルに対応して、それぞれ所望の論理反転電圧が得られるように利得係数可変ＭＯＳトランジスタの構造パラメータを設計すれば、デジタル入力によって直接コンパレータの論理反転電圧を制御することが可能となり、別途ＤＡ変換器が不要となる。したがって、コンパレータを使用する回路の高集積化、低電力化を実現することが可能となるのである。
【００３８】
本発明に係るコンパレータの第２の構成は、前記第１の構成において、前記各利得係数可変ＭＯＳトランジスタは、共通の利得係数制御電圧により利得係数の制御が行われることを特徴とする。
【００３９】
このように、ＣＭＯＳ型インバータを構成する２つの利得係数可変ＭＯＳトランジスタを共通の利得係数制御電圧により、両利得係数可変ＭＯＳトランジスタの利得係数を相補的に変化させることが可能となる。すなわち、利得係数制御電圧を変化させると、一方の両利得係数可変ＭＯＳトランジスタの利得係数は減少し、他方の両利得係数可変ＭＯＳトランジスタの利得係数は増加する。従って、共通の利得係数制御電圧を変化させることにより、利得係数比（ベータレシオ）βR＝βn／βp（βnはｎチャネル、βpはｐチャネルの利得係数可変ＭＯＳトランジスタの利得係数）を広い幅に渡ってなめらかに変化させることが可能となる。その結果、ＣＭＯＳ型インバータの論理反転電圧を、共通の利得係数制御電圧を制御することで広い範囲にわたって制御することが可能となる。
【００４０】
また、共通の利得係数制御電圧入力を使用するため、両利得係数可変ＭＯＳトランジスタに入力する利得係数制御電圧の誤差が生じない。そのため、両利得係数可変ＭＯＳトランジスタの利得係数比を高い精度で制御することができる。その結果、ＣＭＯＳ型インバータの論理反転電圧を高精度で制御することが可能となる。
【００４１】
本発明に係るコンパレータの第３の構成は、前記第１又は２の構成において、複数の前記ＣＭＯＳ型インバータが並列に接続されていることを特徴とする。
【００４２】
この構成により、利得係数制御電圧に対してデジタル入力を行うことで、ＣＭＯＳ型インバータの個数Ｍに対して、異なる２M通りの論理反転電圧を設定することが可能となる。すなわち、論理反転電圧を、多ビットでデジタル制御することが可能となる。
【００４３】
本発明に係るコンパレータの第４の構成は、前記第１乃至３の何れか一の構成において、２つの前記利得係数可変ＭＯＳトランジスタにより構成された第２のＣＭＯＳ型インバータ、及び、前記第２のＣＭＯＳ型インバータの出力電圧を反転し、前記第２のＣＭＯＳ型インバータの各利得係数可変ＭＯＳトランジスタの利得係数制御電圧として正帰還させる正帰還回路を備えたシュミットトリガ回路が、前記ＣＭＯＳ型インバータに対して並列接続されていることを特徴とする。
【００４４】
この構成により、コンパレータの出力に履歴をもたせることができるため、コンパレータに入力するアナログ入力信号が論理反転電圧の付近で発振することを抑制することが可能となる。
【００４５】
本発明に係るＡＤ変換器の第１の構成は、アナログ入力電圧をｍビット（ｍ≧２）のバイナリデジタル信号に変換するＡＤ変換器であって、前記アナログ入力電圧が入力されるｍ個のコンパレータを備え、前記ｍ個のコンパレータは、アナログ入力電圧を所定の基準電圧と比較してその大小により０又は１を出力する１段目のコンパレータ、及び、前記１段目のコンパレータに続いて段階的に接続されたｍ−１個の請求項１乃至４の何れか一に記載のコンパレータからなり、前記ｋ段目（ｋ＝２，…，ｍ）のコンパレータは、ｋ−１個の利得係数制御電圧により論理反転電圧の制御が行われるとともに、それらの利得係数制御電圧は、前記１〜ｋ−１段目のコンパレータのｋ−１個の出力電圧により設定されることを特徴とする。
【００４６】
この構成により、まず１段目のコンパレータでアナログ入力電圧が所定の閾値電圧と比較され、その比較結果が最低位ビットとして出力される。次に、２段目以降のｋ段目のコンパレータは、ｋ−１段目のコンパレータのｋ−１個の出力電圧によって各利得係数制御電圧が設定される。これにより、ｋ段目のコンパレータの論理反転電圧は、ｋ−１段目のコンパレータの比較結果に基づいて変更される。そして、ｋ段目のコンパレータの比較結果は、最低位からｋビット目のビットとして出力される。これにより、アナログ入力電圧に対してＡＤ変換が半並列処理により行われる。このように、ＡＤ変換が半並列処理により行われるため、逐次比較型のＡＤ変換器に比べ高速にＡＤ変換処理を行うことが可能となる。
【００４７】
また、２段目以降のコンパレータに請求項１乃至４の何れか一に記載のコンパレータを使用することにより、従来よりも少ない素子数で所望の分解能のＡＤ変換器を構成することが可能となる。従って、多ビットの分解能を有するＡＤ変換器を小さい回路面積で実現することができる。
【００４８】
また、２段目以降のコンパレータに請求項１乃至４の何れか一に記載のコンパレータを使用することにより、コンパレータの個数を従来の並列型ＡＤ変換器よりも減らすことができるため、各コンパレータで消費される電力の総量を低く抑えることができる。従って、ＡＤ変換器の消費電力を従来よりも少なくすることが可能となる。
【００４９】
本発明に係るＡＤ変換器の第２の構成は、複数段の単位ＡＤ変換ブロックと、２段目以降の各段の単位ＡＤ変換ブロックに対応して設けられた複数のレベル変換増幅回路とを備え、最初の段の単位ＡＤ変換ブロックにはアナログ入力電圧が入力され、２段目以降の段の単位ＡＤ変換ブロックには前記レベル変換増幅回路を介してアナログ入力電圧が入力されるＡＤ変換器において、前記レベル変換増幅回路は、アナログ入力電圧が入力されるとともに、前段の前記単位ＡＤ変換ブロックの出力電圧により利得係数制御電圧が設定される請求項１乃至４の何れか一記載のコンパレータと、前記コンパレータの出力をそのコンパレータの入力に負帰還させる負帰還回路と、を備えていることを特徴とする。
【００５０】
レベル変換増幅回路は、コンパレータに負帰還回路を付加することにより、反転増幅回路として機能する。また、コンパレータの利得係数制御電圧を前段の単位ＡＤ変換ブロックの出力電圧により設定することにより、コンパレータの論理反転電圧は、前段の単位ＡＤ変換ブロックの比較結果により得られた量子化レベルにシフトされる。従って、２段目以降の単位ＡＤ変換ブロックに入力されるアナログ入力電圧は、レベル変換量子化回路により、その閾値電圧が反転増幅出力の中心電圧にシフトされるとともに、増幅される。このレベルシフトされ増幅された入力信号を、次段の単位ＡＤ変換ブロックにより量子化する。これにより、次段の単位ＡＤ変換ブロックの閾値電圧の変動の影響を小さくすることが可能となり、高位のビットのＡＤ変換を行う際にも精度のよいＡＤ変換を行うことが可能となる。
【００５１】
本発明に係るＡＤ変換器の第３の構成は、アナログ入力電圧を量子化するコンパレータと、前記コンパレータの入力ノードにゲートが接続され、ソース及びドレインがそれぞれ電源と前記コンパレータの出力ノードとに接続された、利得係数制御電圧によって利得係数を制御することが可能な利得係数可変ＭＯＳトランジスタからなる補正回路と、前記コンパレータの論理閾値電圧を補正するための補正電圧を、前記利得係数可変ＭＯＳトランジスタの利得係数制御電圧として出力する補正電圧生成回路と、を備えていることを特徴とする。
【００５２】
これにより、コンパレータの論理反転電圧値が温度や製造過程での公差によって変動した場合、補正電圧生成回路によって補正回路の利得係数可変ＭＯＳトランジスタに利得係数制御電圧として補正電圧を入力する。これにより、コンパレータの論理反転電圧値を補正することが可能となる。また、補正回路を利得係数可変ＭＯＳトランジスタで構成したことで、補正回路の回路面積を小さくすることができる。
【００５３】
本発明に係るシュミットトリガ回路の構成は、２つの、利得係数制御電圧によって利得係数を制御することが可能な利得係数可変ＭＯＳトランジスタにより構成されたＣＭＯＳ型インバータと、前記ＣＭＯＳ型インバータの出力電圧を反転し、前記各利得係数可変ＭＯＳトランジスタの利得係数制御電圧として正帰還させる正帰還回路と、を備えたことを特徴とする。
【００５４】
このように、ＣＭＯＳ型インバータの出力電圧を反転し、各利得係数可変ＭＯＳトランジスタの利得係数制御電圧として正帰還させることで、シュミットトリガ回路を２個の利得係数可変ＭＯＳトランジスタ及び１個のインバータによって構成することが可能となり、回路面積を小さくすることができる。
【００５５】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照しながら説明する。
【００５６】
（実施形態１）
図７は本発明の実施形態に係るコンパレータにおいて使用されるＶＳ−ＭＯＳにより構成された閾値可変調インバータ（Variable threshold inverter：以下、「ＶＴ−ＩＮＶ」という。）の回路図である。このＶＴ−ＩＮＶは、後述するように、これ自体で２ビットコンパレータを構成する。
【００５７】
ＶＴ−ＩＮＶは、利得係数制御電圧VCNTを変化させることによって、論理反転電圧（ゲート閾値電圧）Vinvの値を連続的に変調することができるという特徴を有している。尚、以下では、図７のように、ゲートを斜めに横切る矢印のついたＭＯＳＦＥＴの回路記号をもってＶＳ−ＭＯＳを表すこととする。この回路記号中のゲートを斜めに横切る矢印は、制御ゲート・ノード（ＣＧ）を表す。
【００５８】
ＶＴ−ＩＮＶは、ｐチャネルのＶＳ−ＭＯＳ１１とｎチャネルのＶＳ−ＭＯＳ１２とが、駆動電源ノードと接地ノードとの間に直列に接続されている。両ＶＳ−ＭＯＳ１１，１２は、ドレイン同士が出力ノード１３において接続され、両ＶＳ−ＭＯＳ１１，１２のゲートは、入力ノード１４に接続されたＣＭＯＳ型インバータの構成をなしている。また、両ＶＳ−ＭＯＳ１１，１２の制御ゲート・ノードは、ともに利得係数制御電圧入力ノード１５に接続されている。
【００５９】
このように、本実施形態の閾値可変調インバータは、２つのＶＳ−ＭＯＳ１１，１２の制御ゲートが共通の利得係数制御電圧入力ノード１５に接続されたことを回路構成上の特徴としており、これにより、両ＶＳ−ＭＯＳ１１，１２には共通の利得係数制御電圧VCNTが入力される。そして、両ＶＳ−ＭＯＳ１１，１２の利得係数βp，βnは、利得係数制御電圧VCNTに従って、各々が相補的に変調される。すなわち、利得係数制御電圧VCNTが高くなると、nチャネルのＶＳ−ＭＯＳ１２の利得係数βnは大きくなるが、ｐチャネルのＶＳ−ＭＯＳ１１の利得係数βpは小さくなる。
【００６０】
このように、ＶＴ−ＩＮＶを構成する２つのＶＳ−ＭＯＳ１１，１２の利得係数βp，βnを相補的に変化させると、１つの利得係数制御電圧VCNTを変化させることによって、広い範囲にわたってＶＴ−ＩＮＶの論理反転電圧Vinvの値を変化させることが可能となる。また、両ＶＳ−ＭＯＳ１１，１２に入力する利得係数制御電圧VCNTの間で誤差が生じない。そのため、両ＶＳ−ＭＯＳ１１，１２の利得係数比βr＝βp／βnを高い精度で制御することができる。
【００６１】
図８は利得係数制御電圧VCNTを変化させた場合のＶＴ−ＩＮＶの直流伝達特性の変化を表した図である。
利得係数制御電圧VCNTを大きくすると、ＶＴ−ＩＮＶの論理反転電圧Vinvの値は低くなる。逆に、利得係数制御電圧VCNTを小さくすると、ＶＴ−ＩＮＶの論理反転電圧Vinvの値は高くなる。ＶＳ−ＭＯＳ１１，１２では、利得係数制御電圧VCNTによって利得係数βp，βnの値を連続的に変化させることができるので、ＶＴ−ＩＮＶの論理反転電圧Vinvの値も連続的に変調することが可能である。
【００６２】
また、ＶＳ−ＭＯＳ１１，１２の制御電圧に対する利得係数βp，βnの変調特性は、その素子の形状パラメータを調整することにより、比較的自由に設定することができる。従って、ＶＴ−ＩＮＶの利得係数制御電圧VCNTに対する論理閾値の変調特性も比較的自由に設定することができる。
【００６３】
ＶＴ−ＩＮＶの論理反転電圧Vinvは、通常のＣＭＯＳインバータと同様、ｐチャネルのＶＳ−ＭＯＳ１１の利得係数βpとｎチャネルのＶＳ−ＭＯＳ１２の利得係数βnとの利得係数比βr＝βp／βnによって、（数１）の式によって表される。
【数１】
【００６４】
（数１）より、２つのＶＳ−ＭＯＳ１１，１２の利得係数βn，βpは、利得係数制御電圧VCNTによって調整することができるので、ＶＴ−ＩＮＶでは、利得係数制御電圧VCNTによって論理反転電圧Vinvを変調することができることが分かる。
【００６５】
尚、本実施形態に係るコンパレータを、従来のＣＭＯＳ回路で構成されるコンパレータと比較した場合、従来のコンパレータは、少なくとも１０個程度のＭＯＳトランジスタが必要であったのに対し、本実施形態に係るＶＴ−ＩＮＶによるコンパレータは、２個のＶＳ−ＭＯＳ１１，１２のみで構成することができる。従って、高集積化、低消費電力化を実現することが可能となる。
【００６６】
（実施形態２）
本実施形態においては、実施形態１で述べたＶＴ−ＩＮＶを基本構成として実現された、多段変調が可能なコンパレータについて説明する。
【００６７】
図９は１ビットコンパレータの回路図である。これは、通常広く用いられているＣＭＯＳインバータと同じ構成であるため、説明は省略する。この１ビットコンパレータは、アナログ入力電圧Vinを論理反転電圧Vinvと比較して、Vin<VinvのときはVDD（以下、「論理値”１”」という。）を出力ノードcB0に出力し、Vin>Vinvのときは０Ｖ（以下、「論理値”０”」という。）を出力ノードcB0に出力する。
【００６８】
なお、ここでｍビットコンパレータ（ｍ∈｛１，２，…｝）という名称は、出力ノードに出力される論理値が、後述するＡＤ変換器のｍビットの出力値に対応していることから命名したものである。
【００６９】
図１０は本実施形態に係る２ビットコンパレータの回路図、図１１は本実施形態に係る３ビットコンパレータの回路図、図１２は本実施形態に係る４ビットコンパレータの回路図である。
【００７０】
図１０の２ビットコンパレータについては、実施形態１について説明したＶＴ−ＩＮＶと同じ構成である。３ビット以降のコンパレータは、実施形態１について説明したＶＴ−ＩＮＶを並列接続することによって構成される。各ＶＴ−ＩＮＶには、共通にアナログ入力電圧Vinがメインゲートノードに入力され、それらの出力は、共通の出力ノードに接続されている。
【００７１】
各ＶＴ−ＩＮＶの２つのＶＳ−ＭＯＳの制御ゲートには、共通の利得係数制御電圧VCNTが入力される。また、各ＶＴ−ＩＮＶ間では、それぞれ別々に利得係数制御電圧VCNTが入力される。各ＶＴ−ＩＮＶに入力される利得係数制御電圧VCNTは、バイナリ信号によって設定される。そして、並列接続された総てのＶＴ−ＩＮＶの各ＶＳ−ＭＯＳの利得係数によって決まる論理反転電圧Vinvと、アナログ入力電圧とを比較し、その比較結果を出力ノードに反転出力する。
【００７２】
故に、本実施形態に係るコンパレータは、参照電圧として論理反転電圧Vinvを設定するＤＡ変換機能と、アナログ入力電圧と参照電圧とを比較して、その比較結果を出力する従来のコンパレータの機能とを併せ持つ。従って、参照電圧を生成するために別途ＤＡ変換器を必要とせず、回路を小型化し、消費電力を抑えることが可能となる。
【００７３】
次に、一般にｍ＋１ビットコンパレータ（ｍ＝１，２，３，４，…）の構成方法について説明する。後に説明するが、ｍ＋１ビットコンパレータは、ｍ＋ｍ（ｍ−１）／２個のＶＴ−ＩＮＶを図１１，図１２と同様に並列接続することによって構成される。
【００７４】
ｍ＋１ビットコンパレータは、利得係数制御電圧VCNTとして利得係数制御ノードcB0〜cBm-1に入力されるｍ個のバイナリ入力信号B=(B0,B1,…，Bm-1)により設定される論理反転電圧Vinvとアナログ入力電圧Vinとを比較して、その結果を１ビットの出力電圧として出力ノードcBmに出力する。このバイナリ入力信号Bによって、論理反転電圧Vinvが（数２）のように設定されるコンパレータを設計することを考える。
【数２】
【数３】
（数２）において、f(B)は、バイナリ入力信号B=(B0,B1,…，Bm-1)（但し、Bi∈｛０，１｝）を独立変数とする関数であり、電源電圧に対する閾値電圧の比を与える。そこで、（数２）のf(B)について整理すると、（数４）のようになる。
【数４】
また、バイナリ入力信号B=(B0,B1,…，Bm-1)の反転信号cB=(cB0,cB1,…，cBm-1)に対する、電源電圧に対する閾値電圧の比を与える関数f(cB)は（数５）のように表される。
【数５】
（数２）、（数４）、（数５）を（数１）に代入すると、利得係数比βr＝βp／βnの平方根を表す式として（数６）が得られる。
【数６】
【数７】
【数８】
（数７）において、定数項以外の積項のBi又はcBiの係数がそれぞれのＶＳ−ＭＯＳにより設定される利得係数の値に比例した量となる。従って、上記（数７）のBi又はcBiの積項の数m+m(m-1)/2だけＶＴ−ＩＮＶを並列に接続し、各ＶＴ−ＩＮＶにおけるＶＳ−ＭＯＳの利得係数の比を、（数７）の積項のBi又はcBiの係数の比に設定すればよい。また、各積項に対するＶＳ−ＭＯＳには、Bi又はcBi若しくはそれらの積を利得係数制御電圧VCNTとして入力されるように構成する。
【００７９】
具体的に例を示すと、図１２に示した４ビットコンパレータの場合には、（数７）は（数１０）のようになる。
【数１０】
従って、例えば、-Vtp=Vtn=0.5 [V], VDD=3.0 [V], ダイナミックレンジD=0.8 [V]（d=0.4/3.0）と仮定すると、各々のＶＳ−ＭＯＳのサイズ比は（数１１）のように設定すればよい。
【数１１】
【００８１】
（実施形態３）
図１３は本発明の実施形態３に係るコンパレータの回路図である。
本実施形態のコンパレータは、上記実施形態で説明したｍビットコンパレータ４０（ｍ＝１，２，…）に並列に、補正回路４１とシュミットトリガ回路４２が設けられていることを特徴とする。
【００８２】
補正回路４１は、コンパレータ４０の入力ノード４３にゲートが接続され、ソース及びドレインがそれぞれ電源VDDとコンパレータの出力ノード４４とに接続されたｐチャネルのＶＳ−ＭＯＳ４５と、コンパレータ４０の入力ノード４３にゲートが接続され、ソース及びドレインがそれぞれ接地電位とコンパレータの出力ノード４４とに接続されたｎチャネルのＶＳ−ＭＯＳ４６とから構成されている。
【００８３】
そして、各ＶＳ−ＭＯＳ４５，４６の利得係数制御電圧入力ノードには、補正電圧生成回路（図示せず）により設定された補正電圧ΔVp，ΔVnが入力される。この補正電圧によって、ＶＳ−ＭＯＳ４５，４６の利得係数Δβp, Δβnが設定される。その結果、（数１０）により表されるコンパレータ４０の利得係数比は、（βp＋Δβp）／（βn＋Δβn）に補正されることになる。従って、この補正回路によって利得係数比βRを所望の値に微調整することが可能となる。
【００８４】
図１４はＶＳ−ＭＯＳの閾値電圧Vtp，Vtnが２０％変動した場合の３ビットＡＤ変換器（実施形態４参照）の比較用基準電圧値（論理反転電圧）の変化を示した図、図１５は図１４の各々の場合において補正回路により補正を行った場合の比較用基準電圧値（論理反転電圧）の変化を示した図である。
【００８５】
図１４に示したように、ＶＳ−ＭＯＳの閾値電圧Vtp，Vtnの変動により、論理反転電圧が変動するため、正確なＡＤ変換値を得ることができない。しかし、例えば、Vtpが−２０％（−０．４Ｖ）、Vtnが＋２０％（０．６Ｖ）変動した場合、補正回路のβ変調比（βmax／βmin）を１０として、ΔVp=2.3Ｖ、ΔVn=1.6Vとすることで、図１５に示したように補正することができる。また、例えば、Vtpが+２０％、Vtnが＋２０％変動した場合には、ΔVp=2.3Ｖ、ΔVn=0.7Vとすればよい。また、Vtpが−２０％、Vtnが−２０％変動した場合には、ΔVp=0.4Ｖ、ΔVn=2.6Vとするればよい。
【００８６】
また、図１４において、アナログ入力信号が論理反転電圧の付近で発振することを抑制するために、シュミットトリガ回路４２をコンパレータ４０に並列に設けている。
【００８７】
このシュミットトリガ回路４２は、２つのＶＳ−ＭＯＳ４７，４８により構成されたＣＭＯＳ型インバータと、このＣＭＯＳ型インバータの出力電圧を反転し、このＣＭＯＳ型インバータの各ＶＳ−ＭＯＳ４７，４８の利得係数制御電圧として正帰還させる正帰還回路４９を有している。正帰還回路４９はインバータにより構成されている。
【００８８】
このように、シュミットトリガ回路４２をコンパレータ４０に並列に設けることで、コンパレータ４０の出力に履歴をもたせることができる。そのため、コンパレータ４０に入力するアナログ入力信号が論理反転電圧の付近で発振することを抑制することが可能となる。
【００８９】
また、従来のシュミットトリガ回路とは異なり、ＣＭＯＳ型インバータの出力電圧をＶＳ−ＭＯＳ４７，４８の利得係数制御電圧に正帰還させている。これにより、回路構成が簡単となり、小型化、省電力化が図られる。
【００９０】
（実施形態４）
図１６は本発明の実施形態４に係るＡＤ変換器の構成を表すブロック図である。
【００９１】
図１６において、本実施形態に係るＡＤ変換器２０は、１ビットコンパレータ２１、２ビットコンパレータ２２、及び３ビットコンパレータ２３の３つのコンパレータを有する。各コンパレータ２１〜２３は、段階的に接続されており、アナログ入力電圧Vinが入力される。１段目のコンパレータは、１ビットコンパレータ２１からなり、アナログ入力電圧Vinを所定の基準電圧と比較してその大小により０又は１を出力する。この１ビットコンパレータは、図９に示したＣＭＯＳインバータにより構成され、ｐチャンネル及びｎチャンネルのＭＯＳＦＥＴの利得係数βp，βnが等く、Vtp=-Vtnと仮定すれば、基準電圧である論理反転電圧Vinvは（数１）より駆動電圧の半分の値VDD/2となる。
【００９２】
２段目のコンパレータは、２ビットコンパレータ２２であって、図１０で示した構成を有する。この２ビットコンパレータ２２の利得係数制御ノードcB0は、１ビットコンパレータ２１の出力ノードcB0に接続されている。すなわち、２段目のコンパレータの利得係数制御電圧は、１段目のコンパレータの出力電圧により設定される。
【００９３】
３段目のコンパレータは、３ビットコンパレータ２３であって、図１１で示した構成を有する。この３ビットコンパレータ２３の利得係数制御ノードcB0，cB1は、それぞれ、１ビットコンパレータ２１の出力ノードcB0、２ビットコンパレータ２２の出力ノードcB1に接続されている。
【００９４】
出力ノードcB0〜cB2に出力される各コンパレータ２１〜２３のバイナリ出力信号は、３ビットのＡＤ変換出力値（反転出力）として取り出される。尚、各コンパレータ２１〜２３のＶＳ−ＭＯＳの利得係数比の設計は、実施形態２で説明した方法により設定される。
【００９５】
以上のように構成された本実施形態のＡＤ変換器について、以下その動作を説明する。
【００９６】
図１７は実施形態４に係るＡＤ変換器の量子化レベルを表す図である。
まず、１ビットコンパレータ２１によりアナログ入力電圧Vinと論理反転電圧Vinv＝VDD/2との比較が行われる。Vin>VDD/2の場合には、１ビットコンパレータ２１はcB0=0(B0=1)を出力し、Vin<VDD/2の場合には、cB0=1 (B0=0)を出力する。この段階で、ＡＤ変換出力の最低位のビットB0の値が確定する。
【００９７】
１ビットコンパレータ２１の出力値により、２ビットコンパレータ２２の利得係数制御電圧が設定される。cB0=0 (B0=1)の場合には、２ビットコンパレータ２２の論理反転電圧としてVinv=VDD/2+D/2が設定される。また、cB0=1 (B0=0)の場合には、２ビットコンパレータ２２の論理反転電圧としてVinv=VDD/2-D/2が設定される。そして、２ビットコンパレータ２２は、アナログ入力電圧Vinと設定された論理反転電圧Vinvとの比較を行う。Vin>Vinvの場合には、２ビットコンパレータ２２はcB1=0(B1=1)を出力し、Vin<Vinvの場合には、cB1=1 (B1=0)を出力する。この段階で、ＡＤ変換出力のビットB1の値が確定する。
【００９８】
同様にして、３ビットコンパレータも、更に高い分解能でアナログ入力電圧Vinを閾値判定して、その結果を出力ノードcB2に出力する。
【００９９】
以上のようにして、本実施形態のＡＤ変換器は、コンパレータ２１〜２３により、ＡＤ変換結果の最低位の分解能のビットから逐次決定していく。そして、決定されたビットの値を用いて、次段のコンパレータの論理反転電圧を設定して、アナログ入力電圧との比較を行い、更に高い分解レベルのビットを決定するというように、半並列処理により動作する。従って、従来の逐次比較型ＡＤ変換器に比べると極めて高速な処理を行うことができる。
【０１００】
また、各コンパレータは、従来の比較器と同様の機能を有するとともに、ＤＡ変換器としての機能をも併せ持つ。従って、従来のように、ＤＡ変換器によってデジタル入力に対して参照電圧を生成する必要がないため、回路規模を極めて小型化することができる。そのため、高集積化、低消費電力化が実現される。
【０１０１】
尚、本実施形態では一例として３ビットＡＤ変換器の構成を示したが、同様にして１〜ｍビットコンパレータを段階的に接続することによってｍビットＡＤ変換器を構成することができる。
【０１０２】
（実施形態５）
図１８は本発明の実施形態５に係るＡＤ変換器の構成を表すブロック図である。
【０１０３】
本実施形態に係るＡＤ変換器３０は、２段に設けられた単位ＡＤ変換ブロック３１，３２、及び、２段目の単位ＡＤ変換ブロック３２に対応して設けられたレベル変換増幅回路３３を有する。各単位ＡＤ変換ブロック３１，３２は、３ビットＡＤ変換器により構成されており、反転ビット(cB0,cB1,cB2)を出力するものとする。更に、レベル変換増幅回路３３は、図１２の４ビットコンパレータ３４、及び、４ビットコンパレータ３４の出力をその入力側に負帰還させる負帰還回路３５を備えている。この負帰還回路３５によって、レベル変換増幅回路３３はＣＭＯＳ反転アンプとして機能する。尚、ＡＤ変換出力の各ビットの符号を合わせるために、奇数段の単位ＡＤ変換ブロック３１の各出力ノード（cB0,cB1,cB2）には、インバータ３６が設けられており、外部に対して非反転出力（B0,B1,B2）がされるように構成されている。
【０１０４】
また、４ビットコンパレータ３４の利得係数制御電圧cB0，cB1，cB2には、３ビットＡＤ変換器である単位ＡＤ変換ブロック３１の出力値cB0，cB1，cB2が入力される。従って、４ビットコンパレータ３４の論理反転電圧Vinvは、実施形態２で説明した通り、単位ＡＤ変換ブロック３１の出力値cB0，cB1，cB2によって決定される電圧レベルに設定される。
【０１０５】
尚、ここで、各単位ＡＤ変換ブロック３１，３２のダイナミックレンジと４ビットコンパレータのダイナミックレンジとは総て等しくなるように構成されているものとする。
【０１０６】
４ビットコンパレータ３４の出力ノード電圧cVin'は、後段の単位ＡＤ変換ブロック３２に入力され、ＡＤ変換される。後段の単位ＡＤ変換ブロック３２の変換結果（B3, B4, B5）は、そのまま出力される。
【０１０７】
尚、本実施形態においては、単位ＡＤ変換ブロック３１，３２については、従来のＡＤ変換器を用いて構成することも可能である。しかし、回路面積の小型化や省電力化を図るためには、実施形態４で説明したＡＤ変換器によって構成することが望ましい。以下の説明においては、単位ＡＤ変換ブロック３１，３２は実施形態４で説明したＡＤ変換器によって構成されているものとして説明する。
【０１０８】
以上のように構成された本実施形態に係るＡＤ変換器について、以下その動作を説明する。
【０１０９】
図１９は実施形態５に係るＡＤ変換器の量子化レベルを表す図である。
１段目及び２段目の単位ＡＤ変換ブロック３１，３２の量子化レベルの設定動作については、既に実施形態４において説明しているため、ここでは説明を省略する。
【０１１０】
１段目の単位ＡＤ変換ブロック３１の出力値が確定した時点で、レベル変換増幅回路３３の４ビットコンパレータ３４の利得係数制御電圧として、単位ＡＤ変換ブロック３１の出力値cB0，cB1，cB2が設定される。従って、このとき、４ビットコンパレータ３４の論理反転電圧Vinvは、(B0，B1，B2)により指定される量子化レベルの電圧に設定される。
【０１１１】
例えば、単位ＡＤ変換ブロック３１の出力値として(B0，B1，B2)=(1,0,1)が出力された場合、４ビットコンパレータ３４の論理反転電圧Vinvは、図１９のＸ８で示した量子化レベルに設定される。これにより、４ビットコンパレータ３４と負帰還回路３５によって構成されるＣＭＯＳ反転アンプの動作点は、論理反転電圧Vinvとなる。従って、レベル変換増幅回路３３の出力値cVin'は、動作点電圧である論理反転電圧Vinvと中心電圧VDD/2の差分Vinv-VDDだけシフト（レベル変換）され増幅される。
【０１１２】
単位ＡＤ変換ブロック３２は、このレベル変換されて増幅された出力値cVin'を、ＡＤ変換し、出力値(B3，B4，B5)を出力する。
【０１１３】
以上のように、本実施形態のＡＤ変換回路によれば、２段目の単位ＡＤ変換ブロック３２に入力されるアナログ入力電圧は、レベル変換量子化回路３３により、その閾値電圧Vinvが反転増幅出力の中心電圧にシフトされるとともに、増幅される。これにより、後段の単位ＡＤ変換ブロック３２の閾値電圧の変動の影響を小さくすることが可能となり、高位のビットのＡＤ変換を行う際にも精度のよいＡＤ変換を行うことが可能となる。
【０１１４】
尚、本実施形態においては、ＡＤ変換ブロックを２段に段階接続した例を示したが、本発明はこれに限られるものではなく、一般にｎ段にＡＤ変換ブロックを接続してもよい。
【０１１５】
また、本実施形態においては、ＡＤ変換ブロックを３ビットＡＤ変換器で構成し、レベル変換増幅回路は４ビットコンパレータにより構成したが、本発明はこれに限るものではなく、一般にｋ段目のＡＤ変換ブロックにはｍkビットのＡＤ変換器を使用し、その場合、ｋ＋１段目のＡＤ変換ブロックに対応するレベル変換増幅回路に用いるコンパレータは、ｍk＋１ビットコンパレータが使用される。
【０１１６】
【発明の効果】
以上のように本発明に係るコンパレータの第１の構成によれば、利得係数制御電圧を電圧制御することにより、コンパレータの比較電圧を電圧制御することが可能となる。また、コンパレータが用いられる各種回路の回路面積を縮小することを可能とし、また、それらの各種回路の消費電力を小さくすることが可能となる。
【０１１７】
また、本発明に係るコンパレータの第２の構成によれば、ＣＭＯＳ型インバータの各利得係数可変ＭＯＳトランジスタの利得係数を、共通の利得係数制御電圧により制御することにより、ＣＭＯＳ型インバータの論理反転電圧を共通の利得係数制御電圧の制御で広い範囲にわたり制御することができる。また、両利得係数可変ＭＯＳトランジスタに入力する利得係数制御電圧の誤差が生じないために、ＣＭＯＳ型インバータの論理反転電圧を高精度で制御することが可能となる。
【０１１８】
また、本発明に係るコンパレータの第３の構成によれば、複数（Ｍ個）のＣＭＯＳ型インバータを並列に接続することにより、利得係数制御電圧に対してデジタル入力を行った場合に、異なる２M個の論理反転電圧の閾値電圧を設定することが可能となる。従って、論理反転電圧を、多ビットでデジタル制御することが可能となる。
【０１１９】
また、本発明に係るコンパレータの第４の構成によれば、２つの前記利得係数可変ＭＯＳトランジスタにより構成された第２のＣＭＯＳ型インバータ、及び、第２のＣＭＯＳ型インバータの出力電圧を反転し、第２のＣＭＯＳ型インバータの各利得係数可変ＭＯＳトランジスタの利得係数制御電圧として正帰還させる正帰還回路を備えたシュミットトリガ回路をＣＭＯＳ型インバータに対して並列接続することで、コンパレータの出力に履歴をもたせ、コンパレータに入力するアナログ入力信号が論理反転電圧の付近で発振することを抑制することが可能となる。
【０１２０】
本発明に係るＡＤ変換器の第１の構成によれば、ＡＤ変換が半並列処理行われるため、逐次比較型のＡＤ変換器に比べ高速にＡＤ変換処理を行うことが可能となる。また、多ビットの分解能を有するＡＤ変換器を小さい回路面積で実現することができる。更に、ＡＤ変換器の消費電力を従来よりも少なくすることが可能となる。よって、ＡＤ変換器の充分な変換速度と、高集積及び低消費電力とを両立させて実現することが可能となる。
【０１２１】
本発明に係るＡＤ変換器の第２の構成によれば、高段の単位ＡＤ変換ブロックの閾値電圧の変動の影響による変換誤差を小さくすることが可能となり、高位のビットのＡＤ変換を行う際にも精度のよいＡＤ変換を行うことが可能となる。
【０１２２】
本発明に係るＡＤ変換器の第３の構成によれば、補正電圧によって、コンパレータの論理反転電圧値を補正することが可能となるため、温度や製造過程での公差により生じるコンパレータの特性のばらつきを補償することが可能となる。また、補正回路の回路面積を小さくすることができるため、ＡＤ変換器の小型化・高集積化が可能となる。
【０１２３】
本発明に係るシュミットトリガ回路によれば、２個の利得係数可変ＭＯＳトランジスタ及び１個のインバータによって構成することが可能となり、回路面積を小さくすることができる。
【図面の簡単な説明】
【図１】 ＶＳ−ＭＯＳのレイアウト構成の一例を示す図である。
【図２】 ＶＳ−ＭＯＳの等価回路モデルを表す図である。
【図３】 ＶＳ−ＭＯＳの動作状態における実効チャネル領域の形状を表す図である。
【図４】 チャネルサイズ可変調ＭＯＳＦＥＴのレイアウト構成の他の一例を示す図である。
【図５】 図４のＶＳ−ＭＯＳの形状パラメータを示す図である。
【図６】 図４のＶＳ−ＭＯＳの動作状態における実効チャネル領域の形状を表す図である。
【図７】 本発明の実施形態に係るコンパレータにおいて使用されるＶＳ−ＭＯＳにより構成された閾値可変調インバータの回路図である。
【図８】 利得係数制御電圧VCNTを変化させた場合のＶＴ−ＩＮＶの直流伝達特性の変化を表した図である。
【図９】 １ビットコンパレータの回路図である。
【図１０】 本発明の実施形態２に係る２ビットコンパレータの回路図である。
【図１１】 本発明の実施形態２に係る３ビットコンパレータの回路図である。
【図１２】 本発明の実施形態２に係る４ビットコンパレータの回路図である。
【図１３】 本発明の実施形態３に係るコンパレータの回路図である。
【図１４】 ＶＳ−ＭＯＳの閾値電圧Vtp，Vtnが２０％変動した場合の３ビットＡＤ変換器の比較用基準電圧値の変化を示した図である。
【図１５】 図１４の各々の場合において補正回路により補正を行った場合の比較用基準電圧値の変化を示した図である。
【図１６】 本発明の実施形態４に係るＡＤ変換器の構成を表すブロック図である。
【図１７】 実施形態４に係るＡＤ変換器の量子化レベルを表す図である。
【図１８】 本発明の実施形態５に係るＡＤ変換器の構成を表すブロック図である。
【図１９】 実施形態５に係るＡＤ変換器の量子化レベルを表す図である。
【図２０】 逐次比較型ＡＤ変換器の構成を表すブロック図である。
【図２１】 ３ビット抵抗ストリング型ＤＡＣの構成を表すブロック図である。
【図２２】 並列型ＡＤ変換器の構成を表すブロック図である。
【符号の説明】
１、１’ ＶＳ−ＭＯＳ
２ ソース
３ ドレイン
４，７ メインゲート
５’，５ａ，５ｂ，５ａ’，５ｂ’ 制御ゲート
６ａ，６ｂ 隙間
１１，１２ ＶＳ−ＭＯＳ
１３ 出力ノード
１４ 入力ノード
１５ 利得係数制御電圧入力ノード
２０ ＡＤ変換器
２１ １ビットコンパレータ
２２ ２ビットコンパレータ
２３ ３ビットコンパレータ
３０ ＡＤ変換器
３１，３２ 単位ＡＤ変換ブロック
３３ レベル変換増幅回路
３４ ４ビットコンパレータ
３５ 負帰還回路
３６ インバータ
４０ ｍビットコンパレータ
４１ 補正回路
４２ シュミットトリガ回路
４３ 入力ノード
４４ 出力ノード
４５，４６，４７，４８ ＶＳ−ＭＯＳ
４９ 正帰還回路
Claims (5)
- 利得係数制御電圧により利得係数を制御することが可能な、ｐチャネル及びｎチャネルの利得係数可変ＭＯＳトランジスタにより構成された第１のＣＭＯＳ型インバータと、
２つの前記利得係数可変ＭＯＳトランジスタにより構成された第２のＣＭＯＳ型インバータ、及び、前記第２のＣＭＯＳ型インバータの出力電圧を反転し、前記第２のＣＭＯＳ型インバータの各利得係数可変ＭＯＳトランジスタの利得係数制御電圧として正帰還させる正帰還回路を備えたシュミットトリガ回路とを備え、
前記シュミットトリガ回路が、前記ＣＭＯＳ型インバータに対して並列接続されていることを特徴とするコンパレータ。 - 前記各利得係数可変ＭＯＳトランジスタは、共通の利得係数制御電圧により利得係数の制御が行われることを特徴とする請求項１記載のコンパレータ。
- 複数の前記第１のＣＭＯＳ型インバータが並列に接続されていることを特徴とする請求項１又は２記載のコンパレータ。
- アナログ入力電圧をｍビット（ｍ≧２）のバイナリデジタル信号に変換するＡＤ変換器であって、
前記アナログ入力電圧が入力されるｍ個のコンパレータを備え、
前記ｍ個のコンパレータは、
アナログ入力電圧を所定の基準電圧と比較してその大小により０又は１を出力する１段目のコンパレータ、及び、前記１段目のコンパレータに続いて段階的に接続されたｍ−１個の請求項１乃至４の何れか一に記載のコンパレータからなり、
前記ｋ段目（ｋ＝２，…，ｍ）のコンパレータは、ｋ−１個の利得係数制御電圧により論理反転電圧の制御が行われるとともに、それらの利得係数制御電圧は、前記１〜ｋ−１段目のコンパレータのｋ−１個の出力電圧により設定されること
を特徴とするＡＤ変換器。 - 複数段の単位ＡＤ変換ブロックと、２段目以降の各段の単位ＡＤ変換ブロックに対応して設けられた複数のレベル変換増幅回路とを備え、最初の段の単位ＡＤ変換ブロックにはアナログ入力電圧が入力され、２段目以降の段の単位ＡＤ変換ブロックには前記レベル変換増幅回路を介してアナログ入力電圧が入力されるＡＤ変換器において、
前記レベル変換増幅回路は、
アナログ入力電圧が入力されるとともに、前段の前記単位ＡＤ変換ブロックの出力電圧により利得係数制御電圧が設定される請求項１乃至３の何れか一記載のコンパレータと、
前記コンパレータの出力をそのコンパレータの入力に負帰還させる負帰還回路と、
を備えていることを特徴とするＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003093624A JP4156959B2 (ja) | 2003-03-31 | 2003-03-31 | コンパレータ及びａｄ変換器並びにシュミットトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003093624A JP4156959B2 (ja) | 2003-03-31 | 2003-03-31 | コンパレータ及びａｄ変換器並びにシュミットトリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004304432A JP2004304432A (ja) | 2004-10-28 |
| JP4156959B2 true JP4156959B2 (ja) | 2008-09-24 |
Family
ID=33406367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003093624A Expired - Fee Related JP4156959B2 (ja) | 2003-03-31 | 2003-03-31 | コンパレータ及びａｄ変換器並びにシュミットトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4156959B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116366034B (zh) * | 2023-03-24 | 2023-11-07 | 江苏润石科技有限公司 | 用于解决cmos反相器启动过程中嵌套控制的逻辑电路 |
-
2003
- 2003-03-31 JP JP2003093624A patent/JP4156959B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004304432A (ja) | 2004-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10735008B2 (en) | Comparator offset voltage self-correction circuit | |
| US6037890A (en) | Ultra high speed, low power, flash A/D converter utilizing a current mode regenerative comparator | |
| US7199745B2 (en) | Successive approximation A/D converter provided with a sample-hold amplifier | |
| US7129865B2 (en) | High speed, low power comparator | |
| US10735018B2 (en) | Successive approximation algorithm-based ADC self-correcting circuit | |
| JP2945805B2 (ja) | Ａ／ｄ変換器 | |
| US8410820B2 (en) | High speed latch comparators | |
| US9503113B1 (en) | Apparatus for offset trimming and associated methods | |
| JP6725498B2 (ja) | ハイブリッドデジタル−アナログ変換システム | |
| JP5566211B2 (ja) | スイッチドキャパシタ型ｄ／ａコンバータ | |
| US20020008653A1 (en) | Digital / analog converter including MOS transistor type current switches | |
| TW201828607A (zh) | 數位類比轉換器 | |
| US10833692B1 (en) | Small low glitch current mode analog to digital converters for artificial intelligence | |
| JP4156959B2 (ja) | コンパレータ及びａｄ変換器並びにシュミットトリガ回路 | |
| US20120092202A1 (en) | Analog to digital converter | |
| JP4080488B2 (ja) | Ａ／ｄ変換器 | |
| JP4413289B2 (ja) | ｇｍセル | |
| Reaz et al. | Design of a low-power 10-Bit DAC in 130 nm CMOS technology | |
| Zahrai et al. | A 12b 100ms/s highly power efficient pipelined adc for communication applications | |
| CN111313901B (zh) | 具有抖动功能的阈值电压产生电路、FlashADC及流水线ADC | |
| KR101207970B1 (ko) | 플래시형 ａｄ 변환기의 저전력화 및 최소 면적의 구현에 관한 회로설계의 구조와 그 방법 | |
| JP5279521B2 (ja) | 電流モードａｄ変換器 | |
| US7903014B1 (en) | Techniques to improve differential non-linearity in R-2R circuits | |
| Kumar et al. | Power and Area Efficient FLASH ADC Design using 65nm CMOS Technology | |
| JP2012134696A (ja) | Δς型ａ／ｄコンバータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060308 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080208 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080408 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080708 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080710 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |