JPWO2020031016A1 - アンプ回路、ラッチ回路、及び検知装置 - Google Patents

アンプ回路、ラッチ回路、及び検知装置 Download PDF

Info

Publication number
JPWO2020031016A1
JPWO2020031016A1 JP2020535329A JP2020535329A JPWO2020031016A1 JP WO2020031016 A1 JPWO2020031016 A1 JP WO2020031016A1 JP 2020535329 A JP2020535329 A JP 2020535329A JP 2020535329 A JP2020535329 A JP 2020535329A JP WO2020031016 A1 JPWO2020031016 A1 JP WO2020031016A1
Authority
JP
Japan
Prior art keywords
transistor
circuit
source
layer
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020535329A
Other languages
English (en)
Other versions
JP7273043B2 (ja
JPWO2020031016A5 (ja
Inventor
高橋　圭
圭 高橋
裕人 八窪
裕人 八窪
広樹 井上
広樹 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JPWO2020031016A1 publication Critical patent/JPWO2020031016A1/ja
Publication of JPWO2020031016A5 publication Critical patent/JPWO2020031016A5/ja
Application granted granted Critical
Publication of JP7273043B2 publication Critical patent/JP7273043B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01M—PROCESSES OR MEANS, e.g. BATTERIES, FOR THE DIRECT CONVERSION OF CHEMICAL ENERGY INTO ELECTRICAL ENERGY
    • H01M10/00—Secondary cells; Manufacture thereof
    • H01M10/42—Methods or arrangements for servicing or maintenance of secondary cells or secondary half-cells
    • H01M10/48—Accumulators combined with arrangements for measuring, testing or indicating the condition of cells, e.g. the level or density of the electrolyte
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356182—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes
    • H03K3/356191—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes with synchronous operation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
    • Y02E60/10—Energy storage using batteries

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Automation & Control Theory (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Measurement Of Current Or Voltage (AREA)
  • Amplifiers (AREA)

Abstract

ラッチ回路の出力ゲインを上げる。第１の回路、第２の回路、第１乃至第４のトランジスタを有するラッチ回路である。ラッチ回路は、第１の入出力端子と、第２の入出力端子とを有する。第１の回路、及び第２の回路は電流源としての機能を有する。第３のトランジスタがオフ状態、且つ第４のトランジスタがオン状態の場合、ラッチ回路は第１の入出力端子に与えられる第１の入力信号、及び第２の入出力端子に与えられる第２の入力信号が与えられる。第３のトランジスタがオン状態、且つ第４のトランジスタがオフ状態の場合、ラッチ回路は第１の入出力端子には、第１の入力信号の反転信号が出力され、ラッチ回路は第２の入出力端子には、第２の入力信号の反転信号が出力される。第１の回路、第２の回路は、ラッチ回路の出力ゲインを上げる。

Description

本発明の一態様は、アンプ回路、ラッチ回路、検知装置、蓄電装置、蓄電状態監視装置、及び電子機器に関する。
本発明の一様態は、物、方法、又は、製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関する。本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、照明装置又は電子機器に関する。また、本発明の一様態は、蓄電装置の充電制御方法、蓄電装置の状態推定方法、及び蓄電装置の異常検知に用いられる検出装置に関する。特に、蓄電装置の充電システム、及び蓄電装置の状態推定システム、及び蓄電装置の異常検知システムに関する。また、本発明の一態様である検出装置を有する電子機器には、身体の状態を検出する医療機器が含まれる。
なお、本明細書中において、蓄電装置とは、蓄電機能を有する素子及び装置全般を指すものである。例えば、リチウムイオン二次電池などの蓄電池（二次電池ともいう）には、リチウムイオンキャパシタ、ニッケル水素電池、全固体電池、及び電気二重層キャパシタなどを含む。
なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素子、回路、又は装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置である。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。
近年、リチウムイオン二次電池、リチウムイオンキャパシタ、空気電池等、種々の蓄電装置の開発が盛んに行われている。特に高出力、高エネルギー密度であるリチウムイオン二次電池は、携帯電話、スマートフォン、タブレット、もしくはノート型コンピュータ等の携帯情報端末、ゲーム装置、携帯音楽プレーヤ、デジタルカメラ、医療機器、又は、ハイブリッド車（ＨＥＶ）、電気自動車（ＥＶ）、もしくはプラグインハイブリッド車（ＰＨＥＶ）等の次世代クリーンエネルギー自動車、電動バイクなど、半導体産業の発展と併せて急速にその需要が拡大し、充電可能なエネルギーの供給源として現代の情報化社会に不可欠なものとなっている。
二次電池（リチウムイオン二次電池を含む）は、設計容量（ＤＣ）のうち、電池の残容量（ＲＣ）を満充電容量（ＦＣＣ（Ｆｕｌｌ Ｃｈａｒｇｅ Ｃａｐａｃｉｔｙ））のしめる割合、即ち充電率（ＳＯＣ）が０％から１００％全て使用する設定になっておらず、過放電を防ぐため０％からマージンが５％（または１０％）程度とられている。また、過充電を防ぐため１００％からもマージン５％（または１０％）程度がとられており、結果として、設計容量の５％から９５％の範囲内（または１０％から９０％の範囲内）で使用しているといわれている。実際には二次電池に接続されるＢＭＳ（Ｂａｔｔｅｒｙ Ｍａｎａｇｅｍｅｎｔ Ｓｙｓｔｅｍ）を用いて上限電圧Ｖｍａｘと下限電圧Ｖｍｉｎの電圧範囲を設定することで設計容量の５％から９５％の範囲内（または１０％から９０％の範囲内）で使用する。
二次電池は、充放電、経時変化、温度変化などにより劣化が生じる。したがって、二次電池の内部の状態、特にＳＯＣ（充電率）を正確に知ることで二次電池を管理することができる。ＳＯＣを正確に知ることで上限電圧Ｖｍａｘと下限電圧Ｖｍｉｎの電圧範囲を広くすることができる。よって、二次電池を管理するには、二次電池の内部の状態、特にＳＯＣ（充電率）を正確に知るための検知装置が求められている。
特許文献１には、電位変化の検知に用いることのできる半導体装置の一例が示されている。
特開２０１３−２３５５６４号公報
電位変化を検出する検知装置に与えられる電源電圧が小さくなる場合、検知装置が備えるソースフォロワ回路による出力電位の低下を補完することを課題の一つとしている。
また、電位変化を検出する検知装置に与えられる電源電圧が大きくなる場合、検知装置の出力信号の駆動電流能力の低下を抑制することを課題の一つとしている。検知装置は、検知装置に与える電源電圧に関わらず安定した出力信号を出力することを課題の一つとしている。
又は、検知装置の製造コストの低減を課題の一つとしている。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１のアンプ回路と、第２のアンプ回路と、を有する検知装置である。第１のアンプ回路は、第１のソースフォロワ回路を有する。第１のアンプ回路は、第１の入力信号が与えられる第１の入力端子、第２の入力信号が与えられる第２の入力端子、及び第１乃至第４の端子を有する。第１のアンプ回路は、第１の入力信号から第１の出力信号を生成する機能と、第２の入力信号から第２の出力信号を生成する機能とを有する。第１の端子には、第１の出力信号が第１のソースフォロワ回路を介して第３の出力信号に変換されて与えられる。第２の端子には、第１の出力信号が第１のソースフォロワ回路を介さずに与えられる。第３の端子には、第２の出力信号が第１のソースフォロワ回路を介して第４の出力信号に変換されて与えられる。第４の端子には、第２の出力信号が第１のソースフォロワ回路を介さずに与えられる。第２のアンプ回路は、第１のアンプ回路から第１乃至第４の出力信号が与えられ、第５の出力信号、又は第６の出力信号を出力する機能を有する。
本発明の一態様は、第１のアンプ回路と、第２のアンプ回路と、を有する検知装置である。第１のアンプ回路は、第１のソースフォロワ回路を有する。第１のアンプ回路は、第１の入力信号が与えられる第１の端子、第２の入力信号が与えられる第２の端子、第３の入力信号が与えられる第３の端子、第４の入力信号が与えられる第４の端子、及び第５乃至第８の端子を有する。第１のアンプ回路は、第１の入力信号と、第３の入力信号とから第１の出力信号を生成する機能と、第２の入力信号と、第４の入力信号とから第２の出力信号を生成する機能とを有する。第５の端子には、第１の出力信号が第１のソースフォロワ回路を介して第３の出力信号に変換されて与えられる。第６の端子には、第１の出力信号が第１のソースフォロワ回路を介さずに与えられる。第７の端子には、第２の出力信号が第１のソースフォロワ回路を介して第４の出力信号に変換されて与えられる。第８の端子には、第２の出力信号が第１のソースフォロワ回路を介さずに与えられる。第２のアンプ回路は、第１のアンプ回路から第１乃至第４の出力信号が与えられ、第５の出力信号、又は第６の出力信号を出力する機能を有する。
上記構成において、検知装置は、メモリ回路を有する。メモリ回路は、第１のトランジスタ、及び容量素子を有する。第１の端子には、メモリ回路が電気的に接続される。メモリ回路が有する容量素子には、第１のトランジスタを介して第１の入力信号が与えられ、第１のアンプ回路は、第１の入力端子に与えられる第１の入力信号と、第２の入力端子に与えられる第２の入力信号との電位関係を検知する検知装置が好ましい。
上記各構成において、第１のアンプ回路は、第２のトランジスタを含み、第２のアンプ回路は、第３のトランジスタを含み、第１乃至第３のいずれか一のトランジスタが、半導体層に金属酸化物を有することが好ましい。
上記各構成において、第２又は第３のトランジスタが、バックゲートを有することが好ましい。
本発明の一態様は、第１の回路、第２の回路、第１乃至第４のトランジスタ、第１の容量素子、及び第２の容量素子を有するアンプ回路である。アンプ回路は、第１の出力端子と、第２の出力端子とを有する。第１の回路、及び第２の回路は電流源としての機能を有する。第１の回路の出力端子は、第１のトランジスタのソース又はドレインの一方、第１の容量素子の電極の一方、及び第１の出力端子と電気的に接続される。第２の回路の出力端子は、第２のトランジスタのソース又はドレインの一方、第２の容量素子の電極の一方、及び第２の出力端子と電気的に接続される。第３のトランジスタのソース又はドレインの一方は、第１のトランジスタのソース又はドレインの他方、及び第２のトランジスタのソース又はドレインの他方と電気的に接続される。第３のトランジスタのゲートは、第４のトランジスタのソース又はドレインの一方、第１の容量素子の電極の他方、及び第２の容量素子の電極の他方と電気的に接続される。
上記構成において、アンプ回路は、第１の入力端子、第２の入力端子、及び第３の入力端子を有する。第１のトランジスタのゲートには、第１の入力信号が与えられる第１の配線が電気的に接続される。第２のトランジスタのゲートには、第２の入力信号が与えられる第２の配線が電気的に接続される。第３の入力端子は、第４のトランジスタを介して第１の容量素子の他方の電極、又は第２の容量素子の他方の電極にプログラム電位を与える機能を有する。第２の入力信号に第１の入力信号と同じ電位の信号が与えられる場合、第１の出力端子に出力する第１の出力信号が、第２の出力端子に出力する第２の出力信号の電位と概略同じ電位になることが好ましい。
上記構成において、アンプ回路は、さらに、第１の容量素子と第２の容量素子の合成容量の半分以下の大きさの第３の容量素子を有する。第３の容量素子は、第３のトランジスタのゲート、第４のトランジスタのソース又はドレインの一方、第１の容量素子の電極の他方、及び第２の容量素子の電極の他方と電気的に接続される。プログラム電位が、第４のトランジスタを介して、第１の容量素子の他方の電極、又は第２の容量素子の他方の電極、第３の容量素子の電極の一方に与えられることが好ましい。
上記構成において、第１の回路、及び第２の回路は、第５のトランジスタ、第６のトランジスタ、第４の容量素子、及び第４の入力端子を有する。第５のトランジスタのソース又はドレインの一方は、第４の容量素子の電極の一方、及び第１のトランジスタのソース又はドレインの一方と電気的に接続される。第５のトランジスタのゲートは、第６のトランジスタのソース又はドレインの一方、及び第４の容量素子の電極の他方と電気的に接続される。第４の入力端子に与えられるデータ電位は、第６のトランジスタを介して第１の出力端子に供給する電流の大きさを制御する機能を有する。第１の回路は、第１の入力信号によって第１のトランジスタに流す電流の大きさに影響されずに第１の出力端子に電流を供給する機能を有する。第２の回路は、第２の入力信号によって第２のトランジスタに流す電流の大きさに影響されずに第２の出力端子に電流を供給する機能を有する。第１の出力端子、又は第２の出力端子の出力電位は、第３のトランジスタのゲートに与えられる電位が第１の入力信号又は第２の入力信号に従い補正されることが好ましい。
本発明の一態様は、第１の回路、第２の回路、第１乃至第４のトランジスタを有するラッチ回路である。ラッチ回路は、第１の入出力端子と、第２の入出力端子とを有する。第１の回路、及び第２の回路は電流源としての機能を有する。第１の回路の出力端子は、第１のトランジスタのソース又はドレインの一方、第２のトランジスタのゲート、第３のトランジスタのソース又はドレインの一方、及び第１の入出力端子と電気的に接続される。第２の回路の出力端子は、第２のトランジスタのソース又はドレインの一方、第１のトランジスタのゲート、第３のトランジスタのソース又はドレインの他方、及び第２の入出力端子と電気的に接続される。第４のトランジスタのソース又はドレインの一方は、第１のトランジスタのソース又はドレインの他方、及び第２のトランジスタのソース又はドレインの他方と電気的に接続される。第３のトランジスタがオフ状態、且つ第４のトランジスタがオン状態の場合、ラッチ回路は第１の入出力端子に与えられる第１の入力信号、及び第２の入出力端子に与えられる第２の入力信号が与えられる。第３のトランジスタがオン状態、且つ第４のトランジスタがオフ状態の場合、ラッチ回路は第１の入出力端子には、第１の入力信号の反転信号が出力され、ラッチ回路は第２の入出力端子には、第２の入力信号の反転信号が出力される。なお、上記各構成において、第１乃至第４のトランジスタが半導体層に金属酸化物を有し、それぞれのトランジスタがバックゲートを有するアンプ回路である。
本発明の一態様は、電位変化を検出する検知装置に与える電源電圧が検知装置の検知範囲に与える影響を低減することができる。又は、本発明の一態様は、検知装置に用いる回路の全てのトランジスタがｎ型、あるいはｐ型で構成することで製造コストを低減することができる。
電位変化を検出する検知装置に与えられる電源電圧が小さくなる場合、検知装置が備えるソースフォロワ回路による出力電位の低下を補完することができる。また、電位変化を検出する検知装置に与えられる電源電圧が大きくなる場合、検知装置の出力信号の駆動電流能力の低下を抑制することができる。検知装置は、検知装置に与える電源電圧に関わらず安定した出力信号を出力することができる。または、検知装置の製造コストの低減することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１Ａ、図１Ｂは、検知装置を説明するブロック図である。
図２Ａ乃至図２Ｃは、検知装置を説明するブロック図である。
図３は、検知装置を説明するブロック図である。
図４は、検知装置を説明する回路図である。
図５Ａ乃至図５Ｄは、検知装置を説明する回路図である。
図６は、検知装置を説明する回路図である。
図７は、検知装置を説明する回路図である。
図８Ａ、図８Ｂは、検知装置を説明する回路図である。
図９Ａ１、図９Ａ２、図９Ｂ１、図９Ｂ２、図９Ｃ１、図９Ｃ２は、トランジスタを説明する図である。
図１０Ａ１、図１０Ａ２、図１０Ｂ１、図１０Ｂ２、図１０Ｃ１、図１０Ｃ２は、トランジスタを説明する図である。
図１１Ａ１、図１１Ａ２、図１１Ｂ１、図１１Ｂ２、図１１Ｃ１、図１１Ｃ２は、トランジスタを説明する図である。
図１２Ａ１、図１２Ａ２、図１２Ｂ１、図１２Ｂ２、図１２Ｃ１、図１２Ｃ２は、トランジスタを説明する図である。
図１３Ａは、電気自動車のブロック図である。図１３Ｂは二次電池の斜視図である。
図１４Ａ乃至図１４Ｃは、移動体の一例を示す図である。
図１５Ａ乃至図１５Ｃは、二次電池の一例を示す斜視図である。
図１６Ａ乃至図１６Ｆは、電子機器を説明する図である。
図１７Ａ１、図１７Ａ２、図１７Ｂ１、図１７Ｂ２、図１７Ｂ３、図１７Ｂ４は、電子機器を説明する図である。
図１８Ａは、バッテリ保護ＩＣのブロック図である。図１８Ｂは、バッテリ保護ＩＣの斜視図である。
図１９Ａは、マイクロショート検出回路を説明する回路図である。図１９Ｂは、バッテリ充電時の状態を説明する図である。図１９Ｃは、バッテリ充電時の状態を説明する図である。図１９Ｄは、バッテリ充電時の状態を説明する図である。
図２０Ａ、図２０Ｂは、比較回路を説明する回路図である。
図２１Ａ１、図２１Ａ２、図２１Ｂ１、図２１Ｂ２は、比較回路を説明する回路図である。
図２２は、マイクロショート検出回路のタイミングチャートである。
図２３Ａは、トランジスタの断面を説明する図である。図２３Ｂは、トランジスタの断面ＴＥＭ写真である。
図２４Ａ、図２４Ｂは、トランジスタの電気特性の測定データである。
図２５Ａ乃至図２５Ｄは、比較回路の動作の測定データである。
図２６Ａ、図２６Ｂは、比較回路の動作の測定データである。
図２７Ａは、チップ写真である。図２７Ｂは作製したバッテリ保護回路の特性及び比較表である。
図２８Ａは、トランジスタの一例を示す上面図である。図２８Ｂ、図２８Ｃは、トランジスタの一例を示す断面図である。
図２９Ａは、トランジスタの一例を示す上面図である。図２９Ｂ、図２９Ｃは、トランジスタの一例を示す断面図である。
図３０Ａは、バッテリ制御システムの外観写真である。図３０Ｂは、チップ写真である。
図３１Ａは、試験回路を説明する図である。図３１Ｂは検出回路の測定データである。
図３２Ａは、試験回路を説明する図である。図３２Ｂは、検出回路の測定データである。
図３３Ａは、試験回路を説明する図である。図３３Ｂは、検出回路の測定データである。
図３４Ａは、試験回路を説明する図である。図３４Ｂは、検出回路の測定データである。
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓが−０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、又は、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
また、本明細書等では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、又は１２５℃におけるオフ電流を表す場合がある。又は、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、又は、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、又は、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、又は２０Ｖにおけるオフ電流を表す場合がある。又は、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、又は、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、又は、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
なお、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
（実施の形態１）
本実施の形態では、検知装置について説明する。本実施の形態で説明する検知装置は、二次電池を管理する検知装置に用いられることが好ましい。なお、本実施の形態で説明する検知装置は、蓄電装置の充電システム、及び蓄電装置の状態推定システム、蓄電装置の異常検知システム、又は電子機器が備える蓄電装置に適用されることが好ましい。
まず、本発明の一態様である検知装置について説明する。検知装置は、第１の入力端子、第２の入力端子、第１の出力端子、第２の出力端子を有する。なお、第１の入力端子には第１の入力信号が与えられ、第２の入力端子には第２の入力信号が与えられ、第３の出力端子、又は第４の出力端子には検知装置が出力する出力信号が与えられる。
検知装置は、比較回路としての機能を備える半導体装置である。よって、第１の入力端子には、任意の電位が第１の入力信号として与えられることが好ましい。例えば、第１の入力信号は、比較回路として機能する場合の参照電位として機能し、かつ、第１の入力信号は、第２端子に与えられる第２の入力信号の電位の大きさを検知することができる。
本発明の一態様である検知装置は、第１のアンプ回路と、第２のアンプ回路とを有し、第１のアンプ回路は、第１のソースフォロワ回路を有することが好ましい。例えば、第１のアンプ回路は、第１の入力信号が与えられる第１の入力端子、第２の入力信号が与えられる第２の入力端子、及び第１乃至第４の端子を有する。
第１のアンプ回路は、第１の入力信号から第１の出力信号を生成する機能と、第２の入力信号から第２の出力信号を生成する機能とを有する。第１の端子には、第１の出力信号が第１のソースフォロワ回路を介して第３の出力信号に変換されて与えられる。第２の端子には、第１の出力信号が第１のソースフォロワ回路を介さずに与えられる。第３の端子には、第２の出力信号が第１のソースフォロワ回路を介して第４の出力信号に変換されて与えられる。第４の端子には、第２の出力信号が第１のソースフォロワ回路を介さずに与えられる。
第２のアンプ回路には、第１のアンプ回路から第１乃至第４の出力信号が与えられ、検知結果として第５の出力信号、又は第６の出力信号を出力することができる。
次に上述した本発明の一態様と異なる検知装置について説明する。本発明の一態様は、上記第２のアンプ回路と、第３のアンプ回路とを有し、第３のアンプ回路は、第２のソースフォロワ回路を有することが好ましい。第３のアンプ回路が、第１の入力信号が与えられる第１の端子、第２の入力信号が与えられる第２の端子、第３の入力信号が与えられる第３の端子、第４の入力信号が与えられる第４の端子、及び出力信号が与えられる第５乃至第８の端子を有している点が異なっている。
第３のアンプ回路は、第１の入力信号と、第３の入力信号とから第７の出力信号を生成する機能と、第２の入力信号と、第４の入力信号とから第８の出力信号を生成する機能とを有する。第５の端子には、第７の出力信号が第１のソースフォロワ回路を介して第９の出力信号に変換されて与えられる。第６の端子には、第７の出力信号が第１のソースフォロワ回路を介さずに与えられる。第７の端子には、第８の出力信号が第１のソースフォロワ回路を介して第１０の出力信号に変換されて与えられる。第８の端子には、第８の出力信号が第１のソースフォロワ回路を介さずに与えられる。
第２のアンプ回路には、第３のアンプ回路から第７乃至第１０の信号が与えられ、検知結果として第５の出力信号、又は第６の出力信号を出力することができる。
さらに、検知装置は、メモリ回路を有することが好ましい。メモリ回路は、第１のトランジスタ、及び容量素子を有する。第１の端子には、メモリ回路が電気的に接続される。メモリ回路が有する容量素子には、第１のトランジスタを介して第１の入力信号が与えられる。第１のアンプ回路は、第１の入力端子に与えられる第１の入力信号、又は第２の入力端子に与えられる第２の入力信号のいずれか一の電位が大きいかを検知することができる。
なお、メモリ回路は、第１のトランジスタを有し、第１のアンプ回路は、第２のトランジスタを含み、第２のアンプ回路は、第３のトランジスタを含む。
次に、本実施の形態で示す検知装置について図１乃至図８を用いて詳細に説明する。図１Ａは、検知装置１０のブロック図である。検知装置１０は、端子ＩＮＰ、端子ＩＮＭ、端子ＯＵＴＰ、及び端子ＯＵＴＢを有している。
図１Ｂでは、検知装置１０のブロック図である。検知装置１０は、比較回路１１及び比較回路１２を有する。比較回路１１は、アンプ回路１１Ａ、及びソースフォロワ回路１１Ｂを有する。比較回路１１は、入力信号が与えられる２つの端子を備える入力段のアンプ回路として機能し、比較回路１２は、入力信号が与えられる４つの端子を備える出力段のアンプ回路として機能する。さらに、比較回路１１は、端子１１ａ１、端子１１ａ２、端子１１ｂ１、及び端子１１ｂ２を有している。
比較回路１１は、端子１１ａ１、端子１１ａ２、端子１１ｂ１、及び端子１１ｂ２を介して比較回路１２と電気的に接続される。
比較回路１１は、第１の入力信号から第１の出力信号を生成する機能と、第２の入力信号から第２の出力信号を生成する機能とを有する。
端子１１ａ１には、第１の出力信号がソースフォロワ回路１１Ｂを介して第３の出力信号に変換されて与えられる。端子１１ａ２には、第１の出力信号がソースフォロワ回路１１Ｂを介さずに与えられる。端子１１ｂ１には、第２の出力信号がソースフォロワ回路１１Ｂを介して第４の出力信号に変換されて与えられる。端子１１ｂ２には、第２の出力信号がソースフォロワ回路１１Ｂを介さずに与えられる。
比較回路１２は、比較回路１１から第１乃至第４の出力信号が与えられ、検知結果として出力信号ＯＵＴＰ、又は出力信号ＯＵＴＢを出力することができる。
図２Ａでは、検知装置１０と異なる検知装置１０Ａのブロック図である。なお、図２Ａでは、検知装置１０と異なる点について説明し、図１Ｂと同じ符号を有する構成要素については説明を省略する場合がある。
図２Ａの検知装置１０Ａは、比較回路１３を有し、比較回路１３は、アンプ回路１３Ａ及びソースフォロワ回路１３Ｂを有する点が検知装置１０と異なっている。比較回路１３は、入力段として機能する。比較回路１３は、第１の入力信号が与えられる端子ＩＮＰ１、第２の入力信号が与えられる端子ＩＮＭ１、第３の入力信号が与えられる端子ＩＮＰ２、第４の入力信号が与えられる端子ＩＮＭ２、第９の出力信号が与えられる端子１３ａ１、第７の出力信号が与えられる端子１３ａ２、第１０の出力信号が与えられる端子１３ｂ１、及び第８の出力信号が与えられる端子１３ｂ２を有する。
比較回路１３は、端子１３ａ１、端子１３ａ２、端子１３ｂ１、及び端子１３ｂ２を介して比較回路１２と電気的に接続される。
比較回路１３は、第１の入力信号と、第３の入力信号とから第７の出力信号を生成する機能と、第２の入力信号と、第４の入力信号とから第８の出力信号を生成する機能とを有する。
端子１３ａ１には、第７の出力信号がソースフォロワ回路１３Ｂを介して第９の出力信号に変換されて与えられる。端子１３ａ２には、第７の出力信号がソースフォロワ回路１３Ｂを介さずに与えられる。端子１３ｂ１には、第８の出力信号がソースフォロワ回路１３Ｂを介して第１０の出力信号に変換されて与えられる。端子１３ｂ２には、第８の出力信号がソースフォロワ回路１３Ｂを介さずに与えられる。
比較回路１２には、比較回路１３から第７乃至第１０の信号が与えられ、検知結果として第３の出力信号、又は第４の出力信号を出力することができる。
図２Ｂは、図１Ｂ示す検知装置１０、及び図２Ａ示す検知装置１０Ａを組み合わせた検知装置１０Ｂである。検知装置１０Ｂは、比較回路１１、比較回路１２、及び比較回路１３を有する。
検知装置１０Ｂでは、比較回路１１が比較回路１３と電気的に接続され、比較回路１３が比較回路１２と電気的に接続される。つまり、第１の入力信号、又は第２の入力信号を検知装置１０Ｂに与えることで、検知結果として第３の出力信号、又は第４の出力信号が出力される。
なお、検知装置１０Ｂでは、比較回路１１と比較回路１２との間に中継段として機能する比較回路１３が１個設けられている例を示している。ただし、比較回路１３の数は限定されない。例えば、図２Ｃで示す検知装置１０Ｃでは、ｎ個の比較回路１３を設ける例を示している。複数の比較回路１３を設けることで、検知装置に必要なゲインを段数によって増幅することができる。比較回路１３を構成する全てのトランジスタが、ｎ型、あるいはｐ型で構成する場合などでは、必要なゲインを段数によって増幅するのに有効な方法である。なお、検知装置、又は比較回路を構成する全てのトランジスタがｎ型、あるいはｐ型で構成される場合、当該検知装置、又は当該比較回路を単極性のトランジスタで構成されると言い換えてもよい。なお、ｎは１以上の整数である。
図３では、一例として、二次電池を管理する検知装置１０を備える半導体装置１００のブロック図を示す。半導体装置１００は、検知装置１０、メモリ回路２０、及び出力回路１４を有している。出力回路１４は、出力信号として信号ＯＵＴを出力する機能を有している。さらに、出力回路１４は、検知装置１０の出力信号を適切な信号振幅に補正するレベルシフタ回路の機能と、バッファ回路の機能とを有していることが好ましい。
検知装置１０の端子ＩＮＰには、二次電池などが接続されることが好ましい。また検知装置１０の端子ＩＮＭには、メモリ回路２０が電気的に接続されていることが好ましい。メモリ回路２０には、配線ＰＶを介して第１の入力信号が与えられる。検知装置１０は、メモリ回路２０に与えられる第１の電位と比較して、端子ＩＮＰに接続された二次電池の残量を検知することができる。なお、メモリ回路２０は、図５Ｂで詳細に説明する。
なお、端子ＩＮＰには、二次電池以外にも、一次電池、太陽電池、燃料電池、生物電池、もしくは電子機器が備えるセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電力、放射線、流量、湿度、傾度、振動、におい、又は赤外線を測定し電圧もしくは電流に変換する機能を含むもの）が接続されてもよい。
例えば、二次電池の電池残量電位が第１の入力信号によって指定される電位以下になることで、検知装置１０は、検知装置１０の第３の出力信号、又は第４の出力信号が変化し、出力回路１４を介して信号ＯＵＴを出力することができる。信号ＯＵＴの出力は、ＣＰＵもしくはエラー検出回路（表示せず）等に電気的に接続することで、二次電池の残量を管理することができる。
異なる例として、検知装置１０は、第１の入力信号によって指定される電位以上になることで、検知装置１０の第３の出力信号、又は第４の出力信号が変化し、出力回路１４を介して信号ＯＵＴを出力することができる。信号ＯＵＴの出力は、ＣＰＵもしくはエラー検出回路（表示せず）等に電気的に接続することで、二次電池の過充電の保護に用いることができる。なお、検知装置１０が、二次電池の状態管理に用いられる例について示したが、検知装置１０は、電子機器が有するセンサの状態管理に用いてもよい。
次に、図４では、比較回路１１についての回路図である。比較回路１１は、検知装置１０の入力段に相当する。比較回路１１は、アンプ回路１１Ａ及びソースフォロワ回路１１Ｂを有する。アンプ回路１１Ａは、回路３０ａ、回路３０ｂ、及びトランジスタ３１乃至トランジスタ３８を有し、ソースフォロワ回路１１Ｂは、トランジスタ３５乃至トランジスタ３８によって構成される。なお、回路３０ａ又は回路３０ｂは、ダイオードでもよい。もしくは回路３０ａ又は回路３０ｂは、ダイオード接続されたトランジスタで構成されてもよい。なお、回路３０ａ又は回路３０ｂは、図５Ｃを用いて詳細に説明する。
配線ＶＤＤは、回路３０ａの電極の一方、回路３０ｂの電極の一方、トランジスタ３５のソース又はドレインの一方、及びトランジスタ３６のソース又はドレインの一方と電気的に接続される。
回路３０ａの電極の他方は、トランジスタ３１のソース又はドレインの一方、トランジスタ３５のゲート、及び端子１１ａ２と電気的に接続される。回路３０ｂの電極の他方は、トランジスタ３２のソース又はドレインの一方、トランジスタ３６のゲート、及び端子１１ｂ２と電気的に接続される。トランジスタ３１のゲートは、端子ＩＮＭと電気的に接続される。トランジスタ３２のゲートは、端子ＩＮＰと電気的に接続される。トランジスタ３１のソース又はドレインの他方は、トランジスタ３２のソース又はドレインの他方、トランジスタ３３のソース又はドレインの一方、トランジスタ３１のバックゲート、及びトランジスタ３２のバックゲートと電気的に接続される。トランジスタ３３のソース又はドレインの他方は、トランジスタ３４のソース又はドレインの一方、及びトランジスタ３３のバックゲートと電気的に接続される。トランジスタ３３のゲートは、配線ＢＩＡＳ２と電気的に接続される。
トランジスタ３４のゲートは、配線ＢＩＡＳ１、トランジスタ３７のゲート、及びトランジスタ３８のゲートと電気的に接続される。トランジスタ３５のソース又はドレインの他方は、トランジスタ３５のバックゲート、トランジスタ３７のソース又はドレインの一方、及び端子１１ａ１と電気的に接続される。トランジスタ３６のソース又はドレインの他方は、トランジスタ３６のバックゲート、トランジスタ３８のソース又はドレインの一方、及び端子１１ｂ１と電気的に接続される。
配線ＶＳＳは、トランジスタ３４のソース又はドレインの他方、トランジスタ３４のバックゲート、トランジスタ３７のソース又はドレインの他方、トランジスタ３７のバックゲート、トランジスタ３８のソース又はドレインの他方、及びトランジスタ３８のバックゲートと電気的に接続される。
なお、図４では、トランジスタ３１乃至トランジスタ３８のバックゲートが、それぞれのトランジスタのソース又はドレインのいずれか他方と接続している例を示すが、例えば、トランジスタのバックゲートがトランジスタのゲートと接続されてもよい、又はトランジスタのバックゲートを設けなくてもよい。
また、端子ＩＮＰには、二次電池などが接続されることが好ましく、端子ＩＮＭには、メモリ回路２０が電気的に接続されていることが好ましい。
図５Ａは、図４で示した比較回路１１で用いるトランジスタ３１乃至トランジスタ３８のバックゲートを備えない例を示している。以降において、図中でトランジスタにバックゲートを設けない場合においても、それぞれのトランジスタが、バックゲートを備えてもよく、トランジスタのバックゲートは、トランジスタのソース又はドレインのいずれか一方、又はトランジスタのゲートと接続されてもよい。もしくは異なる配線がトランジスタのバックゲートと電気的に接続し、当該配線を介してトランジスタのバックゲートに電位が与えられてもよい。
図５Ｂは、一例として、メモリ回路２０の回路図を示している。メモリ回路２０は、トランジスタ２１と、容量素子２２とを有している。容量素子２２には、トランジスタ２１を介して配線ＰＶに与えられる第１の入力信号が比較電位として与えられる。メモリ回路２０は、配線ＳＨに与えられる信号によってトランジスタ２１のオン状態もしくはオフ状態が制御され、トランジスタ２１がオン状態の場合に容量素子２２に与えられる比較電位が更新される。
なお、メモリ回路２０に用いられるトランジスタ２１は、半導体層に金属酸化物を有することが好ましい。半導体層に金属酸化物を有するトランジスタは、トランジスタがオフ状態の場合のオフ電流が小さく、メモリとして用いるには好適である。さらに、トランジスタ２１は、バックゲートを有することで、トランジスタ２１のしきい値電圧を制御できる。よって、トランジスタ２１のバックゲートには、配線ＢＧを介してトランジスタ２１のしきい値電圧を制御するための電位が与えられることが好ましい。
図５Ｃは、一例として回路３０ａの回路図を示している。なお、回路３０ｂは、回路３０ａと同じ構成であることが好ましいため説明を省略する。回路３０ａは、複数のトランジスタが、ダイオード接続されている。一例として、トランジスタ３０＿１に着目して説明する。配線ＶＤＤは、トランジスタ３０＿１のゲートと、トランジスタ３０＿１のソース又はドレインの一方と電気的に接続される。トランジスタ３０＿１のゲートが、トランジスタ３０＿１のソース又はドレインの一方と電気的に接続されることで、ダイオードと同じ機能を有する。またトランジスタ３０＿１のソース又はドレインの他方は、端子１１ａ２と電気的に接続されることが好ましい。
ただし、回路３０ａでは、複数のトランジスタ３０＿１乃至３０＿ｎを有することが好ましい。配線ＶＤＤは、トランジスタ３０＿１乃至３０＿ｎのゲートと、トランジスタ３０＿１のソース又はドレインの一方と電気的に接続される。トランジスタ３０＿１のソース又はドレインの他方は、次段に相当するトランジスタ３０＿２のソース又はドレインの一方と電気的に接続する。よって、上述するようにトランジスタ３０＿１乃至３０＿ｎが順に接続される。つまり、トランジスタ３０＿１乃至３０＿ｎを接続することで、複数のトランジスタを１つの大きいチャネル長のトランジスタとみなすことができる。これは、配線ＶＤＤに与える電位に対して耐圧性を向上させるのに有効である。つまり、アンプ回路１１Ａの耐圧性が向上すると言い換えることができる。
さらに回路３０ａが有するトランジスタ３０＿１乃至３０＿ｎと、トランジスタ３１とを安定して飽和領域で動作させることができる。また、アンプ回路１１Ａを、安定して飽和領域で動作させるには、トランジスタ３０＿１乃至３０＿ｎの段数によってチャネル長を調整することが好ましい。なお、トランジスタ３０＿１乃至３０＿ｎのバックゲートが、端子１１ａ２に接続されることが好ましい。ただし、トランジスタ３０＿１乃至３０＿ｎは、バックゲートがゲートと接続されてよい。もしくは、トランジスタ３０＿１乃至３０＿ｎが、バックゲートを有さなくてもよい。
回路３０ａは、他の構成として単結晶シリコンで形成されるダイオードを用いてもよいし、単結晶シリコンで形成されるトランジスタを用いて形成されてもよい。
図５Ｄは、一例として、アンプ回路１１Ａのバイアス電流を制御する制御回路を示している。比較回路１１において、配線ＢＩＡＳ１はトランジスタ３４のゲートに接続され、配線ＢＩＡＳ２はトランジスタ３３のゲートに接続される。トランジスタ３３は、トランジスタ３４と直列に接続されるため、アンプ回路１１Ａに流れる電流は、配線ＢＩＡＳ１、又は配線ＢＩＡＳ２の電位によって制御される。
上記制御回路は、トランジスタ２４乃至トランジスタ２７を有している。配線ＢＩＡＳ２は、トランジスタ２４のソース又はドレインの一方、トランジスタ２４のゲート、トランジスタ２５のゲート、及びトランジスタ２６のゲートと電気的に接続されている。トランジスタ２４のソース又はドレインの他方は、トランジスタ２４のバックゲート、及びトランジスタ２５のソース又はドレインの一方と電気的に接続されている。
配線ＢＩＡＳ１は、トランジスタ２６のソース又はドレインの一方、トランジスタ２７のゲートと電気的に接続されている。トランジスタ２６のソース又はドレインの他方は、トランジスタ２６のバックゲート、及びトランジスタ２７のソース又はドレインの一方と電気的に接続されている。配線ＶＳＳは、トランジスタ２５のソース又はドレインの他方、トランジスタ２５のバックゲート、トランジスタ２７のソース又はドレインの他方、トランジスタ２７のバックゲートと電気的に接続されている。
トランジスタ２４及びトランジスタ２５がダイオード接続を形成し、該トランジスタのしきい値電圧に応じた第１の電位が配線ＢＩＡＳ２に与えられる。配線ＢＩＡＳ２に与えられる第１の電位は、後述するトランジスタ２６のゲートにも与えられる。
トランジスタ２６及びトランジスタ２７は、カスコード接続回路の構成を有する。トランジスタ２７がソース接地増幅器として機能し、トランジスタ２６がゲート接地増幅器として機能する。よって、配線ＢＩＡＳ１に与えられる電位が変動してもアンプ回路１１Ａに流れるバイアス電流を安定させることができる。また、図２Ｃで示すような複数の比較回路のバイアス電流をまとめて制御する場合には、配線ＢＩＡＳ１の出力インピーダンスを高くすることが好ましい。当該カスコード接続回路が、ゲート接地増幅器として機能するトランジスタ２６を有することで複数のアンプ回路に流れるバイアス電流の影響を低減することができる。
図５Ａ比較回路、図５Ｂメモリ回路、図５Ｃ回路３０ａ、及び図５Ｄバイアス電流制御回路は、半導体層に金属酸化物を有するトランジスタを用いて同一基板上に形成されてもよい。
基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下が挙げられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックがある。又は、一例としては、アクリル等の合成樹脂などがある。又は、一例としては、ポリエステル、ポリプロピレン、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。又は、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタ及び容量素子を製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタ及び容量素子を製造することができる。
例えば、半導体層に金属酸化物を有するトランジスタを用いて同一基板上に形成することで、単結晶基板又はシリコン基板を用いた場合に比べプロセス温度を低温化することができる。また、検知装置に用いる回路の全てのトランジスタがｎ型、あるいはｐ型で構成することで製造コストを低減することができる。
図６は、比較回路１３の回路図である。図２Ａ又は図２Ｂで説明したように比較回路１３は、入力信号が与えられる４つの端子を備える比較回路である。図６で示す比較回路１３は、アンプ回路１３Ａ、ソースフォロワ回路１３Ｂを有する。アンプ回路１３Ａは、トランジスタ３１ａ、トランジスタ３２ａ、トランジスタ３３ａ、トランジスタ３４ａを有する点がアンプ回路１１Ａと異なっている。つまり、アンプ回路１３Ａは、第１の差動回路と、第２の差動回路を有する。
一例として、第１の差動回路は、比較回路１１のソースフォロワ回路１１Ｂを介して端子１１ａ１又は端子１１ｂ１に与えられる信号によって動作する。また、第２の差動回路は、比較回路１１のソースフォロワ回路１１Ｂを介さずに端子１１ａ２又は端子１１ｂ２に与えられる信号によって動作する。
ただし、回路３０ａは、トランジスタ３１、及びトランジスタ３１ａと電気的に接続される。また、回路３０ｂは、トランジスタ３２、及びトランジスタ３２ａと電気的に接続される。つまり、回路３０ａに接続されるトランジスタ３１及びトランジスタ３１ａは、お互いを補完する関係になっている。同様に、回路３０ｂに接続されるトランジスタ３２及びトランジスタ３２ａは、お互いを補完する関係になっている。
例えば、ソースフォロワ回路を介して端子１１ａ１に出力される第１の出力信号は、ソースフォロワ回路を介さずに出力される第２の出力電圧よりトランジスタのしきい値電圧に応じて小さくなる。また、端子１１ａ１に出力される第１の出力信号は、ソースフォロワを介するため、出力信号のインピーダンス成分を小さくすることで駆動電流能力を大きくすることができる。比較回路の動作周波数を改善するには、好適である。又は、端子１１ａ２に出力される第２の出力信号は、第１の出力信号に比べ、高い電圧を出力することができる。比較回路を低電圧な電源で動作させるためには、好適である。当該比較回路に与えられる電源電圧が小さくなる場合、当該比較回路が備えるソースフォロワ回路による出力電位の低下を補完することができる。当該比較回路に与えられる電源電圧が大きくなる場合、当該比較回路の出力信号の駆動電流能力の低下を低減することができる。つまり当該比較回路は、当該比較回路に与える電源電圧に関わらず安定した動作をすることができる。従って、当該比較回路を有する検知装置１０は、検知装置１０に接続されるバッテリのバッテリ残量を検知することができる。なお、本明細書等において、上記比較回路、又は上記検知装置を、ＢＴＯＳ（Ｂａｔｔｅｒｙ ｏｐｅｒａｔｉｎｇ ｓｙｓｔｅｍ、又はＢａｔｔｅｒｙ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称する場合がある。
図７は、比較回路１２の回路図である。図１Ｂで説明したように比較回路１２は、入力信号が与えられる４つの端子と、出力信号が出力される２つの端子を備えるアンプ回路である。なお、図７で示す比較回路１２は、出力信号がソースフォロワ回路を有さずに端子ＯＵＴＰ、又は端子ＯＵＴＢに出力する点が比較回路１３と異なっている。なお、図７には表示していないが、比較回路１２の出力信号がソースフォロワ回路を介して出力されてもよい。
本実施の形態で示す検知装置１０は、電位変化を検出することができる。さらに、検知装置１０に与える電源電圧の電位が、検知装置１０の検知範囲に影響を与えることを抑制することができる。又は、検知装置１０を構成するアンプ回路、メモリ回路、回路３０ａ（回路３０ｂ）、及びバイアス電流制御回路が、半導体層に金属酸化物を有するトランジスタを用いて同一基板上に形成することで製造コストの低減を図ることができる。
図８Ａは、図４で説明したアンプ回路１１Ａと異なるアンプ回路１１Ｃである。アンプ回路１１Ｃは、検知装置１０を構成する比較回路として機能する。当該比較回路が有するアンプ回路１１Ａ、１２、又は１３Ａに適用することができる。アンプ回路１１Ｃは、第１の入力信号、第２の入力信号、第１の出力信号、及び第２の出力信号を有する。なお、アンプ回路１１Ｃは、図５Ａと同様にアンプ回路１１Ｃが有するトランジスタのバックゲートを表示していない例を示している。ただし、アンプ回路１１Ｃに用いるトランジスタは、バックゲートを設けてもよいし、設けなくてもよい。
図８Ａでは、アンプ回路１１Ｃが、アンプ回路１１Ａと異なる。なお、アンプ回路１１Ｃがアンプ回路１１Ａと同じ符号を有する場合、アンプ回路１１Ｃでは、アンプ回路１１Ａの説明を参酌し説明を省略する。
アンプ回路１１Ｃは、回路３０ｃ、回路３０ｄ、容量素子４１乃至容量素子４３、トランジスタ４５、端子１１ｃ１、及び端子１１ｃ２を有する点が図４と異なっている。また、アンプ回路１１Ｃには、配線ＶＳＨ、配線ＳＥＴ、及び配線ＶＢＣＳが電気的に接続されている。なお、回路３０ｃ、及び回路３０ｄは電流源としての機能を有する。
回路３０ｃの出力端子は、トランジスタ３１のソース又はドレインの一方、容量素子４１の電極の一方、及び端子１１ｃ１と電気的に接続される。回路３０ｄの出力端子は、トランジスタ３２のソース又はドレインの一方、容量素子４２の電極の一方、及び端子１１ｃ２と電気的に接続される。トランジスタ３１のゲートは、端子ＩＮＭと電気的に接続される。トランジスタ３２のゲートは、端子ＩＮＰと電気的に接続される。トランジスタ３３のソース又はドレインの一方は、トランジスタ３１のソース又はドレインの他方、及びトランジスタ３２のソース又はドレインの他方と電気的に接続される。トランジスタ３３のソース又はドレインの他方は、トランジスタ３４のソース又はドレインの一方と電気的に接続される。トランジスタ３３のゲートは、配線ＢＩＡＳ２と電気的に接続される。トランジスタ３４のゲートは、トランジスタ４５のソース又はドレインの一方、容量素子４１の電極の他方、容量素子４２の電極の他方、及び容量素子４３の電極の一方と電気的に接続される。トランジスタ３４のソース又はドレインの他方は、容量素子４３の電極の他方と、配線ＶＳＳと電気的に接続される。トランジスタ４５のソース又はドレインの他方は、配線ＢＩＡＳ１と電気的に接続される。トランジスタ４５のゲートは、配線ＶＳＨと電気的に接続される。配線ＳＥＴは、回路３０ｃと、回路３０ｄとに電気的に接続される。配線ＶＢＣＳは、回路３０ｃと、回路３０ｄとに電気的に接続される。
端子ＩＮＭには、第１の入力信号が与えられ、端子ＩＮＰには、第２の入力信号が与えられる。配線ＢＩＡＳ１には、トランジスタ４６を介して容量素子４１の他方の電極、又は容量素子４２の他方の電極にプログラム電位を与えることができる。第２の入力信号に第１の入力信号と同じ電位の信号が与えられる場合、端子１１ｃ１に与えられる第１の出力信号が、端子１１ｃ２に与えられる第２の出力信号の電位と概略同じ電位になる。なお、概略同じ電位とは、電位差が２０ｍＶ以内であることが好ましい。もしくは、電位差が１０ｍＶ以内であることがより好ましい。もしくは、電位差が５ｍＶ以内であることがより好ましい。
アンプ回路１１Ｃの動作点とは、第１の入力信号の電位が第２の入力信号の電位と等しい場合に、端子１１ｃ１に出力する第１の出力信号が、端子１１ｃ２に出力する第２の出力信号の電位と概略同じ電位になる。なお、当該動作点は、配線ＶＤＤと、配線ＶＳＳとに与えられる電位の中間電位であることが好ましい。当該動作点が、当該中間電位であることで、第１の入力信号と、第２の入力信号の振幅の大きさを最大にすることができる。
プログラム電位が、トランジスタ４５を介して、容量素子４１の他方の電極、容量素子４２の他方の電極、及び容量素子４３の電極の一方に与えられる。トランジスタ３４のゲートに与えられるプログラム電位は、アンプ回路１１Ｃが流せる電流量を制御する電位が好ましい。また、容量素子４１乃至容量素子４３の合成容量は、プログラム電位を保持することができる。なお、トランジスタ３３は、トランジスタ３４が流す電流よりも大きな電流を流すことが好ましい。
トランジスタ４５がオフ状態の場合、容量素子４１乃至容量素子４３が接続されるノードＮＤ１は、浮遊状態になる。よって、容量素子４１乃至容量素子４３のそれぞれの容量素子には、アンプ回路１１Ｃの動作点が安定するようにトランジスタ３１、トランジスタ３２の特性ばらつきを吸収する効果を備えている。なお、容量素子４３は、容量素子４１と容量素子４２の合成容量の半分以下の大きさであることが好ましい。もしくは、容量素子４３は、設けなくてもよい。また、ノードＮＤ１にプログラム電位が与えられる期間を、アンプ回路１１Ｃの初期化期間とすることができる。
続いて、図８Ｂの回路３０ｃについて回路図を用いて詳細な説明をする。なお、回路３０ｄは、回路３０ｃと同じ構成を有するため説明を省略する。回路３０ｃは、容量素子４４、トランジスタ４６、及び複数のトランジスタ３０＿１乃至３０＿ｎを有している。なお、回路３０ｃの説明を簡略化するために、トランジスタ３０＿１乃至３０＿ｎをトランジスタ３０として説明する。
トランジスタ３０のソース又はドレインの一方は、容量素子４４の電極の一方、及びトランジスタ３１のソース又はドレインの一方と電気的に接続され、トランジスタ３０のゲートは、トランジスタ４６のソース又はドレインの一方、及び容量素子４４の電極の他方と電気的に接続され、トランジスタ４６のソース又はドレインの他方は、配線ＶＢＣＳと電気的に接続される。トランジスタ４６のゲートは、配線ＳＥＴに電気的に接続される。
トランジスタ３０をさらに詳しく説明する。トランジスタ４６のソース又はドレインの一方は、トランジスタ３０＿１乃至３０＿ｎのゲートと電気的に接続される。トランジスタ３０＿１のソース又はドレインの他方は、次段に相当するトランジスタ３０＿２のソース又はドレインの一方と電気的に接続する。よって、上述するようにトランジスタ３０＿１乃至３０＿ｎが順に接続される。つまり、トランジスタ３０＿１乃至３０＿ｎを接続することで、複数のトランジスタを１つの大きいチャネル長のトランジスタとみなすことができる。これは、配線ＶＤＤに与える電位に対して耐圧性を向上させるのに有効である。つまり、アンプ回路１１Ｃの耐圧性が向上すると言い換えてもよい。
回路３０ｃには、トランジスタ４６を介して配線ＶＢＣＳに与えられるデータ電位が与えられる。当該データ電位は、容量素子４４に保持され、且つ、トランジスタ３０＿１乃至トランジスタ３０＿ｎのゲートに与えられる。よって、当該データ電位は、端子１１ｃ１に供給する電流の大きさを制御することができ、且つ、端子１１ｃ１に与えられる第１の出力信号の立ち上がり時間を制御する。なお、回路３０ｄは、回路３０ｃと同じデータ電位が与えられることが好ましい。なお、回路３０ｃ、又は回路３０ｄが供給する電流の大きさを個別に設定するには、それぞれ異なるデータ電位が与えられてもよい。なお、回路３０ｄは、回路３０ｃと同じ構成であるため、説明を省略する。
よって、回路３０ｃは、第１の入力信号によってトランジスタ３１が流す電流の大きさに影響されずに端子１１ｃ１に電流を供給することができる。同様に回路３０ｄは、第２の入力信号によってトランジスタ３２が流す電流の大きさに影響されずに端子１１ｃ２に電流を供給することができる。
例えば、端子ＩＮＭに与えられる第１の入力信号の電位が“Ｈ”の場合、端子ＩＮＰに与えられる第２の入力信号の電位が“Ｌ”の場合について説明する。第１の入力信号の電位に“Ｈ”が与えられると、トランジスタ３１はオン状態になる。よって、回路３０ｃから供給される電流は、トランジスタ３１、トランジスタ３３、及びトランジスタ３４を介して配線ＶＳＳに流れる。
よって端子１１ｃ１に与えられる第１の出力信号の電位は“Ｌ”に変化する。また、第２の入力信号の電位に“Ｌ”が与えられると、トランジスタ３２はオフ状態になる。よって、回路３０ｄから供給される電流は、端子１１ｃ２に与えられ、端子１１ｃ２に与えられる第２の出力信号の電位は“Ｈ”に変化する。なお、電位“Ｌ”、又は“Ｈ”とは、アンプ回路１１Ｃの動作点の電位よりも小さければ“Ｌ”、アンプ回路１１Ｃの動作点の電位よりも大きければ“Ｈ”とする。
次に、第１の入力信号の電位が“Ｈ”から“Ｌ”に変化し、且つ、第２の入力信号の電位が“Ｌ”から“Ｈ”に変化する場合について説明する。第１の入力信号の電位が“Ｈ”から“Ｌ”に変化する場合、第１の出力信号の電位は“Ｌ”から“Ｈ”に変化する。つまり、第１の出力信号の電位が“Ｌ”から“Ｈ”に変化する場合、第１の出力信号の電位は容量素子４１を介することでＮＤ１の電位が容量結合により高くなる。
第２の入力信号の電位が“Ｌ”から“Ｈ”に変化する場合、端子１１ｃ２の電位が“Ｈ”から“Ｌ”に変化する。つまり、第２の出力信号の電位が“Ｈ”から“Ｌ”に変化する場合、第２の出力信号の電位は容量素子４２を介することでＮＤ１の電位が容量結合により低くなる。
例えば、第１の入力信号と、第２の入力信号が相補的に変化する場合、容量素子４１、又は容量素子４２が、第１の出力信号又は第２の出力信号の電位の変化に影響されず、アンプ回路１１Ｃの動作点の変動を抑えることができる。
また異なる例として、第１の入力信号が、第２の入力信号より遅れて変化する場合、容量素子４１を介することでＮＤ１の電位が容量結合により低くなる。よって、トランジスタ３４のゲートの電位が小さくなり、端子１１ｃ１に供給する電流が小さくなる。よって、第１の出力信号には、回路３０ｃから大きな電流が供給され、第１の出力信号の電位が“Ｈ”となりやすくなる。つまり、容量素子４１乃至容量素子４３が、アンプ回路１１Ｃの動作点の変動を抑えることができる。
なお、ノードＮＤ１の電位は、第１の出力信号又は第２の出力信号の電位に影響されない。そのためには、容量素子４３は、容量素子４１に容量素子４２を加えた合成容量の半分以下の大きさであることが好ましい。つまり、当該合成容量を大きくすることで、ノードＮＤ１の電位は、第１の入力信号又は第２の入力信号に追従して変化する。つまり、ノードＮＤ１の電位を変化させることで、アンプ回路１１Ｃの動作点の変動を抑えることができる。
従って、トランジスタ３４のゲートに与えられるプログラム電位は、アンプ回路１１Ｃの動作点を安定させることができ、さらに、トランジスタ３４のゲートに与えられる電位が第１の入力信号又は第２の入力信号に追従してアンプ回路１１Ｃの動作点を変動させることで、第１の出力信号又は第２の出力信号の電位が補正される。
なお、トランジスタ４５及びトランジスタ４６は、半導体層に金属酸化物を有することが好ましい。半導体層に金属酸化物を有するトランジスタは、トランジスタがオフ状態の場合のオフ電流が小さく、メモリとして用いるには好適である。さらに、トランジスタ４５及びトランジスタ４６は、バックゲートを有することで、トランジスタ４５及びトランジスタ４６のしきい値電圧を制御できる。よって、トランジスタ４５及びトランジスタ４６のバックゲートには、配線ＢＧ（図中では表記せず）を介してトランジスタ４５及びトランジスタ４６のしきい値電圧を制御するための電位が与えられることが好ましい。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法、及び実施例と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、比較回路をバッテリ保護ＩＣに適用した例を用いて説明する。バッテリ保護ＩＣでは、電源電圧の管理とは別に、バッテリの不良モードを検出する機能を有している。例えば、リチウムイオンバッテリでは、マイクロショート（インターナルショート又はソフトショートとも言う）と呼ばれる不良が発生する。マイクロショートとは、負極に析出したリチウム金属が正極まで成長し、正極負極間が短絡し、電池電圧がわずかに低下する不良モードである。
また、本実施の形態では、実施の形態１とは異なる比較回路について、図１８乃至図２２を用いて説明する。バッテリ保護ＩＣが備えるマイクロショート検出回路（Ｍｉｃｒｏ−ｓｈｏｒｔ ｄｅｔｅｃｔｏｒ）をＮ型のトランジスタで形成する。なお、マイクロショート検出回路は、半導体層に金属酸化物を有するトランジスタを用いることができる。
図１８Ａは、バッテリ保護ＩＣと、充電器（Ｂａｔｔｅｒｙ ｃｈａｒｇｅｒ）と、制御部（Ｍｏｂｉｌｅ ｄｅｖｉｃｅ）と、を示すブロック図である。バッテリ保護ＩＣは、ＣＭＯＳプロセス（ＣＭＯＳ Ｌａｙｅｒ）で形成される回路と、半導体層に金属酸化物（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌａｙｅｒ）を有するトランジスタで形成されるマイクロショート検出のための回路で構成される。マイクロショート検出回路（Ｍｉｃｒｏ−ｓｈｏｒｔ ｄｅｔｅｃｔｏｔ）と、電源電圧を管理するための過充電防止検出回路（Ｏｖｅｒ−ｃｈａｒｇｅ ｄｅｔｅｃｔｏｒ）、過放電防止検出回路（Ｏｖｅｒ−ｄｉｓｃｈａｒｇｅ ｄｅｔｅｃｔｏｒ）、過電流検出回路（Ｃｈａｒｇｉｎｇ Ｏｖｅｒ−ｃｕｒｒｅｎｔ ｄｅｔｅｃｔｏｒ、ｄｉｓＣｈａｒｇｉｎｇ Ｏｖｅｒ−ｃｕｒｒｅｎｔ ｄｅｔｅｃｔｏｒ）、又は遅延回路（ｄｅｌａｙ ｃｉｒｃｕｉｔ）等を備えている。
図１８Ｂは、ＣＭＯＳプロセスで形成される回路（Ｌｏｇｉｃ ｃｉｒｃｕｉｔ）と、半導体層に金属酸化物を有するトランジスタで形成されるマイクロショート検出のための回路（Ａｎａｌｏｇ ｍｅｍｏｒｙ ａｎｄ Ａｎａｌｏｇ ｃｉｒｃｕｉｔ）が積層された斜視図である。電源電圧を管理するための過充電防止検出回路、過放電防止検出回路、過電流検出回路、又は遅延回路等をＣＭＯＳプロセスで形成される例を示している。ＣＭＯＳプロセスで形成される電源電圧を管理するための回路と積層してマイクロショート検出回路を設けることができる。マイクロショート検出回路は、Ｎ型トランジスタのみで形成することができるため、レイアウト面積を削減することができる。また、マイクロショート検出回路とその他の回路を積層することにより配線を短くすることができる。なお、ＣＭＯＳプロセスには、単結晶シリコン、多結晶シリコン、微結晶シリコンなどを用いることが好ましい。特に、多結晶シリコンは、単結晶シリコンに比べて低温で形成でき、且つアモルファスシリコンに比べて高い電界効果移動度と高い信頼性を備える。
図１９Ａは、一例としてマイクロショート検出回路を示す。マイクロショート検出回路は、検知装置５０、トランジスタ９１、容量素子９２、複数の抵抗素子（例：抵抗素子Ｒ１乃至Ｒ３）を有している。検知装置５０は、実施の形態１で説明した検知装置１０を用いることができる。
配線ＢＡＴと配線ＶＳＳとの間には、複数の抵抗素子が直列に接続されている。例えば、図１９Ａでは、抵抗素子Ｒ２の両端の電位Ｖｏｓがオフセット電位になる。オフセット電位は、要求される分解能に応じて適宜設定されることが好ましい。例えば、検出精度を上げたい場合は、５ｍＶになるように抵抗値を選択することができる。また、ノイズの影響を受けにくくする場合は、２０ｍＶになるように抵抗値を選択することができる。なお、配線ＢＡＴには、バッテリの出力電位として電位Ｖｂａｔが与えられる。
検知装置５０の第１の入力端子には、抵抗素子Ｒ２の電極の一方と電気的に接続される。検知装置５０の第２の入力端子には、トランジスタ９１のソース又はドレインの一方、及び容量素子９２の電極の一方と電気的に接続される。トランジスタ９１のソース又はドレインの他方は、抵抗素子Ｒ２の電極の他方と電気的に接続される。トランジスタ９１のゲートは、配線ＳＨと電気的に接続される。トランジスタ９１のバックゲートは、配線ＢＧと電気的に接続される。容量素子９２の電極の他方は、配線ＶＳＳと電気的に接続される。なお、以降の説明において、接地記号は、配線ＶＳＳと電気的に接続することを示す。
検知装置５０の第１の入力端子には、信号Ｖｂａｔｉｎが与えられる。信号Ｖｂａｔｉｎは、信号Ｖｂａｔの電位に応じて変化する信号である。トランジスタ９１、及び容量素子９２はサンプルホールド回路を形成する。当該メモリ回路には、信号Ｖｂａｔｉｎより１０ｍＶ低い電位が与えられる。検知装置５０の第２の入力端子には、当該サンプルホールド回路に記憶される電位として信号Ｖｓｈが与えられる。つまり、信号Ｖｂａｔｉｎ、信号Ｖｓｈは、抵抗分割によってバッテリの出力電位である信号Ｖｂａｔから生成される。
なお、トランジスタ９１がオフ状態の場合、信号Ｖｂａｔｉｎの電位の影響を受けない。つまり、信号Ｖｓｈの電位は、検知装置５０の比較電位にすることができる。当該サンプルホールド回路に記憶した比較電位は、信号Ｖｂａｔｉｎの電位の変化を検出するのに好適である。検知装置５０は、当該サンプルホールド回路に記憶される直前の比較電位と比較することで、信号Ｖｂａｔｉｎの変化を検出しやすくする。信号Ｖｓｈが当該サンプルホールド回路に保持されている期間、比較回路は信号Ｖｂａｔｉｎの信号の変化を連続的に比較する。なお信号Ｖｂａｔｉｎの信号の変化を長い期間比較することで、バッテリに不良が発生していないか監視できることが好ましい。当該期間は、１秒以上連続的に監視できることが好ましい。もしくは、５秒以上連続的に監視できることがより好ましい。したがって、サンプルホールド回路は、メモリ回路として機能する。
検知装置５０の検出精度は、オフセット電位によって変更することができる。オフセット電位は、抵抗素子の数、抵抗素子の大きさによって選択範囲を変更できるように構成されることが好ましい。例えば、スイッチによって選択する抵抗素子の数を変更できることが好ましい。オフセット電位である電位Ｖｏｓは以下の式（１）で与えられる。
Ｖｏｓ＝Ｖｂａｔｉｎ−Ｖｓｈ 式（１）
図１９Ｂは、バッテリの充電時（Ｂａｔｔｅｒｙ ｃｈａｒｇｅ）のＣｏｎｓｔａｎｔ Ｖｏｌｔａｇｅ Ｍｏｄｅ、Ｃｏｎｓｔａｎｔ Ｃｕｒｒｅｎｔ Ｍｏｄｅについて説明する。いずれのＭｏｄｅにおいても、信号Ｖｂａｔｉｎ、信号Ｖｓｈは、バッテリの出力電位である信号Ｖｂａｔよりも小さな電位である。また信号Ｖｓｈは、信号Ｖｂａｔｉｎよりも小さな電位である。
図１９Ｃは、図１９Ｂ中に記載の（Ｃ）の拡大図であり、図１９Ｄは、図１９Ｂ中に記載の（Ｄ）の拡大図である。バッテリにマイクロショートなどの不良モードが発生した場合（Ａｂｎｏｒｍａｌ ｏｐｅｒａｔｉｏｎ：Ｍｉｃｒｏ−ｓｈｏｒｔ）、図１９Ｄのように不良を検出することができる。マイクロショートなどの不良モードが発生した場合、検知装置５０は、端子ＯＵＴに出力する信号Ｖｏｕｔが変化する。なお、バッテリに不良が発生していない場合、図１９Ｃ（Ｎｏｒｍａｌ ｏｐｅｒａｔｉｏｎ）のように端子ＯＵＴに出力する信号Ｖｏｕｔは変化しない。
図２０Ａは、検知装置５０を示すブロック図である。検知装置５０は、端子ＩＮＰ、端子ＩＮＭ、及び端子ＯＵＴを有している。
図２０Ｂは、検知装置５０の回路図である。検知装置５０は、アンプ回路６０Ａ、アンプ回路６０Ｂ、ラッチ回路７０、バッファ回路、トランジスタ５１Ａ乃至５５Ａ、トランジスタ５１Ｂ乃至トランジスタ５５Ｂ、トランジスタ５６Ａ乃至５６Ｄ、容量素子５８Ａ、容量素子５８Ｂ、容量素子５９Ａ、及び容量素子５９Ｂを有している。
トランジスタ５１Ａのソース又はドレインの一方は、端子ＩＮＰと電気的に接続される。トランジスタ５１Ａのソース又はドレインの他方は、アンプ回路６０Ａの第１の入力端子、トランジスタ５６Ａのソース又はドレインの一方と電気的に接続される。アンプ回路６０Ａの第１の出力端子は、容量素子５８Ａの電極の一方と電気的に接続される。容量素子５８Ａの電極の他方は、アンプ回路６０Ｂの第１の入力端子、トランジスタ５６Ｂのソース又はドレインの一方と電気的に接続される。アンプ回路６０Ａの第１の出力端子は、トランジスタ５２Ａのソース又はドレインの一方と電気的に接続される。トランジスタ５２Ａのソース又はドレインの他方は、トランジスタ５３Ａのソース又はドレインの一方、容量素子５９Ａの電極の一方と電気的に接続される。トランジスタ５３Ａのソース又はドレインの他方は、トランジスタ５４Ａのソース又はドレインの一方と電気的に接続される。トランジスタ５４Ａのソース又はドレインの他方は、ラッチ回路７０の第１の入力端子と電気的に接続される。ラッチ回路７０の第１の出力端子は、トランジスタ５５Ａのソース又はドレインの一方と電気的に接続される。トランジスタ５５Ａのソース又はドレインの他方は、バッファ回路ＢＵＦの第１の入力端子と電気的に接続される。
トランジスタ５１Ｂのソース又はドレインの一方は、端子ＩＮＭと電気的に接続される。トランジスタ５１Ｂのソース又はドレインの他方は、アンプ回路６０Ａの第２の入力端子、トランジスタ５７Ａのソース又はドレインの一方と電気的に接続される。アンプ回路６０Ａの第２の出力端子は、容量素子５８Ｂの電極の一方と電気的に接続される。容量素子５８Ｂの電極の他方は、アンプ回路６０Ｂの第２の入力端子、トランジスタ５７Ｂのソース又はドレインの一方と電気的に接続される。アンプ回路６０Ａの第２の出力端子は、トランジスタ５２Ｂのソース又はドレインの一方と電気的に接続される。トランジスタ５２Ｂのソース又はドレインの他方は、トランジスタ５３Ｂのソース又はドレインの一方、容量素子５９Ｂの電極の一方と電気的に接続される。トランジスタ５３Ｂのソース又はドレインの他方は、トランジスタ５４Ｂのソース又はドレインの一方と電気的に接続される。トランジスタ５４Ｂのソース又はドレインの他方は、ラッチ回路７０の第２の入力端子と電気的に接続される。ラッチ回路７０の第２の出力端子は、トランジスタ５５Ｂのソース又はドレインの一方と電気的に接続される。トランジスタ５５Ｂのソース又はドレインの他方は、バッファ回路の第２の入力端子と電気的に接続される。
配線ＳＥＴＢは、トランジスタ５１Ａ、トランジスタ５１Ｂ、トランジスタ５４Ａ、及びトランジスタ５４Ｂのそれぞれのゲートと電気的に接続される。配線ＳＥＴは、トランジスタ５６Ａ、５６Ｂ、５７Ａ，５７Ｂのそれぞれのゲートと電気的に接続される。配線ＬＡＴＢは、トランジスタ５２Ａ、トランジスタ５２Ｂのそれぞれのゲートと電気的に接続される。配線ＬＡＴは、トランジスタ５３Ａ、トランジスタ５３Ｂのそれぞれのゲートと電気的に接続される。
トランジスタ５６Ａのソース又はドレインの他方は、トランジスタ５６Ｂのソース又はドレインの他方、配線ＶＲＥＦと電気的に接続される。トランジスタ５７Ａのソース又はドレインの他方は、トランジスタ５７Ｂのソース又はドレインの他方、配線ＶＳＳと電気的に接続される。容量素子５９Ａの電極の他方は、配線ＶＳＳと電気的に接続される。容量素子５９Ｂの電極の他方は、配線ＶＳＳと電気的に接続される。
トランジスタ５６Ｂは、容量素子５８Ａとサンプルホールド回路を形成する。トランジスタ５７Ｂと、容量素子５８Ｂとは、サンプルホールド回路を形成する。当該サンプルホールド回路は、オフセット電圧を保持することができる。従って当該サンプルホールド回路は、オフセットをキャンセルすることができる。
図２１Ａ１は、アンプ回路６０を示すブロック図である。アンプ回路６０は、第１の入力端子ＡＩＮＰ、第２の入力端子ＡＩＮＭ、第１の出力端子ＡＯＵＴＭ、及び第２の出力端子ＡＯＵＴＰを有している。
図２１Ａ２は、アンプ回路６０の回路図である。アンプ回路６０は、第１の回路８０Ａ、第２の回路８０Ｂ、トランジスタ６３、トランジスタ６６、トランジスタ６７、トランジスタ６８、容量素子６９Ｃを有する。第１の回路８０Ａは、トランジスタ６１、トランジスタ６２、容量素子６９Ａを有する。第２の回路８０Ｂは、トランジスタ６４、トランジスタ６５、容量素子６９Ｂを有する。
配線ＢＡＴは、トランジスタ６１のソース又はドレインの一方、トランジスタ６２のソース又はドレインの一方、トランジスタ６３のソース又はドレインの一方、及びトランジスタ６４のソース又はドレインの一方と電気的に接続される。トランジスタ６１のソース又はドレインの他方は、トランジスタ６２のゲート、及び容量素子６９Ａの電極の一方と電気的に接続される。トランジスタ６４のソース又はドレインの他方は、トランジスタ６５のゲート、及び容量素子６９Ｂの電極の一方と電気的に接続される。トランジスタ６２のソース又はドレインの他方は、トランジスタ６３のソース又はドレインの一方、容量素子６９Ａの電極の他方、第１の出力端子ＡＯＵＴＭと電気的に接続される。トランジスタ６５のソース又はドレインの他方は、トランジスタ６６のソース又はドレインの一方、容量素子６９Ｂの電極の他方、第２の出力端子ＡＯＵＴＰと電気的に接続される。トランジスタ６７のソース又はドレインの一方は、トランジスタ６３のソース又はドレインの他方、トランジスタ６６のソース又はドレインの他方と電気的に接続される。トランジスタ６７のソース又はドレインの他方は、配線ＶＳＳと電気的に接続される。トランジスタ６７のゲートは、トランジスタ６８のソース又はドレインの一方、及び容量素子６９Ｃの電極の一方と電気的に接続される。容量素子６９Ｃの電極の他方は、配線ＶＳＳと電気的に接続される。配線ＳＥＴは、トランジスタ６１のゲート、及びトランジスタ６４のゲートと電気的に接続される。配線ＢＩＡＳは、トランジスタ６８のソース又はドレインの他方と電気的に接続される。配線ＳＨは、トランジスタ６８のゲートと電気的に接続される。第１の入力端子ＡＩＮＰは、トランジスタ６３のゲートと電気的に接続される。第２の入力端子ＡＩＮＭは、トランジスタ６６のゲートと電気的に接続される。
トランジスタ６８と容量素子６９Ｃは、サンプルホールド回路を形成する。
第１の回路８０Ａが有するトランジスタ６１Ａ及び容量素子６９Ａは、サンプルホールド回路を形成する。第１の回路８０Ａは、電流源として機能し、当該サンプルホールド回路には電流源負荷に相当する電位が保持される。当該サンプルホールド回路が電流源負荷をホールドすることで、高いゲインを有する差動増幅器として機能するアンプ回路になる。なお、第２の回路８０Ｂは、第２の回路８０Ａと同様に動作するため説明を省略する。
図２１Ｂ１は、ラッチ回路７０を示すブロック図である。ラッチ回路７０は、第１の入力端子ＬＩＮＰ、第２の入力端子ＬＩＮＭ、第１の出力端子ＬＯＵＴＭ、及び第２の出力端子ＬＯＵＴＰを有している。
図２１Ｂ２は、ラッチ回路７０の回路図である。ラッチ回路７０は、第３の回路８１Ａ、第４の回路８１Ｂ、トランジスタ７３、トランジスタ７６、トランジスタ７７、トランジスタ７８を有する。第３の回路８１Ａは、トランジスタ７１、トランジスタ７２、容量素子７９Ａを有する。第４の回路８２Ｂは、トランジスタ７４、トランジスタ７５、容量素子７９Ｂを有する。
配線ＢＡＴは、トランジスタ７１のソース又はドレインの一方、トランジスタ７２のソース又はドレインの一方、トランジスタ７３のソース又はドレインの一方、及びトランジスタ７４のソース又はドレインの一方と電気的に接続される。トランジスタ７１のソース又はドレインの他方は、トランジスタ７２のゲート、及び容量素子７９Ａの電極の一方と電気的に接続される。トランジスタ７４のソース又はドレインの他方は、トランジスタ７５のゲート、及び容量素子７９Ｂの電極の一方と電気的に接続される。
トランジスタ７２のソース又はドレインの他方は、トランジスタ７３のソース又はドレインの一方、トランジスタ７７のソース又はドレインの一方、トランジスタ７６のゲート、容量素子７９Ａの電極の他方、第１の入力端子ＬＩＮＰ、第１の出力端子ＬＯＵＴＭと電気的に接続される。なお、第１の入力端子ＬＩＮＰ、及び第１の出力端子ＬＯＵＴＭは、入出力端子として機能する。説明を簡便にするために、第１の入力端子ＬＩＮＰ、又は第１の出力端子ＬＯＵＴＭを使い分けて説明する場合がある。
トランジスタ７５のソース又はドレインの他方は、トランジスタ７６のソース又はドレインの一方、トランジスタ７７のソース又はドレインの他方、トランジスタ７３のゲート、容量素子６９Ｂの電極の他方、第２の入力端子ＬＩＮＭ、第２の出力端子ＬＯＵＴＰと電気的に接続される。なお、第２の入力端子ＬＩＮＭ、及び第２の出力端子ＬＯＵＴＰは、入出力端子として機能する。説明を簡便にするために、第２の入力端子ＬＩＮＭ、又は第２の出力端子ＬＯＵＴＰを使い分けて説明する場合がある。トランジスタ７８のソース又はドレインの一方は、トランジスタ７３のソース又はドレインの他方、トランジスタ７６のソース又はドレインの他方と電気的に接続される。トランジスタ７８のソース又はドレインの他方は、配線ＶＳＳと電気的に接続される。トランジスタ７８のゲートは、配線ＬＡＴと電気的に接続される。トランジスタ７７のゲートは、配線ＬＡＴＢと電気的に接続される。配線ＳＥＴは、トランジスタ７１のゲート、及びトランジスタ７４のゲートと電気的に接続される。
第３の回路８１Ａが有するトランジスタ７１Ａ及び容量素子７９Ａは、サンプルホールド回路を形成する。第３の回路８１Ａは、電流源として機能し、当該サンプルホールド回路には電流源負荷に相当する電位が保持される。当該サンプルホールド回路が電流源負荷をホールドすることで、高いゲインを有する差動増幅器として機能するアンプ回路になる。なお、第４の回路８１Ｂは、第３の回路８１Ａと同様に動作するため説明を省略する。
図２２は、マイクロショート検出回路の検知装置５０の動作を示すタイミングチャートである。それぞれのサンプルホールド回路に用いるトランジスタは、半導体層に金属酸化物を有するためオフリーク電流が極めて小さい。従ってそれぞれのサンプルホールド回路は、長時間を与えられる電位を保持することができる。検知装置５０の動作タイミングは、サンプルホールド期間で、トランジスタ６１、トランジスタ６４、トランジスタ７１、又はトランジスタ７４がそれぞれの与えられる電位、オフセット電圧及びバイアス電圧をそれぞれ保持する。データの比較期間では、信号ＬＡＴが“Ｈ”となった場合、端子ＩＮＰに与えられるＶｉｎ＋と端子ＩＮＭに与えられるＶｉｎ−を比較する。信号ＥＮが“Ｈ”となった場合、端子ＯＵＴに信号Ｖｏｕｔを出力する。
詳細に説明すると、期間Ｔ１は、例えばトランジスタ６２のＶｇｓを記憶する期間（Ｍｅｍｏｒｉｚｅ Ｖｇｓ）である。期間Ｔ２は、配線Ｂｉａｓを介して容量素子６９Ｃに信号Ｖｂｉａｓを保持する期間（Ｓｔｏｒｅ Ｖｂｉａｓ）である。期間Ｔ３は、容量素子５９Ａまたは５９Ｂにデータ電位を保持する期間（Ｅｑｕａｌｉｚｅ／Ｔｒａｎｓｆｅｒ ＣＡＭＰ）である。期間Ｔ４は、信号ＬＡＴが“Ｈ”かつ信号ＥＮが“Ｌ”になることで、ラッチ回路７０を入力可能状態にし、当該データ電位をラッチ回路７０に転送する期間（Ｔｒａｎｓｆｅｒ ＬＡＴＣＨ）である。期間Ｔ５は、信号ＬＡＴが“Ｈ”かつ信号ＥＮが“Ｈ”となった場合、バッファ回路ＢＵＦを介して端子ＯＵＴに信号Ｖｏｕｔを出力する期間（Ｔｒａｎｓｆｅｒ Ｂｕｆｆｅｒ）である。なお、図２２で示すタイミングチャートのサンプル１（Ｓａｍｐｌｅ＃１）を第１のシーケンスとした場合、＃１乃至＃ｎ番目を１つのシーケンスとする。サンプル２（Ｓａｍｐｌｅ＃２）は、サンプル１とは異なるシーケンスであり、動作を繰り返すことでマイクロショートを検出することができる。なお、＃２番目をＳＥＴ／Ｃｏｍｐａｒｅの期間とする。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、上記実施の形態に示した各トランジスタとして用いることのできるトランジスタの一例について、図面を用いて説明する。
本発明の一態様の表示装置は、ボトムゲート型のトランジスタや、トップゲート型トランジスタなどの様々な形態のトランジスタを用いて作製することができる。よって、既存の製造ラインに合わせて、使用する半導体層の材料やトランジスタ構造を容易に置き換えることができる。
〔ボトムゲート型トランジスタ〕
図９Ａ１は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトランジスタ８１０のチャネル長方向の断面図である。図９Ａ１において、トランジスタ８１０は基板７７１上に形成されている。また、トランジスタ８１０は、基板７７１上に絶縁層７７２を介して電極７４６を有する。また、電極７４６上に絶縁層７２６を介して半導体層７４２を有する。電極７４６はゲート電極として機能できる。絶縁層７２６はゲート絶縁層として機能できる。
また、半導体層７４２のチャネル形成領域上に絶縁層７４１を有する。また、半導体層７４２の一部と接して、絶縁層７２６上に電極７４４ａ及び電極７４４ｂを有する。電極７４４ａは、ソース電極又はドレイン電極の一方として機能できる。電極７４４ｂは、ソース電極又はドレイン電極の他方として機能できる。電極７４４ａの一部、及び電極７４４ｂの一部は、絶縁層７４１上に形成される。
絶縁層７４１は、チャネル保護層として機能できる。チャネル形成領域上に絶縁層７４１を設けることで、電極７４４ａ及び電極７４４ｂの形成時に生じる半導体層７４２の露出を防ぐことができる。よって、電極７４４ａ及び電極７４４ｂの形成時に、半導体層７４２のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。
また、トランジスタ８１０は、電極７４４ａ、電極７４４ｂ及び絶縁層７４１上に絶縁層７２８を有し、絶縁層７２８の上に絶縁層７２９を有する。
半導体層７４２に酸化物半導体を用いる場合、電極７４４ａ及び電極７４４ｂの、少なくとも半導体層７４２と接する部分に、半導体層７４２の一部から酸素を奪い、酸素欠損を生じさせることが可能な材料を用いることが好ましい。半導体層７４２中の酸素欠損が生じた領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ＋層）となる。従って、当該領域はソース領域又はドレイン領域として機能することができる。半導体層７４２に酸化物半導体を用いる場合、半導体層７４２から酸素を奪い、酸素欠損を生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることができる。
半導体層７４２にソース領域及びドレイン領域が形成されることにより、電極７４４ａ及び電極７４４ｂと半導体層７４２の接触抵抗を低減することができる。よって、電界効果移動度や、しきい値電圧などの、トランジスタの電気特性を良好なものとすることができる。
半導体層７４２にシリコンなどの半導体を用いる場合は、半導体層７４２と電極７４４ａの間、及び半導体層７４２と電極７４４ｂの間に、ｎ型半導体又はｐ型半導体として機能する層を設けることが好ましい。ｎ型半導体又はｐ型半導体として機能する層は、トランジスタのソース領域又はドレイン領域として機能することができる。
絶縁層７２９は、外部からのトランジスタへの不純物の拡散を防ぐ、又は低減する機能を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層７２９を省略することもできる。
図９Ａ２に示すトランジスタ８１１は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８１０と異なる。電極７２３は、電極７４６と同様の材料及び方法で形成することができる。
一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、接地電位（ＧＮＤ電位）や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
また、電極７４６及び電極７２３は、どちらもゲート電極として機能することができる。よって、絶縁層７２６、絶縁層７２８、及び絶縁層７２９は、それぞれがゲート絶縁層として機能することができる。なお、電極７２３は、絶縁層７２８と絶縁層７２９の間に設けてもよい。
なお、電極７４６又は電極７２３の一方を、「ゲート電極」という場合、他方を「バックゲート電極」という。例えば、トランジスタ８１１において、電極７２３を「ゲート電極」と言う場合、電極７４６を「バックゲート電極」と言う。また、電極７２３を「ゲート電極」として用いる場合は、トランジスタ８１１をトップゲート型のトランジスタの一種と考えることができる。また、電極７４６及び電極７２３のどちらか一方を、「第１のゲート電極」といい、他方を「第２のゲート電極」という場合がある。
半導体層７４２を挟んで電極７４６及び電極７２３を設けることで、さらには、電極７４６及び電極７２３を同電位とすることで、半導体層７４２においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ８１１のオン電流が大きくなると共に、電界効果移動度が高くなる。
従って、トランジスタ８１１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ８１１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気などに対する電界遮蔽機能）を有する。なお、バックゲート電極を半導体層よりも大きく形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる。
また、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。
図９Ｂ１は、図９Ａ１とは異なる構成のチャネル保護型のトランジスタ８２０のチャネル長方向の断面図である。トランジスタ８２０は、トランジスタ８１０とほぼ同様の構造を有しているが、絶縁層７４１が半導体層７４２の端部を覆っている点が異なる。また、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した開口部において、半導体層７４２と電極７４４ａが電気的に接続している。また、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した他の開口部において、半導体層７４２と電極７４４ｂが電気的に接続している。絶縁層７４１の、チャネル形成領域と重なる領域は、チャネル保護層として機能できる。
図９Ｂ２に示すトランジスタ８２１は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８２０と異なる。
絶縁層７４１を設けることで、電極７４４ａ及び電極７４４ｂの形成時に生じる半導体層７４２の露出を防ぐことができる。よって、電極７４４ａ及び電極７４４ｂの形成時に半導体層７４２の薄膜化を防ぐことができる。
また、トランジスタ８２０及びトランジスタ８２１は、トランジスタ８１０及びトランジスタ８１１よりも、電極７４４ａと電極７４６の間の距離と、電極７４４ｂと電極７４６の間の距離が長くなる。よって、電極７４４ａと電極７４６の間に生じる寄生容量を小さくすることができる。また、電極７４４ｂと電極７４６の間に生じる寄生容量を小さくすることができる。
図９Ｃ１は、ボトムゲート型のトランジスタの１つであるチャネルエッチング型のトランジスタ８２５のチャネル長方向の断面図である。トランジスタ８２５は、絶縁層７４１を用いずに電極７４４ａ及び電極７４４ｂを形成する。このため、電極７４４ａ及び電極７４４ｂの形成時に露出する半導体層７４２の一部がエッチングされる場合がある。一方、絶縁層７４１を設けないため、トランジスタの生産性を高めることができる。
図９Ｃ２に示すトランジスタ８２６は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８２５と異なる。
図１０Ａ１乃至図１０Ｃ２にトランジスタ８１０、８１１、８２０、８２１、８２５、８２６のチャネル幅方向の断面図をそれぞれ示す。
図１０Ｂ２、図１０Ｃ２に示す構造では、ゲート電極とバックゲート電極とが接続され、ゲート電極とバックゲート電極との電位が同電位となる。また、半導体層７４２は、ゲート電極とバックゲート電極と挟まれている。
ゲート電極及びバックゲート電極のそれぞれのチャネル幅方向の長さは、半導体層７４２のチャネル幅方向の長さよりも長く、半導体層７４２のチャネル幅方向全体は、絶縁層７２６、７４１、７２８、７２９を間に挟んでゲート電極又はバックゲート電極に覆われた構成である。
当該構成とすることで、トランジスタに含まれる半導体層７４２を、ゲート電極及びバックゲート電極の電界によって電気的に取り囲むことができる。
トランジスタ８２１又はトランジスタ８２６のように、ゲート電極及びバックゲート電極の電界によって、チャネル形成領域が形成される半導体層７４２を電気的に取り囲むトランジスタのデバイス構造をＳｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
Ｓ−ｃｈａｎｎｅｌ構造とすることで、ゲート電極及びバックゲート電極の一方又は双方によってチャネルを誘起させるための電界を効果的に半導体層７４２に印加することができるため、トランジスタの電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタを微細化することが可能となる。また、Ｓ−ｃｈａｎｎｅｌ構造とすることで、トランジスタの機械的強度を高めることができる。
〔トップゲート型トランジスタ〕
図１１Ａ１に例示するトランジスタ８４２は、トップゲート型のトランジスタの１つである。トランジスタ８４２は、絶縁層７２９を形成した後に電極７４４ａ及び電極７４４ｂを形成する点がトランジスタ８１０やトランジスタ８２０と異なる。電極７４４ａ及び電極７４４ｂは、絶縁層７２８及び絶縁層７２９に形成した開口部において半導体層７４２と電気的に接続する。
また、電極７４６と重ならない絶縁層７２６の一部を除去し、電極７４６と残りの絶縁層７２６をマスクとして用いて不純物を半導体層７４２に導入することで、半導体層７４２中に自己整合（セルフアライメント）的に不純物領域を形成することができる。トランジスタ８４２は、絶縁層７２６が電極７４６の端部を越えて延伸する領域を有する。半導体層７４２の絶縁層７２６を介して不純物が導入された領域の不純物濃度は、絶縁層７２６を介さずに不純物が導入された領域よりも小さくなる。半導体層７４２は、電極７４６と重ならない領域にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域が形成される。
図１１Ａ２に示すトランジスタ８４３は、電極７２３を有する点がトランジスタ８４２と異なる。トランジスタ８４３は、基板７７１の上に形成された電極７２３を有する。電極７２３は、絶縁層７７２を介して半導体層７４２と重なる領域を有する。電極７２３は、バックゲート電極として機能することができる。
また、図１１Ｂ１に示すトランジスタ８４４及び図１１Ｂ２に示すトランジスタ８４５のように、電極７４６と重ならない領域の絶縁層７２６を全て除去してもよい。また、図１１Ｃ１に示すトランジスタ８４６及び図１１Ｃ２に示すトランジスタ８４７のように、絶縁層７２６を残してもよい。
トランジスタ８４２乃至トランジスタ８４７も、電極７４６を形成した後に、電極７４６をマスクとして用いて不純物を半導体層７４２に導入することで、半導体層７４２中に自己整合的に不純物領域を形成することができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。また、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
図１２Ａ１乃至図１２Ｃ２にトランジスタ８４２、８４３、８４４、８４５、８４６、８４７のチャネル幅方向の断面図をそれぞれ示す。
トランジスタ８４３、トランジスタ８４５、及びトランジスタ８４７は、それぞれ先に説明したＳ−ｃｈａｎｎｅｌ構造である。ただし、これに限定されず、トランジスタ８４３、トランジスタ８４５、及びトランジスタ８４７をＳ−ｃｈａｎｎｅｌ構造としなくてもよい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、実施の形態３に示すトランジスタと異なる構成のトランジスタの一例について、図２８、及び図２９を用いて説明する。
図２８Ａにトランジスタ１３００の上面図を示す。なお、図２８Ａでは、図の明瞭化のため、一部の要素の図示を省略する。図２８Ｂに、図２８Ａにおける一点鎖線Ａ１−Ａ２間の断面図を示す。図２８Ｂは、トランジスタ１３００のチャネル長方向の断面図といえる。図２８Ｃに、図２８Ａにおける一点鎖線Ａ３−Ａ４間の断面図を示す。図２８Ｃは、トランジスタ１３００のチャネル幅方向の断面図といえる。
図２９Ａにトランジスタ１３００Ａの上面図を示す。なお、図２９Ａでは、図の明瞭化のため、一部の要素の図示を省略する。図２９Ｂに、図２９Ａにおける一点鎖線Ａ１−Ａ２間の断面図を示す。図２９Ｂは、トランジスタ１３００Ａのチャネル長方向の断面図といえる。図２８Ｃに、図２９Ａにおける一点鎖線Ａ３−Ａ４間の断面図を示す。図２９Ｃは、トランジスタ１３００Ａのチャネル幅方向の断面図といえる。
なお、図２９に示すトランジスタ１３００Ａは、図２８に示すトランジスタ１３００の変形例である。酸化物層１３３０ｃ、絶縁層１３５４、及び絶縁層１３８０が、図２８ではそれぞれ単層構造であり、図２９ではそれぞれ積層構造である。その他の構成は、図２８と図２９で同様である。
なお、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域、またはドレイン電極）とソース（ソース端子、ソース領域、またはソース電極）の間にチャネルが形成される領域（以下、チャネル形成領域ともいう。）を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、チャネル長方向を基準として垂直方向のチャネル形成領域の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。従って、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
トランジスタ１３００は、基板（図示しない）上に絶縁層１３１４を介して配置され、絶縁層１３１６に埋め込まれるように配置された導電層１３０５と、絶縁層１３１６上及び導電層１３０５上に配置された絶縁層１３２２と、絶縁層１３２２上に配置された絶縁層１３２４と、絶縁層１３２４上に配置された酸化物層１３３０（酸化物層１３３０ａ、酸化物層１３３０ｂ、及び酸化物層１３３０ｃ）と、酸化物層１３３０上に配置された絶縁層１３５０と、絶縁層１３５０上に配置された導電層１３６０（導電層１３６０ａ及び導電層１３６０ｂ）と、酸化物層１３３０ｂの上面の一部と接する導電層１３４２ａ及び導電層１３４２ｂと、絶縁層１３２４の上面の一部、酸化物層１３３０ａの側面、酸化物層１３３０ｂの側面、導電層１３４２ａの側面及び上面、並びに、導電層１３４２ｂの側面及び上面に接して配置された絶縁層１３５４と、を有する。
トランジスタ１３００上には、それぞれ層間膜として機能する、絶縁層１３８０、絶縁層１３７４、及び絶縁層１３８１が設けられる。また、トランジスタ１３００は、プラグとして機能する導電層１３４０（導電層１３４０ａ及び導電層１３４０ｂ）と電気的に接続される。なお、導電層１３４０の側面に接して絶縁層１３４１（絶縁層１３４１ａ及び絶縁層１３４１ｂ）が設けられる。
酸化物層１３３０は、絶縁層１３２４上に配置された酸化物層１３３０ａと、酸化物層１３３０ａ上に配置された酸化物層１３３０ｂと、酸化物層１３３０ｂ上に配置され、少なくとも一部が酸化物層１３３０ｂの上面に接する酸化物層１３３０ｃと、を有することが好ましい。酸化物層１３３０ｂの下に酸化物層１３３０ａを有することで、酸化物層１３３０ａよりも下方に形成された構造物から、酸化物層１３３０ｂへの不純物の拡散を抑制することができる。また、酸化物層１３３０ｂ上に酸化物層１３３０ｃを有することで、酸化物層１３３０ｃよりも上方に形成された構造物から、酸化物層１３３０ｂへの不純物の拡散を抑制することができる。
なお、トランジスタ１３００では、酸化物層１３３０が、酸化物層１３３０ａ、酸化物層１３３０ｂ、及び酸化物層１３３０ｃの３層構造である例を示しているが、本発明はこれに限られるものではない。酸化物層１３３０は、例えば、酸化物層１３３０ｂの単層、酸化物層１３３０ａと酸化物層１３３０ｂの２層構造、酸化物層１３３０ｂと酸化物層１３３０ｃの２層構造、または４層以上の積層構造であってもよい。また、酸化物層１３３０ａ、酸化物層１３３０ｂ、酸化物層１３３０ｃのそれぞれが積層構造を有していてもよい。
酸化物層１３３０ｂ上には、導電層１３４２（導電層１３４２ａ及び導電層１３４２ｂ）が設けられる。導電層１３４２の膜厚は、例えば、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２５ｎｍ以下とすることができる。
導電層１３６０は、トランジスタ１３００の第１のゲート（トップゲートともいう。）電極として機能し、導電層１３４２ａ及び導電層１３４２ｂは、それぞれトランジスタ１３００のソース電極またはドレイン電極として機能する。
トランジスタ１３００は、チャネル形成領域を有する酸化物層１３３０に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。酸化物半導体をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
上記金属酸化物としては、バンドギャップが２．０ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。バンドギャップの大きい金属酸化物を酸化物層３３０に用いることで、トランジスタのオフ電流を低減することができる。このようなトランジスタを用いることで、低消費電力のアンプ回路を提供できる。
例えば、酸化物層１３３０として、インジウム（Ｉｎ）、元素Ｍ、及び亜鉛（Ｚｎ）を有するＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物層３３０として、Ｉｎ−Ｍ酸化物、Ｉｎ−Ｚｎ酸化物、またはＭ−Ｚｎ酸化物を用いてもよい。
トランジスタ１３００には、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア密度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
よって、金属酸化物を酸化物層１３３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
酸化物層１３３０に金属酸化物を用いる場合、導電層１３４２（導電層１３４２ａ及び導電層１３４２ｂ）と酸化物層１３３０とが接することで、酸化物層１３３０中の酸素が導電層１３４２へ拡散し、導電層１３４２が酸化する場合がある。導電層１３４２が酸化することで、導電層１３４２の導電率が低下する蓋然性が高い。なお、酸化物層１３３０中の酸素が導電層１３４２へ拡散することを、導電層１３４２が酸化物層１３３０中の酸素を吸収する、と言い換えることができる。
酸化物層１３３０中の酸素が導電層１３４２（導電層１３４２ａ及び導電層１３４２ｂ）へ拡散することで、導電層１３４２ａと、酸化物層１３３０ｂ及び酸化物層１３３０ｃとの間、及び、導電層１３４２ｂと、酸化物層１３３０ｂ及び酸化物層１３３０ｃとの間に、それぞれ、層が形成される場合がある。当該層は、導電層１３４２よりも酸素を多く含むため、絶縁性を有すると推定される。このとき、導電層１３４２と、当該層と、酸化物層１３３０ｂまたは酸化物層１３３０ｃとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ場合がある。
そこで、導電層１３４２（導電層１３４２ａ及び導電層１３４２ｂ）は、酸化物層１３３０中の水素が導電層１３４２へ拡散しやすく、かつ、酸化物層１３３０中の酸素が導電層１３４２へ拡散しにくい特性を有する導電性材料で構成されることが好ましい。これにより、酸化物層１３３０の水素が導電層１３４２へ拡散することで、酸化物層１３３０の水素濃度が低減され、トランジスタ１３００に安定した電気特性を付与することができる。なお、本明細書などでは、酸化物中の水素が導電層へ拡散しやすいことを、当該導電層は当該酸化物中の水素を抜き取りやすい（吸い取りやすい）、と表現する場合がある。また、酸化物中の酸素が導電層へ拡散しにくいことを、当該導電層は酸化しにくい、当該導電層は耐酸化性を有する、などと表現する場合がある。
上記導電性材料として、例えば、タンタル（Ｔａ）、チタン（Ｔｉ）などを含む導電体がある。特に、タンタルを含む導電体を導電層１３４２に用いることが好ましい。タンタルを含む導電体は、窒素を有してもよく、酸素を有してもよい。よって、タンタルを含む導電体は、組成式がＴａＮｘＯｙ（ｘは０より大きく１．６７以下の実数、かつ、ｙは０以上１．０以下の実数）を満たすことが好ましい。タンタルを含む導電体は、金属タンタル、酸化タンタル、窒化タンタル、窒酸化タンタル、酸窒化タンタルなどを有する。そこで、本明細書等では、タンタルを含む導電体を、ＴａＮｘＯｙと表記する場合がある。
ＴａＮｘＯｙにおいて、タンタルの比率は高い方が好ましい。または、窒素及び酸素の比率は低い方が好ましく、ｘ及びｙの値は小さい方が好ましい。タンタルの比率を高くすることで、ＴａＮｘＯｙの抵抗率が下がり、当該ＴａＮｘＯｙを導電層１３４２に用いたトランジスタ１３００に良好な電気特性を与えることができる。
また、ＴａＮｘＯｙにおいて、窒素の比率は高い方が好ましく、ｘの値は大きい方が好ましい。窒素の比率が高いＴａＮｘＯｙを導電層１３４２に用いることで、導電層３４２の酸化を抑制することができる。また、導電層１３４２と酸化物層１３３０との間に形成される層の膜厚を薄くすることができる。
なお、導電層１３４２へ拡散した水素は、導電層１３４２に留まる場合がある。別言すると、酸化物層１３３０中の水素が導電層１３４２に吸収される場合がある。また、酸化物層１３３０中の水素は、導電層１３４２を透過して、導電層１３４２の周辺に設けられた構造体、またはトランジスタ１３００の外方へ放出される場合がある。
酸化物層１３３０の水素濃度を低減し、導電層１３４２と酸化物層１３３０との間に層が形成されるのを抑制するには、導電層１３４２が、酸化物層１３３０中の水素が導電層３４２へ拡散しやすい特性を有する導電性材料で構成され、かつ、導電層１３４２と酸化物層１３３０との間に、導電層１３４２の酸化を抑制する機能を有する層を設けることが好ましい。当該層を設けることで、導電層１３４２と酸化物層１３３０とが接しない構造となるので、導電層１３４２が、酸化物層１３３０の酸素を吸収することを抑制することができる。
以下では、トランジスタ１３００の詳細な構成について説明する。
絶縁層１３１４は、水、水素などの不純物が、基板側からトランジスタ１３００に拡散するのを抑制する絶縁性バリア膜として機能することが好ましい。従って、絶縁層１３１４には、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する絶縁性材料を用いることが好ましい。
なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、当該不純物、または当該酸素のいずれか一またはすべての拡散を抑制する機能とする。また、水素または酸素の拡散を抑制する機能を有する膜を、水素または酸素が透過しにくい膜、水素または酸素の透過性が低い膜、水素または酸素に対してバリア性を有する膜、水素または酸素に対するバリア膜などと呼ぶ場合がある。また、バリア膜に導電性を有する場合、当該バリア膜を導電性バリア膜と呼ぶことがある。
例えば、絶縁層１３１４として、酸化アルミニウム膜、窒化シリコン膜などを用いることが好ましい。これにより、水、水素などの不純物が、絶縁層１３１４よりも基板側からトランジスタ１３００側に拡散するのを抑制することができる。または、絶縁層１３２４などに含まれる酸素が、絶縁層１３１４よりも基板側に、拡散するのを抑制することができる。なお、絶縁層１３１４は、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。例えば、酸化アルミニウム膜と窒化シリコン膜との積層としてもよい。
また、例えば、絶縁層１３１４として、スパッタリング法を用いて成膜した、窒化シリコン膜を用いることが好ましい。これにより、絶縁層１３１４中の水素濃度を低くことができ、水、水素などの不純物が、絶縁層１３１４よりも基板側からトランジスタ１３００側に拡散するのをより抑制することができる。
層間膜として機能する絶縁層１３１６は、絶縁層１３１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁層１３１６として、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、フッ素を添加した酸化シリコン膜、炭素を添加した酸化シリコン膜、炭素及び窒素を添加した酸化シリコン膜、空孔を有する酸化シリコン膜などを適宜用いればよい。
絶縁層１３１６は、水素濃度が低く、化学量論的組成よりも酸素が過剰に存在する領域（以下、過剰酸素領域ともいう。）または加熱により離脱する酸素（以下、過剰酸素ともいう。）を有することが好ましい。例えば、絶縁層１３１６として、スパッタリング法を用いて成膜した酸化シリコン膜を用いることが好ましい。これにより、酸化物層１３３０への水素の混入を抑制することができる、または、酸化物層１３３０に酸素を供給し、酸化物層１３３０中の酸素欠損を低減することができる。従って、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。
絶縁層１３１６を積層構造にしてもよい。例えば、絶縁層１３１６において、少なくとも導電層１３０５の側面と接する部分に、絶縁層１３１４と同様の絶縁層を設ける構成にしてもよい。このような構成にすることで、絶縁層１３１６に含まれる酸素によって、導電層１３０５が酸化するのを抑制することができる。または、導電層１３０５により、絶縁層１３１６に含まれる酸素量が減少するのを抑制することができる。
導電層１３０５は、第２のゲート（ボトムゲートともいう。）電極として機能する場合がある。その場合、導電層１３０５に印加する電位を、導電層１３６０に印加する電位と連動させず、独立して変化させることで、トランジスタ１３００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電層１３０５に負の電位を印加することにより、トランジスタ１３００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。従って、導電層１３０５に負の電位を印加したほうが、印加しない場合よりも、導電層１３６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
導電層１３０５は、酸化物層１３３０及び導電層１３６０と重なるように配置する。また、導電層１３０５は、絶縁層１３１４または絶縁層１３１６に埋め込まれるように設けることが好ましい。
導電層１３０５は、図２８Ｂに示すように、酸化物層１３３０におけるチャネル形成領域よりも、大きく設けるとよい。特に、図２８Ｃに示すように、導電層１３０５は、酸化物層１３３０のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物層１３３０のチャネル幅方向における側面の外側において、導電層１３０５と、導電層１３６０とは、絶縁層を介して重畳していることが好ましい。当該構成を有することで、第１のゲート電極として機能する導電層１３６０の電界と、第２のゲート電極として機能する導電層１３０５の電界によって、酸化物層１３３０のチャネル形成領域を電気的に取り囲むことができる。
図２８Ｃに示すように、導電層１３０５は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電層１３０５の下に、配線として機能する導電層を設ける構成にしてもよい。また、導電層１３０５は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電層１３０５を複数のトランジスタで共有する構成にしてもよい。
トランジスタ１３００では、導電層１３０５が２層の積層構造（絶縁層１３１４上の第１の導電層及び第１の導電層上の第２の導電層）である例について示しているが、本発明はこれに限られるものではない。例えば、導電層１３０５は、単層、または３層以上の積層構造であってもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
ここで、導電層１３０５の第１の導電層は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電層１３０５の第１の導電層に、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電層１３０５の第２の導電層が酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。従って、導電層１３０５の第１の導電層は、上記導電性材料を用いた単層構造または積層構造とすることが好ましい。例えば、導電層１３０５の第１の導電層は、タンタル膜、窒化タンタル膜、ルテニウム膜、または酸化ルテニウム膜と、チタン膜または窒化チタン膜との積層としてもよい。
導電層１３０５の第２の導電層には、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、図２８Ｂ等では、導電層１３０５の第２の導電層を単層で図示したが、積層構造としてもよく、例えば、チタン膜または窒化チタン膜と、当該導電性材料を含む膜との積層としてもよい。
絶縁層１３２２及び絶縁層１３２４は、ゲート絶縁層として機能する。
絶縁層１３２２は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁層１３２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁層１３２２は、絶縁層１３２４よりも水素及び酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
絶縁層１３２２の材料としては、絶縁性材料であるアルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁層１３２２を形成した場合、絶縁層１３２２は、酸化物層１３３０から基板側への酸素の放出や、トランジスタ１３００の周辺部から酸化物層１３３０への水素等の不純物の拡散を抑制する層として機能する。よって、絶縁層３２２を設けることで、水素等の不純物が、トランジスタ１３００の内側へ拡散することを抑制し、酸化物層１３３０中の酸素欠損の生成を抑制することができる。また、導電層１３０５が、絶縁層１３２４や、酸化物層１３３０が有する酸素と反応することを抑制することができる。
または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁層３２２は、これらの絶縁体を含む絶縁膜に、酸化シリコン膜、酸化窒化シリコン膜、または窒化シリコン膜を積層して用いてもよい。
絶縁層１３２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁材料を用いて、単層構造または積層構造で形成してもよい。トランジスタの微細化及び高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁層として機能する絶縁層にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
酸化物層１３３０と接する絶縁層１３２４は、加熱により酸素を脱離することが好ましい。例えば、絶縁層１３２４は、酸化シリコン膜、酸化窒化シリコン膜などを適宜用いればよい。酸素を含む絶縁層を酸化物層１３３０に接して設けることにより、酸化物層３３０中の酸素欠損を低減し、トランジスタ１３００の信頼性を向上させることができる。
絶縁層１３２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物層とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化物層である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
絶縁層１３２４は、水素濃度が低く、過剰酸素領域または過剰酸素を有することが好ましく、例えば、絶縁層１３１６と同様の材料を用いて設けてもよい。
絶縁層１３２２及び絶縁層１３２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
酸化物層１３３０は、化学組成が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物層１３３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物層１３３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物層１３３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物層１３３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物層１３３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物層１３３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物層１３３０ｃは、酸化物層１３３０ａまたは酸化物層１３３０ｂに用いることができる金属酸化物を、用いることができる。
酸化物層１３３０ｂ及び酸化物層１３３０ｃは、結晶性を有することが好ましい。例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物層３３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物層３３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ１３００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
酸化物層１３３０ｃとして、ＣＡＡＣ−ＯＳを用いることが好ましく、酸化物層１３３０ｃが有する結晶のｃ軸が、酸化物層１３３０ｃの被形成面または上面に概略垂直な方向を向いていることが好ましい。ＣＡＡＣ−ＯＳは、ｃ軸と垂直方向に酸素を移動させやすい性質を有する。従って、酸化物層１３３０ｃが有する酸素を、酸化物層１３３０ｂに効率的に供給することができる。
酸化物層１３３０ａ及び酸化物層１３３０ｃの伝導帯下端のエネルギー準位は、酸化物層１３３０ｂの伝導帯下端のエネルギー準位より高くなることが好ましい。言い換えると、酸化物層１３３０ａ及び酸化物層１３３０ｃの電子親和力は、酸化物層１３３０ｂの電子親和力より小さいことが好ましい。この場合、酸化物層１３３０ｃは、酸化物層１３３０ａに用いることができる金属酸化物を用いることが好ましい。このとき、キャリアの主たる経路は酸化物層１３３０ｂとなる。
ここで、酸化物層１３３０ａ、酸化物層１３３０ｂ、及び酸化物層１３３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物層１３３０ａ、酸化物層１３３０ｂ、及び酸化物層１３３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物層１３３０ａと酸化物層１３３０ｂとの界面、及び酸化物層１３３０ｂと酸化物層１３３０ｃとの界面に形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物層１３３０ａと酸化物層１３３０ｂ、酸化物層１３３０ｂと酸化物層１３３０ｃが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物層１３３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物層１３３０ａ及び酸化物層１３３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いてもよい。
具体的には、酸化物層１３３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いればよい。また、酸化物層１３３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］、またはＩｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の金属酸化物を用いればよい。また、酸化物層１３３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いればよい。
なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
酸化物層１３３０ａ及び酸化物層１３３０ｃを上述の構成とすることで、酸化物層１３３０ａと酸化物層１３３０ｂとの界面、及び酸化物層１３３０ｂと酸化物層１３３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ１３００は高いオン電流、及び高い周波数特性を得ることができる。
酸化物層１３３０ｃは、２層以上の積層構造を有していてもよい。例えば、酸化物層１３３０ｃは、第１の酸化物層と、当該第１の酸化物層上の第２の酸化物と、を有していてもよい。
酸化物層１３３０ｃの第１の酸化物層は、酸化物層１３３０ｂに用いられる金属酸化物を構成する金属元素の少なくとも一つを含むことが好ましく、当該金属元素を全て含むことがより好ましい。例えば、酸化物層１３３０ｃの第１の酸化物層として、Ｉｎ−Ｇａ−Ｚｎ酸化物膜を用い、酸化物層１３３０ｃの第２の酸化物層として、Ｉｎ−Ｇａ−Ｚｎ酸化物膜、Ｇａ−Ｚｎ酸化物膜、または酸化ガリウム膜を用いるとよい。これにより、酸化物層１３３０ｂと酸化物層１３３０ｃの第１の酸化物層との界面における欠陥準位密度を低くすることができる。また、酸化物層１３３０ｃの第２の酸化物層は、酸化物層１３３０ｃの第１の酸化物層より、酸素の拡散または透過を抑制することが好ましい。絶縁層１３５０と酸化物層１３３０ｃの第１の酸化物層との間に酸化物層１３３０ｃの第２の酸化物層を設けることで、絶縁層１３８０に含まれる酸素が、絶縁層１３５０に拡散するのを抑制することができる。従って、当該酸素は、酸化物層１３３０ｃの第１の酸化物層を介して、酸化物層１３３０ｂに供給されやすくなる。
また、酸化物層１３３０ａ及び酸化物層１３３０ｃの第２の酸化物層の伝導帯下端のエネルギー準位が、酸化物層１３３０ｂ及び酸化物層１３３０ｃの第１の酸化物層の伝導帯下端のエネルギー準位より高くなることが好ましい。また、言い換えると、酸化物層１３３０ａ及び酸化物層１３３０ｃの第２の酸化物層の電子親和力は、酸化物層１３３０ｂ及び酸化物層１３３０ｃの第１の酸化物層の電子親和力より小さいことが好ましい。この場合、酸化物層１３３０ｃの第２の酸化物層は、酸化物層１３３０ａに用いることができる金属酸化物を用い、酸化物層１３３０ｃの第１の酸化物層は、酸化物層１３３０ｂに用いることができる金属酸化物を用いることが好ましい。このとき、キャリアの主たる経路は酸化物層１３３０ｂだけでなく、酸化物層１３３０ｃの第１の酸化物層もキャリアの主たる経路となる場合がある。
導電層１３４２としては、上述のＴａＮｘＯｙを用いることが好ましい。なお、ＴａＮｘＯｙはアルミニウムを含んでもよい。また、例えば、窒化チタン、チタンとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
絶縁層１３５４は、図２８Ｂに示すように、導電層１３４２ａの上面及び側面、導電層１３４２ｂの上面及び側面、酸化物層１３３０ａ及び酸化物層１３３０ｂの側面、並びに絶縁層１３２４の上面の一部に接することが好ましい。このような構成にすることで、絶縁層１３８０は、絶縁層１３５４によって、絶縁層１３２４、酸化物層１３３０ａ、及び酸化物層１３３０ｂと離隔される。
絶縁層１３５４は、絶縁層１３２２と同様に、水素及び酸素の一方または双方の拡散を抑制する機能を有することが好ましい。例えば、絶縁層１３５４は、絶縁層１３２４及び絶縁層１３８０よりも水素及び酸素の一方または双方の拡散を抑制する機能を有することが好ましい。これにより、絶縁層１３８０に含まれる水素が、酸化物層１３３０ａ及び酸化物層１３３０ｂに拡散するのを抑制することができる。さらに、絶縁層１３２２及び絶縁層１３５４によって、絶縁層１３２４、酸化物層１３３０などを囲むことにより、水、水素などの不純物が、外方から絶縁層１３２４及び酸化物層１３３０に拡散することを抑制することができる。よって、トランジスタ１３００に良好な電気特性及び信頼性を与えることができる。
絶縁層１３５４としては、例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁膜を成膜するとよい。この場合、絶縁層１３５４は、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜されることが好ましい。ＡＬＤ法は、被覆性の良好な成膜法なので、絶縁層１３５４の凹凸によって、段切れなどが形成されるのを防ぐことができる。
絶縁層１３５４としては、例えば、窒化アルミニウムを含む絶縁膜を用いることが好ましい。これにより、絶縁性に優れ、且つ熱伝導性に優れた膜とすることができるため、トランジスタ１３００を駆動したときに生じる熱の放熱性を高めることができる。また、窒化シリコン、窒化酸化シリコンなどを用いることもできる。
絶縁層１３５４としては、例えば、ガリウムを含む酸化物を用いてもよい。ガリウムを含む酸化物は、水素及び酸素の一方または双方の拡散を抑制する機能を有する場合があるため好ましい。なお、ガリウムを含む酸化物として、酸化ガリウム、ガリウム亜鉛酸化物、インジウムガリウム亜鉛酸化物などを用いることができる。なお、絶縁層１３５４としてインジウムガリウム亜鉛酸化物膜を用いる場合、インジウムに対するガリウムの原子数比は大きい方が好ましい。当該原子数比を大きくすることで、当該酸化物膜の絶縁性を高くすることができる。
絶縁層１３５０は、ゲート絶縁層として機能する。絶縁層１３５０は、酸化物層１３３０ｃの上面に接して配置することが好ましい。絶縁層１３５０の材料には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
絶縁層１３５０は、絶縁層１３２４と同様に、加熱により酸素が放出される絶縁膜を用いて形成することが好ましい。加熱により酸素が放出される絶縁膜を、絶縁層１３５０として、酸化物層１３３０ｃの上面に接して設けることにより、酸化物層１３３０ｂのチャネル形成領域に効果的に酸素を供給し、酸化物層１３３０ｂのチャネル形成領域の酸素欠損を低減することができる。従って、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。また、絶縁層３２４と同様に、絶縁層１３５０中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁層１３５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
導電層１３６０は、導電層１３６０ａと、導電層１３６０ａ上の導電層１３６０ｂと、を有することが好ましい。例えば、導電層１３６０ａは、導電層１３６０ｂの底面及び側面を包むように配置されることが好ましい。
導電層１３６０ａには、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電層１３６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁層１３５０に含まれる酸素により、導電層１３６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
導電層１３６０は、配線としても機能するため、導電性が高い導電性材料を用いることが好ましい。例えば、導電層１３６０ｂには、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電層１３６０ｂは積層構造としてもよく、例えば、チタン膜、窒化チタン膜と上記導電性材料を含む膜との積層構造としてもよい。
図２８では、導電層１３６０は、導電層１３６０ａと導電層１３６０ｂの２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
トランジスタ１３００では、導電層１３６０は、絶縁層１３８０などに形成されている開口を埋めるように自己整合的に形成される。導電層１３６０をこのように形成することにより、導電層１３４２ａと導電層１３４２ｂとの間の領域に、導電層１３６０を位置合わせすることなく確実に配置することができる。
図２８Ｂに示すように、導電層１３６０の上面は、絶縁層１３５０の上面及び酸化物層１３３０ｃの上面と略一致している。
図２８Ｃに示すように、トランジスタ１３００のチャネル幅方向において、絶縁層１３２２の底面を基準として、導電層１３６０の、導電層１３６０と酸化物層１３３０ｂとが重ならない領域の底面の高さは、酸化物層１３３０ｂの底面の高さより低いことが好ましい。ゲート電極として機能する導電層１３６０が、絶縁層１３５０などを介して、酸化物層１３３０ｂのチャネル形成領域の側面及び上面を覆う構成とすることで、導電層１３６０の電界を酸化物層１３３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ１３００のオン電流を増大させ、周波数特性を向上させることができる。
絶縁層１３８０は、絶縁層１３５４を介して、絶縁層１３２４、酸化物層１３３０、及び導電層１３４２上に設けられる。また、絶縁層１３８０の上面は、平坦化されていてもよい。
層間膜として機能する絶縁層１３８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜に用いることで、配線間に生じる寄生容量を低減することができる。絶縁層１３８０は、例えば、絶縁層１３１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
絶縁層１３８０中の水、水素などの不純物濃度は低減されていることが好ましい。また、絶縁層１３８０は、水素濃度が低く、過剰酸素領域または過剰酸素を有することが好ましく、例えば、絶縁層１３１６と同様の材料を用いて設けてもよい。なお、絶縁層１３８０は、２層以上の積層構造を有していてもよい。
絶縁層１３７４は、絶縁層１３１４などと同様に、水、水素などの不純物が、上方から絶縁層１３８０に拡散するのを抑制する絶縁性バリア膜として機能することが好ましい。また、絶縁層１３７４は、絶縁層１３１４などと同様に、水素濃度が低く、水素の拡散を抑制する機能を有することが好ましい。
図２８Ｂに示すように、絶縁層１３７４は、導電層１３６０、絶縁層１３５０、及び酸化物層１３３０ｃのそれぞれの上面と接することが好ましい。これにより、絶縁層１３８１などに含まれる水素などの不純物が、絶縁層１３５０へ混入することを抑えることができる。従って、トランジスタの電気特性及びトランジスタの信頼性への悪影響を抑制することができる。
絶縁層１３７４の上に、層間膜として機能する絶縁層１３８１を設けることが好ましい。絶縁層１３８１は、絶縁層１３１６などと同様に、誘電率が低いことが好ましい。また、絶縁層１３８１は、絶縁層１３２４などと同様に、膜中の水、水素などの不純物濃度が低減されていることが好ましい。
絶縁層１３８１、絶縁層１３７４、絶縁層１３８０、及び絶縁層１３５４に形成された開口に、導電層１３４０ａ及び導電層１３４０ｂを配置する。導電層１３４０ａ及び導電層１３４０ｂは、導電層１３６０を挟んで対向して設ける。なお、導電層１３４０ａ及び導電層１３４０ｂの上面の高さは、絶縁層１３８１の上面と、同一平面上としてもよい。
なお、絶縁層１３８１、絶縁層１３７４、絶縁層１３８０、及び絶縁層１３５４の開口の側壁に接して、絶縁層１３４１ａが設けられ、その側面に接して導電層１３４０ａが形成されている。当該開口の底部の少なくとも一部には導電層１３４２ａが位置しており、導電層１３４０ａが導電層１３４２ａと接する。同様に、絶縁層１３８１、絶縁層１３７４、絶縁層１３８０、及び絶縁層１３５４の開口の側壁に接して、絶縁層１３４１ｂが設けられ、その側面に接して導電層１３４０ｂが形成されている。当該開口の底部の少なくとも一部には導電層１３４２ｂが位置しており、導電層１３４０ｂが導電層１３４２ｂと接する。
導電層１３４０ａ及び導電層１３４０ｂには、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。
導電層１３４０ａ及び導電層１３４０ｂは積層構造としてもよい。なお、トランジスタ１３００では、導電層１３４０ａ及び導電層１３４０ｂを、２層の積層構造として設ける構成について示しているが、本発明はこれに限られるものではない。例えば、導電層１３４０を単層、または３層以上の積層構造としてもよい。
絶縁層１３４１ａ及び絶縁層１３４１ｂとしては、例えば、絶縁層１３１４、絶縁層１３５４等に用いることができる絶縁膜を用いることができる。絶縁層１３４１ａ及び絶縁層１３４１ｂは、絶縁層１３５４に接して設けられるので、絶縁層１３８０などに含まれる水、水素などの不純物が、導電層１３４０ａ及び導電層１３４０ｂを通じて酸化物層１３３０に拡散するのを抑制することができる。また、絶縁層１３８０に含まれる酸素が導電層１３４０ａ及び導電層１３４０ｂに吸収されるのを防ぐことができる。
また、図示しないが、導電層１３４０ａの上面、及び導電層１３４０ｂの上面に接して配線として機能する導電層を配置してもよい。配線として機能する導電層には、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電層は、積層構造としてもよく、例えば、チタン膜、窒化チタン膜と上記導電性材料を含む膜との積層としてもよい。なお、当該導電層は、絶縁層に設けられた開口に埋め込むように形成してもよい。
また、図示しないが、上記導電層を覆うように、抵抗率が１．０×１０１３Ωｃｍ以上１．０×１０１５Ωｃｍ以下、好ましくは５．０×１０１３Ωｃｍ以上５．０×１０１４Ωｃｍ以下の絶縁層を設けることが好ましい。上記導電層上に上記のような抵抗率を有する絶縁層を設けることで、当該絶縁層は、絶縁性を維持しつつ、トランジスタ１３００、上記導電層等の配線間に蓄積される電荷を分散し、該電荷によるトランジスタや、該トランジスタを有する電子機器の特性不良や静電破壊を抑制することができ、好ましい。
また、本実施の形態に示すトランジスタは、トランジスタのサイズを小さくできるため、精細度を高めることや、比較的小さな電子機器への適用が容易である。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態５）
本実施の形態では、図１３を用いて電気自動車（ＥＶ）に適用する例を示す。
電気自動車には、メインの駆動用の二次電池として第１のバッテリ３０１と、モータ３０４を始動させるインバータ３１２に電力を供給する第２のバッテリ３１１が設置されている。本実施の形態では、第２のバッテリ３１１の電源で駆動する異常監視ユニット３００が第１のバッテリ３０１を構成する複数の二次電池をまとめて監視する。異常監視ユニット３００は、異常検知と充電状態推定を行う。異常監視ユニット３００には、実施の形態１で示した検知装置を用いることができる。
第１のバッテリ３０１は、主に４２Ｖ系（高電圧系）の車載機器に電力を供給し、第２のバッテリ３１１は１４Ｖ系（低電圧系）の車載機器に電力を供給する。第２のバッテリ３１１は鉛蓄電池がコスト上有利のため採用されることが多い。鉛蓄電池はリチウムイオン二次電池と比べて自己放電が大きく、サルフェーションとよばれる現象により劣化しやすい欠点がある。第２のバッテリ３１１をリチウムイオン二次電池とすることでメンテナンスフリーとするメリットがあるが、長期間の使用、例えば３年以上となると、製造時には判別できない異常が生じる恐れがある。特にインバータを起動する第２のバッテリ３１１が動作不能となると、第１のバッテリ３０１に残容量があってもモータを起動させることができなくなることを防ぐため、第２のバッテリ３１１が鉛蓄電池の場合は、第１のバッテリから第２のバッテリに電力を供給し、常に満充電状態を維持するように充電されている。
本実施の形態では、第１のバッテリ３０１と第２のバッテリ３１１の両方にリチウムイオン二次電池を用いる一例を示す。第２のバッテリ３１１は鉛蓄電池や全固体電池を用いてもよい。
円筒型の二次電池の例について図１５Ａ及び図１５Ｂを参照して説明する。円筒型の二次電池６００は、図１５Ａに示すように、上面に正極キャップ（電池蓋）６０１を有し、側面及び底面に電池缶（外装缶）６０２を有している。これら正極キャップと電池缶（外装缶）６０２とは、ガスケット（絶縁パッキン）６１０によって絶縁されている。
図１５Ｂは、円筒型の二次電池の断面を模式的に示した図である。中空円柱状の電池缶６０２の内側には、帯状の正極６０４と負極６０６とがセパレータ６０５を間に挟んで捲回された電池素子が設けられている。図示しないが、電池素子はセンターピンを中心に捲回されている。電池缶６０２は、一端が閉じられ、他端が開いている。電池缶６０２には、電解液に対して耐腐食性のあるニッケル、アルミニウム、チタン等の金属、又はこれらの合金やこれらと他の金属との合金（例えば、ステンレス鋼等）を用いることができる。また、電解液による腐食を防ぐため、ニッケルやアルミニウム等を被覆することが好ましい。電池缶６０２の内側において、正極、負極及びセパレータが捲回された電池素子は、対向する一対の絶縁板６０８、６０９により挟まれている。また、電池素子が設けられた電池缶６０２の内部は、非水電解液（図示せず）が注入されている。二次電池は、コバルト酸リチウム（ＬｉＣｏＯ２）やリン酸鉄リチウム（ＬｉＦｅＰＯ４）などの活物質を含む正極と、リチウムイオンの吸蔵・放出が可能な黒鉛等の炭素材料からなる負極と、エチレンカーボネートやジエチルカーボネートなどの有機溶媒に、ＬｉＢＦ４やＬｉＰＦ６等のリチウム塩からなる電解質を溶解させた非水電解液などにより構成される。
円筒型の蓄電池に用いる正極及び負極は捲回するため、集電体の両面に活物質を形成することが好ましい。正極６０４には正極端子（正極集電リード）６０３が接続され、負極６０６には負極端子（負極集電リード）６０７が接続される。正極端子６０３及び負極端子６０７は、ともにアルミニウムなどの金属材料を用いることができる。正極端子６０３は安全弁機構６１２に、負極端子６０７は電池缶６０２の底にそれぞれ抵抗溶接される。安全弁機構６１２は、ＰＴＣ素子（Ｐｏｓｉｔｉｖｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ）６１１を介して正極キャップ６０１と電気的に接続されている。安全弁機構６１２は電池の内圧の上昇が所定のしきい値を超えた場合に、正極キャップ６０１と正極６０４との電気的な接続を切断するものである。また、ＰＴＣ素子６１１は温度が上昇した場合に抵抗が増大する熱感抵抗素子であり、抵抗の増大により電流量を制限して異常発熱を防止するものである。ＰＴＣ素子には、チタン酸バリウム（ＢａＴｉＯ３）系半導体セラミックス等を用いることができる。
電解液を用いるリチウムイオン二次電池は、正極と、負極と、セパレータと、電解液と、外装体とを有する。なお、リチウムイオン二次電池では、充電と放電でアノード（陽極）とカソード（陰極）が入れ替わり、酸化反応と還元反応とが入れ替わることになるため、反応電位が高い電極を正極と呼び、反応電位が低い電極を負極と呼ぶ。従って、本明細書においては、充電中であっても、放電中であっても、逆パルス電流を流す場合であっても、充電電流を流す場合であっても、正極は「正極」又は「＋極（プラス極）」と呼び、負極は「負極」又は「−極（マイナス極）」と呼ぶこととする。酸化反応や還元反応に関連したアノード（陽極）やカソード（陰極）という用語を用いると、充電時と放電時とでは、逆になってしまい、混乱を招く可能性がある。従って、アノード（陽極）やカソード（陰極）という用語は、本明細書においては用いないこととする。仮にアノード（陽極）やカソード（陰極）という用語を用いる場合には、充電時か放電時かを明記し、正極（プラス極）と負極（マイナス極）のどちらに対応するものかも併記することとする。
図１５Ｃに示す２つの端子には充電器が接続され、蓄電池１４００が充電される。蓄電池１４００の充電が進めば、電極間の電位差は大きくなる。図１５Ｃでは、蓄電池１４００の外部の端子から、正極１４０２の方へ流れ、蓄電池１４００の中において、正極１４０２から負極１４０４の方へ流れ、負極から蓄電池１４００の外部の端子の方へ流れる電流の向きを正の向きとしている。つまり、充電電流の流れる向きを電流の向きとしている。
本実施の形態では、リチウムイオン二次電池の例を示すが、リチウムイオン二次電池に限定されず、二次電池の正極材料として例えば、元素Ａ、元素Ｘ、及び酸素を有する材料を用いることができる。元素Ａは第１族の元素及び第２族の元素から選ばれる一以上であることが好ましい。第１族の元素として例えば、リチウム、ナトリウム、カリウム等のアルカリ金属を用いることができる。また、第２族の元素として例えば、カルシウム、ベリリウム、マグネシウム等を用いることができる。元素Ｘとして例えば金属元素、シリコン及びリンから選ばれる一以上を用いることができる。また、元素Ｘはコバルト、ニッケル、マンガン、鉄、及びバナジウムから選ばれる一以上であることが好ましい。代表的には、リチウムコバルト複合酸化物（ＬｉＣｏＯ２）や、リン酸鉄リチウム（ＬｉＦｅＰＯ４）が挙げられる。
負極は、負極活物質層及び負極集電体を有する。また、負極活物質層は、導電助剤及びバインダを有していてもよい。
負極活物質として、リチウムとの合金化・脱合金化反応により充放電反応を行うことが可能な元素を用いることができる。例えば、シリコン、スズ、ガリウム、アルミニウム、ゲルマニウム、鉛、アンチモン、ビスマス、銀、亜鉛、カドミウム、インジウム等のうち少なくとも一つを含む材料を用いることができる。このような元素は炭素と比べて容量が大きく、特にシリコンは理論容量が４２００ｍＡｈ／ｇと高い。
また、二次電池は、セパレータを有することが好ましい。セパレータとしては、例えば、紙をはじめとするセルロースを有する繊維、不織布、ガラス繊維、セラミックス、あるいはナイロン（ポリアミド）、ビニロン（ポリビニルアルコール系繊維）、ポリエステル、アクリル、ポリオレフィン、ポリウレタンを用いた合成繊維等で形成されたものを用いることができる。
また、タイヤ３１６の回転による回生エネルギーは、ギア３０５を介してモータ３０４に送られ、モータコントローラ３０３やバッテリーコントローラ３０２から第２のバッテリ３１１に充電、又は第１のバッテリ３０１に充電される。
また、第１のバッテリ３０１は主にモータ３０４を回転させることに使用されるが、ＤＣＤＣ回路３０６を介して４２Ｖ系の車載部品（電動パワステ３０７、ヒーター３０８、デフォッガ３０９など）に電力を供給する。後輪にリアモータを有している場合にも、第１のバッテリ３０１がリアモータを回転させることに使用される。
また、第２のバッテリ３１１は、ＤＣＤＣ回路３１０を介して１４Ｖ系の車載部品（オーディオ３１３、パワーウィンドウ３１４、ランプ類３１５など）に電力を供給する。
また、第１のバッテリ３０１は、複数の二次電池で構成される。例えば、図１５Ａに示した円筒形の二次電池６００を用いる。図１３Ｂに示すように、円筒形の二次電池６００を、導電板６１３及び導電板６１４の間に挟んでモジュール６１５を構成してもよい。図１３Ｂには二次電池間にスイッチを図示していない。複数の二次電池６００は、並列接続されていてもよいし、直列接続されていてもよいし、並列に接続された後、さらに直列に接続されていてもよい。複数の二次電池６００を有するモジュール６１５を構成することで、大きな電力を取り出すことができる。
車載の二次電池において、複数の二次電池からの電力を遮断するため、工具を使わずに高電圧を遮断できるサービスプラグ又はサーキットブレーカを有しており、第１のバッテリ３０１に設けられる。例えば、２個から１０個のセルを有する電池モジュールを４８個直接に接続する場合には、２４個目と２５個目の間にサービスプラグ又はサーキットブレーカを有している。
図１４において、本発明の一態様である二次電池の充電状態推定装置を用いた車両を例示する。図１４Ａに示す自動車８４００の二次電池８０２４は、電気モータ８４０６を駆動するだけでなく、ヘッドライト８４０１やルームライト（図示せず）などの発光装置に電力を供給することができる。自動車８４００の二次電池８０２４は、図１３Ｂに示した円筒形の二次電池６００を、導電板６１３及び導電板６１４の間に挟んでモジュール６１５としたものを用いてもよい。
図１４Ｂに示す自動車８５００は、自動車８５００が有する二次電池にプラグイン方式や非接触給電方式等により外部の充電設備から電力供給を受けて、充電することができる。図１４Ｂに、地上設置型の充電装置８０２１から自動車８５００に搭載された二次電池８０２４に、ケーブル８０２２を介して充電を行っている状態を示す。充電に際しては、充電方法やコネクターの規格等はＣＨＡｄｅＭＯ（登録商標）やコンボ等の所定の方式で適宜行えばよい。充電装置８０２１は、商用施設に設けられた充電ステーションでもよく、また家庭の電源であってもよい。例えば、プラグイン技術によって、外部からの電力供給により自動車８５００に搭載された二次電池８０２４を充電することができる。充電は、ＡＣＤＣコンバータ等の変換装置を介して、交流電力を直流電力に変換して行うことができる。
また、図示しないが、受電装置を車両に搭載し、地上の送電装置から電力を非接触で供給して充電することもできる。この非接触給電方式の場合には、道路や外壁に送電装置を組み込むことで、停車中に限らず走行中に充電を行うこともできる。また、この非接触給電の方式を利用して、車両どうしで電力の送受信を行ってもよい。さらに、車両の外装部に太陽電池を設け、停車時や走行時に二次電池の充電を行ってもよい。このような非接触での電力の供給には、電磁誘導方式や磁界共鳴方式を用いることができる。
また、図１４Ｃは、本発明の一態様の二次電池を用いた二輪車の一例である。図１４Ｃに示すスクータ８６００は、二次電池８６０２、サイドミラー８６０１、方向指示灯８６０３を備える。二次電池８６０２は、方向指示灯８６０３に電気を供給することができる。
また、図１４Ｃに示すスクータ８６００は、座席下収納８６０４に、二次電池８６０２を収納することができる。二次電池８６０２は、座席下収納８６０４が小型であっても、座席下収納８６０４に収納することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態６）
本発明の一態様に係る検知装置を用いることができる二次電池を備える電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置又は画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１６に示す。なお、当該電子機器には、二次電池の電池残量を適切に管理することができる実施の形態１で示した検知装置を用いることができる。
図１６Ａはデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、スピーカ９６７、表示部９６５、操作キー９６６、ズームレバー９６８、レンズ９６９等を有する。デジタルカメラは、二次電池を有し、二次電池の電池残量を適切に管理することで使用時間を長くすることができる。
図１６Ｂはデジタルサイネージであり、柱９２１の側面に大型の表示部９２２が取り付けられた構成を有する。デジタルサイネージは、二次電池を有し、二次電池の電池残量を適切に管理することで使用時間を長くすることができる。
図１６Ｃは携帯電話機の一例であり、筐体９５１、表示部９５２、操作ボタン９５３、外部接続ポート９５４、スピーカ９５５、マイク９５６、カメラ９５７等を有する。当該携帯電話機は、表示部９５２にタッチセンサを備える。電話を掛ける、あるいは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部９５２に触れることで行うことができる。また、筐体９０１及び表示部９５２は可撓性を有し、図示するように折り曲げて使用することができる。携帯電話機は、二次電池を有し、二次電池の電池残量を適切に管理することで使用時間を長くすることができる。
図１６Ｄはビデオカメラであり、第１筐体９０１、第２筐体９０２、表示部９０３、操作キー９０４、レンズ９０５、接続部９０６、スピーカ９０７等を有する。操作キー９０４及びレンズ９０５は第１筐体９０１に設けられており、表示部９０３は第２筐体９０２に設けられている。ビデオカメラは、二次電池を有し、二次電池の電池残量を適切に管理することで使用時間を長くすることができる。
図１６Ｅはテレビであり、筐体９７１、表示部９７３、操作キー９７４、スピーカ９７５、通信用接続端子９７６、光センサ９７７等を有する。表示部９７３にはタッチセンサが設けられ、入力操作を行うこともできる。テレビは、二次電池を有し、二次電池の電池残量を適切に管理することで使用時間を長くすることができる。
図１６Ｆは携帯データ端末であり、筐体９１１、表示部９１２、スピーカ９１３、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。なお、携帯データ端末は、通話機能を有してもよく、様々なアプリケーションプログラムを実行することができる。また、携帯データ端末は、二次電池を有し、二次電池の電池残量を適切に管理することで使用時間を長くすることができる。
図１７Ａ１は、複数のセンサモジュール等が、身体に装着される例を示している。当該センサモジュールは、赤外線センサ、近赤外センサ、温度センサ、加速度センサ等の少なくとも一つのセンサを有し、二次電池、検出装置、又は通信モジュール等を備えている。当該センサモジュールは、心電図などで用いられる誘導波形をサンプリングする機能、体温を検出する機能、脈拍を検出する機能、血糖値等を検出する機能、四肢の動作量を検出する機能等を有している。
センサモジュールＬＡ、ＲＡ、ＬＬ、ＲＬが四肢に装着された例を示す。複数のセンサモジュールを用いることで心臓に不整脈などの異常が発生していないか図１７Ｂ１に示すような心電図を取得することができる。例えば、センサモジュールＬＡは、左腕に装着し、センサモジュールＲＡは、右腕に装着し、センサモジュールＬＬは、左脚に装着し、センサモジュールＲＬは、右脚に装着する。なお、当該腕には、上腕、手首、手のひら、指などが含まれ、当該脚には、太もも、脹脛、すね、足首、足の甲、足の裏、指などが含まれる。
当該心電図は、第１誘導波形（波形１）、第２誘導波形（波形２）、及び第３誘導波形（波形３）を比較して判断されることが知られている。つまり、センサモジュールＬＡは、ＲＡを基準に変化量を波形１として取得する。センサモジュールＬＬは、ＲＡを基準に変化量を波形２として取得する。センサモジュールＬＬは、ＬＡを基準に変化量を波形３として取得する。
それぞれのデータは、センサモジュール間で共有されてもよい。もしくは、それぞれのデータが図１７Ａ２の携帯データ端末にセンサモジュールで取得したデータが無線又は有線で送られ、携帯データ端末にて波形１乃至波形３を検出してもよい。携帯データ端末は、それぞれのセンサモジュールから取得データから不整脈などの問題が発生していないかを検出することができる。携帯データ端末にセンサモジュールで取得したデータを有線で送る場合は、有線で接続するまでに取得した取得データをまとめて転送することが好ましい。なお、検出されるそれぞれのデータには、自動で日が付与されて携帯データ端末に保存され、個人的に管理してもよい。もしくは、ネットワーク（Ｎｅｔｗｏｒｋ）（インターネット（Ｉｎｔｅｒｎｅｔ）を含む）を介して病院等に送信されてもよい。当該データは、病院のデータサーバに管理され、治療時の検査データとして利用することができる。なお、携帯データ端末としては、図１６Ｆに示す構成を利用することができる。
上述したセンサモジュールが、さらに複数のマイクロニードルなどを備える場合、マイクロニードル間に流れる電流値もしくは抵抗値を測定することができる。つまりセンサモジュールは、マイクロニードル間の導電性を測定することで血中の血糖値（図１７Ｂ４）などを検出することができる。なお、血中の導電性を測定するには、微小な電位の変化を検出する必要があるため実施の形態１で説明した検知装置又はアンプ回路を用いることができる。
上述したセンサモジュールが、加速度センサを備えることで、四肢の動作の運動（移動）量を検出することができる。四肢の運動量を個別に管理することで、身体の運動量のバランスが崩れていないかを検出することができる。加速度センサから運動量を検出するには、実施の形態１で説明した検知装置を用いることができる。
上述したように、複数のセンサモジュールを身体に装着することで、日常的な生活習慣の中で、不整脈などがどのような状態の場合に発生するかを携帯データ端末が検出することができる。不整脈が発生する場合の体温（図１７Ｂ２）、脈拍（図１７Ｂ３）、血糖値などの情報を用いることで正しい身体の管理、もしくは病院において病状を正しく診断することができる。
上述したセンサモジュールは、シール等を用いて身体に直接貼り付けてもよいし、身体に埋め込んでもよいし、腕時計のような装着できる電子機器でもよい。なお、センサモジュールは、上述した全ての機能を備えてもよいし、複数もしくはいずれか一の機能を選択して備えることができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、トランジスタのチャネル形成領域に好適に用いることができる金属酸化物について説明する。
トランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む金属酸化物などであり、例えば、後述するＣＡＣ−ＯＳなどを用いることができる。
シリコンよりもバンドギャップが広く、且つキャリア密度の小さい金属酸化物を用いたトランジスタは、その低いオフ電流により、トランジスタと直列に接続された容量素子に蓄積した電荷を長期間に亘って保持することが可能である。
半導体層は、例えばインジウム、亜鉛及びＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジム又はハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜とすることができる。
半導体層を構成する金属酸化物がＩｎ−Ｍ−Ｚｎ系酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
半導体層としては、キャリア密度の低い金属酸化物膜を用いる。例えば、半導体層は、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０９／ｃｍ３以上のキャリア密度の金属酸化物を用いることができる。そのような金属酸化物を、高純度真性又は実質的に高純度真性な金属酸化物と呼ぶ。当該酸化物半導体は、欠陥準位密度が低いため、安定な特性を有する金属酸化物であるといえる。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成の酸化物半導体を用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
半導体層を構成する金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、半導体層において酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、アルカリ金属及びアルカリ土類金属は、金属酸化物と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため半導体層における二次イオン質量分析法により得られるアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、半導体層を構成する金属酸化物に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における二次イオン質量分析法により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
酸化物半導体は、単結晶酸化物半導体と、非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及び非晶質酸化物半導体などがある。
また、本発明の一態様で開示されるトランジスタの半導体層には、ＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いてもよい。
なお、本発明の一態様で開示されるトランジスタの半導体層は、上述した非単結晶酸化物半導体又はＣＡＣ−ＯＳを好適に用いることができる。また、非単結晶酸化物半導体としては、ｎｃ−ＯＳ又はＣＡＡＣ−ＯＳを好適に用いることができる。
なお、本発明の一態様では、トランジスタの半導体層として、ＣＡＣ−ＯＳを用いると好ましい。ＣＡＣ−ＯＳを用いることで、トランジスタに高い電気特性又は高い信頼性を付与することができる。
なお、半導体層がＣＡＡＣ−ＯＳの領域、多結晶酸化物半導体の領域、ｎｃ−ＯＳの領域、擬似非晶質酸化物半導体の領域、及び非晶質酸化物半導体の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、又は積層構造を有する場合がある。
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、又はその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、又はその近傍のサイズで混合した状態をモザイク状、又はパッチ状ともいう。
なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれていてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、又はインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、及びＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、又はガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、及びＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、又はＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、及びＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、又はＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、又はＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣ−ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ＣＡＣ−ＯＳは、例えば基板を加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つ又は複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折による解析結果から、測定領域のａ−ｂ面方向、及びｃ軸方向の配向は見られないことが分かる。
またＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域（リング領域）と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、及び断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
また例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ ２ＯＺ２、又はＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、金属酸化物としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域が、金属酸化物中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、金属酸化物中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
従って、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、及び高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＯＳは、ディスプレイをはじめとするさまざまな半導体装置に最適である。
また、半導体層にＣＡＣ−ＯＳを有するトランジスタは電界効果移動度が高く、且つ駆動能力が高いため、該トランジスタを、駆動回路、代表的にはゲート信号を生成する走査線駆動回路に用いることで、額縁幅の狭い（狭額縁ともいう）表示装置を提供することができる。また、該トランジスタを、表示装置が有する信号線駆動回路（とくに、信号線駆動回路が有するシフトレジスタの端子に接続されるデマルチプレクサ）に用いることで、表示装置に接続される配線数が少ない表示装置を提供することができる。
また、半導体層にＣＡＣ−ＯＳを有するトランジスタは低温ポリシリコンを用いたトランジスタのように、レーザ結晶化工程が不要である。これのため、大面積基板を用いた表示装置であっても、製造コストを低減することが可能である。さらに、ウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」）、スーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」）のよう高解像度であり、且つ大型の表示装置において、半導体層にＣＡＣ−ＯＳを有するトランジスタを駆動回路及び表示部に用いることで、短時間での書き込みが可能であり、表示不良を低減することが可能であり好ましい。
又は、トランジスタのチャネルが形成される半導体にシリコンを用いてもよい。シリコンとしてアモルファスシリコンを用いてもよいが、特に結晶性を有するシリコンを用いることが好ましい。例えば、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることが好ましい。特に、多結晶シリコンは、単結晶シリコンに比べて低温で形成でき、且つアモルファスシリコンに比べて高い電界効果移動度と高い信頼性を備える。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
本実施例は、Ｓｉ−Ｗａｆｅｒ上に積層した３６０ｎｍ Ｔｏｐ−ｇａｔｅ−ｓｅｌｆ−ａｌｉｇｎｅｄ ＣＡＡＣ−ＩＧＺＯ ＦＥＴテクノロジーでＣＡＡＣ−ＯＳを形成した。Ｔｏｐ−ｇａｔｅ−ｓｅｌｆ−ａｌｉｇｎｅｄ構造よりＴｏｐ−ｇａｔｅとソース又はドレイン間のオーバーラップを無くし、オーバーラップによる寄生容量を小さくした。この寄生容量が小さいことは、チャージインジェクションおよびフィールドスルーを低減でき、サンプルホールド回路のサンプリング精度を向上できる。ＣＡＡＣ−ＩＧＺＯのゲート制御方法は、Ｄｕａｌ−ｇａｔｅ型又はＢａｃｋ−ｇａｔｅ型とし、同一基板内に混載した。Ｄｕａｌ−ｇａｔｅ型は、トップのＦｒｏｎｔ−ｇａｔｅとボトムのＢａｃｋ−ｇａｔｅを接続したトポロジーである。Ｓｉｎｇｌｅ−ｇａｔｅ型よりも優れたゲート制御性を有し、すなわち、高いオン電流および低いオフ電流を示す。一方、Ｂａｃｋ−ｇａｔｅ型はＦｒｏｎｔ−ｇａｔｅとＢａｃｋ−ｇａｔｅをそれぞれ独立に電圧制御できるトポロジーである。Ｂａｃｋ−ｇａｔｅ型のＢａｃｋ−ｇａｔｅに負電圧を印加することで、しきい値電圧をプラスシフトさせることができ、すなわち、低いオフ電流を示すことができる。そこで、Ｄｕａｌ−ｇａｔｅ型トランジスタは比較回路などのサンプルホールド回路以外の回路に適用し、高いオン電流による高いゲインを実現した。Ｂａｃｋ−ｇａｔｅ型のトランジスタはサンプルホールド回路に適用し、長いホールド時間を実現した。
図２３Ａは、一例としてトランジスタの断面を説明する図である。基板は、Ｓｉ基板（Ｓｉ Ｓｕｐｐｏｒｔ ｓｕｂｓｔｒａｔｅ）を用いた。なおＳｉ基板上には絶縁層（Ｉｎｓｕｌａｔｏｒ ｆｉｌｍ）が形成され、当該絶縁層の上にＯＳＦＥＴ（半導体層には、ＩｎＧａＺｎＯを用いた）を形成した。Ｂａｃｋ−ｇａｔｅ（ＭＢＧ）は、ＯＳＦＥＴのＭＢＧ（Ｂｏｔｔｏｍ Ｇａｔｅ）に相当する。導電層Ｍ１乃至Ｍ４を有し、さらにその上方にはＰＡＤが生成した。なお、ＭＢＧ、配線層Ｍ１乃至Ｍ４、およびＰＡＤは、プラグを介して接続する。またＭＢＧ、配線層Ｍ１乃至Ｍ４、およびＰＡＤは、配線としても用いた。なお、容量素子（ＭＩＭ）は、電極の一方が配線Ｍ１を用いて形成した。またＴｏｐ−ｇａｔｅ（ＭＴＧ）は、ＭＢＧと配線Ｍ１の間に形成した。また、図２３Ｂは、一例として断面ＴＥＭ写真を示す。
次に、作製したトランジスタの測定結果を示す。図２４Ａは、トップのＦｒｏｎｔ−ｇａｔｅとボトムのＢａｃｋ−ｇａｔｅを同時にスイープさせて測定したＶＧＩＤカーブと、ＶＤＩＤカーブを示す。安定したトランジスタ特性を示している。
図２４Ｂは、ボトムのＢａｃｋ−ｇａｔｅを０Ｖ、−１Ｖ、−２Ｖ、−３Ｖ、−４Ｖのそれぞれに固定し、トップのＦｒｏｎｔ−ｇａｔｅをスイープさせて測定したＶＧＩＤカーブと、ＶＤＩＤカーブを示す。ボトムのＢａｃｋ−ｇａｔｅに負電圧を与えることで、しきい値電圧がプラスにシフトする。
次に、実施の形態２で説明したマイクロショート検出回路の検知装置５０の比較精度測定結果を示す。図２５Ａは、比較回路の動作を示す。図２５Ｂは、ＶＩＮ−＝１．５Ｖに対して、Ｖｉｎ＋の振幅±１０ｍＶ（判定しきい値（ｔｈｒｅｓｈｏｌｄ）とする）を入力した結果を示す。（Ｖｉｎ＋）−（Ｖｉｎ−）＝１０ｍＶ以内で、出力信号Ｖｏｕｔが反転していることがわかる。また、図２５Ｃは、信号Ｖｂａｔに与える電圧に応じた分布（ｆｒｅｑｕｅｎｃｙ ｄｉｓｔｒｉｂｕｔｉｏｎ）を示す。図２５Ｃに示すように検知装置５０の動作電圧は、Ｖｂａｔにより変化するが、Ｖｂａｔが２．５Ｖ乃至４．０Ｖの範囲においても、１０ｍＶの検出精度が得られることがわかる。ゲインはＶｂａｔが４Ｖ時に５２ｄＢである。これより、マイクロショートによる電圧降下（数十ｍＶ）に対して、不良モードの発生を検知することが可能となる。図２５Ｄに本実施例の結果を示す。マイクロショート検出回路は、１０ｍＶの検出電圧（ｄｅｔｅｃｔｉｏｎ ｖｏｌｔａｇｅ）の変化を検出することが出来た。また対応できる利得（Ｇａｉｎ）は、Ｖｂａｔ＝４．０Ｖのとき５２．０［ｄＢ］であった。
図２６Ａにマイクロショート検出回路のホールド特性を示す。測定は、まず、Ｖｉｎ＝１．５Ｖをサンプルホールドする。ホールド時は、Ｖｉｎ＋へ１ステップあたり１０ｍＶの三角波を入力し、毎ステップごとに比較を行う。なお、横軸には、ホールド時間（ｈｏｌｄ ｔｉｍｅ）を示し、縦軸には、出力信号Ｖｏｕｔが反転するＶｉｎ＋電圧（Ｖｉｎ＋ ｔｈｒｅｓｈｏｌｄ）を示す。そして、出力信号Ｖｏｕｔが反転するＶｉｎ＋電圧をモニタし続けることで、ホールド時間に依存した信号Ｖｓｈ及びＶｂｉａｓの保持特性を間接的にモニタした。その結果、ＶＢＧを−２Ｖとすることで、１ｈｒ以上保持できることが確認でき、マイクロショートのサンプリング期間を十分満たすことが確認できた。図２６Ｂは、ＶＢＧを−０．５Ｖ、−１．０Ｖ、−２．０Ｖで測定した結果を示す。ＶＢＧに−２．０Ｖが与えられた場合に、良好な結果が得られた。
図２７Ａは、チップ写真である。アンプ回路（ＡＭＰ）、ラッチ回路（ＬＡＴＣＨ）、及びバッファ回路（ＢＵＦＦＥＲ）のチップ上の位置を示す。
図２７Ｂは、作製したバッテリ保護回路の特性及び比較表である。作製したＤｅｖｉｃｅの種類（Ｏｘｉｄｅ（ＯＳ）ＦＥＴ、ＣＭＯＳ ＦＥＴ）について比較した結果（テクノロジーノード（Ｔｅｃｈｎｏｌｏｇｙ）、供給電圧またはバッテリの出力電位として電位Ｖｂａｔ（Ｐｏｗｅｒ ｓｕｐｐｌｙ ｏｒ ＶＢａｔ．［Ｖ］）、トランジスタ数（＃Ｔｒ．ｓ）、動作周波数（Ｆｒｅｑｕｅｎｃｙ［Ｈｚ］）、消費電力（Ｐｏｗｅｒ［μＷ］）、マイクロショート検出の有無（Ｍｉｃｒｏ−ｓｈｏｒｔ ｆｕｎｃ．））を示す。なお、作製した保護回路は、「Ｔｈｉｓ ｗｏｒｋ」が相当する。
本実施例は、実施例１で説明した比較回路を用いたバッテリ制御システムである。図３０Ａは、試作したバッテリ制御システムの外観写真を示している。図３０Ｂは、実施例１で説明したＳｉ−Ｗａｆｅｒ上に積層した３６０ｎｍ Ｔｏｐ−ｇａｔｅ−ｓｅｌｆ−ａｌｉｇｎｅｄ ＣＡＡＣ−ＩＧＺＯ ＦＥＴテクノロジーで形成されたチップ写真を示している。チップ１０００は、分割抵抗（Ｄｉｖｉｄｉｎｇ Ｒｅｓｉｓｔｏｒｓ）、発振回路（Ｏｓｃｉｌｌａｔｏｒ）、ロジック部（Ｌｏｇｉｃ）、検出回路（Ｃｏｍｐａｒａｔｏｒｓ）で構成した。なお、バッテリ制御システムは複数の検出回路を有する。図１８Ａに示したバッテリ制御システムを例に説明すると、検出回路には、過電圧検出回路（Ｏｖｅｒ−ｃｈａｒｇｅ ｄｅｔｅｃｔｏｒ）、過電流検出回路（ｃｈａｒｇｉｎｇ Ｏｖｅｒ−ｃｕｒｒｅｎｔ ｄｅｔｅｃｔｏｒ）、過放電検出回路（Ｏｖｅｒ−ｄｉｓｃｈａｒｇｅ ｄｅｔｅｃｔｏｒ）、過熱検出回路（図示せず）、及び遅延回路（Ｄｅｌａｙ ｃｉｒｃｕｉｔ）などがある
図３１Ａは、チップ１０００が有する過電圧検出回路１０００ａを評価するための過充電電圧制御試験回路である。過充電電圧制御試験回路は、過電圧検出回路１０００ａ、二次電池１００１、安定化電源１００２、パワーＭＯＳＦＥＴ１００３、抵抗素子１００４を有する。過電圧検出回路１０００ａは、比較回路１０１０ａ、及び遅延回路１０１１を有する。バッテリ制御システムが、遅延回路１０１１を共有する構成例を示すが、それぞれの検出回路がそれぞれ異なる遅延回路１０１０を有する構成としてもよい。過充電電圧制御試験回路は、安定化電源１００２にＰＷＲ８００Ｌ（菊水電子製）を用いた。なお、符号などが同じ場合は、説明を省略する場合がある。
次に過充電電圧制御試験回路の電気的接続について説明する。比較回路１０１０ａが有する第１の入力端子は、デジタルアナログ変換回路（図示せず）を介してＣＰＵと電気的に接続した。もしくは、当該第１の入力端子は、メモリ回路（例えば、図５Ｂ）を介してデジタルアナログ回路と電気的に接続した。比較回路１０１０ａの第２の入力端子は、二次電池１００１の電極の一方、安定化電源１００２の第１の電極と電気的に接続した。比較回路１０１０ａの出力端子は、遅延回路１０１１の入力端子と電気的に接続した。遅延回路１０１１の出力端子は、パワーＭＯＳＦＥＴ１００３のゲート、及び抵抗素子１００４の電極の一方と電気的に接続した。二次電池１００１の電極の他方は、パワーＭＯＳＦＥＴ１００３のドレイン端子と電気的に接続した。パワーＭＯＳＦＥＴ１００３のソースは、抵抗素子１００４の電極の他方と、安定化電源１００２の第２の電極と電気的に接続した。
比較回路１０１０ａが有する第１の入力端子には、比較回路１０１０ａのリファレンス電圧がＣＰＵよりデジタルアナログ変換回路を介して与える。
図３１Ｂは、過電圧検出回路１０００ａを過充電電圧制御試験回路によって測定した結果を示す。安定化電源１００２から、二次電池１００１に充電を開始すると、時間の経過により二次電池１００１の充電電位である電池電圧が上昇した。なお二次電池への充電中は、安定化電源１００２から二次電池１００１へ供給される電流は一定であった。
比較回路１０１０ａは、電池電圧が上限電圧に達すると遅延回路１０１１を介してパワーＭＯＳＦＥＴをオン状態からオフ状態にする。その結果、安定化電源１００２から二次電池１００１への電流の供給が停止することが確認された。なお、安定化電源１００２から二次電池１００１への充電の期間、比較回路１０１０ａには、リファレンス電圧を一度だけ設定し、それ以降は、デジタルアナログ変換回路は、パワーゲーティングしている。つまり、バッテリ制御システムが有する過電圧検出回路は、二次電池１００１に対する過充電電圧になるのを防ぐ安全装置として作動することを確認できた。
図３２Ａは、チップ１０００が有する過電流検出回路１０００ｂを評価するための過電流制御試験回路である。過電流制御試験回路は、過電流検出回路１０００ｂ、二次電池１００１、安定化電源１００２、パワーＭＯＳＦＥＴ１００３、抵抗素子１００４、電流電圧変換回路１００５、及び抵抗素子１００６を有する。なお、抵抗素子１００６は、シャント抵抗素子として機能する。過電流検出回路１０００ｂは、比較回路１０１０ｂ、及び遅延回路１０１１を有する。
次に過電流制御試験回路の電気的接続について説明する。比較回路１０１０ｂが有する第１の入力端子は、デジタルアナログ変換回路（図示せず）を介してＣＰＵと電気的に接続した。もしくは、当該第１の入力端子は、メモリ回路を介してデジタルアナログ回路と接続した。比較回路１０１０ｂの第２の入力端子は、電流電圧変換回路１００５の出力端子と電気的に接続した。比較回路１０１０ｂの出力端子は、遅延回路１０１１の入力端子と電気的に接続した。遅延回路１０１１の出力端子は、パワーＭＯＳＦＥＴ１００３のゲート、及び抵抗素子１００４の電極の一方と電気的に接続した。二次電池１００１の電極の他方は、抵抗素子１００６を介してパワーＭＯＳＦＥＴ１００３のドレイン端子と電気的に接続した。パワーＭＯＳＦＥＴ１００３のソースは、電流電圧変換回路１００５の入力端子、抵抗素子１００４の電極の他方と、安定化電源１００２の第２の電極と電気的に接続した。
比較回路１０１０ｂが有する第１の入力端子には、比較回路１０１０ｂのリファレンス電圧がＣＰＵよりデジタルアナログ変換回路を介して与える。
図３２Ｂでは、過電流検出回路１０００ｂを過電流制御試験回路によって測定した結果を示す。安定化電源１００２から、二次電池１００１に充電を開始すると、時間の経過により二次電池１００１の充電電位である電池電圧が上昇した。二次電池１００１への充電中は、安定化電源１００２から二次電池１００１へ供給される電流は一定である。二次電池１００１の内部抵抗が同じであれば、二次電池１００１が充電され電池電圧が上昇すると電池電流も上昇する。なお、二次電池１００１の充電中に、二次電池１００１に内部ショートなどが発生した場合、二次電池１００１が流す電池電流が増加する。
従って、バッテリ制御システムは、電池電流の上限を管理することが好ましい。比較回路１０１０ｂは、シャント抵抗として機能する抵抗素子１００６に流れる電流を電流電圧変換回路１００５によって電圧に変換し、比較回路１０１０ｂの第２の入力端子に与える。電流電圧変換回路１００５によって当該電流が変換された電圧は、比較回路１０１０ｂが変化を検出できるように当該電圧をさらに２０倍増幅して第２の入力端子に与えた。電池に供給する当該電流が上限電流に達すると、比較回路１０１０ｂは、遅延回路１０１１を介してパワーＭＯＳＦＥＴをオン状態からオフ状態にする。その結果、安定化電源１００２から二次電池１００１への電流の供給が停止することが確認された。なお、安定化電源１００２から二次電池１００１への充電の期間、比較回路１０１０ｂには、リファレンス電圧を一度だけ設定し、それ以降は、デジタルアナログ変換回路は、パワーゲーティングしている。つまり、バッテリ制御システムが有する過電流検出回路１０００ｂは、二次電池１００１に過電流が流れるのを防ぐ安全装置として作動することを確認できた。
図３３Ａは、チップ１０００が有する過熱検出回路１０００ｃを評価するための過熱検出制御試験回路である。過熱検出制御試験回路は、過熱検出回路１０００ｃ、二次電池１００１、安定化電源１００２、パワーＭＯＳＦＥＴ１００３、抵抗素子１００４、及び温度検出回路１００７を有する。温度検出回路１００７は、サーミスタを用いて温度を検出した。過熱検出回路１０００ｃは、比較回路１０１０ｃ、及び遅延回路１０１１を有する。
次に過熱検出制御試験回路の電気的接続について説明する。比較回路１０１０ｃが有する第１の入力端子は、デジタルアナログ変換回路（図示せず）を介してＣＰＵと電気的に接続した。もしくは、当該第１の入力端子は、メモリ回路を介してデジタルアナログ回路と接続してもよい。比較回路１０１０ｃの第２の入力端子は、温度検出回路１００７と電気的に接続した。比較回路１０１０ｃの出力端子は、遅延回路１０１１の入力端子と電気的に接続した。遅延回路１０１１の出力端子は、パワーＭＯＳＦＥＴ１００３のゲート、及び抵抗素子１００４の電極の一方と電気的に接続した。二次電池１００１の電極の他方は、パワーＭＯＳＦＥＴ１００３のドレイン端子と電気的に接続した。パワーＭＯＳＦＥＴ１００３のソースは、抵抗素子１００４の電極の他方と、安定化電源１００２の第２の電極と電気的に接続した。なお、温度検出回路１００７は、二次電池１００１の近傍、もしくは接するように配置する。
比較回路１０１０ｃが有する第１の入力端子には、比較回路１０１０ｃのリファレンス電圧がＣＰＵよりデジタルアナログ変換回路を介して与える。
図３３Ｂでは、過熱検出回路１０００ｃを過熱検出制御試験回路によって測定した結果を示す。安定化電源１００２から、二次電池１００１に充電を開始すると、時間の経過により二次電池１００１の充電電位である電池電圧が上昇した。二次電池１００１への充電中は、安定化電源１００２から二次電池１００１へ供給される電流は一定であった。二次電池１００１は、充電もしくは放電する場合に温度が上昇する。二次電池がリチウム元素を含む化合物の場合、二次電池１００１内部にショートなどの不良が発生すると二次電池１００１の温度が急激に上昇し発火することが知られている。
従って、バッテリ制御システムは、電池温度の上限を設け管理した。比較回路１０１０ｃは、温度検出回路１００７は二次電池１００１の温度を検出し、検出温度を電圧に変換し、比較回路１０１０ｂの第２の入力端子に与える。温度検出回路１００７が検出した電池温度が上限温度に達すると、比較回路１０１０ｃは、遅延回路１０１１を介してパワーＭＯＳＦＥＴをオン状態からオフ状態にする。その結果、安定化電源１００２から二次電池１００１への電流の供給が停止することが確認された。なお、安定化電源１００２から二次電池１００１への充電の期間、比較回路１０１０ｃには、リファレンス電圧を一度だけ設定し、それ以降は、デジタルアナログ変換回路は、パワーゲーティングしている。つまり、バッテリ制御システムが有する過熱検出回路１０００ｃは、二次電池１００１の急激な温度変化を検出し二次電池の発火を予防する安全装置として作動することが確認できた。
図３４Ａは、チップ１０００が有する過放電検出回路１０００ｄを評価するための過放電制御試験回路である。過放電制御試験回路は、過放電検出回路１０００ｄ、二次電池１００１、安定化電源１００２、パワーＭＯＳＦＥＴ１００３、抵抗素子１００４を有する。過放電検出回路１０００ｄは、比較回路１０１０ｄ、及び遅延回路１０１１を有する。
次に過放電制御試験回路の電気的接続について説明する。比較回路１０１０ｄが有する第１の入力端子は、デジタルアナログ変換回路（図示せず）を介してＣＰＵと電気的に接続した。なお、比較回路１０１０ｄが有する第１の入力端子は、直接ＣＰＵと電気的に接続してもよい。比較回路１０１０ｄの第２の入力端子は、二次電池１００１の電極の一方、安定化電源１００２の第１の電極と電気的に接続した。比較回路１０１０ａの出力端子は、遅延回路１０１１の入力端子と電気的に接続した。遅延回路１０１１の出力端子は、パワーＭＯＳＦＥＴ１００３のゲート、及び抵抗素子１００４の電極の一方と電気的に接続した。二次電池１００１の電極の他方は、パワーＭＯＳＦＥＴ１００３のソース端子と電気的に接続した。パワーＭＯＳＦＥＴ１００３のドレインは、抵抗素子１００４の電極の他方と、安定化電源１００２の第２の電極と電気的に接続した。
比較回路１０１０ｄが有する第１の入力端子には、比較回路１０１０ｄのリファレンス電圧がＣＰＵよりデジタルアナログ変換回路を介して与える。
図３４Ｂでは、過放電検出回路１０００ｄを過放電制御試験回路によって測定した結果を示す。二次電池１００１から安定化電源１００２に放電を開始すると、時間の経過により二次電池１００１の電池電圧が下降する。なお二次電池からの放電中は、二次電池１００１から安定化電源１００２へ供給される電流は一定である。
比較回路１０１０ｄは、電池電圧が下限電圧に達すると遅延回路１０１１を介してパワーＭＯＳＦＥＴをオン状態からオフ状態にする。その結果、二次電池１００１から安定化電源１００２への電流の放電が停止することが確認された。なお、二次電池１００１から安定化電源１００２へ放電の期間、比較回路１０１０ｄには、リファレンス電圧を一度だけ設定し、それ以降は、デジタルアナログ変換回路は、パワーゲーティングしている。つまり、バッテリ制御システムが有する過放電検出回路１０００ｄは、二次電池１００１が過放電状態になるのを防ぐ安全装置として作動することを確認できた。
ＢＩＡＳ１：配線、ＢＩＡＳ２：配線、ＩＮＭ１：端子、ＩＮＭ２：端子、ＩＮＰ１：端子、ＩＮＰ２：端子、ＮＤ１：ノード、Ｒ１：抵抗素子、Ｒ２：抵抗素子、Ｒ３：抵抗素子、１０：検知装置、１０Ａ：検知装置、１０Ｂ：検知装置、１０Ｃ：検知装置、１１：比較回路、１１ａ１：端子、１１ａ２：端子、１１Ａ：アンプ回路、１１ｂ１：端子、１１ｂ２：端子、１１Ｂ：ソースフォロワ回路、１１ｃ１：端子、１１ｃ２：端子、１１Ｃ：アンプ回路、１２：比較回路、１３：比較回路、１３ａ：ソースフォロワ回路、１３ａ１：端子、１３ａ２：端子、１３Ａ：アンプ回路、１３ｂ１：端子、１３ｂ２：端子、１３Ｂ：ソースフォロワ回路、１４：出力回路、２０：メモリ回路、２１：トランジスタ、２２：容量素子、２４：トランジスタ、２５：トランジスタ、２６：トランジスタ、２７：トランジスタ、３０：トランジスタ、３０＿ｎ：トランジスタ、３０＿１：トランジスタ、３０＿２：トランジスタ、３０ａ：回路、３０ｂ：回路、３０ｃ：回路、３０ｄ：回路、３１：トランジスタ、３１ａ：トランジスタ、３２：トランジスタ、３２ａ：トランジスタ、３３：トランジスタ、３３ａ：トランジスタ、３４：トランジスタ、３４ａ：トランジスタ、３５：トランジスタ、３６：トランジスタ、３７：トランジスタ、３８：トランジスタ、４１：容量素子、４２：容量素子、４３：容量素子、４４：容量素子、４５：トランジスタ、４６：トランジスタ、５０：検知装置、５１Ａ：トランジスタ、５１Ｂ：トランジスタ、５２Ａ：トランジスタ、５２Ｂ：トランジスタ、５３Ａ：トランジスタ、５３Ｂ：トランジスタ、５４Ａ：トランジスタ、５４Ｂ：トランジスタ、５５Ａ：トランジスタ、５５Ｂ：トランジスタ、５６Ａ：トランジスタ、５６Ｂ：トランジスタ、５６Ｄ：トランジスタ、５７Ａ：トランジスタ、５７Ｂ：トランジスタ、５８Ａ：容量素子、５８Ｂ：容量素子、５９Ａ：容量素子、５９Ｂ：容量素子、６０：アンプ回路、６０Ａ：アンプ回路、６０Ｂ：アンプ回路、６１：トランジスタ、６１Ａ：トランジスタ、６２：トランジスタ、６３：トランジスタ、６４：トランジスタ、６５：トランジスタ、６６：トランジスタ、６７：トランジスタ、６８：トランジスタ、６９Ａ：容量素子、６９Ｂ：容量素子、６９Ｃ：容量素子、７０：ラッチ回路、７１：トランジスタ、７１Ａ：トランジスタ、７２：トランジスタ、７３：トランジスタ、７４：トランジスタ、７５：トランジスタ、７６：トランジスタ、７７：トランジスタ、７８：トランジスタ、７９Ａ：容量素子、７９Ｂ：容量素子、８０Ａ：回路、８０Ｂ：回路、８１Ａ：回路、８１Ｂ：回路、８２Ｂ：回路、９１：トランジスタ、９２：容量素子、１００：半導体装置、３００：異常監視ユニット、３０１：バッテリ、３０２：バッテリーコントローラ、３０３：モータコントローラ、３０４：モータ、３０５：ギア、３０６：ＤＣＤＣ回路、３０７：電動パワステ、３０８：ヒーター、３０９：デフォッガ、３１０：ＤＣＤＣ回路、３１１：バッテリ、３１２：インバータ、３１４：パワーウィンドウ、３１５：ランプ類、３１６：タイヤ、３２２：絶縁層、３２４：絶縁層、３３０：酸化物層、３３０ｂ：酸化物層、３４２：導電層、６００：二次電池、６０１：正極キャップ、６０２：電池缶、６０３：正極端子、６０４：正極、６０５：セパレータ、６０６：負極、６０７：負極端子、６０８：絶縁板、６０９：絶縁板、６１１：ＰＴＣ素子、６１２：安全弁機構、６１３：導電板、６１４：導電板、６１５：モジュール、７２３：電極、７２４ａ：電極、７２４ｂ：電極、７２６：絶縁層、７２８：絶縁層、７２９：絶縁層、７４１：絶縁層、７４２：半導体層、７４４ａ：電極、７４４ｂ：電極、７４６：電極、７７１：基板、７７２：絶縁層、８１０：トランジスタ、８１１：トランジスタ、８２０：トランジスタ、８２１：トランジスタ、８２５：トランジスタ、８２６：トランジスタ、８３０：トランジスタ、８４０：トランジスタ、８４２：トランジスタ、８４３：トランジスタ、８４４：トランジスタ、８４５：トランジスタ、８４６：トランジスタ、８４７：トランジスタ、９０１：筐体、９０２：筐体、９０３：表示部、９０４：操作キー、９０５：レンズ、９０６：接続部、９０７：スピーカ、９１１：筐体、９１２：表示部、９１３：スピーカ、９１９：カメラ、９２１：柱、９２２：表示部、９５１：筐体、９５２：表示部、９５３：操作ボタン、９５４：外部接続ポート、９５５：スピーカ、９５６：マイク、９５７：カメラ、９６１：筐体、９６２：シャッターボタン、９６３：マイク、９６５：表示部、９６６：操作キー、９６７：スピーカ、９６８：ズームレバー、９６９：レンズ、９７１：筐体、９７３：表示部、９７４：操作キー、９７５：スピーカ、９７６：通信用接続端子、９７７：光センサ、１０００：チップ、１０００ａ：過電圧検出回路、１０００ｂ：過電流検出回路、１０００ｃ：過熱検出回路、１０００ｄ：過放電検出回路、１００１：二次電子、１００１：二次電池、１００２：安定化電源、１００３：パワーＭＯＳＦＥＴ、１００４：抵抗素子、１００５：電流電圧変換回路、１００６：抵抗素子、１００７：温度検出回路、１０１０：遅延回路、１０１０ａ：比較回路、１０１０ｂ：比較回路、１０１０ｃ：比較回路、１０１０ｄ：比較回路、１０１１：遅延回路、１３００：トランジスタ、１３００Ａ：トランジスタ、１３０５：導電層、１３１４：絶縁層、１３１６：絶縁層、１３２２：絶縁層、１３２４：絶縁層、１３３０：酸化物層、１３３０ａ：酸化物層、１３３０ｂ：酸化物層、１３３０ｃ：酸化物層、１３４０：導電層、１３４０ａ：導電層、１３４０ｂ：導電層、１３４１：絶縁層、１３４１ａ：絶縁層、１３４１ｂ：絶縁層、１３４２：導電層、１３４２ａ：導電層、１３４２ｂ：導電層、１３５０：絶縁層、１３５４：絶縁層、１３６０：導電層、１３６０ａ：導電層、１３６０ｂ：導電層、１３７４：絶縁層、１３８０：絶縁層、１３８１：絶縁層、１４００：蓄電池、１４０２：正極、１４０４：負極、８０２１：充電装置、８０２２：ケーブル、８０２４：二次電池、８４００：自動車、８４０１：ヘッドライト、８４０６：電気モータ、８５００：自動車、８６００：スクータ、８６０１：サイドミラー、８６０２：二次電池、８６０３：方向指示灯、８６０４：座席下収納

Claims (7)

  1. 第１の回路、第２の回路、第１乃至第４のトランジスタ、第１の容量素子、及び第２の容量素子を有するアンプ回路であって、
    前記アンプ回路は、第１の出力端子と、第２の出力端子とを有し、
    前記第１の回路、及び前記第２の回路は電流源としての機能を有し、
    前記第１の回路の出力端子は、前記第１のトランジスタのソース又はドレインの一方、前記第１の容量素子の電極の一方、及び前記第１の出力端子と電気的に接続され、
    前記第２の回路の出力端子は、前記第２のトランジスタのソース又はドレインの一方、前記第２の容量素子の電極の一方、及び前記第２の出力端子と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインの他方、及び前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方、前記第１の容量素子の電極の他方、及び前記第２の容量素子の電極の他方と電気的に接続されるアンプ回路。
  2. 請求項１において、
    前記アンプ回路は、第１の入力端子、第２の入力端子、及び第３の入力端子を有し、
    前記第１のトランジスタのゲートには、第１の入力信号が与えられる前記第１の配線が電気的に接続され、
    前記第２のトランジスタのゲートには、第２の入力信号が与えられる前記第２の配線が電気的に接続され、
    前記第３の入力端子は、前記第４のトランジスタを介して前記第１の容量素子の他方の電極、又は前記第２の容量素子の他方の電極にプログラム電位を与える機能を有し、
    前記第２の入力信号に前記第１の入力信号と同じ電位の信号が与えられる場合、前記第１の出力端子に出力する第１の出力信号が、前記第２の出力端子に出力する第２の出力信号の電位と概略同じ電位になるアンプ回路。
  3. 請求項１又は請求項２において、
    前記アンプ回路は、さらに、前記第１の容量素子と前記第２の容量素子の合成容量の半分以下の大きさの第３の容量素子を有し、
    前記第３の容量素子は、前記第３のトランジスタのゲート、前記第４のトランジスタのソース又はドレインの一方、前記第１の容量素子の電極の他方、及び前記第２の容量素子の電極の他方と電気的に接続され、
    前記プログラム電位が、前記第４のトランジスタを介して、前記第１の容量素子の他方の電極、前記第２の容量素子の他方の電極、又は前記第３の容量素子の電極の一方に与えられるアンプ回路。
  4. 請求項１において、
    前記第１の回路、及び前記第２の回路は、第５のトランジスタ、第６のトランジスタ、第４の容量素子、及び第４の入力端子を有し、
    前記第５のトランジスタのソース又はドレインの一方は、前記第４の容量素子の電極の一方、及び前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第５のトランジスタのゲートは、前記第６のトランジスタのソース又はドレインの一方、及び前記第４の容量素子の電極の他方と電気的に接続され、
    前記第４の入力端子に与えられるデータ電位は、前記第６のトランジスタを介して前記第１の出力端子に供給する電流の大きさを制御する機能を有し、
    前記第１の回路は、前記第１の入力信号によって前記第１のトランジスタに流す電流の大きさに影響されずに前記第１の出力端子に電流を供給する機能を有し、
    前記第２の回路は、前記第２の入力信号によって前記第２のトランジスタに流す電流の大きさに影響されずに前記第２の出力端子に電流を供給する機能を有し、
    前記第１の出力端子、又は前記第２の出力端子の出力電位は、前記第３のトランジスタのゲートに与えられる電位が前記第１の入力信号又は前記第２の入力信号に従い補正されるアンプ回路。
  5. 第１の回路、第２の回路、第１乃至第４のトランジスタを有するラッチ回路であって、
    前記ラッチ回路は、第１の入出力端子と、第２の入出力端子とを有し、
    前記第１の回路、及び前記第２の回路は電流源としての機能を有し、
    前記第１の回路の出力端子は、前記第１のトランジスタのソース又はドレインの一方、前記第２のトランジスタのゲート、前記第３のトランジスタのソース又はドレインの一方、及び前記第１の入出力端子と電気的に接続され、
    前記第２の回路の出力端子は、前記第２のトランジスタのソース又はドレインの一方、前記第１のトランジスタのゲート、前記第３のトランジスタのソース又はドレインの他方、及び前記第２の入出力端子と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインの他方、及び前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第３のトランジスタがオフ状態、且つ前記第４のトランジスタがオン状態の場合、
    前記ラッチ回路は前記第１の入出力端子に与えられる第１の入力信号、及び前記第２の入出力端子に与えられる第２の入力信号が与えられ、
    前記第３のトランジスタがオン状態、且つ前記第４のトランジスタがオフ状態の場合、
    前記ラッチ回路は前記第１の入出力端子には、前記第１の入力信号の反転信号が出力され、
    前記ラッチ回路は前記第２の入出力端子には、前記第２の入力信号の反転信号が出力されるラッチ回路。
  6. 請求項１又は請求項５において、
    前記第１乃至前記第４のトランジスタが半導体層に金属酸化物を有するアンプ回路。
  7. 請求項６において、
    前記第１乃至前記第４のトランジスタがバックゲートを有するアンプ回路。
JP2020535329A 2018-08-10 2019-07-29 アンプ回路 Active JP7273043B2 (ja)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
JP2018151318 2018-08-10
JP2018151318 2018-08-10
JP2018162313 2018-08-31
JP2018162313 2018-08-31
JP2018170089 2018-09-11
JP2018170089 2018-09-11
JP2018217580 2018-11-20
JP2018217580 2018-11-20
PCT/IB2019/056434 WO2020031016A1 (ja) 2018-08-10 2019-07-29 アンプ回路、ラッチ回路、及び検知装置

Publications (3)

Publication Number Publication Date
JPWO2020031016A1 true JPWO2020031016A1 (ja) 2021-08-26
JPWO2020031016A5 JPWO2020031016A5 (ja) 2022-07-21
JP7273043B2 JP7273043B2 (ja) 2023-05-12

Family

ID=69415417

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020535329A Active JP7273043B2 (ja) 2018-08-10 2019-07-29 アンプ回路

Country Status (3)

Country Link
US (1) US11531362B2 (ja)
JP (1) JP7273043B2 (ja)
WO (1) WO2020031016A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210129089A (ko) * 2019-02-26 2021-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 동작 방법

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5148228A (ja) * 1974-10-23 1976-04-24 Mitsubishi Electric Corp
JPH10163773A (ja) * 1996-11-28 1998-06-19 Toshiba Corp 電流増幅装置およびこれを用いた電流モードのアナログ−ディジタル変換器
JP2010016737A (ja) * 2008-07-07 2010-01-21 Sony Corp オフセット圧縮回路およびそれを用いたａｄ変換器
WO2010026681A1 (ja) * 2008-09-02 2010-03-11 日本電気株式会社 差動増幅器及びその構成方法
JP2010147992A (ja) * 2008-12-22 2010-07-01 Toshiba Corp 増幅回路及びａ／ｄ変換器
JP2013121118A (ja) * 2011-12-08 2013-06-17 Sony Corp 正帰還増幅器およびインターポレーション回路
JP2015507436A (ja) * 2012-02-09 2015-03-05 アナログ・デバイシズ・インコーポレーテッド 信号チャネルの出力ノイズを低減するための装置および方法
JP2017192124A (ja) * 2016-02-10 2017-10-19 株式会社半導体エネルギー研究所 半導体装置、電子部品、および電子機器
JP2018110281A (ja) * 2016-12-28 2018-07-12 東芝メモリ株式会社 アクティブインダクタ及び増幅回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4996498A (en) * 1990-01-03 1991-02-26 Motorola, Inc. Common mode compensation for differential integrating filter
US6750704B1 (en) * 2003-01-09 2004-06-15 Motorola, Inc. Offset compensated differential amplifier
JP5148228B2 (ja) 2007-03-15 2013-02-20 加藤電機株式会社 原稿圧着板開閉装置及び原稿圧着板を備えた事務機器
JP5975907B2 (ja) 2012-04-11 2016-08-23 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5148228A (ja) * 1974-10-23 1976-04-24 Mitsubishi Electric Corp
JPH10163773A (ja) * 1996-11-28 1998-06-19 Toshiba Corp 電流増幅装置およびこれを用いた電流モードのアナログ−ディジタル変換器
JP2010016737A (ja) * 2008-07-07 2010-01-21 Sony Corp オフセット圧縮回路およびそれを用いたａｄ変換器
WO2010026681A1 (ja) * 2008-09-02 2010-03-11 日本電気株式会社 差動増幅器及びその構成方法
JP2010147992A (ja) * 2008-12-22 2010-07-01 Toshiba Corp 増幅回路及びａ／ｄ変換器
JP2013121118A (ja) * 2011-12-08 2013-06-17 Sony Corp 正帰還増幅器およびインターポレーション回路
JP2015507436A (ja) * 2012-02-09 2015-03-05 アナログ・デバイシズ・インコーポレーテッド 信号チャネルの出力ノイズを低減するための装置および方法
JP2017192124A (ja) * 2016-02-10 2017-10-19 株式会社半導体エネルギー研究所 半導体装置、電子部品、および電子機器
JP2018110281A (ja) * 2016-12-28 2018-07-12 東芝メモリ株式会社 アクティブインダクタ及び増幅回路

Also Published As

Publication number Publication date
JP7273043B2 (ja) 2023-05-12
WO2020031016A1 (ja) 2020-02-13
US20210294367A1 (en) 2021-09-23
US11531362B2 (en) 2022-12-20

Similar Documents

Publication Publication Date Title
JP6743258B2 (ja) 半導体装置
JP6726730B2 (ja) 半導体装置
JP6896045B2 (ja) 蓄電装置
US11961979B2 (en) Semiconductor device
US11664786B2 (en) Hysteresis comparator, semiconductor device, and power storage device
JP2016038930A (ja) 半導体装置、及び電子機器
US20210242690A1 (en) Semiconductor device and operating method of semiconductor device
JP7273043B2 (ja) アンプ回路
US11988720B2 (en) Semiconductor device and battery pack
JP7345497B2 (ja) 電池パック
US11996133B2 (en) Memory circuit using oxide semiconductor
US20220366958A1 (en) Memory circuit using oxide semiconductor
JP7350768B2 (ja) 検知装置、半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220712

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220712

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230404

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230427

R150 Certificate of patent or registration of utility model

Ref document number: 7273043

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150