CN117478139A - 一种高速低电压adc的乘法模数转换器 - Google Patents

一种高速低电压adc的乘法模数转换器 Download PDF

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Abstract

本发明公开一种高速低电压ADC的乘法模数转换器，属于集成电路领域，包括模数转换器和电平转换电路；所述模数转换器将ADC时钟域做切割，将电压域从0~0.9V抬高到0.5~1.4V；所述电平转换电路将高速时钟从0~0.9V转换至0.5~1.4V。本发明区别于传统MDAC全部采用高压管来实现，本发明通过抬高MDAC内ADC/DAC的电源电压，从而可以使这部分电路可以采用低压管实现，避免了低压管直接见到高压导致过压漏电，因此提高了电路的工作频率，进而提高了整个ADC的工作频率。

Description

一种高速低电压ADC的乘法模数转换器
技术领域
本发明涉及集成电路技术领域，特别涉及一种高速低电压ADC的乘法模数转换器。
背景技术
传统的pipeline ADC（流水线模数转换器）结构如图1所示，是由多级MDAC（乘法数模转换器）组成，每级MDAC输出的数字码传至数字校准电路（Digital error correction）得到最终的ADC输出码。
传统MDAC结构如图2所示，输入信号同时进入开关电容采样电路以及本级的ADC，本级ADC粗量化后传给DAC（数模转换器），再将DAC输出反馈至采样网络，从而在OPA（运算放大器）输出得到本级MDAC的输出，然后传至下级MDAC。
随着先进工艺的使用，MOS管尺寸越来越小，电源电压也越来越低，但是ADC输入信号幅度却不会减小。如果还用高压管来做开关，逻辑以及子级ADC则无法享受到工艺进步带来的速度优势。28纳米工艺电源电压只有0.9V，但是输入信号峰峰值却可达2V，想要在低电压域下直接对输入大信号直接处理会变得越来越困难。
发明内容
本发明的目的在于提供一种高速低电压ADC的乘法模数转换器，以解决背景技术中的问题。
为解决上述技术问题，本发明提供了一种高速低电压ADC的乘法模数转换器，包括模数转换器和电平转换电路；
所述模数转换器将ADC时钟域做切割，将电压域从0~0.9V抬高到0.5~1.4V；
所述电平转换电路将高速时钟从0~0.9V转换至0.5~1.4V。
在一种可实现的实施方式中，所述模数转换器包括驱动放大器AMP、采样开关K1~K5、电容C1~C4、ADC以及DAC；
驱动放大器AMP的两个输入端分别连接信号VIP和VIM；驱动放大器AMP的第一输出端同时连接采样开关K1的第一端和ADC的第二输入端，采样开关K1的第二端同时接电容C1的第一端和DAC的第一输出端，电容C1的第二端同时接电容C3的第一端、运算放大器OPA的负输入端和采样开关K3的第一端；
驱动放大器AMP的第二输出端同时连接采样开关K2的第一端和ADC的第一输入端，采样开关K2的第二端同时接电容C2的第一端和DAC的第二输出端，电容C2的第二端同时接电容C4的第一端、运算放大器OPA的正输入端和采样开关K4的第一端；
ADC的第一输出端接DAC的第一输入端，ADC的第二输出端接DAC的第二输入端；采样开关K3的第二端和采样开关K4的第二端相连并输出信号VCM；
电容C3的第二端同时连接运算放大器OPA的正输出端和采样开关K5的第一端；电容C4的第二端同时连接运算放大器OPA的负输出端和采样开关K5的第二端。
在一种可实现的实施方式中，所述电平转换电路包括PMOS管MP1~MP2、NMOS管MN1~MN2、非门NOT和与非门NAND；
PMOS管MP1的漏端和NMOS管MN1的漏端相连并连接X点，PMOS管MP1的栅端和NMOS管MN1的栅端相连，PMOS管MP1的源端接0.9V电压，NMOS管MN1的源端接地；
PMOS管MP2的漏端和NMOS管MN2的漏端相连，PMOS管MP2的栅端和NMOS管MN2的栅端相连并连接X点，PMOS管MP2的源端接1.4V电压，NMOS管MN2的源端接0.5V电压；
与非门NAND和非门NOT构成锁存器，非门NOT的输出端和与非门NAND的第一输入端均连接PMOS管MP2的栅端和NMOS管MN2的栅端，与非门NAND的输出端接非门NOT的输入端。
在一种可实现的实施方式中，所述与非门NAND的第二输入端接复位信号reset。
本发明提供的一种高速低电压ADC的乘法模数转换器，区别于传统MDAC全部采用高压管来实现，本发明通过抬高MDAC内ADC/DAC的电源电压，从而可以使这部分电路可以采用低压管实现，避免了低压管直接见到高压导致过压漏电，因此提高了电路的工作频率，进而提高了整个ADC的工作频率。
本发明还引入了一种新型的电平转换电路用于两个电压域之间时钟和数据的传输，该电平转换电路具有高可靠性，低延迟，可工作频率范围宽，对PVT变化不敏感，时钟占空比稳定等优点，非常适合用于转换电源电压的ADC结构中，简单有效的提高了ADC工作频率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是传统的pipeline ADC的结构示意图。
图2是传统MDAC的结构示意图。
图3是本发明提供的乘法模数转换器的结构示意图。
图4是传统的时钟电平转换电路结构示意图。
图5是本发明提供的高速时钟/数据电平转换电路的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在高速ADC中，采样开关阻抗小，逻辑延迟小，这样才能提高ADC工作频率，所以尽量采用低压管设计，28纳米低压管电源是0.9V，如果直接用0~0.9V电压域来对输入信号处理就会有过压漏电风险。本发明提供一种高速低电压ADC的乘法模数转换器，如图3所示，包括驱动放大器AMP、采样开关K1~K5、电容C1~C4、ADC以及DAC；驱动放大器AMP的两个输入端分别连接信号VIP和VIM；驱动放大器AMP的第一输出端同时连接采样开关K1的第一端和ADC的第二输入端，采样开关K1的第二端同时接电容C1的第一端和DAC的第一输出端，电容C1的第二端同时接电容C3的第一端、运算放大器OPA的负输入端和采样开关K3的第一端；驱动放大器AMP的第二输出端同时连接采样开关K2的第一端和ADC的第一输入端，采样开关K2的第二端同时接电容C2的第一端和DAC的第二输出端，电容C2的第二端同时接电容C4的第一端、运算放大器OPA的正输入端和采样开关K4的第一端；ADC的第一输出端接DAC的第一输入端，ADC的第二输出端接DAC的第二输入端；采样开关K3的第二端和采样开关K4的第二端相连并输出信号VCM；电容C3的第二端同时连接运算放大器OPA的正输出端和采样开关K5的第一端；电容C4的第二端同时连接运算放大器OPA的负输出端和采样开关K5的第二端。
本发明通过如图3所示的电路将ADC时钟域做了切割，把采样开关、ADC以及DAC的电源地从0~0.9V抬高到了0.5~1.4V，ADC的前级驱动放大器输出信号摆幅范围为0.5~1.4V，这样后级开关就不存在过压以及漏电问题，同时可以享受到低压管高速低延迟的好处。
由于存在电压域的转换，因此有一些高速时钟需要从0~0.9V转换至0.5~1.4V，传统的时钟电平转换电路如图4所示，直接在两级反相器之间引入交流耦合电容，从而可以将高速时钟在两个电压域之间转换。但是这种电平转换器存在一个问题是：图4中的X点，即交流耦合点为高阻点，容易受到低压管栅极漏电流影响，从而改变X点的共模电压；本来预期X点电平变化范围是0.5~1.4V，如果栅极有漏电并且P/N不平衡，就会使得X点的电压变化超出0.5~1.4V，如果PMOS管漏电大，则X点电压会往1.4V偏，反之则往0.5V偏，工作时间越长电压偏移越大，并且该电压受工艺角、电源和温度影响很大。电压偏移太大会引起过压，漏电以及占空比漂移等问题。
本发明采用的高速时钟/数据电平转换电路如图5所示，包括PMOS管MP1~MP2、NMOS管MN1~MN2、非门NOT和与非门NAND；PMOS管MP1的漏端和NMOS管MN1的漏端相连并连接X点，PMOS管MP1的栅端和NMOS管MN1的栅端相连，PMOS管MP1的源端接0.9V电压，NMOS管MN1的源端接地；PMOS管MP2的漏端和NMOS管MN2的漏端相连，PMOS管MP2的栅端和NMOS管MN2的栅端相连并连接X点，PMOS管MP2的源端接1.4V电压，NMOS管MN2的源端接0.5V电压；与非门NAND和非门NOT构成锁存器，非门NOT的输出端和与非门NAND的输入端均连接PMOS管MP2的栅端和NMOS管MN2的栅端，与非门NAND的输出端接非门NOT的输入端。在交流耦合电容后面的X点引入一个锁存器，该锁存器能够避免X点受到后级反相器栅极漏电以及工艺角、电源电压、温度的影响，同时该锁存器由于尺寸较小，小于前级PMOS管MP1和NMOS管MN1的尺寸，因此不会影响该电平转换电路的操作频率。并且在锁存器中引入复位端reset，只要保证X点初始电位与前级驱动输出的初始电位差值为0.5V，X点就不会存在过压和漏电的问题。28纳米工艺下该高速电平转换电路可以轻松工作至3GHz甚至更高频率，时钟延迟仅10ps，同时能保证时钟占空比在50%，误差不超过0.1%。该电平转换电路亦可实现从0.5~1.4V至0~0.9V的电平转换，仅需将两个反相器电源地交换即可。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (4)

1.一种高速低电压ADC的乘法模数转换器，其特征在于，包括模数转换器和电平转换电路；
所述模数转换器将ADC时钟域做切割，将电压域从0~0.9V抬高到0.5~1.4V；
所述电平转换电路将高速时钟从0~0.9V转换至0.5~1.4V。
2.如权利要求1所述的高速低电压ADC的乘法模数转换器，其特征在于，所述模数转换器包括驱动放大器AMP、采样开关K1~K5、电容C1~C4、ADC以及DAC；
驱动放大器AMP的两个输入端分别连接信号VIP和VIM；驱动放大器AMP的第一输出端同时连接采样开关K1的第一端和ADC的第二输入端，采样开关K1的第二端同时接电容C1的第一端和DAC的第一输出端，电容C1的第二端同时接电容C3的第一端、运算放大器OPA的负输入端和采样开关K3的第一端；
驱动放大器AMP的第二输出端同时连接采样开关K2的第一端和ADC的第一输入端，采样开关K2的第二端同时接电容C2的第一端和DAC的第二输出端，电容C2的第二端同时接电容C4的第一端、运算放大器OPA的正输入端和采样开关K4的第一端；
ADC的第一输出端接DAC的第一输入端，ADC的第二输出端接DAC的第二输入端；采样开关K3的第二端和采样开关K4的第二端相连并输出信号VCM；
电容C3的第二端同时连接运算放大器OPA的正输出端和采样开关K5的第一端；电容C4的第二端同时连接运算放大器OPA的负输出端和采样开关K5的第二端。
3.如权利要求1所述的高速低电压ADC的乘法模数转换器，其特征在于，所述电平转换电路包括PMOS管MP1~MP2、NMOS管MN1~MN2、非门NOT和与非门NAND；
PMOS管MP1的漏端和NMOS管MN1的漏端相连并连接X点，PMOS管MP1的栅端和NMOS管MN1的栅端相连，PMOS管MP1的源端接0.9V电压，NMOS管MN1的源端接地；
PMOS管MP2的漏端和NMOS管MN2的漏端相连，PMOS管MP2的栅端和NMOS管MN2的栅端相连并连接X点，PMOS管MP2的源端接1.4V电压，NMOS管MN2的源端接0.5V电压；
与非门NAND和非门NOT构成锁存器，非门NOT的输出端和与非门NAND的第一输入端均连接PMOS管MP2的栅端和NMOS管MN2的栅端，与非门NAND的输出端接非门NOT的输入端。
4.如权利要求3所述的高速低电压ADC的乘法模数转换器，其特征在于，所述与非门NAND的第二输入端接复位信号reset。
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