CN105846801B - 开关电路、模数转换器以及集成电路 - Google Patents
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Abstract
本申请涉及一种开关电路、模数转换器以及集成电路。一种开关电路包括：采样晶体管，该采样晶体管包括连接至输入节点的源极和连接至输出节点的漏极；控制电路，该控制电路连接至采样晶体管的栅极，并且被配置成控制采样晶体管的导通或关断；电压保持电路，该电压保持电路被设置在采样晶体管的栅极与源极之间，并且被配置成当采样晶体管导通时保持采样晶体管的栅极与源极之间的电压恒定；以及保护电路，该保护电路被设置成与控制电路并联，并且被配置成当采样晶体管从导通转换为关断时降低施加至采样晶体管的栅极的电压。
Description
技术领域
本文中公开的技术涉及一种开关电路、模数转换器以及集成电路。
背景技术
对于用来通过模拟信号使用的开关的特性来说，重要的是不会由于开关的导通电阻而使该模拟信号失真。模数转换器(ADC)具有开关电路和采样电容器。在ADC中，在由于被配置成对模拟信号进行采样的开关电路而发生信号失真的情况下，ADC的转换特性被相应地恶化。由ADC的开关电路用来对模拟信号进行采样的晶体管称为采样晶体管。在下文中，不限于ADC，此处将形成接通或关断模拟信号的模拟开关的晶体管称为采样晶体管。换言之，被称为采样集体管的不限于ADC，无论如何，只要是用作模拟开关电路的主开关的晶体管都可以称为采样晶体管。
使用具有并联连接的NMOS和PMOS的CMOS开关作为被配置成对模拟信号进行采样的开关电路，但是NMOS和PMOS的栅极-源极电压Vgs根据输入电压而变化。正因为如此，在CMOS开关中，导通电阻取决于输入电压而变化，因此发生模拟信号的失真。
作为用于通过减小信号失真——发生信号失真是由于取决于输入电压的导通电阻的变化——来改进模拟信号处理的准确度的技术，已知一种自举(bootstrap)开关(在下文中称为BSW)。BSW可以使采样晶体管的栅极-源极电压保持为几乎恒定。通过在模拟信号的开关电路中使用BSW，可以通过减少由于导通电阻的变化而引起的信号失真来改进模拟信号处理的准确度。
近年来，正在进行一项显著降低工作电压以减少电力消耗并进一步使电路元件小型化的工作，因此，电路元件的耐受电压降低。形成BSW的晶体管的耐受电压也降低了，并且BSW的晶体管的耐受电压已降至低于电源电压的两倍的值。在上述BSW中，如果输入信号在0V与电源电压VDD之间完全摆动，则当采样晶体管在从导通转换为关断时，可能发生约为电源电压的两倍的电压被施加至作为电路的一部分的晶体管的情况。
为了避免耐受电压的这个问题，控制电路被配置成当采样晶体管关断时，将采样晶体管的栅极电压减少至低电位，该采样晶体管由串联连接的两级晶体管形成，因此施加至每个晶体管的电压被降低。
相关文献
[专利文献1]日本公开特许公报第2005-333465号
[非专利文献1]A.M.Abo的“Design for reliability of low-voltage,switched-capacitor circuits”，1999年美国加利福尼亚州帕萨迪纳市加州理工学院(California Institute of Technology,Pasadena,CA,USA)的博士学位论文。
[非专利文献2]A.M.Abo和P.R.Gray的“A1.5-V,10-bit,14.3-MS/s CMOSpipeline analog-to-digital converter”，IEEE J.Solid-State Circuits，1999年5月第34卷第5期第599至606页。
发明内容
然而，尽管应用了上述应对措施，还是可能会发生在采样晶体管的状态从导通变化到关断的瞬时状态时，超过耐受电压的电压被施加至控制电路中串联连接的两极晶体管中的一个晶体管的情况。
根据实施方式，实现了如下开关电路：在该开关电路中，形成BSW的任何晶体管的漏极-源极电压不超过耐受电压。
根据实施方式的一个方面，一种开关电路包括：采样晶体管，该采样晶体管具有连接至输入节点的源极和连接至输出节点的漏极；控制电路，该控制电路连接至采样晶体管的栅极，并且被配置成控制采样晶体管的导通或关断；电压保持电路，该电压保持电路被设置在采样晶体管的栅极与源极之间，并且被配置成当采样晶体管导通时保持采样晶体管的栅极与源极之间的电压恒定；以及保护电路，该保护电路被设置成与控制电路并联，并且被配置成当采样晶体管从导通转换为关断时降低施加至采样晶体管的栅极的电压。
附图说明
图1A示出了CMOS开关的电路配置；
图1B是用于说明图1A中的电路的操作的图；
图1C示出了晶体管的栅极-源极电压Vgs的变化；
图2A示出了自举开关(BSW)的电路配置；
图2B是用于说明图2A中的电路的操作的图；
图2C示出了采样晶体管的栅极-源极电压Vgs的变化；
图3A和图3B是其中可能超过其耐受电压的开关被替换为图2A中的BSW中的晶体管的电路图，并且图3A示出了其中采样晶体管关断的状态，图3B示出了其中采样晶体管导通的状态；
图4A和图4B是已被修改成避免了耐受电压的问题的BSW的图，并且图4A示出了其中采样晶体管关断的状态，图4B示出了其中采样晶体管导通的状态；
图5示出了图4A和图4B中的BSW的操作顺序的图；
图6是本实施方式的自举开关(BSW)的电路图，其示出了其中采样晶体管关断的状态；
图7是本实施方式的自举开关(BSW)的电路图，其示出了其中采样晶体管导通的状态；
图8是示出了本实施方式的BSW的操作顺序的图；
图9A是示出了应用本实施方式的开关电路的电路的配置示例的图；
图9B是示出了应用本实施方式的开关电路的接收系统的配置示例的图；以及
图9C示出了应用本实施方式的开关电路的超声波接收系统。
具体实施方式
在说明实施方式的开关电路之前，先对通常的开关电路进行说明。
图1A示出了CMOS开关的电路配置。图1B是用于说明图1A中的电路的操作的图。图1C示出了晶体管的栅极-源极电压Vgs的变化。
CMOS开关被广泛用作对模拟信号进行采样的开关。CMOS开关具有并联连接在输入节点与输出节点之间的NMOS和PMOS、将NOMS的栅极在0V与VDD之间切换的开关SWX以及将PMOS的栅极在VDD与0V之间切换的开关SWY。
如图1A所示，当开关SWX连接至0V并且开关SWY连接至VDD时，NMOS和PMOS关断并且CMOS开关进入截止状态。如图1B所示，当开关SWX连接至VDD并且开关SWY连接至0V时，NMOS和PMOS导通，并且CMOS开关进入直通状态(pass-through state)并且将输入节点处的模拟输入信号Vi作为模拟输出信号Vo在输出节点处输出。在这种情况下，如图1C所示，NMOS和PMOS的电压Vgs根据输入信号Vi的电压而变化，因此，在CMOS开关中，导通电阻取决于输入电压而变化，因此发生模拟信号的失真。
作为用于通过减少信号失真——该信号失真伴随着取决于CMOS开关中的输入电压的导通电阻的变化而发生——来改进模拟信号处理的准确度的技术，已知一种自举开关(在下文中称为BSW)。
图2A示出了自举开关(BSW)的电路配置。图2B是用于说明图2A中的电路的操作的图。图2C示出了采样晶体管的栅极-源极电压Vgs的变化。
BSW具有与采样晶体管对应的NMOS晶体管M0、储能电容器元件C0以及三个开关SW1至SW3。M0连接在输入节点与输出节点之间，并且用作将模拟输入信号Vi作为模拟输出信号Vo进行传送的主晶体管。SW1、C0和SW2串联连接在0V电源(第二电位电源)与VDD电源(第一电位电源)之间。VDD电源(第一电位电源)的电压为例如1.0V至1.2V，并且高于0V电源(第二电位电源)的电压(0V)。SW2将C0的一个端子切换成连接至VDD电源或者连接至M0的栅极。SW1将C0的另一个端子切换成连接至0V电源或者连接至输入节点(M0的源极)。SW3在将M0的栅极连接至0V电源与不连接至0V电源之间进行切换。
如图2A所示，当SW1连接至0V电源、SW2连接至VDD电源并且SW3连接至0V电源时，则M0关断并且BSW进入截止状态。此时，C0被充电至VDD。如图2B所示，当SW1连接至输入节点、SW2连接至M0的栅极并且SW3断开时，则电压Vi+VDD——即输入信号的电压Vi与充电后的C0的电压VDD之和——被施加至M0的栅极，因此M0导通。由于这个原因，输入节点处的模拟输入信号被输出至输出节点作为模拟输出信号Vo。如上所述，M0的栅极电压是Vi+VDD，并且如图2C所示，M0的栅极-源极电压Vgs保持几乎恒定。
通过使用BSW作为模拟信号的采样开关，可以减少当导通电阻变化时发生的信号的失真，从而改进模拟信号处理的准确度。
然而，形成BSW的晶体管的耐受电压是低于电源电压的两倍的值，并且在BSW实际上由晶体管实现的情况下，当BSW使晶体管从导通转换为关断时，在部分晶体管中发生超过耐受电压的情况。如果超过耐受电压，则该晶体管将被毁坏。
图3A和图3B是其中可以超过其耐受电压的开关被替换为图2A中的BSW中的晶体管的电路图，并且图3A示出了其中采样晶体管关断的状态，图3B示出了其中采样晶体管导通的状态。
如图3A和图3B所示，SW3由连接在M0的栅极与0V电源之间的NMOS晶体管M5来实现。控制信号Φ被施加至M5的栅极。
如图3A所示，当Φ＝VDD(高电平)时，SW1连接至0V电源，SW2连接至VDD电源，SW3连接至0V电源，M5导通，并且M0的栅极(节点G)变为0V，因此，M0关断并且BSW进入截止状态。此时，C0被充电至VDD。C0的高压侧处的端子由H表示，C0的低压侧处的端子由L表示。
如图3B所示，当Φ＝0V(低电平)时，SW1连接至输入节点，SW2连接至M0的栅极，M5的栅极变为0V并且M5关断，并且输入信号Vi+VDD被施加至M0的栅极(节点G)，因此，M0导通并且BSW进入导通状态。
例如，考虑其中Vi在0V与VDD之间完全摆动的情况。当Vi＝VDD时，节点G变为2×VDD并且M5的漏极-源极电压变为2×VDD，因此超过了耐受电压。
图4A和图4B是已被修改成避免了耐受电压的问题的BSW的图。图4A示出了其中采样晶体管关断的状态，图4B示出了其中采样晶体管导通的状态。
图4A和图4B中的电路均为在图3A中在M5的漏极与节点G之间插入NMOS晶体管M4的电路。VDD被施加至M4的栅极。如图4A所示，当Φ＝VDD时，M5导通，并且M4和M5的连接节点D2变为0V，因此，M4被导通，节点G变为0V，并且M0关断。
如图4B所示，当Φ＝0V时，节点G变为Vi+VDD，M5关断，并且M0导通。此时，由于节点D2变为VDD，因此M4关断，M5的漏极-源极电压变为VDD，并且M4的漏极-源极电压变为Vi(最大为VDD)，因此，M5的漏极-源极电压不超过耐受电压。
如先前所述，在M0关断的状态下(图4A)，储能电容器C0被充电至电源电压VDD，并且M0的栅极电压被控制为0V。另一方面，在M0导通的状态下(图4B)，M0的栅极-源极电压为VDD并且几乎是恒定的。如上所述，在恒定状态下，M4和M5的晶体管的Vgs不太可能超过图4A和图4B中的BSW的耐受电压。然而，也有可能瞬时发生超过耐受电压的电压被施加至M4的情况。下面对M0从关断变为导通以及从导通变为关断的瞬时状态进行说明。
图5是示出了图4A和图4B中的BSW的操作顺序的图。
当M0从关断转换为导通时，控制信号Φ从VDD变为0V。此时，通过M5的关断，节点D2从0V变为VDD。接着，通过M4的关断、节点H连接至节点G(SW2)并且节点L连接至输入节点(Vi)，节点L、节点H和节点G的电压根据模拟信号Vi而增加。在图5中，Vi＝VDD，因此，节点L的电压增加至VDD，节点H和节点G的电压增加至2×VDD。
当M0从导通转换为关断时，控制信号Φ从0V变为VDD。此时，通过M5的导通，节点D2从VDD变为0V。接着，M4导通，节点G连接至0V(从VDD+Vi变为0V)，节点L连接至0V(SW1)，并且节点H连接至VDD(SW2)。
当M0从导通转换为关断时，M4和M5负责将节点G降为0V。当M5导通并且节点D2从VDD变为0V时，如果M4的阈值采取Vth(M4)，则M4的漏极-源极电压增加，直到节点D2的电压变为等于或小于VDD-Vth(M4)为止。
节点G理想的电压是VDD+Vi，因此，M4的漏极-源电压VDS增加至Vi+Vth(M4)。如上所述，当M0从导通转换为关断时，出现其中M4的漏极-源极电压超过晶体管的耐受电压的情况。
当M0从导通转换为关断时，在图4中示出的BSW的电路配置中，M4的漏极-源极电压不可避免地增加至Vi+Vth(M4)。正因为如此，在下面说明的实施方式的BSW中，避免了漏极-源极电压VDS的增加，使得当M0从导通转换为关断时，晶体管(M4)不超过耐受电压。
图6是本实施方式的自举开关(BSW)的电路图，其示出了其中采样晶体管关断的状态。
图7是本实施方式的自举开关(BSW)的电路图，其示出了其中采样晶体管导通的状态。
在图6中，附图标记10表示控制信号生成电路，其被配置成根据控制信号Φ1来生成控制信号Φ2和Φ3。控制信号Φ2是通过延迟控制信号Φ1而获得的信号，控制信号Φ3是通过进一步延迟控制信号Φ1而获得的信号。
本实施方式的BSW具有连接在模拟输入信号Vi被输入的输入节点与从其输出模拟输出信号Vo的输出节点之间的采样晶体管M0。M0是将模拟输入信号Vi作为模拟输出信号Vo进行传送的主晶体管。
本实施方式的BSW还具有串联连接在VDD电源与0V电源之间的PMOS晶体管M3、储能电容器C0以及NMOS晶体管M6。储能电容器C0的高压侧端子由节点H表示，储能电容器C0的低压侧端子由节点L表示。M3的栅极连接至M0的栅极(节点G)，并且控制信号Φ3被施加至M6的栅极。本实施方式的BSW还具有连接在输入节点与储能电容器C0的节点L之间的NMOS晶体管M1，以及连接在M0的栅极(节点G)与储能电容器C0的节点H之间的PMOS晶体管M2。M1的栅极连接至M0的栅极(节点G)，并且控制信号Φ3被施加至M2的栅极。M1和M6形成图4A和图4B中的SW1。M2和M3形成图4A和图4B中的SW2。
本实施方式的BSW还具有串联连接在M0的栅极(节点G)与0V电源之间的NMOS晶体管M4和M5。VDD被施加至M4的栅极，并且控制信号Φ2被施加至M5的栅极。本实施方式中的M4和M5与图4A和图4B中的M4和M5对应。
上述配置与图4A和图4B中的BSW的配置相同。
本实施方式的BSW还具有串联连接在M0的栅极(节点G)与0V电源之间的衰减电容器CVD1和衰减电容器CVD2，以及连接在CVD1和CVD2的连接节点D1与0V电源之间的NMOS晶体管M11。控制信号Φ1被施加至M11的栅极。此处，由CVD1、CVD2以及M11形成的电路称为保护电路。换言之，本实施方式的BSW与图4A和图4B中的电路的不同之处在于添加了该保护电路。
设置衰减电容器CVD1以保护M11使得实现M11的耐受电压，并且当M0从导通转换为关断时，降低节点G的电压。施加对M11的控制信号Φ1以在M5导通并且M4的漏极-源极电压增加之前预先减少M4的漏极-源极电压。设置衰减电容器CVD2以防止在M0导通的恒定状态下由于减少衰减电容器CVD1和衰减电容器CVD2的串联电容而使节点G的电压被衰减。其原因是，如果当M0导通时节点G的电压被衰减，则M0的栅极-源极电压减少并且导通电阻增加。其他基本操作与图4A和图4B中的电路的基本操作相同，并且对包括附加的保护电路的电路操作进行说明。
如图6所示，当Φ1＝VDD并且M0处于关断状态时，如图4A和图4B中的电路中那样，储能电容器C0被充电至电源电压VDD，M5和M4导通，并且M0的栅极电压被控制为0V。此时，M11的栅极为VDD，因此，M11导通并且节点D1也被控制为0V。
另一方面，如图7所示，当Φ1＝0V并且M0处于导通状态时，如图4A和图4B中的电路中那样，M5和M4关断，M0的栅极电压变为Vi+VDD，并且M0的栅极-源极电压Vgs变为VDD并且几乎为恒定的。
此时，M11的栅极为0V，因此，M11关断，并且节点D1的电压变为通过将节点G的电压以衰减电容器CVD1的电容与衰减电容器CVD2的电容的比率分压获得的电压。
接着，将对其中M0从关断转换为导通以及从导通转换为关断的状态进行说明。
图8是示出了本实施方式的BSW的操作顺序的图。图8示出了Vi＝VDD的情况。
首先，对M0从关断转换为导通的情况进行说明。
控制信号Φ1从VDD变为0V。添加至本实施方式的BSW的M11关断，因此，对于节点G，串联连接的衰减电容器CVD1和衰减电容器CVD2被连接在节点G与0V电源之间。D1变为通过将节点G的电压以衰减电容器CVD1的电容与衰减电容器CVD2的电容的比率分压而获得的电压。
接着，当控制信号Φ2从VDD变为0V时，M5关断。响应于此，节点D2从0V变为VDD并且M4关断。
最后，通过控制信号Φ3，储能电容器C0的节点H连接至节点G，节点L连接至输入节点，并且Vi被施加。由于这一点，节点L、节点H和节点G进入根据模拟信号Vi而波动的状态。
在图8中，VI＝VDD，因此，储能电容器C0的节点L变为VDD，并且储能电容器C0的节点H和节点G的电压增加至2×VDD。
以下表达式(1)示出了当M0导通时节点G的电压。
G＝(VDD+Vi)×C0/(C0+C)···(1)
在此，C＝CVD1×CVD2/(CVD1+CVD2)。
接着，对M0从导通转换为关断的情况进行说明。
控制信号Φ1从0V变为VDD。添加至本实施方式的BSW的M11导通，因此，导致了在节点G与0V电源之间只有衰减电容器CVD1连接至节点G的状态。
接着，当控制信号Φ2从0V变为VDD时，M5导通，并且节点D2从VDD变为0V。响应于此，M4导通，并且节点G连接至0V(从VDD+Vi变为0V)。
最后，通过控制信号Φ3，储能电容器C0的节点L连接至0V，并且储能电容器C0的节点H连接至VDD。
当M0从导通转换为关断时，M4和M5负责将节点G降至0V。然而，与图4A和图4B中的电路不同，在本实施方式的BSW中，在节点G由M4和M5降至0V之前，通过将衰减电容器CVD1连接至节点G，将节点G的电压以储能电容器C0的电容与衰减电容器CVD1的电容的比率而分压。
通过将节点G的电压以储能电容器C0的电容与衰减电容器CVD1的电容的比率分压来降低节点G的电压，可以减少M4的漏极-源极电压。
以下表达式(2)示出了此时节点G的电压(参见图8中的“由CVD1进行衰减”)。
G＝(VDD+Vi)×C0/(C0+CVD1)···(2)
此后，当M5导通并且节点D2从VDD变为0V时，M4的漏极-源极电压VDS增加，直到VDS达到超过M4的阈值的电压为止。
然而，可以创建如下设计：由于可以通过衰减电容器CVD1来预先减少M4的漏极-源极电压，因此使得不超过耐受电压。
如以上所说明的那样，在图4A和图4B中示出的电路中，当M0从导通转换为关断时，M4的漏极-源极电压不可避免地增加至Vi+Vth。其原因是，为了使M0从导通转换为关断，有必要减少节点D2的电压，直到达到超过阈值的电压为止。
与此相反，在本实施方式的BSW的电路中，在由M4和M5将节点G从VDD+Vi变为0V的定时之前，M11导通并且节点G的电压下降。通过根据表达式(2)来确定储能电容器C0和衰减电容器CVD1，可以任意设计当导通M11时节点G的电压。由于这一点，可以解决M4的漏极-源极电压VDS超过耐受电压的问题。因此，衰减电容器CVD1的电容值变为与储能电容器C0的电容值较为接近的值。
此外，使用衰减电容器CVD2以减少在M0导通的恒定状态下衰减电容器CVD1和衰减电容器CVD2的串联电容。通过根据表达式(1)来确定储能电容器C0、衰减电容器CVD1和衰减电容器CVD2，可以任意设计此时的节点G的电压。
开关的导通电阻不会变得更坏，因为通过减少衰减电容器CVD1和衰减电容器CVD2的串联电容，可以抑制当导通M0时节点G的衰减。因此，衰减电容器CVD2的电容值变为与衰减电容器CVD1的电容值相比足够小的值。
接着，对应用本实施方式的开关电路的电路和系统的示例进行说明。
图9A是示出了应用本实施方式的开关电路的电路的配置示例的图。图9B是示出了应用本实施方式的开关电路的接收系统的配置示例的图。图9C示出了应用本实施方式的开关电路的超声波接收系统。
如图9A所示，ADC电路20具有被配置成对输入的模拟信号进行采样的采样电路21，以及被配置成将采样的模拟信号转换成数字信号的ADC单元22。ADC单元22的转换方法可以是任何方法。采样电路21具有开关电路23和采样电容器24。通过将本实施方式的开关电路应用为开关电路23，可以形成通过低耐受电压电路元件来改进其模拟信号处理(在此为AD转换处理)的准确度的ADC电路。ADC电路20可以被形成为单个半导体集成电路器件或者被形成为半导体集成电路器件的一部分。
如图9B所示，无线电通信设备的接收系统具有天线31、低噪声放大器(LNA)32、过滤器33、变频单元34、PLL 35、ADC电路36以及数字基带信号处理电路单元37。通过将图9A中的ADC电路应用为ADC电路36，可以形成通过低耐受电压电路元件来改进其模拟信号处理(接收处理)的准确度的接收系统。例如，ADC电路36和数字基带信号处理单元37中的每一者可以被形成为单个半导体集成电路器件。
如图9C所示，超声波接收系统具有超声换能器41、低噪声放大器(LNA)43、时间增益校正电路43、滤波器44、ADC电路45以及数字运算处理电路单元46。通过将图中9A的ADC电路应用为ADC电路45，可以形成通过低耐受电压电路元件来改进其模拟信号处理(在此为超声波接收处理)的准确度的超声波接收系统。例如，ADC电路45和数字运算处理电路单元46中的每一者可以被形成为单个半导体集成电路器件。
Claims (6)
1.一种开关电路，包括：
采样晶体管，所述采样晶体管包括连接至输入节点的源极和连接至输出节点的漏极；
控制电路，所述控制电路连接至所述采样晶体管的栅极，并且被配置成控制所述采样晶体管的导通或关断；
电压保持电路，所述电压保持电路被设置在所述采样晶体管的栅极与源极之间，并且被配置成当所述采样晶体管导通时保持所述采样晶体管的栅极与源极之间的电压恒定；以及
保护电路，所述保护电路包括第一衰减电容元件、第二衰减电容元件以及衰减开关，其中，所述第一衰减电容元件和所述第二衰减电容元件串联连接在所述采样晶体管的栅极与第一电位电源之间，所述衰减开关连接在所述第一衰减电容元件和所述第二衰减电容元件的连接节点与所述第一电位电源之间，所述保护电路被设置成与所述控制电路并联，并且被配置成当所述采样晶体管从导通转换为关断时降低施加至所述采样晶体管的栅极的电压，以及当所述采样晶体管导通时不降低施加至所述采样晶体管的栅极的电压。
2.根据权利要求1所述的开关电路，其中，
所述电压保持电路包括：
储能电容元件；
第一充电开关，所述第一充电开关被配置成将所述储能电容元件的一个端子连接至第二电位电源；
第二充电开关，所述第二充电开关被配置成将所述储能电容元件的另一端子连接至所述第一电位电源，所述第一电位电源的电压低于所述第二电位电源的电压；
输入连接开关，所述输入连接开关连接在所述输入节点与所述储能电容元件的所述另一端子之间；以及
栅极连接开关，所述栅极连接开关连接在所述采样晶体管的栅极与所述储能电容元件的所述一个端子之间，
当所述采样晶体管导通时，所述输入连接开关和所述栅极连接开关导通，所述第一充电开关和所述第二充电开关关断，并且所述储能电容元件向所述采样晶体管的栅极提供第一电压，所述第一电压通过将所述储能电容元件的电压与所述输入节点的电压相加而获得，以及
当所述采样晶体管关断时，所述输入连接开关和所述栅极连接开关关断，所述第一充电开关和所述第二充电开关导通，并且所述储能电容元件被充电。
3.根据权利要求2所述的开关电路，其中，
所述控制电路包括串联连接在所述采样晶体管的栅极与所述第一电位电源之间的第一晶体管和第二晶体管，
当所述采样晶体管关断时，所述第一晶体管和所述第二晶体管导通，以及
当所述采样晶体管导通时，所述第一晶体管和所述第二晶体管中的至少一个晶体管关断。
4.根据权利要求3所述的开关电路，其中，
当所述采样晶体管关断时所述衰减开关进入导通状态，并且当所述采样晶体管导通时所述衰减开关进入截止状态，以及
当所述采样晶体管从导通转换为关断时，在所述栅极连接开关关断并且所述第一晶体管和所述第二晶体管被导通之前，所述衰减开关进入导通状态。
5.一种模数转换器，包括：
采样电路，所述采样电路被配置成对模拟信号进行采样；以及
模数转换单元，所述模数转换单元被配置成将所述模拟信号转换成数字信号，其中
所述采样电路包括：
采样电容元件；以及
根据权利要求1至4中任一项所述的开关电路。
6.一种集成电路，包括：
根据权利要求5所述的模数转换器；以及
处理电路，所述处理电路被配置成处理所述数字信号。
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