CN109921783A - 三态输入解码电路及其解码方法 - Google Patents

Abstract

本发明提供一种三态输入解码电路及其解码方法，包括偏置产生模块；参考信号产生模块；根据偏置信号、输入信号及参考信号产生表示输入信号三种电平状态的两位数字信号的解码模块。将输入信号与参考信号比较，利用差分对自动分配电流的原理，将输入信号转换为对应的电流信号，将转换得到的电流信号与第一设定电流及第二设定电流进行比较，以得到表示输入信号的电平状态的两位数字信号。本发明结构简单，兼容各种集成电路工艺，与器件绝对精度无关，仅需做适当匹配即可；可低功耗工作，由于不需电阻分压或晶体管分压电路，并且整体消耗电流仅与基本电流镜成一定比例，与电源电压无关，整体消耗电流一致性好并且易于控制。

Description

三态输入解码电路及其解码方法

技术领域

本发明涉及集成电路设计领域，特别是涉及一种三态输入解码电路及其解码方法。

背景技术

一个电路的输入状态包括高电平、低电平和高阻状态(即浮空状态)三种基本逻辑状态，简称三态，设计电路时，通常会采用一个检测电路来识别输入处于何种状态，然后根据不同的输入状态对系统进行相应的配置。

如图1所示为现有技术中的一种三态解码电路，包括第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第一比较器11及第二比较器12。所述第一电阻R1与所述第二电阻R2串联，所述第一电阻R1与所述第二电阻R2的连接节点接收输入信号；所述第三电阻R3、所述第四电阻R4及所述第五电阻R5依次串联，所述第三电阻R3与所述第四电阻R4的连接节点连接所述第一比较器11的正相输入端；所述第一比较器11的反相输入端及所述第二比较器12的正相输入端连接所述输入信号；所述第四电阻R4及所述第五电阻R5的连接节点连接所述第二比较器12的反相输入端；所述第一比较器11及所述第二比较器12输出两位状态信号。这种三态解码电路的原理如下：通过所述第一电阻R1和所述第二电阻R2串联，使输入信号在浮空状态时具有确定的电压；然后通过所述第一比较器11及所述第二比较器12分别与所述第三电阻R3、所述第四电阻R4及所述第五电阻R5组成的分压网络所形成的参考电压(在本实施例中，参考电压分别设定为0.7Vdd及0.3Vdd)进行比较，通过两个比较器的输出状态组合即可将输入信号的三个状态表示出来，但是该电路结构相对复杂，功耗较大，对分压电阻匹配要求较高。

如图2所示为现有技术中的另一种三态解码电路，包括第一电阻R1、第二电阻R2、第一晶体管M1、第二晶体管M2、第一电流源13及第二电流源14。所述第一电阻R1与所述第二电阻R2串联，所述第一电阻R1与所述第二电阻R2的连接节点接收输入信号；所述第一晶体管M1的源端连接电源电压Vdd、栅端连接所述输入信号、源端连接所述第一电流源13后接地；所述第二晶体管M2的源端接地、栅端连接所述输入信号、源端连接所述第二电流源14后连接电源电压Vin。这种三态解码电路的原理如下：通过所述第一电阻R1和所述第二电阻R2串联，使输入信号在浮空状态时具有确定的电压；所述第一晶体管M1和所述第二晶体管M2构成两个翻转阈值不同的比较器，当所述输入信号Vin为高或者低时，所述输入信号Vin被拉高或拉低，所述第一晶体管M1和所述第二晶体管M2的漏端输出对应结果(例如OUT1和OUT2均为高，或者OUT1和OUT2均为低)，而当所述输入信号Vin为高阻时，所述输入信号Vin由输入分压电路来确定，在这种状态使输出OUT1为低，OUT2为高，这样就能检测出输入是高阻状态。这种三态检测电路的输入分压电路中始终有电流流过，如果希望该分压电路的静态电流更低，则需要增大分压电路的阻抗，对于所述第一电阻R1和所述第二电阻R2而言，大的电阻在芯片中就需要较大的面积，也就是以成本的上升为代价换来阻抗的增加。

如图3所示为现有技术中的又一种三态解码电路，与图2不同之处在于，采用第三晶体管M3及第四晶体管M4构成输入信号的分压电路。这种三态检测电路中的晶体管需要较理想的电源电压Vdd来配合，如果电源电压Vdd有较大波动，则功耗无法控制，并且晶体管的不一致将导致功耗一致性较差。

对于传统的三态解码电路，通常需要利用电阻或有源器件分压方式迫使输入处于浮空状态时具有可控的电位，对于功耗和批量一致性方面没有要求的情况下可以较好地工作。然而，当应用于低功耗场合时采用大的电阻将变得不合时宜，只能通过新的结构来解决这种特殊用途的需求。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三态输入解码电路及方法，用于解决现有技术中三态解码电路功耗一致性差、电阻占用面积大等问题。

为实现上述目的及其他相关目的，本发明提供一种三态输入解码电路，所述三态输入解码电路至少包括：

偏置产生模块，产生偏置电流；

参考信号产生模块，产生一参考信号，所述参考信号的电压值介于零至电源电压和差分对管的阈值电压的差值之间；

解码模块，连接于所述偏置产生模块的输出端，并接收输入信号及所述参考信号；所述解码模块将所述输入信号转化为相应的电流信号，并将所述偏置电流转换得到第一设定电流及第二设定电流，再将所述电流信号与所述第一设定电流及所述第二设定电流进行比较以产生第一比较结果及第二比较结果，所述第一比较结果及所述第二比较结果组成表示所述输入信号的电平状态的两位数字信号，其中，所述第一设定电流小于所述第二设定电流。

优选地，所述偏置产生模块包括第一PMOS管及电流源；所述电流源的一端连接所述第一PMOS管的漏端、另一端接地；所述第一PMOS管的源端连接所述电源电压，所述第一PMOS管的栅端连接所述第一PMOS管的漏端，并作为所述偏置产生模块的输出端。

优选地，所述参考信号产生模块为电压源。

优选地，所述解码模块包括差分比较单元、第一电流比较单元及第二电流比较单元；

所述差分比较单元将所述输入信号与所述参考信号进行比较，并输出所述相应的电流信号；

所述第一电流比较单元连接于所述差分比较单元的输出端，将所述差分比较单元输出的电流信号与所述第一设定电流进行比较，并输出所述第一比较结果；

所述第二电流比较单元连接于所述差分比较单元的输出端，将所述差分比较单元输出的电流信号与所述第二设定电流进行比较，并输出所述第二比较结果。

优选地，所述差分比较单元包括第二PMOS管、第三PMOS管、第一差分对管、第二差分对管、第一NMOS管、第二NMOS管及第三NMOS管；所述第二PMOS管的源端连接所述电源电压、栅端连接所述偏置产生模块的输出端、漏端连接所述第一NMOS管的漏端；所述第一NMOS管的栅端连接所述第一NMOS管的漏端、源端接地；所述第三PMOS管的源端连接所述电源电压、栅端连接所述偏置产生模块的输出端、漏端连接所述第一差分对管的源端；所述第一差分对管的栅端连接所述输入信号、漏端连接所述第一差分对管的栅端；所述第二NMOS管的漏端连接所述第一差分对管的漏端、栅端连接所述第一NMOS管的栅端、源端接地；所述第二差分对管的源端连接所述第三PMOS管的漏端及所述第一差分对管的源端、栅端连接所述参考信号、漏端连接所述第三NMOS管的漏端；所述第三NMOS管的栅端连接所述第三NMOS管的漏端并作为所述差分比较单元的输出端，所述第三NMOS管的源端接地。

更优选地，所述第三PMOS管的宽长比为所述第二PMOS管的宽长比的两倍。

优选地，所述三态输入解码电路还包括连接于所述解码模块输出端的逻辑处理模块，所述逻辑处理模块包括第一或非门，非门，第二或非门及与门；所述第一或非门的输入端分别连接所述第一比较结果及所述第二比较结果，以产生高电平标志位；所述非门的输入端连接所述第一比较结果，所述第二或非门的输入端分别连接所述非门的输出端及所述第二比较结果，以产生悬空标志位；所述与门的输入端分别连接所述第一比较结果及所述第二比较结果，以产生低电平标志位。

为实现上述目的及其他相关目的，本发明还提供一种上述三态输入解码电路的三态输入解码方法，所述三态输入解码方法至少包括：

基于所述偏置产生模块产生偏置电流；

基于所述参考信号产生模块产生一参考信号，所述参考信号介于0与(Vdd-Vgs)之间，其中，Vdd为电源电压，Vgs为差分对管的阈值电压；

基于所述解码模块根据输入信号与所述参考信号的比值进行电流分配，以将所述输入信号转换为对应的电流信号；根据所述偏置电流产生第一设定电流及第二设定电流；将转换得到的所述对应的电流信号分别与所述第一设定电流及所述第二设定电流进行比较，以得到表示所述输入信号的电平状态的两位数字信号。

优选地，当所述输入信号为高电平时，对应的电流信号大于所述第一设定电流及所述第二设定电流；当所述输入信号为低电平时，对应的电流信号小于所述第一设定电流及所述第二设定电流；当所述输入信号悬空时，对应的电流信号介于所述第一设定电流与所述第二设定电流之间。

更优选地，所述三态输入解码方法还包括：将所述两位数字信号转化为三个标志位，当所述输入信号为高电平时高电平标志位有效；当所述输入信号为低电平时低电平标志位有效；当所述输入信号悬空时悬空标志位有效。

如上所述，本发明的三态输入解码电路及方法，具有以下有益效果：

1、本发明的三态输入解码电路结构简单，全部由常规低压晶体管构成，兼容各种集成电路工艺，与器件绝对精度无关，仅需做适当匹配即可。

2、本发明的三态输入解码电路及方法可低功耗工作，由于不需电阻分压或晶体管分压电路，并且整体消耗电流仅与基本电流镜成一定比例，与电源电压无关，整体消耗电流一致性好并且易于控制。

附图说明

图1显示为现有技术中的三态解码电路的一种实施方式。

图2显示为现有技术中的三态解码电路的另一种实施方式。

图3显示为现有技术中的三态解码电路的又一种实施方式。

图4显示为本发明的三态输入解码电路的结构示意图。

图5显示为本发明的三态输入解码电路解码高电平信号的原理示意图。

图6显示为本发明三态输入解码电路解码低电平信号的原理示意图。

图7显示为本发明三态输入解码电路解码悬空信号的原理示意图。

元件标号说明

11 第一比较器

12 第二比较器

13 第一电流源

14 第二电流源

2 三态输入解码电路

21 偏置产生模块

211 电流源

22 参考信号产生模块

23 解码模块

231 差分比较单元

232 第一电流比较单元

233 第二电流比较单元

24 逻辑处理模块

241 第一或非门

242 非门

243 第二或非门

244 与门

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图4～图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图4所示，本发明提供一种三态输入解码电路2，所述三态输入解码电路2包括：

偏置产生模块21，参考信号产生模块22，解码模块23及逻辑处理模块24。

如图4所示，所述偏置产生模块21用于产生偏置电流Ib。

具体地，在本实施例中，所述偏置产生模块21包括第一PMOS管MP1及电流源211。所述电流源211的一端连接所述第一PMOS管MP1的漏端、另一端接地，所述第一PMOS管MP1的漏端形成偏置电流Ib；所述第一PMOS管MP1的源端连接所述电源电压Vdd，所述第一PMOS管MP1的栅端连接所述第一PMOS管MP1的漏端，并作为所述偏置产生模块21的输出端，输出信号为偏置电压。在实际应用中，所述偏置产生模块21的结构不限，任意可提供偏置电流的偏置产生电路均适用于本发明的所述偏置产生模块21，不以本实施例为限。

如图4所示，所述参考信号产生模块22用于产生一参考信号，所述参考信号的电压值为介于0与(Vdd-Vgs)之间，其中，Vdd为电源电压，Vgs为差分对管的阈值电压，在本实施例中，所述差分对管为P型晶体管，第一差分对管MP6或第二差分对管MP7；在实际应用中，所述差分对管可采用N型晶体管，本领域的技术人员可以在更换差分对管类型的基础上适应性地修改所述三态输入解码电路的结构。

具体地，所述参考信号产生模块21为电压源，任意可提供电压值为介于0与(Vdd-Vgs)之间的电压信号的电路均适用于本发明，不以本实施例为限。在本实施例中，所述参考信号的电压值优选为电源电压的一半，即Vdd/2，以使得所述三态输入解码电路2具有较好的三态电压的梯度。

如图4所示，所述解码模块23连接于所述偏置产生模块21的输出端，并接收输入信号Vin及所述参考信号，将所述输入信号Vin转化为相应的电流信号，并将所述电流信号与第一设定电流Iset1及第二设定电流Iset2进行比较以产生第一比较结果OUT1及第二比较结果OUT2，所述第一比较结果OUT1及所述第二比较结果OUT2组成两位数字信号，用于表示所述输入信号Vin的电平状态，其中，所述第一设定电流Iset1小于所述第二设定电流Iset2。

具体地，所述解码模块23包括差分比较单元231、第一电流比较单元232及第二电流比较单元233。

更具体，所述差分比较单元231将所述输入信号Vin与所述参考信号进行比较，并输出相应的电流信号。在本实施例中，所述差分比较单元231包括第二PMOS管MP2、第三PMOS管MP3、第一差分对管MP6、第二差分对管MP7、第一NMOS管MN1、第二NMOS管MN2及第三NMOS管MN3。所述第二PMOS管MP2的源端连接所述电源电压Vdd、栅端连接所述偏置产生模块21的输出端、漏端连接所述第一NMOS管MN1的漏端；所述第一NMOS管MN1的栅端连接所述第一NMOS管MN1的漏端、源端接地；所述第三PMOS管MP3的源端连接所述电源电压Vdd、栅端连接所述偏置产生模块22的输出端、漏端连接所述第一差分对管MP6的源端；所述第一差分对管MP6的栅端连接所述输入信号Vin、漏端连接所述第一差分对管MP6的栅端；所述第二NMOS管MN2的漏端连接所述第一差分对管MP6的漏端、栅端连接所述第一NMOS管MN1的栅端、源端接地；所述第二差分对管MP7的源端连接所述第三PMOS管MP3的漏端及所述第一差分对管MP6的源端、栅端连接所述参考信号、漏端连接所述第三NMOS管MN3的漏端；所述第三NMOS管MN3的栅端连接所述第三NMOS管MN3的漏端并作为所述差分比较单元231的输出端，所述第三NMOS管MN3的源端接地。

更具体地，所述第一电流比较单元232连接于所述差分比较单元231的输出端，将所述差分比较单元231输出的电流信号与所述第一设定电流Iset1进行比较，并输出所述第一比较结果OUT1。在本实施例中，所述第一电流比较单元232包括第四PMOS管MP4及第四NMOS管MN4。所述第四PMOS管MP4的源端连接所述电源电压Vdd、栅端连接所述偏置产生模块21的输出端、漏端连接所述第四NMOS管MN4的漏端；所述第四NMOS管MN4的栅端连接所述差分比较单元231的输出端、源端接地。所述第四PMOS管MP4与所述第一PMOS管MP1构成电流镜，在本实施例中，所述第四PMOS管MP4与所述第一PMOS管MP1的宽长比相同，因此，在所述第四PMOS管MP4的漏端镜像输出所述偏置电流Ib，作为所述第一设定电流Iset1。所述第四NMOS管MN4与所述第三NMOS管MN3构成电流镜，在本实施例中，所述第四NMOS管MN4与所述第三NMOS管MN1的宽长比相同，因此，在所述第四NMOS管MN4的漏端镜像输出所述差分比较单元231的输出电流信号。

更具体地，所述第二电流比较单元233连接于所述差分比较单元231的输出端，将所述差分比较单元231输出的电流信号与所述第二设定电流Iset2进行比较，并输出所述第二比较结果OUT2。在本实施例中，所述第二电流比较单元233包括第五PMOS管MP5及第五NMOS管MN5。所述第五PMOS管MP5的源端连接所述电源电压Vdd、栅端连接所述偏置产生模块21的输出端、漏端连接所述第五NMOS管MN5的漏端；所述第五NMOS管MN5的栅端连接所述差分比较单元231的输出端、源端接地。所述第五PMOS管MP5与所述第一PMOS管MP1构成电流镜，在本实施例中，所述第五PMOS管MP5与所述第一PMOS管MP1的宽长比比值为3:1，因此，在所述第五PMOS管MP5的漏端镜像输出所述偏置电流Ib的3倍电流，作为所述第二设定电流Iset2。所述第五NMOS管MN5与所述第三NMOS管MN3构成电流镜，在本实施例中，所述第五NMOS管MN5与所述第三NMOS管MN1的宽长比相同，因此，在所述第五NMOS管MN5的漏端镜像输出所述差分比较单元231的输出电流信号。

更具体地，在本实施例中，所述第二PMOS管MP2宽长比为所述第一PMOS管MP1宽长比的两倍；所述第三PMOS管MP3宽长比为所述第一PMOS管MP1宽长比的四倍；所述第四PMOS管MP4宽长比与所述第一PMOS管MP1宽长比相同；所述第五PMOS管MP5宽长比为所述第一PMOS管MP1宽长比的三倍；所述第一差分对管MP6与所述第二差分对管MP7的宽长比相同，为所述第一PMOS管MP1宽长比的四倍。所述第一NMOS管MN1、所述第二NMOS管MN2、所述第三NMOS管MN3、所述第四NMOS管MN4及所述第五NMOS管MN5的宽长比相同。所述第二PMOS管MP2、所述第三PMOS管MP3、所述第四PMOS管MP4及所述第五PMOS管MP5作为电流源，用于输出电流；其中，所述第二PMOS管MP2的输出电流Iin为2Ib，所述第三PMOS管MP3的输出电流Idif为4Ib，所述第四PMOS管MP4输出的第一设定电流Iset为Ib，所述第五PMOS管MP5输出的第二设定电流Iset2为3Ib。在实际应用中，各电流满足如下关系即可，不限于本实施例：Iset1<Iin<Iset2<Idif，且2Iin＝Idif。

如图4所示，所述逻辑处理模块24连接于所述解码模块23的输出端，将所述第一比较结果OUT1及所述第二比较结果OUT2转化为三个标志位，三个标志位分别对应所述输入信号Vin的三种电平状态。所述逻辑处理模块24可采用三个一位的数字信号表示三种电平状态，在后续系统配置电路中采用一位输入信号即可控制三种状态，这样更集约和简单。

另外，在实际使用中，所述逻辑处理模块24可省略，所述解码模块23输出的两位数字信号完全可以表示三种电平状态，可在后续系统配置电路中采用两位输入信号以控制三种电平状态。

具体地，在本实施例中，所述逻辑处理模块24包括第一或非门241，非门242，第二或非门243及与门244。所述第一或非门241的输入端分别连接所述第一比较结果OUT1及所述第二比较结果OUT2，以产生高电平标志位State1；所述非门242的输入端连接所述第一比较结果OUT1，所述第二或非门243的输入端分别连接所述非门242的输出端及所述第二比较结果OUT2，以产生悬空标志位State2；所述与门244的输入端分别连接所述第一比较结果OUT1及所述第二比较结果OUT2，以产生低电平标志位State3。所述逻辑处理模块24可采用任意能将两位数字信号转化为三种标志位的电路，包括但不限于非门、与门、与非门、或门、或非门等器件的逻辑组合，不限于本实施例。

本发明的三态输入解码电路2利用差分对自动分配电流的原理，将输入信号的三种状态转换为对应的电流，再通过两个电流比较器把这三种状态解码出来，具有结构简单，不依赖电阻或晶体管分压，整体功耗可控并且一致性好的优点。

如图5～图7所示，本发明还提供一种三态输入解码方法，包括：

利用差分对自动分配电流的原理，将所述输入信号转换为对应的电流信号。

具体地，基于差分对管接收的输入电压的比值，对流过各差分对管的电流进行分配；当两个差分对管的输入电压相等时流过各差分对管的电流均分，当两个差分对管的输入电压不等时电流分配偏向于输入电压小的差分对管。本实施例中，差分对管的输入电压为所述输入信号Vin及所述参考信号，所述差分比较单元231根据所述输入信号Vin及所述参考信号的比值将所述输入信号Vin转换为对应的电流信号。

将转换得到的电流信号与第一设定电流及第二设定电流进行比较，以得到表示所述输入信号的电平状态的两位数字信号，所述参考信号介于0与(Vdd-Vgs)之间，其中，Vdd为电源电压，Vgs为差分对管的阈值电压。

具体地，当所述输入信号为高电平时，对应的电流信号大于所述第一设定电流及所述第二设定电流；当所述输入信号为低电平时，对应的电流信号小于所述第一设定电流及所述第二设定电流；当所述输入信号悬空时，对应的电流信号介于所述第一设定电流与所述第二设定电流之间。

在本实施例中，基于所述三态输入解码电路2实现所述三态输入解码方法。

具体地，如图5所示，当所述输入信号Vin为高电平时，所述第一差分对管MP6的栅极电压比所述第一差分对管MP6的源极电压高，此时，所述第一差分对管MP6处于关闭状态；所述第三PMOS管MP3输出的电流为4Ib，全部流经所述第二差分对管MP7，再流过所述第三NMOS管MN3到地；由于所述第三NMOS管MN3、所述第四NMOS管MN4及所述第五NMOS管MN5是等比例的，均可以流过4Ib的电流，然而与所述第四NMOS管MN4及所述第五NMOS管MN5分别对应连接的所述第四PMOS管MP4及所述第五PMOS管MP5只能提供Ib和3Ib的电流，所以第四NMOS管MN4及所述第五NMOS管MN5工作于线性区，所以，所述第一比较结果OUT1和所述第二比较结果OUT2被拉低，即所述第一比较结果OUT1和所述第二比较结果OUT2输出低电平。

具体地，如图6所示，当所述输入信号Vin为低电平时，所述第一差分对管MP6的栅极接地，所述第一差分对管MP6的栅极电压低于所述第二差分对管MP7的栅极电压(Vdd/2)，所以，所述第三PMOS管MP3输出的电流(4Ib)全部流经所述第一差分对管MP6到地；流入所述第二差分对管MP7的电流为零，同样导致所述第三NMOS管MN3、所述第四NMOS管MN4及所述第五NMOS管MN5处于关断状态，没有电流流过；所以，所述第一比较结果OUT1和所述第二比较结果OUT2被拉高，即所述第一比较结果OUT1和所述第二比较结果OUT2输出高电平。

具体地，如图7所示，当所述输入信号Vin悬空时，流经所述第一差分对管MP6和所述第二NMOS管MN2的电流由所述第二PMOS管MP2和所述第一NMOS管MN1形成的支路的电流(2Ib)确定，由于所述第一NMOS管MN1和所述第二NMOS管MN2的尺寸(宽长比)是一样的，具有相同的电流能力，所以流经所述第一差分对管MP6和所述第二NMOS管MN2的电流同样为2Ib；而所述第三PMOS管MP3输出的电流为4Ib，减去所述第一差分对管MP6分掉的2Ib电流，另外2Ib电流则流经所述第二差分对管MP7及所述第三NMOS管MN3后到地；所以，所述第一差分对管MP6和所述第二差分对管MP7平分了所述第三PMOS管MP3输出的电流，并且所述第一差分对管MP6和所述第二差分对管MP7的栅极电压均为所述参考信号，也就是当所述输入信号Vin悬空时，所述三态输入解码电路2会将悬空的输入端嵌位在内部参考信号的电平(Vdd/2)上，既不是地也不是电源电压，由此将悬空态与接地和接电源两个状态区别开。由于所述第三NMOS管MN3、所述第四NMOS管MN4及所述第五NMOS管MN5的尺寸相同，所以，所述第四NMOS管MN4及所述第五NMOS管MN5具有2Ib的电流能力，然而与所述第四NMOS管MN4相连的第四PMOS管MP4只有Ib的电流，所述第二比较结果OUT2被MN4拉低，即输出低电平。同样道理，与所述第五NMOS管MN5连接的第五PMOS管MP5有3Ib的电流能力，而流经所述第五NMOS管MN5的电流只有2Ib，所以，所述第五PMOS管MP5处于线性区，所述第一比较结果OUT1被所述第五PMOS管MP5拉高，即输出高电平。

具体地，所述第一比较结果OUT1及所述第二比较结果OUT2组成两位数字信号，用于表示所述输入信号Vin的三种电平状态，基于所述逻辑处理模块24将两位数字信号转化为三个标志位，如下表所示(0表示低电平，1表示高电平)：

由上表可知，当所述输入信号Vin为高电平时，State1为高电平，State2和State3都为低电平，以State1作为高电平标志位；当所述输入信号Vin为低电平时，State3为高电平，State1和State2都为低电平，以State3作为低电平标志位；当所述输入信号Vin悬空时，State2为高电平，State1和State3都为低电平，以State2作为悬空标志位。

综上所述，本发明提供一种三态输入解码电路及方法，包括偏置产生模块；参考信号产生模块；根据偏置信号、输入信号及参考信号产生表示输入信号三种电平状态的两位数字信号的解码模块。将输入信号与参考信号比较，利用差分对自动分配电流的原理，将所述输入信号转换为对应的电流信号，将转换得到的电流信号与第一设定电流及第二设定电流进行比较，以得到表示所述输入信号的电平状态的两位数字信号。本发明的三态输入解码电路结构简单，全部由常规低压晶体管构成，兼容各种集成电路工艺，与器件绝对精度无关，仅需做适当匹配即可；可低功耗工作，由于不需电阻分压或晶体管分压电路，并且整体消耗电流仅与基本电流镜成一定比例，与电源电压无关，整体消耗电流一致性好并且易于控制。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种三态输入解码电路，至少包括：

偏置产生模块，产生偏置电流；

参考信号产生模块，产生一参考信号，所述参考信号的电压值介于零至电源电压和差分对管的阈值电压的差值之间；

解码模块，连接于所述偏置产生模块的输出端，并接收输入信号及所述参考信号；所述解码模块将所述输入信号转化为相应的电流信号，并将所述偏置电流转换得到第一设定电流及第二设定电流；再将所述电流信号与所述第一设定电流及所述第二设定电流进行比较以产生第一比较结果及第二比较结果，所述第一比较结果及所述第二比较结果组成表示所述输入信号的电平状态的两位数字信号；

其中，所述第一设定电流小于所述第二设定电流。

2.根据权利要求1所述的三态输入解码电路，其特征在于：所述偏置产生模块包括第一PMOS管及电流源；所述电流源的一端连接所述第一PMOS管的漏端、另一端接地；所述第一PMOS管的源端连接所述电源电压，所述第一PMOS管的栅端连接所述第一PMOS管的漏端，并作为所述偏置产生模块的输出端。

3.根据权利要求1所述的三态输入解码电路，其特征在于：所述参考信号产生模块为电压源。

4.根据权利要求1所述的三态输入解码电路，其特征在于：所述解码模块包括差分比较单元、第一电流比较单元及第二电流比较单元；

所述差分比较单元将所述输入信号与所述参考信号进行比较，并输出所述相应的电流信号；

所述第一电流比较单元连接于所述差分比较单元的输出端，将所述差分比较单元输出的电流信号与所述第一设定电流进行比较，并输出所述第一比较结果；

所述第二电流比较单元连接于所述差分比较单元的输出端，将所述差分比较单元输出的电流信号与所述第二设定电流进行比较，并输出所述第二比较结果。

5.根据权利要求4所述的三态输入解码电路，其特征在于：所述差分比较单元包括第二PMOS管、第三PMOS管、第一差分对管、第二差分对管、第一NMOS管、第二NMOS管及第三NMOS管；所述第二PMOS管的源端连接所述电源电压、栅端连接所述偏置产生模块的输出端、漏端连接所述第一NMOS管的漏端；所述第一NMOS管的栅端连接所述第一NMOS管的漏端、源端接地；所述第三PMOS管的源端连接所述电源电压、栅端连接所述偏置产生模块的输出端、漏端连接所述第一差分对管的源端；所述第一差分对管的栅端连接所述输入信号、漏端连接所述第一差分对管的栅端；所述第二NMOS管的漏端连接所述第一差分对管的漏端、栅端连接所述第一NMOS管的栅端、源端接地；所述第二差分对管的源端连接所述第三PMOS管的漏端及所述第一差分对管的源端、栅端连接所述参考信号、漏端连接所述第三NMOS管的漏端；所述第三NMOS管的栅端连接所述第三NMOS管的漏端并作为所述差分比较单元的输出端，所述第三NMOS管的源端接地。

6.根据权利要求5所述的三态输入解码电路，其特征在于：所述第三PMOS管的宽长比为所述第二PMOS管的宽长比的两倍。

7.根据权利要求1所述的三态输入解码电路，其特征在于：所述三态输入解码电路还包括连接于所述解码模块输出端的逻辑处理模块，所述逻辑处理模块包括第一或非门，非门，第二或非门及与门；所述第一或非门的输入端分别连接所述第一比较结果及所述第二比较结果，以产生高电平标志位；所述非门的输入端连接所述第一比较结果，所述第二或非门的输入端分别连接所述非门的输出端及所述第二比较结果，以产生悬空标志位；所述与门的输入端分别连接所述第一比较结果及所述第二比较结果，以产生低电平标志位。

8.一种如权利要求1～7任意一项所述的三态输入解码电路的三态输入解码方法，至少包括：

基于所述偏置产生模块产生偏置电流；

基于所述参考信号产生模块产生一参考信号；

基于所述解码模块根据输入信号与所述参考信号的比值进行电流分配，将所述输入信号转换为对应的电流信号；根据所述偏置电流产生第一设定电流及第二设定电流；将转换得到的所述对应的电流信号分别与所述第一设定电流及所述第二设定电流进行比较，得到表示所述输入信号的电平状态的两位数字信号。

9.根据权利要求8所述的三态输入解码方法，其特征在于：当所述输入信号为高电平时，对应的电流信号大于所述第一设定电流及所述第二设定电流；当所述输入信号为低电平时，对应的电流信号小于所述第一设定电流及所述第二设定电流；当所述输入信号悬空时，对应的电流信号介于所述第一设定电流与所述第二设定电流之间。

10.根据权利要求8所述的三态输入解码方法，其特征在于：所述三态输入解码方法还包括：将所述两位数字信号转化为三个标志位，当所述输入信号为高电平时，高电平标志位有效；当所述输入信号为低电平时，低电平标志位有效；当所述输入信号悬空时，悬空标志位有效。