JP2003346492A - シフトレジスタ、これを用いた平面表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 シフトレジスタの動作開始の際の誤動作およ
び過大電流を防止する。 【解決手段】 第２トランジスタＴ２の制御電極への導
電パスおよび制御信号線７１への導電パスをもつ第７ト
ランジスタＴ７で構成されるシャット回路を設ける。制
御信号線７１に供給される制御信号ＳＨＵＴによる第７
トランジスタＴ７の制御を通じて、第２トランジスタＴ
２の制御電極の電位を制御可能とし、これにより第２ト
ランジスタＴ２の制御電極への導電パスをもつ第６トラ
ンジスタＴ６を通じて第１トランジスタＴ１の制御電極
の電位も制御可能とする。クロック信号Ｃ１〜Ｃ３が動
作を開始する前に、第７トランジスタＴ７を制御して第
１トランジスタＴ１をオフ、第２トランジスタＴ２をオ
ンとし、第２トランジスタＴ２を通じて第１電圧電極４
６からの電源電圧ＶＤＤが出力端子４４に安定的に出力
されるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号に同
期して動作するシフトレジスタ及びこのシフトレジスタ
を用いた平面表示装置に関する。

【０００２】

【従来の技術】液晶表示装置に代表される平面表示装置
は、薄型、軽量かつ低消費電力であることから、各種機
器のディスプレイとして用いられている。中でも、画素
毎にトランジスタを配置したアクティブマトリクス型液
晶表示装置は、ノート型パソコンや携帯型情報端末のデ
ィスプレイとして普及しつつある。近年、従来の液晶表
示装置に用いられていたアモルファスシリコンを材料と
する薄膜トランジスタに比べて、電子移動度が高いポリ
シリコンによる薄膜トランジスタを比較的低温のプロセ
スで形成する技術が確立され、液晶表示装置に用いるト
ランジスタの小型化が可能となった。これにより、複数
の走査線と複数の信号線が交差する部分に薄膜トランジ
スタを配置した画素部と、各薄膜トランジスタを駆動す
る駆動回路とを同一の製造プロセスによって電極基板上
に一体的に形成することができるようになった。

【０００３】駆動回路には、複数の走査線にパルスを出
力する走査線駆動回路と、複数の信号線にパルスを出力
する信号線駆動回路とがあり、各駆動回路は電気的に縦
続接続された複数のシフトレジスタをそれぞれ備える。
各シフトレジスタは、入力されたパルスの位相をシフト
させて出力する。走査線駆動回路は、内部の各シフトレ
ジスタから各走査線に対して垂直走査パルスを１段ずつ
位相をシフトさせながら出力する。信号線駆動回路は、
内部の各シフトレジスタから各信号線に設けられたアナ
ログスイッチに対して水平走査パルスを一段ずつ位相を
シフトさせながら出力し、外部から入力されてきた映像
信号をアナログスイッチを通じて各信号線に出力する。
各シフトレジスタは、製造工程を短縮し低コスト化を実
現するために、ｐＭＯＳ又はｎＭＯＳのいずれか一方の
トランジスタのみを用いて構成される場合がある。

【０００４】図１０は、従来のシフトレジスタの構成を
示す回路図である。入力端子４３には入力信号ＩＮが入
力される。入力信号ＩＮとして、初段のシフトレジスタ
ではスタート信号（ＳＴＰ）が入力され、２段目以降の
シフトレジスタでは前段のシフトレジスタの出力信号Ｏ
ＵＴが入力される。また、位相をシフトさせたＣ１〜Ｃ
３の３本のクロック信号のうちのいずれか２本のクロッ
ク信号がシフトレジスタに入力される。同図では、一例
として第１クロック信号Ｃ１が第１クロック端子４１に
入力され、第２クロック信号Ｃ３が第２クロック端子４
２に入力されるものとする。シフトレジスタに含まれる
８個のトランジスタは、全てｐＭＯＳトランジスタであ
る。このシフトレジスタは、出力回路、入力回路、リセ
ット回路を有する構成である。

【０００５】出力回路は、第１トランジスタＴ１と第２
トランジスタＴ２により構成される。第１トランジスタ
Ｔ１のドレインは第１クロック端子４１に、ソースは出
力端子４４にそれぞれ電気的に接続される。第２トラン
ジスタＴ２のソースは第１電圧電極４６に、ドレインは
出力端子４４にそれぞれ電気的に接続される。第１クロ
ック端子４１には第１クロック信号Ｃ１が入力され、第
１電圧電極４６にはハイレベルの電源電圧ＶＤＤが供給
される。この出力回路は、第１トランジスタＴ１がオン
で第２トランジスタＴ２がオフのときには、第１クロッ
ク信号Ｃ１を出力端子４４へ出力し、第１トランジスタ
Ｔ１がオフで第２トランジスタＴ２がオンのときには、
電源電圧ＶＤＤを出力端子４４へ出力する。

【０００６】入力回路は、第３トランジスタＴ３と第４
トランジスタＴ４により構成される。第３トランジスタ
Ｔ３のドレイン及びゲートは入力端子４３に、ソースは
第１トランジスタＴ１の制御電極にそれぞれ電気的に接
続される。また、第４トランジスタＴ４のソースは第１
電圧電極４６に、ドレインは第２トランジスタの制御電
極に、ゲートは入力端子４３にそれぞれ電気的に接続さ
れる。この入力回路は、入力端子４３を通じて入力信号
ＩＮを受ける。ここでは、第１トランジスタＴ１の制御
電極への導電パスのことをノードｎ１、第２トランジス
タＴ２の制御電極への導電パスのことをノードｎ２と表
す。

【０００７】リセット回路は、第５トランジスタＴ５と
第６トランジスタＴ６により構成される。第５トランジ
スタＴ５のドレイン及びゲートは第２クロック端子４２
に、ソースは第２トランジスタＴ２の制御電極にそれぞ
れ電気的に接続される。また、第６トランジスタＴ６の
ドレインは第１トランジスタＴ１の制御電極に、ゲート
は第２トランジスタＴ２の制御電極に、ソースは第１電
圧電極４６にそれぞれ電気的に接続される。第２クロッ
ク端子４２には第２クロック信号Ｃ３が入力される。こ
のリセット回路は、第１トランジスタＴ１又は第２トラ
ンジスタＴ２のいずれか一方をオンし、他方をオフす
る。

【０００８】このような構成の複数のシフトレジスタを
縦列に接続した走査線駆動回路あるいは信号線駆動回路
では、初段のシフトレジスタはスタート信号ＳＴＰのパ
ルスの位相をシフトさせて出力し、２段目以降のシフト
レジスタは前段のシフトレジスタからの出力信号の位相
をシフトさせて出力する。すなわち、複数のシフトレジ
スタにより、スタート信号ＳＴＰの位相をシフトさせな
がら後段へ伝搬していくようになっている。

【０００９】

【発明が解決しようとする課題】ところが、このように
複数のシフトレジスタを縦列に接続した駆動回路では、
電源電圧投入のシーケンスによっては過大電流が流れた
り、各シフトレジスタが誤動作をする場合がある。以
下、この問題点について図１１のタイミングチャートを
用いて説明する。同図のタイミングチャートでは、電源
電圧ＶＤＤ、クロック信号Ｃ１〜Ｃ３は全シフトレジス
タで共通のものである。ノードｎ１，ｎ２、入力信号Ｉ
Ｎ、出力信号ＯＵＴは、一例として４段目のシフトレジ
スタのものとする。この４段目のシフトレジスタには、
第１クロック信号としてＣ１が、第２クロック信号とし
てＣ３が入力されるものとする。また、３段目のシフト
レンジスタには、第１クロック信号としてＣ２が、第２
クロック信号としてＣ１が入力されるものとする。スタ
ート信号ＳＴＰは、初段のシフトレジスタに入力される
入力信号である。

【００１０】時刻ｔ１で、電源電圧ＶＤＤの昇圧が開始
されるとともに、クロック信号Ｃ１〜Ｃ３の昇圧が開始
される。これは、仮にクロック信号Ｃ１〜Ｃ３の電位が
ローレベルの状態で電源投入を行うと、電源電圧ＶＤＤ
の立ち上げ途中で、各シフトレジスタにおける第１電圧
電極４６からチャネル幅Ｗの大きい第２トランジスタＴ
２および第１トランジスタＴ１を介して第１クロック端
子４１へ過大電流が流れてしまうので、これを防止する
ための措置である。したがって、クロック信号Ｃ１〜Ｃ
３には電源電圧ＶＤＤと同位相の信号が入力される。

【００１１】電源電圧ＶＤＤおよびクロック信号Ｃ１が
立ち上がり始めると、４段目のシフトレジスタの第１ト
ランジスタＴ１および第２トランジスタＴ２がオンし、
出力信号ＯＵＴの電位はトランジスタＴ１とＴ２のオン
抵抗分だけ遅延してから増加しはじめる。

【００１２】このとき、入力信号ＩＮには３段目のシフ
トレジスタの出力信号ＯＵＴが供給されている。すなわ
ち、入力信号ＩＮの電位も前段のシフトレジスタのトラ
ンジスタＴ１とＴ２のオン抵抗分だけ遅延してから増加
しはじめる。すると、４段目のシフトレジスタにおける
第４トランジスタＴ４は、ゲート電圧の方がソース電圧
よりも低くなるのでオンする。このため、ノードｎ２の
電位も、第４トランジスタＴ４のオン抵抗分だけ遅延し
てから増加しはじめる。

【００１３】第６トランジスタＴ６も、同様にゲート電
圧の方がソース電圧よりも低くなるのでオンする。この
ため、ノードｎ１の電位も第トランジスタＴ６のオン抵
抗分だけ遅延してから増加しはじめる。

【００１４】時刻ｔ２において、電源電圧ＶＤＤ、クロ
ック信号Ｃ１〜Ｃ３、入力信号ＩＮが完全に立ち上がる
と、ノードｎ１，ｎ２の電位もハイレベルになり、トラ
ンジスタＴ１〜Ｔ６は全てオフ状態になる。ノードｎ
１，ｎ２は電源電圧ＶＤＤが供給されないフローティン
グ状態となるが、ノードｎ１，ｎ２のハイレベルの電位
は、第１トランジスタＴ１、第２トランジスタＴ２のそ
れぞれのゲート・ドレイン間あるいはゲート・ソース間
の寄生容量によって保持される。この状態で時刻ｔ３に
なると、クロック信号Ｃ１〜Ｃ３が動作を開始する。

【００１５】まず、時刻ｔ３〜ｔ４の期間で、クロック
信号Ｃ２の電位がハイレベルからローレベルになると、
３段目のシフトレジスタでは、ノードｎ１がフローティ
ング状態にあるので、第１クロック端子４１に入力され
るクロック信号Ｃ２の電位変動によってノードｎ１もロ
ーレベルになってしまい、出力信号ＯＵＴはスタート信
号ＳＴＰの伝搬を待たずしてローレベルになる。

【００１６】よって、４段目のシフトレジスタでは、図
１１に示すようにローレベルの入力信号ＩＮが入力され
ることとなり、第３トランジスタＴ３及び第４トランジ
スタＴ４がオンする。第３トランジスタＴ３から供給さ
れるローレベルの入力信号ＩＮにより、ノードｎ１がロ
ーレベルとなり、第１トランジスタＴ１がオンする。出
力端子４４には、第１トランジスタＴ１を通じてハイレ
ベルの第１クロック信号Ｃ１が供給されるので、出力信
号ＯＵＴはハイレベルを維持する。

【００１７】時刻ｔ４〜ｔ５の期間で、クロック信号Ｃ
２がハイレベルに戻ることによって、４段目のシフトレ
ジスタにおける入力信号ＩＮの電位がハイレベルに戻る
と、第３トランジスタＴ３および第４トランジスタＴ４
がオフする。第４トランジスタＴ４がオフすることによ
ってノードｎ２はフローティング状態となるが、第５ト
ランジスタＴ５がオフのため、ノードｎ２のハイレベル
の電位は第２トランジスタＴ２の寄生容量によって保持
される。ノードｎ２の電位がハイレベルを維持すること
で、トランジスタＴ２，Ｔ６はオフ状態を維持する。

【００１８】また、この期間において、クロック信号Ｃ
１の電位がハイレベルからローレベルに反転すると、４
段目のシフトレジスタでは、ノードｎ１は、フローティ
ング状態であるため、クロック信号Ｃ１の反転によって
ローレベルよりもさらに低い電位（ＬＬレベル）にな
る。これは、第１トランジスタＴ１のゲート・ソース間
あるいはゲート・ドレイン間に寄生容量があるため、ノ
ードｎ１がフローティング状態だと、第１トランジスタ
Ｔ１のドレイン・ソース間の電位変動に伴ってノードｎ
１の電位が変動してしまうためである。このように、接
続先のトランジスタにおける電位変動の影響を受けてフ
ローティング状態にあるノードの電位が変動する現象の
ことをブートストラップという。また、このときのノー
ドのことをブートストラップノードという。この結果、
第１トランジスタＴ１はオン状態を維持し、出力端子４
４には第１トランジスタＴ１を通じてローレベルの第１
クロック信号Ｃ１が供給されるので、出力信号ＯＵＴは
スタート信号ＳＴＰが伝搬されてくるのを待たずしてロ
ーレベルになってしまう。

【００１９】時刻ｔ５〜ｔ６の期間で、クロック信号Ｃ
３の電位がローレベルになると、４段目のシフトレジス
タでは、第５トランジスタＴ５がオンする。このとき、
第４トランジスタＴ４はオフ状態にあるので、ノードｎ
２の電位はローレベルになり、第２トランジスタＴ２及
び第６トランジスタＴ６がオンする。ノードｎ１は第６
トランジスタＴ６を通じて電源電圧ＶＤＤが供給される
のでハイレベルとなり、第１トランジスタＴ１はオフ状
態になる。よって、出力端子４４には第２トランジスタ
Ｔ２を通じて電源電圧ＶＤＤが供給され、出力信号ＯＵ
Ｔの電位はハイレベルになる。時刻ｔ６以降は、時刻ｔ
３〜時刻ｔ６までの動作を繰り返す。

【００２０】このように、時刻ｔ４〜ｔ５の期間におい
て、クロック信号Ｃ１の電位がハイレベルからローレベ
ルになったときに、第４段目のシフトレジスタでは、ブ
ートストラップが生じるため、前段のシフトレジスタか
らのスタート信号ＳＴＰの伝搬を待たずして、出力信号
ＯＵＴがローレベルになってしまう。このため、図１１
に示すように、クロック信号Ｃ１がハイレベルとローレ
ベルを繰り返す度に、出力信号ＯＵＴも同様にハイレベ
ルとローレベルを繰り返してしまい、この誤動作による
出力信号ＯＵＴを後段に接続されているシフトレジスタ
に伝搬してしまうことになる。また、このような誤動作
は、第１クロック端子４１にクロック信号Ｃ１が供給さ
れる他の全てのシフトレジスタにおいて同時に生じるこ
ととなる。このため、クロック信号Ｃ１を供給する信号
線を駆動する際の負荷が非常に大きくなり、過大電流が
流れて多大な電力を消費することとなる。

【００２１】同様に、クロック信号Ｃ２の電位がハイレ
ベルからローレベルになったときには、第１クロック端
子４１にクロック信号Ｃ２が供給される全てのシフトレ
ジスタにおいて、出力信号ＯＵＴがローレベルになって
しまう誤動作が生じる。また、クロック信号Ｃ３の電位
がハイレベルからローレベルになったときには、第１ク
ロック端子４１にクロック信号Ｃ３が供給される全ての
シフトレジスタにおいて、出力信号ＯＵＴがローレベル
になってしまう誤動作が生じる。このため、クロック信
号Ｃ２，Ｃ３を供給する信号線を駆動する際の負荷が非
常に大きくなり、過大電流が流れて多大な電力を消費す
ることとなる。

【００２２】スタート信号ＳＴＰは、一旦ローレベルに
なった後はハイレベルを持続するようになっているの
で、１段目のシフトレジスタでは、第４トランジスタＴ
４が定常的にオフ状態となり、第２クロック端子４２へ
入力されるクロック信号の電位が一旦ローレベルになっ
た後は、ノードｎ２の電位はローレベルに固定される。
このため、第２トランジスタＴ２が定常的にオン状態と
なり、出力信号ＯＵＴの電位はハイレベルを持続する。
１段目のシフトレジスタの出力信号ＯＵＴの波形は、ス
タート信号ＳＴＰの位相をシフトさせたものなので、２
段目のシフトレジスタの動作が正常になる。２段目のシ
フトレジスタが正常な出力信号を出力することによっ
て、３段目のシフトレジスタの動作が正常になる。すな
わち、各シフトレジスタは順次正常な動作へ戻っていく
が、各シフトレジスタにおける誤動作は、スタート信号
ＳＴＰが伝搬されてくるまで継続してしまうことにな
る。

【００２３】このように、電源投入後、スタート信号Ｓ
ＴＰが１段目から最終段までのシフトレジスタに伝搬す
るまでの間は、各シフトレジスタに誤動作が生じ、過大
電流が流れてしまう場合があった。

【００２４】本発明は、上記に鑑みてなされたものであ
り、その目的とするところは、動作開始の際における誤
動作および過大電流の発生を防止し得るシフトレジスタ
を提供することにある。

【００２５】本発明の別の目的は、上記シフトレジスタ
を用いた平面表示装置を提供することにある。

【００２６】

【課題を解決するための手段】第１の本発明に係るシフ
トレジスタは、第１クロック端子と出力端子との間の導
電パスをもつ第１トランジスタと、前記出力端子と第１
電圧電極との間の導電パスをもつ第２トランジスタとを
有する出力回路と、入力端子と前記第１トランジスタの
制御電極との間の導電パスをもつ第３トランジスタと、
前記第１電圧電極と前記第２トランジスタの制御電極と
の間の導電パスおよび前記入力端子への導電パスをもつ
第４トランジスタとを有する入力回路と、第２クロック
端子と前記第２トランジスタの制御電極との間の導電パ
スをもつ第５トランジスタと、前記第１電圧電極と前記
第１トランジスタの制御電極との間の導電パスおよび前
記第２トランジスタの制御電極への導電パスをもつ第６
トランジスタとを有するリセット回路と、前記第２トラ
ンジスタの制御電極への導電パスおよび制御信号線への
導電パスをもつ第７トランジスタを有するシャット回路
と、を有することを特徴とする。

【００２７】本発明にあっては、第２トランジスタの制
御電極への導電パスおよび制御信号線への導電パスをも
つ第７トランジスタを有するシャット回路を設けるよう
にしたことで、制御信号線に供給する制御信号による第
７トランジスタの制御を通じて、第２トランジスタの制
御電極の電位を制御可能とし、また、これにより第２ト
ランジスタの制御電極への導電パスをもつ第６トランジ
スタを介して第１トランジスタの制御電極の電位も制御
可能としている。この構成により、クロック信号が動作
を開始する前に、第７トランジスタを制御して第１トラ
ンジスタをオフし第２トランジスタをオンすることが可
能となる。これによって、第２トランジスタを通じて第
１電圧電極からの電源電圧が出力端子に安定的に出力さ
れるようになり、シフトレジスタの誤動作の発生を防止
することができる。また、誤動作の発生防止により各シ
フトレジスタの出力信号が一斉に変動することがないの
で、過大電流の発生を防止することができる。

【００２８】上記シフトレジスタにおいて、前記シャッ
ト回路における第２トランジスタの制御電極への導電パ
スは、第２電圧電極からの導電パスであることを特徴と
する。

【００２９】本発明にあっては、第２電圧電極と第２ト
ランジスタの制御電極と間の導電パスおよび制御信号線
への導電パスをもつ第７トランジスタによりシャット回
路を構成するようにしたことで、制御信号による第７ト
ランジスタの制御によって、第２電圧電極からの電源電
圧を第２トランジスタの制御電極に供給できるようにし
ている。

【００３０】上記シフトレジスタにおいて、前記シャッ
ト回路における第２トランジスタの制御電極への導電パ
スは、前記制御信号線からの導電パスであることを特徴
とする。

【００３１】本発明にあっては、制御信号線と第２トラ
ンジスタの制御電極と間の導電パスおよび制御信号線へ
の導電パスをもつ第７トランジスタによりシャット回路
を構成するようにしたことで、制御信号線に供給される
制御信号を第２トランジスタの制御電極へ供給される信
号と兼用できるようにしている。

【００３２】上記シフトレジスタにおいて、前記制御信
号線には、前記第１電源電極へ電源が投入された後、ク
ロック信号が動作を開始する前に、前記第７トランジス
タを導通させる制御信号が供給されることを特徴とす
る。

【００３３】本発明にあっては、電源投入後からクロッ
ク信号の動作開始前に第７トランジスタを導通させるよ
うにしたことで、電源投入後からスタート信号が伝搬さ
れてくるまでの期間におけるシフトレジスタの誤動作の
発生および過大電流の発生を防止することができる。

【００３４】上記シフトレジスタにおいて、前記制御信
号線には、前記第１電源電極へ電源電圧が投入された状
態でクロック信号が動作を停止した後その動作を再開す
る前に、前記第７トランジスタを導通させる制御信号が
供給されることを特徴とする。

【００３５】本発明にあっては、電源電圧が投入された
状態でクロック信号の動作を停止した後クロック信号が
動作を再開する前に第７トランジスタを導通させるよう
にしたことで、動作再開後からスタート信号が伝搬され
てくるまでの期間におけるシフトレジスタの誤動作の発
生および過大電流の発生を防止することができる。

【００３６】第２の本発明に係る平面表示装置は、第１
クロック端子と出力端子との間の導電パスをもつ第１ト
ランジスタと、前記出力端子と第１電圧電極との間の導
電パスをもつ第２トランジスタとを有する出力回路と、
入力端子と前記第１トランジスタの制御電極との間の導
電パスをもつ第３トランジスタと、前記第１電圧電極と
前記第２トランジスタの制御電極との間の導電パスおよ
び前記入力端子への導電パスをもつ第４トランジスタと
を有する入力回路と、第２クロック端子と前記第２トラ
ンジスタの制御電極との間の導電パスをもつ第５トラン
ジスタと、前記第１電圧電極と前記第１トランジスタの
制御電極との間の導電パスおよび前記第２トランジスタ
の制御電極への導電パスをもつ第６トランジスタとを有
するリセット回路と、前記第２トランジスタの制御電極
への導電パスおよび制御信号線への導電パスをもつ第７
トランジスタを有するシャット回路と、を備える複数の
シフトレジスタが縦列に接続された駆動回路を有する第
１電極基板と、前記第１電極基板に対向して配置された
第２電極基板と、前記第１電極基板と前記第２電極基板
との間に保持された表示層と、を有することを特徴とす
る。

【００３７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。なお、“導電パスを有する”
という用語は、２つの要素が物理的に直接接続されてい
るか否かに関わらず、電気的に接続されている状態を表
すものとする。

【００３８】図１は、一実施の形態におけるシフトレジ
スタの構成を示す回路図である。同図のシフトレジスタ
は、図１０に示したシフトレジスタに対して、第２電圧
電極４７と第２トランジスタＴ２の制御電極との間の導
電パスおよび制御信号線７１への導電パスをもつ第７ト
ランジスタを有するシャット回路をさらに備えた構成で
ある。具体的な構成の一例として、第７トランジスタＴ
７には他のトランジスタと同様にｐＭＯＳトランジスタ
が用いられる。第７トランジスタの制御電極（ゲート）
は制御信号線７１に、ソースはノードｎ２に、ドレイン
は第２電圧電極４７にそれぞれ電気的に接続される。第
２電圧電極４７には、ローレベルの電源電圧ＶＳＳが供
給される。なお、第１クロック端子４１には第１クロッ
ク信号としてＣ１が供給され、第２クロック端子４２に
は第２クロック信号としてＣ３が供給されるものとす
る。

【００３９】出力回路は、第１クロック端子４１と出力
端子４４との間の導電パスをもつ第１トランジスタＴ１
と、出力端子４４と第１電圧電極４６との間の導電パス
をもつ第２トランジスタＴ２を有する構成である。

【００４０】入力回路は、入力端子４３と第１トランジ
スタＴ１の制御電極との間の導電パスをもつ第３トラン
ジスタＴ３と、第１電圧電極４６と第２トランジスタＴ
２の制御電極との間の導電パスおよび入力端子４３への
導電パスをもつ第４トランジスタＴ４を有する構成であ
る。

【００４１】リセット回路は、第２クロック端子４２と
第２トランジスタＴ２の制御電極との間の導電パスをも
つ第５トランジスタＴ５と、第１電圧電極４６と第１ト
ランジスタＴ１の制御電極との間の導電パスおよび第２
トランジスタＴ２の制御電極への導電パスをもつ第６ト
ランジスタＴ６を有する構成である。

【００４２】出力回路、入力回路、リセット回路のより
具体的な構成例および機能については、図１０を用いて
既に説明したのでここでは省略する。

【００４３】図２は、本シフトレジスタを適用した液晶
表示装置の構成を示す回路図であり、図３は本液晶表示
装置の断面図である。図２に示すように、ガラス製のア
レイ基板１０上に設けられた画素部１１には複数本の走
査線Ｇ１、Ｇ２、〜Ｇｎ（以下、総称Ｇ）と複数本の信
号線Ｓ１、Ｓ２、〜Ｓｍ（以下、総称Ｓ）が互いに交差
するように配線され、これら各走査線Ｇと各信号線Ｓと
の各交差部には画素トランジスタ１２および画素電極１
３が配置される。画素トランジスタ１２には、例えばポ
リシリコン薄膜トランジスタが用いられる。各画素トラ
ンジスタ１２のゲートは走査線Ｇに接続され、ソースは
信号線Ｓに接続され、ドレインは画素電極１３及び図示
しない補助容量に接続される。画素トランジスタ１２の
駆動回路としての走査線駆動回路２１および信号線駆動
回路３１が、画素部１１とともにアレイ基板１０上に同
一の製造プロセスにより一体的に形成される。

【００４４】図３に示すように、アレイ基板１０に対向
して配置されたガラス製の対向基板１６の表面には、ア
レイ基板１０上の画素電極１３に対して電気的に相対す
る対向電極１４が形成される。アレイ基板１０と対向基
板１６との間には液晶層１５が保持される。両基板の周
囲はシール材１７により封止される。なお、本実施の形
態では、アレイ基板１０は第１電極基板に相当し、対向
基板１６は第２電極基板に相当し、液晶層１５は表示層
にそれぞれ相当する。

【００４５】走査線駆動回路２１は、垂直シフトレジス
タ２２を有する構成である。垂直シフトレジスタ２２
は、垂直スタート信号（ＳＴＶ）を垂直クロック信号
（ＣＫＶ）に同期させ、走査線Ｇ１〜Ｇｎに対して１段
づつ位相をシフトさせながら垂直走査パルスとして出力
する。

【００４６】信号線駆動回路３１は、水平シフトレジス
タ３２と映像信号バス３３と各信号線Ｓ毎に設けられた
複数のアナログスイッチ３４を有する構成である。水平
シフトレジスタ３２は、水平スタート信号（ＳＴＨ）を
水平クロック信号（ＣＫＨ）に同期させ、各アナログス
イッチ３４に対して１段づつ位相をシフトさせながら水
平走査パルスとして出力する。アナログスイッチ３４
は、水平走査パルスに従って映像信号バス３３に供給さ
れてきた映像信号（ＤＡＴＡ）をサンプリングして信号
線Ｓに出力する。

【００４７】図３は、３位相シフトレジスタの構成を示
すブロック図である。同図の３位相シフトレジスタは、
走査線駆動回路２１の垂直シフトレジスタ２２又は信号
線駆動回路３１の水平シフトレジスタ３２のうちの少な
くとも一方に用いられる。

【００４８】この３位相シフトレジスタは、電気的に縦
列接続された複数の本シフトレジスタＳＲ１，ＳＲ２，
〜ＳＲ（以下、総称ＳＲ）と、各シフトレジスタＳＲに
位相をシフトさせた３本のクロック信号Ｃ１、Ｃ２、Ｃ
３のうちのいずれか２本を入力するためのクロック線３
６と、各シフトレジスタＳＲに対して後述する制御信号
ＳＨＵＴを入力するための制御信号線７１と、各シフト
レジスタＳＲからの出力信号を出力する出力線３７を有
する構成である。クロック信号Ｃ１〜Ｃ３は、垂直シフ
トレジスタ２２においては垂直クロック信号ＣＫＶであ
り、水平シフトレジスタ３２においては水平クロック信
号ＣＫＨである。なお、シフトレジスタＳＲ１、ＳＲ
２、〜ＳＲｎは、それぞれ第１ステージ、第２ステー
ジ、〜第ｎステージに対応する。

【００４９】１段目のシフトレジスタＳＲ１には、スタ
ート信号ＳＴＰが入力信号ＩＮとして入力される。ま
た、シフトレジスタＳＲ１では、第１クロック信号とし
てＣ１が第１クロック端子４１に入力され、第２クロッ
ク信号としてＣ３が第２クロック端子４２に入力され
る。なお、スタート信号ＳＴＰは、垂直シフトレジスタ
２２では垂直スタート信号ＳＴＶであり、水平シフトレ
ジスタ３２では水平スタート信号ＳＴＨである。

【００５０】２段目のシフトレジスタＳＲ２には、シフ
トレジスタＳＲ１の出力信号ＯＵＴが入力信号ＩＮとし
て入力される。また、シフトレジスタＳＲ２では、第１
クロック信号としてＣ３が第１クロック端子４１に入力
され、第２クロック信号としてＣ２が第２クロック端子
４２に入力される。

【００５１】３段目のシフトレジスタＳＲ３には、シフ
トレジスタＳＲ２の出力信号ＯＵＴが入力信号ＩＮとし
て入力される。また、シフトレジスタＳＲ３では、第１
クロック信号としてＣ２が第１クロック端子４１に入力
され、第２クロック信号としてＣ１が第２クロック端子
４２に入力される。

【００５２】４段目以降のシフトレジスタについてのク
ロック信号の配線は、１段目〜３段目のシフトレジスタ
と同様の構成が繰り返される。

【００５３】垂直シフトレジスタ２２は、各シフトレジ
スタＳＲからの出力信号ＯＵＴを垂直走査パルスとして
各走査線Ｇに出力し、水平シフトレジスタ３２は、各シ
フトレジスタＳＲからの出力信号ＯＵＴを水平走査パル
スとして各アナログスイッチ３４に出力する。

【００５４】続いて、本シフトレジスタの動作について
図５のタイミングチャートを用いて説明する。同図のタ
イミングチャートでは、電源電圧ＶＤＤ、クロック信号
Ｃ１〜Ｃ３は全シフトレジスタで共通のものである。ノ
ードｎ１，ｎ２、入力信号ＩＮ、出力信号ＯＵＴは、４
段目のシフトレジスタＳＲ４のものとする。スタート信
号ＳＴＰは１段目のシフトレジスタＳＲ１に入力される
入力信号である。

【００５５】時刻ｔ１〜ｔ２の電源投入直後の期間で
は、電源電圧ＶＤＤと同位相で昇圧される制御信号ＳＨ
ＵＴが制御信号線７１に入力される。図１１を用いて説
明したように、電源電圧ＶＤＤの増加に伴って、ノード
ｎ１の電位が第６トランジスタＴ６のオン抵抗分だけ遅
延してから増加しはじめ、ノードｎ２の電位も第４トラ
ンジスタＴ４のオン抵抗分だけ遅延してから増加しはじ
める。このとき、第７トランジスタＴ７では、制御信号
ＳＨＵＴとノードｎ２との間に遅延が生じているためゲ
ート電位がソース電位より高くなり、第７トランジスタ
Ｔ７はオフ状態である。よって、図１１と同様に、時刻
ｔ２では、全てのトランジスタはオフ状態である。ノー
ドｎ１，ｎ２はフローティング状態となり、これの電位
はハイレベルに維持される。

【００５６】時刻ｔ２〜ｔ３の期間では、電源電圧ＶＤ
Ｄ、制御信号ＳＨＵＴ、その他の全ての信号の電位がハ
イレベルとなった状態で維持される。

【００５７】時刻ｔ３〜ｔ４の期間では、制御信号線７
１にローレベルの信号が入力される。第７トランジスタ
Ｔ７がオンし、ノードｎ２には第７トランジスタＴ７を
通じて電源電圧ＶＳＳが供給されるので、ノードｎ２の
電位はローレベルになる。これによって、第６トランジ
スタＴ６もオンし、ノードｎ１には電源電圧ＶＤＤが供
給されるので、ノードｎ１の電位はハイレベルになる。
このように、ノードｎ１がハイレベル、ノードｎ２がロ
ーレベルとなり、第１トランジスタＴ１がオフし、第２
トランジスタＴ２がオンするので、出力信号ＯＵＴには
第２トランジスタＴ２を通じて電源電圧ＶＤＤが供給さ
れる。

【００５８】時刻ｔ４〜ｔ５の期間では、制御信号線７
１にハイレベルの制御信号ＳＨＵＴが供給される。第７
トランジスタＴ７がオフし、ノードｎ２はフローティン
グ状態となってローレベルの電位を維持する。出力信号
ＯＵＴには第２トランジスタＴ２を通じて電源電圧ＶＤ
Ｄが供給され続ける。以降、制御信号ＳＨＵＴの電位は
ハイレベルを維持するので、ノードｎ２は、入力端子４
３にローレベルの信号が入力されるまで、ローレベルの
電位を維持することとなる。この状態で、時刻ｔ５にな
ると、クロック信号Ｃ１〜Ｃ３が動作を開始する。

【００５９】時刻ｔ６〜ｔ７の期間では、クロック信号
Ｃ１の電位がハイレベルからローレベルになる。このと
き、ノードｎ１には第６トランジスタＴ６を通じて電源
電圧ＶＤＤが供給されているので第１トランジスタＴ１
はオフ状態にあり、出力端子４４には第２トランジスタ
Ｔ２を通じて電源電圧ＶＤＤが供給されているので、出
力信号ＯＵＴは、クロック信号Ｃ１の影響を受けずにハ
イレベルを維持する。

【００６０】時刻ｔ７〜ｔ８の期間で、クロック信号Ｃ
３がローレベルになると、第５トランジスタＴ５がオン
するが、ノードｎ２の電位はローレベルのままなので、
第２トランジスタＴ２はオン状態を維持する。よって、
出力信号ＯＵＴはハイレベルの電位を維持する。このよ
うに、時刻ｔ５以降では、クロック信号Ｃ１，Ｃ３の電
位変動に関係なく、シフトレジスタＳＲ４の出力信号Ｏ
ＵＴはハイレベルを維持することになる。

【００６１】時刻ｔ９で、前段のシフトレジスタからス
タート信号ＳＴＰが伝搬してくることによって、入力信
号ＩＮがハイレベルからローレベルになると、第３トラ
ンジスタＴ３および第４トランジスタＴ４がオンする。
第４トランジスタを通じて電源電圧ＶＤＤがノードｎ２
に供給されるので、第２トランジスタＴ２と第６トラン
ジスタＴ６がオフする。第６トランジスタＴ６がオフす
ることによって、ノードｎ１の電位は第３トランジスタ
Ｔ３を通じてローレベルとなり第１トランジスタＴ１が
オンする。すなわち、第１トランジスタＴ１がオンで、
第２トランジスタＴ２がオフした状態となる。この状態
で、クロック信号Ｃ１がローレベルになると、クロック
信号Ｃ１がそのまま出力端子４４に出力されるため、出
力信号ＯＵＴの電位はローレベルとなる。

【００６２】続いて、入力信号ＩＮの電位がハイレベル
となると、第３トランジスタＴ３および第４トランジス
タＴ４がオフし、クロック信号Ｃ３の電位がローレベル
になったところで、ノードｎ２の電位がローレベルとな
って第２トランジスタＴ２および第６トランジスタＴ６
がオンし、ノードｎ１の電位が第６トランジスタＴ６を
通じてハイレベルとなって第１トランジスタＴ１がオフ
する。これによって、出力信号ＯＵＴの電位は第２トラ
ンジスタＴ２を通じてハイレベルとなる。

【００６３】一方、時刻ｔ５でクロック信号Ｃ２がロー
レベルになると、第１クロック端子４１に第１クロック
信号としてＣ２が供給されるシフトレジスタでは、その
ノードｎ１に電源電圧ＶＤＤが供給されて第１トランジ
スタＴ１がオフ状態にあるため、出力信号ＯＵＴはクロ
ック信号Ｃ２の影響を受けることなくハイレベルの電位
を維持する。

【００６４】同様に、時刻ｔ７でクロック信号Ｃ３がロ
ーレベルになると、第１クロック端子４１に第１クロッ
ク信号としてＣ３が供給されるシフトレジスタでも、そ
のノードｎ１に電源電圧ＶＤＤが供給されて第１トラン
ジスタＴ１がオフ状態にあるため、やはり出力信号ＯＵ
Ｔはクロック信号Ｃ３の影響を受けることなくハイレベ
ルを維持する。

【００６５】よって、いずれのシフトレジスタからも異
常な出力信号ＯＵＴが出力されることはなく、入力信号
ＩＮは、時刻ｔ９で一旦ローレベルになった後はハイレ
ベルの電位を維持するので、４段目のシフトレジスタで
は、第４トランジスタＴ４はオフ状態を維持し、クロッ
ク信号Ｃ３が一旦ローレベルとなった後は、ノードｎ２
はローレベルの電位を維持する。これによって第６トラ
ンジスタＴ６はオン状態を維持し、ノードｎ１はハイレ
ベルの電位を維持することとなる。すなわち、第１トラ
ンジスタＴ１はオフ状態、第２トランジスタＴ２はオン
状態を維持することとなり、出力信号ＯＵＴはハイレベ
ルの電位を維持する。

【００６６】このように、時刻ｔ４以降では、全てのシ
フトレジスタについて、スタート信号ＳＴＰが伝搬され
てくるまで、出力信号ＯＵＴはクロック信号Ｃ１〜Ｃ３
の変動に関わらずハイレベルの電位を維持することとな
る。そして、伝搬されてきたスタート信号ＳＴＰが前段
のシフトレジスタから入力信号ＩＮとして入力されてき
たところで、その位相をシフトさせて出力信号ＯＵＴと
して出力することとなる。

【００６７】したがって、本実施の形態によれば、第２
トランジスタＴ２の制御電極への導電パスおよび制御信
号線７１への導電パスをもつ第７トランジスタＴ７を有
するシャット回路を設けるようにしたことで、制御信号
線７１に供給される制御信号ＳＨＵＴによる第７トラン
ジスタＴ７の制御を通じて、第２トランジスタＴ２の制
御電極の電位が制御可能となり、また、これにより第２
トランジスタＴ２の制御電極への導電パスをもつ第６ト
ランジスタＴ６を通じて第１トランジスタＴ１の制御電
極の電位も制御可能となる。この構成により、クロック
信号Ｃ１〜Ｃ３が動作を開始する前に、第７トランジス
タＴ７を制御して第１トランジスタＴ１をオフし第２ト
ランジスタＴ２をオンすることが可能となる。これによ
って、当該シフトレジスタにスタート信号が伝搬されて
くるまでの期間において、第２トランジスタＴ２を通じ
て第１電圧電極からの電源電圧ＶＤＤが出力端子４４に
安定的に出力されるようになるので、シフトレジスタの
誤動作の発生を防止することができる。また誤動作の防
止により各シフトレジスタの出力信号が一斉に変動する
ことがないので、過大電流の発生を防止することができ
る。

【００６８】なお、本実施の形態においては、制御信号
ＳＨＵＴの電位を電源投入後の時刻ｔ３〜ｔ４の期間に
だけローレベルとしたが、これに限られるものではな
い。例えば、図６に示すように、電源投入直後から時刻
ｔ４に至るまでローレベルを維持するようにしてもよ
い。この場合は、時刻ｔ４になるまで第７トランジスタ
Ｔ７がオン状態を維持し、ノードｎ２の電位がローレベ
ルに固定されることとなるので、当該シフトレジスタ
は、時刻ｔ４以降は図５のタイミングチャートに示され
る動作と同様の動作を行うようになる。

【００６９】また、本実施の形態においては、シャット
回路の構成を図１の回路図に示す構成としたが、これに
限られるものではなく、様々な構成が考えられる。例え
ば、図７に示す回路図のように、第７トランジスタＴ７
が制御信号線７１と第２トランジスタＴ２の制御電極と
の間の導電パスをもつ構成としてもよい。具体的には、
第７トランジスタのドレインが制御信号線７１に電気的
に接続される。その他の構成は図１と同様である。図７
のシャット回路は、第７トランジスタＴ７が第２トラン
ジスタＴ２の制御電極に供給する信号を制御信号ＳＨＵ
Ｔで兼用するようにしたものである。すなわち、制御信
号ＳＨＵＴの電位がローレベルになることによって第７
トランジスタＴ７がオンすると、第７トランジスタＴ７
を通じて制御信号ＳＨＵＴのローレベルの電位が第２ト
ランジスタＴ２の制御電極に供給され、第２トランジス
タＴ２がオンするようになっている。したがって、制御
信号ＳＨＵＴの電位波形が図５あるいは図６のいずれの
タイミングチャートに従うものであったとしても、上記
と同様の効果を奏することができる。

【００７０】また、本実施の形態においては、シャット
回路を動作させるタイミングを電源立ち上げ直後とした
が、この他にも様々な効果的なタイミングが考えられ
る。例えば、図８に示すように、動作中のシフトレジス
タを、電源電圧ＶＤＤを投入した状態のまま、時刻ｔ１
０でクロック信号Ｃ１〜Ｃ３を停止させることによって
長期間停止させた場合にも適用できる。時刻ｔ１０以降
では、電源電圧ＶＤＤによって貫通電流が第２トランジ
スタＴ２および第１トランジスタＴ１を介して第１クロ
ック端子４１に流れることを防止するため、クロック信
号Ｃ１〜Ｃ３の電位はハイレベルを維持した状態となっ
ている。しかし、長期間に渡ってこの状態が続くと、第
４トランジスタＴ４及び第５トランジスタＴ５からのオ
フリークによって、ノードｎ２の電位が徐々に上昇して
しまい最終的にはハイレベルまで達することになる。こ
のため、時刻ｔ１３で、シフトレジスタの動作を再開す
るためにクロック信号Ｃ１〜Ｃ３の動作を開始すると、
図１１を用いて説明した時刻ｔ３以降の動作と同様の動
作をすることとなり、各シフトレジスタに誤動作生じ、
過大電流が発生することとなる。

【００７１】そこで、シフトレジスタの動作を再開する
際には、図９に示すように、クロック信号Ｃ１〜Ｃ３が
動作を開始する前の時刻ｔ１１〜ｔ１２の期間にシャッ
ト回路を動作させる。すなわち、制御信号ＳＨＵＴの電
位をローレベルにすることによって、第７トランジスタ
Ｔ７をオンし、ノードｎ２の電位をローレベルにする。
この構成によって、各シフトレジスタの誤動作の発生お
よび過大電流の発生を防止することができる。

【００７２】なお、本実施の形態においては、シフトレ
ジスタを構成する全てのトランジスタにｐＭＯＳトラン
ジスタを用いることとしたが、ｐＭＯＳトランジスタに
代えてｎＭＯＳトランジスタを用いるようにしてもよ
い。この場合には、ｐＭＯＳトランジスタを用いた場合
に対して、各信号の電位を反転させて用いるようにす
る。この構成によっても、上記と同様の効果を奏するこ
とができる。

【００７３】また、本実施の形態においては、本シフト
レジスタの平面表示装置への適用例として、複数のシフ
トレジスタが縦列に接続された駆動回路をアレイ基板上
に備えた液晶表示装置について説明したが、この他、例
えば、対向配置された第１電極基板と第２電極基板の間
に有機ＥＬを保持した構造の平面表示装置にも適用する
ことができる。この有機ＥＬは表示層に相当する。

【００７４】

【発明の効果】以上説明したように、本発明に係るシフ
トレジスタおよび平面表示装置によれば、スタート信号
が伝搬されてくるまでの間、第２トランジスタを通じて
第１電圧電極からの電源電圧を出力端子に安定的に出力
でき、シフトレジスタの誤動作の発生を防止することが
できる。また、各シフトレジスタの出力信号が一斉に変
動することがないので、過大電流の発生を防止すること
ができる。

【図面の簡単な説明】

【図１】一実施の形態におけるシフトレジスタの構成を
示す回路図である。

【図２】上記シフトレジスタを適用した液晶表示装置の
構成を示す回路図である。

【図３】上記液晶表示装置の断面図である。

【図４】上記シフトレジスタを適用した３位相シフトレ
ジスタの構成を示す回路ブロック図である。

【図５】上記シフトレジスタの動作の一例を示すタイミ
ングチャートである。

【図６】上記シフトレジスタの別の動作の一例を示すタ
イミングチャートである。

【図７】上記シフトレジスタの別の構成の一例を示す回
路図である。

【図８】上記シフトレジスタの動作再開に際してシャッ
ト回路を動作させない場合のタイミングチャートであ
る。

【図９】上記シフトレジスタの動作再開に際してシャッ
ト回路を動作させた場合のタイミングチャートである。

【図１０】従来のシフトレジスタの構成の一例を示す回
路図である。

【図１１】従来のシフトレジスタの動作の一例を示すタ
イミングチャートである。

【符号の説明】

１０…アレイ基板 １１…画素部 １２…画素トランジスタ １３…画素電極 １４…対向電極 １５…液晶層 １６…対向基板 １７…シール材 ２１…走査線駆動回路 ２２…垂直シフトレジスタ ３１…信号線駆動回路 ３２…水平シフトレジスタ ３３…映像信号バス ３４…アナログスイッチ ４１…第１クロック端子 ４２…第２クロック端子 ４３…入力端子 ４４…出力端子 ４６…第１電圧電極 ４７…第２電圧電極 ７１…制御信号線 Ｇ１〜Ｇｎ…走査線 Ｓ１〜Ｓｎ…信号線 Ｔ１〜Ｔ７…トランジスタ ＳＲ１〜ＳＲｎ…シフトレジスタ ＶＤＤ…ハイレベルの電源電圧 ＶＳＳ…ローレベルの電源電圧

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６７０Ｍ 3/36 3/36 Ｇ１１Ｃ 19/28 Ｇ１１Ｃ 19/28 Ｄ Ｆターム(参考） 2H093 NA16 NC09 NC11 NC16 NC22 NC34 ND34 ND37 ND40 5C006 AA16 BB16 BC03 BC13 BC20 BF03 BF11 BF34 EB05 FA33 FA36 FA47 5C080 AA06 AA10 BB05 DD09 DD18 DD25 EE29 FF11 JJ02 JJ03 JJ04 JJ06 KK04 KK07

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１クロック端子と出力端子との間の導
   電パスをもつ第１トランジスタと、前記出力端子と第１
   電圧電極との間の導電パスをもつ第２トランジスタとを
   有する出力回路と、 入力端子と前記第１トランジスタの制御電極との間の導
   電パスをもつ第３トランジスタと、前記第１電圧電極と
   前記第２トランジスタの制御電極との間の導電パスおよ
   び前記入力端子への導電パスをもつ第４トランジスタと
   を有する入力回路と、 第２クロック端子と前記第２トランジスタの制御電極と
   の間の導電パスをもつ第５トランジスタと、前記第１電
   圧電極と前記第１トランジスタの制御電極との間の導電
   パスおよび前記第２トランジスタの制御電極への導電パ
   スをもつ第６トランジスタとを有するリセット回路と、 前記第２トランジスタの制御電極への導電パスおよび制
   御信号線への導電パスをもつ第７トランジスタを有する
   シャット回路と、 を有することを特徴とするシフトレジスタ。
2. 【請求項２】 前記シャット回路における第２トランジ
   スタの制御電極への導電パスは、第２電圧電極からの導
   電パスであることを特徴とする請求項１記載のシフトレ
   ジスタ。
3. 【請求項３】 前記シャット回路における第２トランジ
   スタの制御電極への導電パスは、前記制御信号線からの
   導電パスであることを特徴とする請求項１記載のシフト
   レジスタ。
4. 【請求項４】 前記制御信号線には、前記第１電源電極
   へ電源が投入された後、クロック信号が動作を開始する
   前に、前記第７トランジスタを導通させる制御信号が供
   給されることを特徴とする請求項１乃至３のいずれかに
   記載のシフトレジスタ。
5. 【請求項５】 前記制御信号線には、前記第１電源電極
   へ電源電圧が投入された状態でクロック信号が動作を停
   止した後その動作を再開する前に、前記第７トランジス
   タを導通させる制御信号が供給されることを特徴とする
   請求項１乃至４のいずれかに記載のシフトレジスタ。
6. 【請求項６】 第１クロック端子と出力端子との間の導
   電パスをもつ第１トランジスタと、前記出力端子と第１
   電圧電極との間の導電パスをもつ第２トランジスタとを
   有する出力回路と、入力端子と前記第１トランジスタの
   制御電極との間の導電パスをもつ第３トランジスタと、
   前記第１電圧電極と前記第２トランジスタの制御電極と
   の間の導電パスおよび前記入力端子への導電パスをもつ
   第４トランジスタとを有する入力回路と、第２クロック
   端子と前記第２トランジスタの制御電極との間の導電パ
   スをもつ第５トランジスタと、前記第１電圧電極と前記
   第１トランジスタの制御電極との間の導電パスおよび前
   記第２トランジスタの制御電極への導電パスをもつ第６
   トランジスタとを有するリセット回路と、前記第２トラ
   ンジスタの制御電極への導電パスおよび制御信号線への
   導電パスをもつ第７トランジスタを有するシャット回路
   と、を備える複数のシフトレジスタが縦列に接続された
   駆動回路を有する第１電極基板と、 前記第１電極基板に対向して配置された第２電極基板
   と、 前記第１電極基板と前記第２電極基板との間に保持され
   た表示層と、 を有することを特徴とする平面表示装置。