JPH0918327A - 入力回路およびこれを含む半導体集積回路 - Google Patents
入力回路およびこれを含む半導体集積回路Info
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- JPH0918327A JPH0918327A JP8107954A JP10795496A JPH0918327A JP H0918327 A JPH0918327 A JP H0918327A JP 8107954 A JP8107954 A JP 8107954A JP 10795496 A JP10795496 A JP 10795496A JP H0918327 A JPH0918327 A JP H0918327A
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Abstract
(57)【要約】 （修正有）
【課題】 電源電圧等の変動による誤動作を防止した、
入力電位を検知する入力回路およびこの入力回路を含む
半導体集積回路を提供する。 【解決手段】 入力回路は、入力信号が供給される信号
入力端子と、力信号の電位と所定の基準値とを比較し、
その大小を検知する第１の入力電位検知回路１と、制御
信号Ｃが与えられたときに、入力信号の電位と所定の基
準電位とを比較し、その大小を検知する第２の入力電位
検知回路と２、第１の入力電位検知回路の出力を所定時
間遅延させる遅延回路３と、この遅延回路の出力信号を
データ入力、前記第２の入力電位検知回路の出力信号を
クロック入力とし、これら２つの信号の電位に応じた出
力信号を発生するラッチ回路４と、出力信号を出力する
信号出力端子とを備え、制御信号が与えられたときは、
入力信号の変化がない限り以前の状態を保持するので、
ノイズ等により基準電位の変動があっても誤動作を防止
できる。
入力電位を検知する入力回路およびこの入力回路を含む
半導体集積回路を提供する。 【解決手段】 入力回路は、入力信号が供給される信号
入力端子と、力信号の電位と所定の基準値とを比較し、
その大小を検知する第１の入力電位検知回路１と、制御
信号Ｃが与えられたときに、入力信号の電位と所定の基
準電位とを比較し、その大小を検知する第２の入力電位
検知回路と２、第１の入力電位検知回路の出力を所定時
間遅延させる遅延回路３と、この遅延回路の出力信号を
データ入力、前記第２の入力電位検知回路の出力信号を
クロック入力とし、これら２つの信号の電位に応じた出
力信号を発生するラッチ回路４と、出力信号を出力する
信号出力端子とを備え、制御信号が与えられたときは、
入力信号の変化がない限り以前の状態を保持するので、
ノイズ等により基準電位の変動があっても誤動作を防止
できる。
Description
【０００１】
【発明の属する技術分野】本発明は入力回路およびこれ
を含む半導体集積回路に関し、特に入力信号の電位を検
知する回路を含み、基準電位を発生する電源電圧の変動
等による誤動作の防止に好適なものである。
を含む半導体集積回路に関し、特に入力信号の電位を検
知する回路を含み、基準電位を発生する電源電圧の変動
等による誤動作の防止に好適なものである。
【０００２】
【従来の技術】半導体集積回路は、電源電圧、温度等の
変動により、動作特性にある程度の影響を受け、誤動作
が発生することもある。したがって、回路動作の複雑
化、高速化に伴い、供給電源電圧の精度、安定度等の重
要度は増してきている。
変動により、動作特性にある程度の影響を受け、誤動作
が発生することもある。したがって、回路動作の複雑
化、高速化に伴い、供給電源電圧の精度、安定度等の重
要度は増してきている。
【０００３】図５は、従来型の入力電位検知回路の回路
構成図であり、半導体集積回路に組み込まれて用いられ
るものである。以下、図５に示した入力電位検知回路の
構成と動作について図３（Ａ）、（Ｃ）、（Ｄ）を参照
して説明する。
構成図であり、半導体集積回路に組み込まれて用いられ
るものである。以下、図５に示した入力電位検知回路の
構成と動作について図３（Ａ）、（Ｃ）、（Ｄ）を参照
して説明する。
【０００４】ＰチャネルＭＯＳトランジスタ１０１のゲ
ートには基準電位となる電源電圧ＶDDが入力され、ソー
ス、ドレインのうち一方には入力信号Ｖin（「Ｖin」は
電位の表示も兼ねるものとする。）が入力され、他方か
らはＰチャネルＭＯＳトランジスタ１０１を介して信号
が出力される。また、ソース、ドレインのうち信号を出
力する側は抵抗１０２を介して接地されている。Ｐチャ
ネルＭＯＳトランジスタ１０１を介して出力された信号
は、２個のインバータ１０３、１０４を経て出力信号Ｖ
out （「Ｖout 」は電位の表示も兼ねるものとする。）
として出力される。
ートには基準電位となる電源電圧ＶDDが入力され、ソー
ス、ドレインのうち一方には入力信号Ｖin（「Ｖin」は
電位の表示も兼ねるものとする。）が入力され、他方か
らはＰチャネルＭＯＳトランジスタ１０１を介して信号
が出力される。また、ソース、ドレインのうち信号を出
力する側は抵抗１０２を介して接地されている。Ｐチャ
ネルＭＯＳトランジスタ１０１を介して出力された信号
は、２個のインバータ１０３、１０４を経て出力信号Ｖ
out （「Ｖout 」は電位の表示も兼ねるものとする。）
として出力される。
【０００５】入力信号Ｖinの電位が、基準電位ＶDDにＰ
チャネルＭＯＳトランジスタ１０１のしきい電圧の絶対
値｜Ｖｔｐ｜を加えた値（ＶDD＋｜Ｖｔｐ｜）以上に高
いとき、Ｐチャネル（図３（Ａ）の期間ｔ５からｔ７お
よびｔ１５からｔ１７）ＭＯＳトランジスタ１０１はオ
ンとなり、インバータ１０３への入力は“Ｈ”レベルと
なり、その結果、出力信号Ｖout は“Ｈ”レベルとなる
（図３（Ｄ）の期間ｔ６からｔ８およびｔ１６からｔ１
８）。逆に、入力信号Ｖinの電位が（ＶDD＋｜Ｖｔｐ
｜）よりも低いとき、ＰチャネルＭＯＳトランジスタ１
０１はオフとなり、インバータ１０３への入力は“Ｌ”
レベルとなり、したがって、出力信号Ｖou t は“Ｌ”レ
ベルとなる。
チャネルＭＯＳトランジスタ１０１のしきい電圧の絶対
値｜Ｖｔｐ｜を加えた値（ＶDD＋｜Ｖｔｐ｜）以上に高
いとき、Ｐチャネル（図３（Ａ）の期間ｔ５からｔ７お
よびｔ１５からｔ１７）ＭＯＳトランジスタ１０１はオ
ンとなり、インバータ１０３への入力は“Ｈ”レベルと
なり、その結果、出力信号Ｖout は“Ｈ”レベルとなる
（図３（Ｄ）の期間ｔ６からｔ８およびｔ１６からｔ１
８）。逆に、入力信号Ｖinの電位が（ＶDD＋｜Ｖｔｐ
｜）よりも低いとき、ＰチャネルＭＯＳトランジスタ１
０１はオフとなり、インバータ１０３への入力は“Ｌ”
レベルとなり、したがって、出力信号Ｖou t は“Ｌ”レ
ベルとなる。
【０００６】入力信号Ｖinとしては、アドレス信号ある
いは制御信号としての役割を担う外部入力信号を用いる
ことが多く、この入力信号Ｖinの電位が通常動作では接
地電位ＶSS以上基準電位ＶDD以下の範囲内の値をとるよ
うに設定を行う。
いは制御信号としての役割を担う外部入力信号を用いる
ことが多く、この入力信号Ｖinの電位が通常動作では接
地電位ＶSS以上基準電位ＶDD以下の範囲内の値をとるよ
うに設定を行う。
【０００７】そして前述したように、入力信号Ｖinの電
位の値を（ＶDD＋｜Ｖｔｐ｜）と比較し、（ＶDD＋｜Ｖ
ｔｐ｜）以上であるかまたは（ＶDD＋｜Ｖｔｐ｜）未満
であるかにより、出力信号Ｖout の電位はそれぞれ
“Ｈ”レベルまたは“Ｌ”レベルの電位となる。
位の値を（ＶDD＋｜Ｖｔｐ｜）と比較し、（ＶDD＋｜Ｖ
ｔｐ｜）以上であるかまたは（ＶDD＋｜Ｖｔｐ｜）未満
であるかにより、出力信号Ｖout の電位はそれぞれ
“Ｈ”レベルまたは“Ｌ”レベルの電位となる。
【０００８】この入力信号Ｖinの電位変化に伴う出力信
号Ｖout の電位変化を利用することにより、半導体メモ
リ装置を通常動作状態から別の状態、例えば、動作テス
ト状態等へ移行させることが可能となる。
号Ｖout の電位変化を利用することにより、半導体メモ
リ装置を通常動作状態から別の状態、例えば、動作テス
ト状態等へ移行させることが可能となる。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た従来型の入力電位検知回路の構成においては、以下の
ような問題が発生する。
た従来型の入力電位検知回路の構成においては、以下の
ような問題が発生する。
【００１０】半導体メモリ装置が通常動作する場合、外
部入力信号すなわち図５の回路における入力信号Ｖinの
電位は、前述した通り接地電位ＶSS以上基準電位ＶDD以
下の範囲内の値をとる。この際、入力信号Ｖinの電位が
基準電位ＶDDとほぼ同じ水準の電位であるとき、基準電
位ＶDDがノイズ変動等に起因して低くなり、入力信号Ｖ
inと基準電位ＶDDとの電位差がＰチャネルＭＯＳトラン
ジスタ１０１のしきい電圧の絶対値｜Ｖｔｐ｜よりも大
きくなる（Ｖin−ＶDD≧｜Ｖｔｐ｜）（図３（Ｃ）の期
間ｔ１からｔ３およびｔ１１からｔ１３）とＰチャネル
ＭＯＳトランジスタ１０１は誤動作してオンとなり、出
力信号Ｖout として“Ｈ”レベルの電位の信号が出力さ
れる（図３（Ｄ）の期間ｔ２からｔ４およびｔ１２から
ｔ１４）。すなわち、通常動作の状態から別の状態、例
えば、動作テスト状態へ誤って移行してしまう。
部入力信号すなわち図５の回路における入力信号Ｖinの
電位は、前述した通り接地電位ＶSS以上基準電位ＶDD以
下の範囲内の値をとる。この際、入力信号Ｖinの電位が
基準電位ＶDDとほぼ同じ水準の電位であるとき、基準電
位ＶDDがノイズ変動等に起因して低くなり、入力信号Ｖ
inと基準電位ＶDDとの電位差がＰチャネルＭＯＳトラン
ジスタ１０１のしきい電圧の絶対値｜Ｖｔｐ｜よりも大
きくなる（Ｖin−ＶDD≧｜Ｖｔｐ｜）（図３（Ｃ）の期
間ｔ１からｔ３およびｔ１１からｔ１３）とＰチャネル
ＭＯＳトランジスタ１０１は誤動作してオンとなり、出
力信号Ｖout として“Ｈ”レベルの電位の信号が出力さ
れる（図３（Ｄ）の期間ｔ２からｔ４およびｔ１２から
ｔ１４）。すなわち、通常動作の状態から別の状態、例
えば、動作テスト状態へ誤って移行してしまう。
【００１１】この問題への対策としては、ＰチャネルＭ
ＯＳトランジスタ１０１のしきい電圧の絶対値｜Ｖｔｐ
｜を大きくする方法も考えられるが、この方法では、基
準電位ＶDDを通常もしくは高い水準に設定した場合に、
前述の別の状態へ移行させるための入力信号Ｖinの電位
を非常に高く設定する必要があり、電圧ストレスによる
トランジスタの特性劣化が問題となる。
ＯＳトランジスタ１０１のしきい電圧の絶対値｜Ｖｔｐ
｜を大きくする方法も考えられるが、この方法では、基
準電位ＶDDを通常もしくは高い水準に設定した場合に、
前述の別の状態へ移行させるための入力信号Ｖinの電位
を非常に高く設定する必要があり、電圧ストレスによる
トランジスタの特性劣化が問題となる。
【００１２】また、抵抗を小さくして誤動作を防止する
方法も考えられるが、その場合、前述の別の状態におけ
る電流の増大による消費電力の増加につながってしま
う。したがって、本発明の目的は、基準電位ＶDDがノイ
ズ等により変動した場合にも誤動作しない構成の入力電
位検知回路およびこの回路を含む半導体装置を提供する
ことを目的とする。
方法も考えられるが、その場合、前述の別の状態におけ
る電流の増大による消費電力の増加につながってしま
う。したがって、本発明の目的は、基準電位ＶDDがノイ
ズ等により変動した場合にも誤動作しない構成の入力電
位検知回路およびこの回路を含む半導体装置を提供する
ことを目的とする。
【００１３】
【課題を解決するための手段】本発明にかかる入力回路
は、外部からの入力信号が供袷される信号入力端子と、
前記入力信号の電位と所定の基準値とを比較し、その大
小を検知する第１の入力電位検知回路と、制御信号が与
えられたときに有効となり、前記入力信号の電位と所定
の基準電位とを比較し、その大小を検知する第２の入力
電位検知回路と、前記第１の入力電位検知回路の出力を
所定時間遅延させる遅延回路と、この遅延回路の出力信
号をデータ入力、前記第２の入力電位検知回路の出力信
号をクロック入力とし、これら２つの信号の電位に応じ
た出力信号を発生するラッチ回路と、前記出力信号を出
力する信号出力端子とを備えたことを特徴とする。
は、外部からの入力信号が供袷される信号入力端子と、
前記入力信号の電位と所定の基準値とを比較し、その大
小を検知する第１の入力電位検知回路と、制御信号が与
えられたときに有効となり、前記入力信号の電位と所定
の基準電位とを比較し、その大小を検知する第２の入力
電位検知回路と、前記第１の入力電位検知回路の出力を
所定時間遅延させる遅延回路と、この遅延回路の出力信
号をデータ入力、前記第２の入力電位検知回路の出力信
号をクロック入力とし、これら２つの信号の電位に応じ
た出力信号を発生するラッチ回路と、前記出力信号を出
力する信号出力端子とを備えたことを特徴とする。
【００１４】また、本発明にかかる入力回路は、外部か
らの入力信号が供袷される信号入力端子と、前記入力信
号の電位と所定の基準値とを比較し、その大小を検知す
る第１の入力電位検知回路と、制御信号が与えられたと
きに有効となり、前記入力信号の電位と所定の基準電位
とを比較し、その大小を検知する第２の入力電位検知回
路と、前記第１の入力電位検知回路からの信号に所定の
遅延時間を与えて第１の信号とし、前記第２の入力電位
検知回路からの信号を第２の信号とし、前記第１の信号
及び前記第２の信号を共働させて出力信号を発生する遅
延ラッチ回路と、前記出力信号を出力する信号出力端子
とを備えたことを特徴とする。
らの入力信号が供袷される信号入力端子と、前記入力信
号の電位と所定の基準値とを比較し、その大小を検知す
る第１の入力電位検知回路と、制御信号が与えられたと
きに有効となり、前記入力信号の電位と所定の基準電位
とを比較し、その大小を検知する第２の入力電位検知回
路と、前記第１の入力電位検知回路からの信号に所定の
遅延時間を与えて第１の信号とし、前記第２の入力電位
検知回路からの信号を第２の信号とし、前記第１の信号
及び前記第２の信号を共働させて出力信号を発生する遅
延ラッチ回路と、前記出力信号を出力する信号出力端子
とを備えたことを特徴とする。
【００１５】さらに、本発明にかかる入力回路は、外部
からの入力信号が供袷される信号入力端子と、前記入力
信号の電位と所定の基準値とを比較し、その大小を検知
する第１の入力電位検知回路と、それぞれ異なる制御信
号が与えられたときに有効となり、前記入力信号の電位
と所定の基準電位とを比較し、その大小を検知する複数
の第２の入力電位検知回路と、前記複数の入力電位検知
回路の出力の少なくともいずれか一つが有効であるとき
に有効出力を発生する論理回路と、前記第１の入力電位
検知回路の出力を所定時間遅延させる遅延回路と、この
遅延回路の出力信号をデータ入力、前記論理回路の有効
出力信号をクロック入力とし、これら２つの信号の電位
に応じた出力信号を発生するラッチ回路と、前記出力信
号を出力する信号出力端子とを備えたことを特徴とす
る。
からの入力信号が供袷される信号入力端子と、前記入力
信号の電位と所定の基準値とを比較し、その大小を検知
する第１の入力電位検知回路と、それぞれ異なる制御信
号が与えられたときに有効となり、前記入力信号の電位
と所定の基準電位とを比較し、その大小を検知する複数
の第２の入力電位検知回路と、前記複数の入力電位検知
回路の出力の少なくともいずれか一つが有効であるとき
に有効出力を発生する論理回路と、前記第１の入力電位
検知回路の出力を所定時間遅延させる遅延回路と、この
遅延回路の出力信号をデータ入力、前記論理回路の有効
出力信号をクロック入力とし、これら２つの信号の電位
に応じた出力信号を発生するラッチ回路と、前記出力信
号を出力する信号出力端子とを備えたことを特徴とす
る。
【００１６】これらのいずれの場合も入力信号あるいは
基準信号の変動が生じたときでもそれ以前の状態がラッ
チ回路で保持されているため、誤動作で変動した信号は
取出されない。また、本発明にかかる半導体集積回路に
よれば、これらの入力回路とこの入力回路から出力され
た信号が供給される回路が同一半導体基板上に形成され
る。
基準信号の変動が生じたときでもそれ以前の状態がラッ
チ回路で保持されているため、誤動作で変動した信号は
取出されない。また、本発明にかかる半導体集積回路に
よれば、これらの入力回路とこの入力回路から出力され
た信号が供給される回路が同一半導体基板上に形成され
る。
【００１７】
【発明の実施の形態】以下、図面を参照しながら、本発
明に係る入力回路の実施の形態につき説明する。この入
力回路は半導体集積回路の基板上の一部に構成される。
明に係る入力回路の実施の形態につき説明する。この入
力回路は半導体集積回路の基板上の一部に構成される。
【００１８】図１は、本発明に係る半導体集積回路の第
１の実施の形態の回路構成図である。図１の回路は、入
力電位検知メイン回路１と、入力電位検知サブ回路２
と、遅延回路３と、ラッチ回路４とから構成されてい
る。
１の実施の形態の回路構成図である。図１の回路は、入
力電位検知メイン回路１と、入力電位検知サブ回路２
と、遅延回路３と、ラッチ回路４とから構成されてい
る。
【００１９】入力電位検知メイン回路１は、Ｐチャネル
ＭＯＳトランジスタ１１とインバータ１３と抵抗素子１
２で構成される。入力信号Ｖinが入力される信号入力端
子と入力電位検知メイン回路１の出力ノードａ１との間
に、ゲートに基準電位となる電源電圧ＶDDが印加された
ＰチャネルＭＯＳトランジスタ１１とインバータ１３と
が接続され、インバータ１３の入力ノードと接地電位間
は抵抗素子１２により接続されている。
ＭＯＳトランジスタ１１とインバータ１３と抵抗素子１
２で構成される。入力信号Ｖinが入力される信号入力端
子と入力電位検知メイン回路１の出力ノードａ１との間
に、ゲートに基準電位となる電源電圧ＶDDが印加された
ＰチャネルＭＯＳトランジスタ１１とインバータ１３と
が接続され、インバータ１３の入力ノードと接地電位間
は抵抗素子１２により接続されている。
【００２０】入力電位検知メイン回路１の出力ノードａ
１は、直列接続された４つのインバータ３１、３２、３
３、３４からなる遅延回路３の入力ノードに接続されて
いる。遅延回路３の出力ノードは２つのループ接続され
たＮＯＲ回路４１、４２からなるラッチ回路４に接続さ
れている。ラッチ回路４を構成する２個のＮＯＲ回路４
１、４２は共に２入力を有し、互いに他方の出力を入力
の１つとしている。すなわち、ＮＯＲ回路４２の出力ノ
ードｃ２はＮＯＲ回路４１の入力の１つであり、ＮＯＲ
回路４１の出力ノードはＮＯＲ回路４２の入力の１つと
なっている。また、ＮＯＲ回路４１の他方の入力端子に
は遅延回路３の出力ノードが接続されており、ＮＯＲ回
路４２の他方の入力端子には入力電位検知サブ回路２の
出力ノードｂ１が接続されている。
１は、直列接続された４つのインバータ３１、３２、３
３、３４からなる遅延回路３の入力ノードに接続されて
いる。遅延回路３の出力ノードは２つのループ接続され
たＮＯＲ回路４１、４２からなるラッチ回路４に接続さ
れている。ラッチ回路４を構成する２個のＮＯＲ回路４
１、４２は共に２入力を有し、互いに他方の出力を入力
の１つとしている。すなわち、ＮＯＲ回路４２の出力ノ
ードｃ２はＮＯＲ回路４１の入力の１つであり、ＮＯＲ
回路４１の出力ノードはＮＯＲ回路４２の入力の１つと
なっている。また、ＮＯＲ回路４１の他方の入力端子に
は遅延回路３の出力ノードが接続されており、ＮＯＲ回
路４２の他方の入力端子には入力電位検知サブ回路２の
出力ノードｂ１が接続されている。
【００２１】入力電位検知サブ回路２は、入力信号Ｖin
が入力される信号入力端子と入力電位検知サブ回路２の
出力ノードｂ１との間に、ゲートに基準電位となる電源
電圧ＶDDが印加されたＰチャネルＭＯＳトランジスタ２
１と、ゲートに制御信号Ｃが入力されるＮチャネルＭＯ
Ｓトランジスタ２２と、インバータ２４とが接続され、
インバータ２４の入力ノードと接地電位間は抵抗素子２
３により接続されている。ＮチャネルＭＯＳトランジス
タ２２のゲートに入力される制御信号Ｃには、通常、チ
ップイネーブル信号を利用するが、入力信号Ｖinと共働
して出力信号を変化させ、集積回路の通常動作状態・テ
スト動作状態を切り替えるという目的に適した信号であ
れば、その他、どのような信号を用いても良い。例え
ば、入力回路が形成された集積回路外から供給される制
御信号も使用できる。入力電位検知サブ回路２の出力ノ
ードｂ１は、前述したように、ＮＯＲ回路４２の入力端
子の１つに接続されている。
が入力される信号入力端子と入力電位検知サブ回路２の
出力ノードｂ１との間に、ゲートに基準電位となる電源
電圧ＶDDが印加されたＰチャネルＭＯＳトランジスタ２
１と、ゲートに制御信号Ｃが入力されるＮチャネルＭＯ
Ｓトランジスタ２２と、インバータ２４とが接続され、
インバータ２４の入力ノードと接地電位間は抵抗素子２
３により接続されている。ＮチャネルＭＯＳトランジス
タ２２のゲートに入力される制御信号Ｃには、通常、チ
ップイネーブル信号を利用するが、入力信号Ｖinと共働
して出力信号を変化させ、集積回路の通常動作状態・テ
スト動作状態を切り替えるという目的に適した信号であ
れば、その他、どのような信号を用いても良い。例え
ば、入力回路が形成された集積回路外から供給される制
御信号も使用できる。入力電位検知サブ回路２の出力ノ
ードｂ１は、前述したように、ＮＯＲ回路４２の入力端
子の１つに接続されている。
【００２２】図１の回路の出力Ｖout は、ラッチ回路４
を構成するＮＯＲ回路４１の出力である。
を構成するＮＯＲ回路４１の出力である。
【００２３】以下、図１の回路の動作について図３
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）を参照して説明する。
図３（Ｂ）のｔ１０でＮチャネルＭＯＳトランジスタ２
２のゲートに与えられる制御信号Ｃが“Ｌ”レベルに変
化したとき、ＮチャネルＭＯＳトランジスタ２２はオフ
となるため、入力信号の電位にかかわらず、入力電位検
知サブ回路２の出力ノードｂ１の電位は“Ｈ”レベルで
あり、ラッチ回路４の内部ノードｃ２は“Ｌ”レベルと
なる。したがって、図２の回路は入力電位検知メイン回
路１の回路動作により出力信号の電位が決定される。
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）を参照して説明する。
図３（Ｂ）のｔ１０でＮチャネルＭＯＳトランジスタ２
２のゲートに与えられる制御信号Ｃが“Ｌ”レベルに変
化したとき、ＮチャネルＭＯＳトランジスタ２２はオフ
となるため、入力信号の電位にかかわらず、入力電位検
知サブ回路２の出力ノードｂ１の電位は“Ｈ”レベルで
あり、ラッチ回路４の内部ノードｃ２は“Ｌ”レベルと
なる。したがって、図２の回路は入力電位検知メイン回
路１の回路動作により出力信号の電位が決定される。
【００２４】すなわち、入力信号Ｖinの電位が（ＶDD＋
｜Ｖｔｐ｜）（ＶｔｐとはＰチャネルＭＯＳトランジス
タ１１、２１のしきい電圧）より高いとき（図３（Ａ）
の期間ｔ１５からｔ１７）、ＰチャネルＭＯＳトランジ
スタ１１はオンとなり、インバータ１３の入力が“Ｈ”
レベルとなるので、入力電位検知メイン回路１の出力ノ
ードａ１の電位は“Ｌ”レベル、図１の回路の出力信号
Ｖout の電位は“Ｈ”レベルとなる（図３（Ｅ）の期間
ｔ１６′からｔ１８′）。また、入力信号Ｖinの電位が
（ＶDD＋｜Ｖｔｐ｜）より低いとき、ＰチャネルＭＯＳ
トランジスタ１１はオフ、インバータ１３の入力は
“Ｌ”レベルとなるため、入力電位検知メイン回路１の
出力ノードａ２の電位は“Ｈ”レベル、図１の回路の出
力信号Ｖoutの電位は“Ｌ”レベルとなる。
｜Ｖｔｐ｜）（ＶｔｐとはＰチャネルＭＯＳトランジス
タ１１、２１のしきい電圧）より高いとき（図３（Ａ）
の期間ｔ１５からｔ１７）、ＰチャネルＭＯＳトランジ
スタ１１はオンとなり、インバータ１３の入力が“Ｈ”
レベルとなるので、入力電位検知メイン回路１の出力ノ
ードａ１の電位は“Ｌ”レベル、図１の回路の出力信号
Ｖout の電位は“Ｈ”レベルとなる（図３（Ｅ）の期間
ｔ１６′からｔ１８′）。また、入力信号Ｖinの電位が
（ＶDD＋｜Ｖｔｐ｜）より低いとき、ＰチャネルＭＯＳ
トランジスタ１１はオフ、インバータ１３の入力は
“Ｌ”レベルとなるため、入力電位検知メイン回路１の
出力ノードａ２の電位は“Ｈ”レベル、図１の回路の出
力信号Ｖoutの電位は“Ｌ”レベルとなる。
【００２５】また、入力電位ＶinがＶDDとほぼ同じ電位
であるときに基準電位ＶDDがノイズ等により低下して入
力信号Ｖinと基準電位ＶDDとの電位差がＰチャネルＭＯ
Ｓトランジスタ１１のしきい電圧の絶対値｜Ｖｔｐ｜よ
りも大きくなる（Ｖin−ＶDD≧｜Ｖｔｐ｜）（図４
（Ｃ）の期間ｔ１１からｔ１３）とＰチャネルトランジ
スタ１１は誤動作してオンとなり“Ｈ”レベルの電位の
信号（図４（Ｅ）の期間ｔ２′からｔ４′）が出力信号
Ｖout に現われる。
であるときに基準電位ＶDDがノイズ等により低下して入
力信号Ｖinと基準電位ＶDDとの電位差がＰチャネルＭＯ
Ｓトランジスタ１１のしきい電圧の絶対値｜Ｖｔｐ｜よ
りも大きくなる（Ｖin−ＶDD≧｜Ｖｔｐ｜）（図４
（Ｃ）の期間ｔ１１からｔ１３）とＰチャネルトランジ
スタ１１は誤動作してオンとなり“Ｈ”レベルの電位の
信号（図４（Ｅ）の期間ｔ２′からｔ４′）が出力信号
Ｖout に現われる。
【００２６】次に、制御信号Ｃが“Ｈ”レベルのとき
（図３（Ｃ）の時刻ｔ１０以前）、ＮチャネルＭＯＳト
ランジスタ２２はオンとなる。
（図３（Ｃ）の時刻ｔ１０以前）、ＮチャネルＭＯＳト
ランジスタ２２はオンとなる。
【００２７】この条件の下で、入力信号Ｖinの電位が
（ＶDD＋｜Ｖｔｐ｜）より低いとき、ＰチャネルＭＯＳ
トランジスタ１１、２１は共にオフとなるので、インバ
ータ１３、２４の入力は共に“Ｌ”レベル、入力電位検
知メイン回路１と入力電位検知サブ回路２のそれぞれの
出力ノードａ１とｂ１は共に“Ｈ”レベルとなる。その
結果、ラッチ回路４の内部ノードｃ２は“Ｌ”レベルと
なり、図１の回路の出力信号Ｖout の電位は“Ｌ”レベ
ルとなる。
（ＶDD＋｜Ｖｔｐ｜）より低いとき、ＰチャネルＭＯＳ
トランジスタ１１、２１は共にオフとなるので、インバ
ータ１３、２４の入力は共に“Ｌ”レベル、入力電位検
知メイン回路１と入力電位検知サブ回路２のそれぞれの
出力ノードａ１とｂ１は共に“Ｈ”レベルとなる。その
結果、ラッチ回路４の内部ノードｃ２は“Ｌ”レベルと
なり、図１の回路の出力信号Ｖout の電位は“Ｌ”レベ
ルとなる。
【００２８】また、入力信号Ｖinの電位が（ＶDD＋｜Ｖ
ｔｐ｜）より低い状態から高い状態に変化したとき（図
３（Ａ）の時刻ｔ５）、ＰチャネルＭＯＳトランジスタ
１１、２１は共にオンとなり、インバータ１３、２４の
入力は共に“Ｈ”レベルとなり、入力電位検知メイン回
路１と入力電位検知サブ回路２の出力ノードａ１とｂ１
は共に“Ｌ”レベルとなる。
ｔｐ｜）より低い状態から高い状態に変化したとき（図
３（Ａ）の時刻ｔ５）、ＰチャネルＭＯＳトランジスタ
１１、２１は共にオンとなり、インバータ１３、２４の
入力は共に“Ｈ”レベルとなり、入力電位検知メイン回
路１と入力電位検知サブ回路２の出力ノードａ１とｂ１
は共に“Ｌ”レベルとなる。
【００２９】入力電位検知メイン回路１から出力された
信号（ノードａ１の電位）は遅延回路を経てラッチ回路
４へ入力されるので、入力電位検知サブ回路２から出力
された信号（ノードｂ１の電位）がラッチ回路４に入力
される時刻よりも後である。
信号（ノードａ１の電位）は遅延回路を経てラッチ回路
４へ入力されるので、入力電位検知サブ回路２から出力
された信号（ノードｂ１の電位）がラッチ回路４に入力
される時刻よりも後である。
【００３０】したがって、入力電位検知サブ回路２から
出力された信号（電位“Ｌ”レベル）がラッチ回路４へ
入力された時点では、図１の回路の出力信号Ｖout は依
然“Ｌ”レベル（入力信号Ｖinの電位が（ＶDD＋｜Ｖｔ
ｐ｜）より低い状態のときの出力電位）のままであるの
で、ラッチ回路４の内部ノードｃ２は“Ｈ”レベルとな
る。その結果、入力電位検知メイン回路１の出力信号に
関係なく、図１の回路の出力信号は“Ｌ”レベルとな
る。
出力された信号（電位“Ｌ”レベル）がラッチ回路４へ
入力された時点では、図１の回路の出力信号Ｖout は依
然“Ｌ”レベル（入力信号Ｖinの電位が（ＶDD＋｜Ｖｔ
ｐ｜）より低い状態のときの出力電位）のままであるの
で、ラッチ回路４の内部ノードｃ２は“Ｈ”レベルとな
る。その結果、入力電位検知メイン回路１の出力信号に
関係なく、図１の回路の出力信号は“Ｌ”レベルとな
る。
【００３１】また、図１の第１の実施の形態の構成によ
れば、制御信号Ｃが“Ｈ”レベルで、入力信号Ｖinの電
位が（ＶDD＋｜Ｖｔｐ｜）より低い状態に固定されてい
る時、ノイズ変動等に起因して基準電位ＶDDが低くな
り、入力信号Ｖinと基準電位ＶDDとの電位差がＰチャネ
ルＭＯＳトランジスタ１１，１２のしきい値電圧｜Ｖｔ
ｐ｜よりも大きくなり（Ｖin−ＶDD≧｜Ｖｔｐ｜）、誤
ってＰチャネルＭＯＳトランジスタ１１，１２がオンと
なっても出力信号Ｖout の電位は“Ｌ”のままである。
れば、制御信号Ｃが“Ｈ”レベルで、入力信号Ｖinの電
位が（ＶDD＋｜Ｖｔｐ｜）より低い状態に固定されてい
る時、ノイズ変動等に起因して基準電位ＶDDが低くな
り、入力信号Ｖinと基準電位ＶDDとの電位差がＰチャネ
ルＭＯＳトランジスタ１１，１２のしきい値電圧｜Ｖｔ
ｐ｜よりも大きくなり（Ｖin−ＶDD≧｜Ｖｔｐ｜）、誤
ってＰチャネルＭＯＳトランジスタ１１，１２がオンと
なっても出力信号Ｖout の電位は“Ｌ”のままである。
【００３２】このように、第１の実施の形態では入力信
号Ｖinおよび基準電位ＶDDのいずれの変動に対しても誤
動作を防止できる。
号Ｖinおよび基準電位ＶDDのいずれの変動に対しても誤
動作を防止できる。
【００３３】すなわち半導体メモリ装置を、出力信号Ｖ
out の電位が“Ｌ”レベルの時に通常動作状態、“Ｈ”
レベルの時に別の状態、例えば動作テスト状態に設定し
た場合、基準電位ＶDDがノイズ等に起因して変動して
も、半導体メモリ装置が誤って通常動作状態から別の状
態、例えば動作テスト状態に移行してしまうような誤動
作を防止することができる。
out の電位が“Ｌ”レベルの時に通常動作状態、“Ｈ”
レベルの時に別の状態、例えば動作テスト状態に設定し
た場合、基準電位ＶDDがノイズ等に起因して変動して
も、半導体メモリ装置が誤って通常動作状態から別の状
態、例えば動作テスト状態に移行してしまうような誤動
作を防止することができる。
【００３４】図２は、本発明に係る半導体集積回路の第
２の実施の形態の回路構成図である。図２の回路は、入
力電位検知メイン回路５と、入力電位検知サブ回路６
と、遅延ラッチ回路７とから構成されている。
２の実施の形態の回路構成図である。図２の回路は、入
力電位検知メイン回路５と、入力電位検知サブ回路６
と、遅延ラッチ回路７とから構成されている。
【００３５】入力電位検知メイン回路５は、入力信号Ｖ
inが入力される信号入力端子と入力電位検知メイン回路
５の出力ノードａ２との間に、ゲートに基準電位となる
電源電圧ＶDDが印加されたＰチャネルＭＯＳトランジス
タ５１が接続され、出力ノードａ２と接地電位間は抵抗
素子５２により接続されている。さらに、出力ノードａ
２と接地電位間は、出力ノードａ２からの放電を行うた
めに、ゲートに以下に説明する所定の信号が入力される
ＮチャネルＭＯＳトランジスタ５３により接続されてい
る。
inが入力される信号入力端子と入力電位検知メイン回路
５の出力ノードａ２との間に、ゲートに基準電位となる
電源電圧ＶDDが印加されたＰチャネルＭＯＳトランジス
タ５１が接続され、出力ノードａ２と接地電位間は抵抗
素子５２により接続されている。さらに、出力ノードａ
２と接地電位間は、出力ノードａ２からの放電を行うた
めに、ゲートに以下に説明する所定の信号が入力される
ＮチャネルＭＯＳトランジスタ５３により接続されてい
る。
【００３６】入力電位検知サブ回路６は、入力信号Ｖin
が入力される信号入力端子と入力電位検知サブ回路６の
出力ノードｂ２との間に、ゲートに基準電位となる電源
電圧ＶDDが印加されたＰチャネルＭＯＳトランジスタ６
１と、ゲートに制御信号Ｃが入力されるＮチャネルＭＯ
Ｓトランジスタ６２と、インバータ６４とが接続され、
インバータ６４の入力ノードと接地電位間は抵抗素子６
３により接続されている。入力電位検知サブ回路６の出
力ノードｂ２は、以下に説明するように、ＮＯＲ回路７
６の入力の１つに接続されている。
が入力される信号入力端子と入力電位検知サブ回路６の
出力ノードｂ２との間に、ゲートに基準電位となる電源
電圧ＶDDが印加されたＰチャネルＭＯＳトランジスタ６
１と、ゲートに制御信号Ｃが入力されるＮチャネルＭＯ
Ｓトランジスタ６２と、インバータ６４とが接続され、
インバータ６４の入力ノードと接地電位間は抵抗素子６
３により接続されている。入力電位検知サブ回路６の出
力ノードｂ２は、以下に説明するように、ＮＯＲ回路７
６の入力の１つに接続されている。
【００３７】遅延ラッチ回路７は、ＮＡＮＤ回路７１、
７３、７５と、ＮＯＲ回路７２、７４、７６と、インバ
ータ７７、７８とを組合せて構成されている。ＮＡＮＤ
回路７１、７３、７５、ＮＯＲ回路７２、７４、７６は
いずれも２入力式のものである。
７３、７５と、ＮＯＲ回路７２、７４、７６と、インバ
ータ７７、７８とを組合せて構成されている。ＮＡＮＤ
回路７１、７３、７５、ＮＯＲ回路７２、７４、７６は
いずれも２入力式のものである。
【００３８】入力電位検知メイン回路５の出力ノードａ
２はＮＡＮＤ回路７１の一方の入力に、ＮＡＮＤ回路７
１の出力はＮＯＲ回路７２の一方の入力に、ＮＯＲ回路
７２の出力はＮＡＮＤ回路７３の一方の入力に、ＮＡＮ
Ｄ回路７３の出力はＮＯＲ回路７４の一方の入力に、Ｎ
ＯＲ回路７４の出力はＮＡＮＤ回路７５の一方の入力
に、ＮＡＮＤ回路７５の出力はインバータ７７の入力
に、それぞれ接続されており、これらが遅延回路部を構
成している。
２はＮＡＮＤ回路７１の一方の入力に、ＮＡＮＤ回路７
１の出力はＮＯＲ回路７２の一方の入力に、ＮＯＲ回路
７２の出力はＮＡＮＤ回路７３の一方の入力に、ＮＡＮ
Ｄ回路７３の出力はＮＯＲ回路７４の一方の入力に、Ｎ
ＯＲ回路７４の出力はＮＡＮＤ回路７５の一方の入力
に、ＮＡＮＤ回路７５の出力はインバータ７７の入力
に、それぞれ接続されており、これらが遅延回路部を構
成している。
【００３９】入力電位検知サブ回路６の出力ノードｂ２
は、ＮＯＲ回路７６の一方の入力に接続されており、Ｎ
ＯＲ回路７６の他方の入力には、インバータ７７の出力
が入力されている。ＮＯＲ回路７６の出力はＮチャネル
ＭＯＳトランジスタ５３のゲートと、ＮＯＲ回路７２、
７４の他方の入力とにそれぞれ入力されている。さら
に、ＮＯＲ回路７６の出力はインバータ７８を介して、
ＮＡＮＤ回路７１、７３、７５の他方の入力にそれぞれ
入力されている。したがって、ＮＡＮＤ回路７５、イン
バータ７７、ＮＯＲ回路７６、インバータ７８は、ルー
プ状に接続され、ラッチ回路部を構成している。
は、ＮＯＲ回路７６の一方の入力に接続されており、Ｎ
ＯＲ回路７６の他方の入力には、インバータ７７の出力
が入力されている。ＮＯＲ回路７６の出力はＮチャネル
ＭＯＳトランジスタ５３のゲートと、ＮＯＲ回路７２、
７４の他方の入力とにそれぞれ入力されている。さら
に、ＮＯＲ回路７６の出力はインバータ７８を介して、
ＮＡＮＤ回路７１、７３、７５の他方の入力にそれぞれ
入力されている。したがって、ＮＡＮＤ回路７５、イン
バータ７７、ＮＯＲ回路７６、インバータ７８は、ルー
プ状に接続され、ラッチ回路部を構成している。
【００４０】図２の回路の出力Ｖout は、遅延ラッチ回
路７を構成するインバータ７７の出力である。
路７を構成するインバータ７７の出力である。
【００４１】図２の第２の実施の形態は、図１の第１の
実施の形態と基本的な構成において同様のものである。
ただし、入力電位検知メイン回路５には、その出力ノー
ドａ２からの放電を行うためのＮチャネルＭＯＳトラン
ジスタ５３を付加し、入力電位検知メイン回路５の出力
と入力電位検知サブ回路６の出力はそれぞれ遅延ラッチ
回路７へ入力され、遅延ラッチ回路７の出力が図２の回
路の出力信号Ｖout となる。
実施の形態と基本的な構成において同様のものである。
ただし、入力電位検知メイン回路５には、その出力ノー
ドａ２からの放電を行うためのＮチャネルＭＯＳトラン
ジスタ５３を付加し、入力電位検知メイン回路５の出力
と入力電位検知サブ回路６の出力はそれぞれ遅延ラッチ
回路７へ入力され、遅延ラッチ回路７の出力が図２の回
路の出力信号Ｖout となる。
【００４２】また、入力信号及び制御信号の電位によっ
て決まる出力信号の電位は、図１の第１の実施の形態の
場合とまったく同様である。
て決まる出力信号の電位は、図１の第１の実施の形態の
場合とまったく同様である。
【００４３】以下、図２の回路の動作について説明す
る。制御信号Ｃの電位が“Ｌ”レベルのとき（図３
（Ｂ）のｔ１０以降）、ＮチャネルＭＯＳトランジスタ
６２はオフとなるので、入力電位検知サブ回路６の出力
ノードｂ２は入力信号Ｖinの電位に関係なく“Ｈ”レベ
ルとなり、ノードｃ２の電位は“Ｌ”レベル、ノードｄ
２の電位は“Ｈ”レベルとなる。したがって、図２の出
力信号Ｖout の電位は、入力電位検知メイン回路５の出
力ノードａ２の電位によって決定される。すなわち、入
力信号Ｖinの電位が（ＶDD＋｜Ｖｔｐ｜）より低いと
き、出力ノードａ２の電位は“Ｌ”レベルとなり、出力
信号Ｖout の電位は“Ｌ”レベルとなる。また、入力信
号Ｖinの電位が（ＶDD＋｜Ｖｔｐ｜）より高いとき（図
３（Ａ）の期間ｔ１５からｔ１７）、出力ノードａ２の
電位は“Ｈ”レベルとなり、出力信号Ｖout の電位は
“Ｈ”レベルとなる（図３（Ｅ）の期間ｔ１６′からｔ
１８′）。
る。制御信号Ｃの電位が“Ｌ”レベルのとき（図３
（Ｂ）のｔ１０以降）、ＮチャネルＭＯＳトランジスタ
６２はオフとなるので、入力電位検知サブ回路６の出力
ノードｂ２は入力信号Ｖinの電位に関係なく“Ｈ”レベ
ルとなり、ノードｃ２の電位は“Ｌ”レベル、ノードｄ
２の電位は“Ｈ”レベルとなる。したがって、図２の出
力信号Ｖout の電位は、入力電位検知メイン回路５の出
力ノードａ２の電位によって決定される。すなわち、入
力信号Ｖinの電位が（ＶDD＋｜Ｖｔｐ｜）より低いと
き、出力ノードａ２の電位は“Ｌ”レベルとなり、出力
信号Ｖout の電位は“Ｌ”レベルとなる。また、入力信
号Ｖinの電位が（ＶDD＋｜Ｖｔｐ｜）より高いとき（図
３（Ａ）の期間ｔ１５からｔ１７）、出力ノードａ２の
電位は“Ｈ”レベルとなり、出力信号Ｖout の電位は
“Ｈ”レベルとなる（図３（Ｅ）の期間ｔ１６′からｔ
１８′）。
【００４４】基準電位ＶDDがＶin−ＶDD≧｜Ｖｔｐ｜の
関係を満たすように低下した場合（図３（Ｃ）の期間ｔ
１１からｔ１３）、ＰチャネルＭＯＳトランジスタ５１
が誤動作し、出力Ｖout に“Ｈ”レベルの信号が現われ
る（図３（Ｅ）の期間ｔ１２′からｔ１４′）。
関係を満たすように低下した場合（図３（Ｃ）の期間ｔ
１１からｔ１３）、ＰチャネルＭＯＳトランジスタ５１
が誤動作し、出力Ｖout に“Ｈ”レベルの信号が現われ
る（図３（Ｅ）の期間ｔ１２′からｔ１４′）。
【００４５】制御信号Ｃの電位が“Ｈ”レベルのとき、
ＮチャネルＭＯＳトランジスタ６２はオンとなる。この
とき、入力信号Ｖinの電位が（ＶDD＋｜Ｖｔｐ｜）より
も低ければ、入力電位検知サブ回路６の出力ノードｂ２
の電位は“Ｈ”レベルとなるため、ノードｃ２の電位は
“Ｌ”レベル、ノードｄ２の電位は“Ｈ”レベルとな
る。入力電位検知メイン回路の出力ノードａ２の電位は
“Ｌ”レベルであるから、出力信号Ｖout の電位は
“Ｌ”レベルとなる。
ＮチャネルＭＯＳトランジスタ６２はオンとなる。この
とき、入力信号Ｖinの電位が（ＶDD＋｜Ｖｔｐ｜）より
も低ければ、入力電位検知サブ回路６の出力ノードｂ２
の電位は“Ｈ”レベルとなるため、ノードｃ２の電位は
“Ｌ”レベル、ノードｄ２の電位は“Ｈ”レベルとな
る。入力電位検知メイン回路の出力ノードａ２の電位は
“Ｌ”レベルであるから、出力信号Ｖout の電位は
“Ｌ”レベルとなる。
【００４６】次に、入力信号Ｖinの電位が（ＶDD＋｜Ｖ
ｔｐ｜）よりも低い電位（このとき出力信号Ｖout は
“Ｌ”レベルの電位）から高い電位に変化した場合、入
力電位検知サブ回路６の出力ノードｂ２は“Ｌ”レベル
となる。入力電位検知メイン回路５の出力ノードａ２の
電位は“Ｈ”レベルになり、出力信号Ｖout の電位を
“Ｈ”レベルに変化させようとするが、この時刻はノー
ドｂ２の電位が“Ｌ”レベルになる時刻より後であり、
ノードｂ２の電位が“Ｌ”レベルとなった時刻において
は、出力信号Ｖout の電位は依然“Ｌ”レベルのままで
ある。
ｔｐ｜）よりも低い電位（このとき出力信号Ｖout は
“Ｌ”レベルの電位）から高い電位に変化した場合、入
力電位検知サブ回路６の出力ノードｂ２は“Ｌ”レベル
となる。入力電位検知メイン回路５の出力ノードａ２の
電位は“Ｈ”レベルになり、出力信号Ｖout の電位を
“Ｈ”レベルに変化させようとするが、この時刻はノー
ドｂ２の電位が“Ｌ”レベルになる時刻より後であり、
ノードｂ２の電位が“Ｌ”レベルとなった時刻において
は、出力信号Ｖout の電位は依然“Ｌ”レベルのままで
ある。
【００４７】よって、このとき、ノードｃ２の電位は
“Ｈ”レベルとなり、ＮチャネルＭＯＳトランジスタ５
３がオンとなることにより、“Ｈ”レベルとなったノー
ドａ２の電位は“Ｌ”レベルとなる。また、ノードｃ２
が“Ｈ”レベルとなることにより、ノードｄ２は“Ｌ”
レベルとなる。したがって、図２の回路の出力信号Ｖou
t は、入力電位検知メイン回路５の検知状態にかかわら
ず“Ｌ”レベルの電位が保持される。
“Ｈ”レベルとなり、ＮチャネルＭＯＳトランジスタ５
３がオンとなることにより、“Ｈ”レベルとなったノー
ドａ２の電位は“Ｌ”レベルとなる。また、ノードｃ２
が“Ｈ”レベルとなることにより、ノードｄ２は“Ｌ”
レベルとなる。したがって、図２の回路の出力信号Ｖou
t は、入力電位検知メイン回路５の検知状態にかかわら
ず“Ｌ”レベルの電位が保持される。
【００４８】ノイズ変動等に起因して基準電位ＶDDが低
くなり、入力信号Ｖinと基準電位ＶDDとの電位差がＰチ
ャネルＭＯＳトランジスタ５１，６１のしきい値電圧｜
Ｖｔｐ｜よりも大きくなり（Ｖin−ＶDD≧｜Ｖｔｐ
｜）、誤ってＰチャネルＭＯＳトランジスタ５１，６１
がオンとなっても出力信号Ｖout の電位は“Ｌ”のまま
である。
くなり、入力信号Ｖinと基準電位ＶDDとの電位差がＰチ
ャネルＭＯＳトランジスタ５１，６１のしきい値電圧｜
Ｖｔｐ｜よりも大きくなり（Ｖin−ＶDD≧｜Ｖｔｐ
｜）、誤ってＰチャネルＭＯＳトランジスタ５１，６１
がオンとなっても出力信号Ｖout の電位は“Ｌ”のまま
である。
【００４９】以上のように、制御信号Ｃが“Ｌ”レベル
のときには入力信号Ｖinあるいは基準電位ＶDDにノイズ
等による誤変動があったときには出力信号Ｖout に誤動
作信号が現われるが、制御信号Ｃが“Ｈ”レベルのとき
は入力信号Ｖinあるいは基準電位ＶDDの変動による誤動
作信号が出力信号Ｖout に現われることはなく、この出
力信号Ｖout を用いる後段の回路の誤動作を招かない。
のときには入力信号Ｖinあるいは基準電位ＶDDにノイズ
等による誤変動があったときには出力信号Ｖout に誤動
作信号が現われるが、制御信号Ｃが“Ｈ”レベルのとき
は入力信号Ｖinあるいは基準電位ＶDDの変動による誤動
作信号が出力信号Ｖout に現われることはなく、この出
力信号Ｖout を用いる後段の回路の誤動作を招かない。
【００５０】図４は本発明の第３の実施の形態を示す回
路図であって、図１に示した第１の実施の形態における
入力電位検知サブ回路を２つ設けたものである。図４に
おいては図１と同じ構成要素には同じ参照番号を付して
その詳細な説明を省略する。
路図であって、図１に示した第１の実施の形態における
入力電位検知サブ回路を２つ設けたものである。図４に
おいては図１と同じ構成要素には同じ参照番号を付して
その詳細な説明を省略する。
【００５１】入力電位検知サブ回路２−１は図１の入力
電位検知サブ回路２とまったく同じであり、また入力検
知サブ回路２−２は２−１の構成要素２１−２４にそれ
ぞれ対応する構成要素２５−２８を有しており、構成的
には全く同じであるが、ＮチャネルＭＯＳトランジスタ
２６のゲートに印加される制御信号Ｃ′はＮチャネルＭ
ＯＳトランジスタ２２のゲートに印加される制御信号Ｃ
とは異なるものである点が異なっている。
電位検知サブ回路２とまったく同じであり、また入力検
知サブ回路２−２は２−１の構成要素２１−２４にそれ
ぞれ対応する構成要素２５−２８を有しており、構成的
には全く同じであるが、ＮチャネルＭＯＳトランジスタ
２６のゲートに印加される制御信号Ｃ′はＮチャネルＭ
ＯＳトランジスタ２２のゲートに印加される制御信号Ｃ
とは異なるものである点が異なっている。
【００５２】サブ回路２−１の出力とサブ回路２−２の
出力はＮＯＲゲート８１に入力され、このＮＯＲゲート
８１の出力をインバータ８２での反転出力ノードＣ１の
信号はラッチ回路４のＮＯＲゲート４２の一方の端子に
与えられている。
出力はＮＯＲゲート８１に入力され、このＮＯＲゲート
８１の出力をインバータ８２での反転出力ノードＣ１の
信号はラッチ回路４のＮＯＲゲート４２の一方の端子に
与えられている。
【００５３】図１の回路では制御信号Ｃが“Ｈ”レベル
であったときには、入力信号ＶinがＶDD＋｜Ｖｔｐ｜以
上となっても出力端子Ｖout は“Ｌ”レベルのまま変化
しない構成としていたが、図４の回路では制御信号Ｃと
Ｃ′のいずれかが“Ｌ”レベルであればＮＯＲゲート８
１とインバータ８２により、入力信号Ｖinに関らずノー
ドＣ１は“Ｈ”レベルとなるため、出力端子Ｖout の値
は入力電位検知メイン回路からの出力信号によって決定
される。すなわち、入力端子ＶinがＶDD＋｜Ｖｔｐ｜以
上となれば出力端子Ｖout は“Ｌ”レベルから“Ｈ”レ
ベルに変化する。
であったときには、入力信号ＶinがＶDD＋｜Ｖｔｐ｜以
上となっても出力端子Ｖout は“Ｌ”レベルのまま変化
しない構成としていたが、図４の回路では制御信号Ｃと
Ｃ′のいずれかが“Ｌ”レベルであればＮＯＲゲート８
１とインバータ８２により、入力信号Ｖinに関らずノー
ドＣ１は“Ｈ”レベルとなるため、出力端子Ｖout の値
は入力電位検知メイン回路からの出力信号によって決定
される。すなわち、入力端子ＶinがＶDD＋｜Ｖｔｐ｜以
上となれば出力端子Ｖout は“Ｌ”レベルから“Ｈ”レ
ベルに変化する。
【００５４】したがって制御信号Ｃ′を制御することに
より、制御信号Ｃとは無関係に入力信号Ｖinの電位に応
じてモード切換を行うことが可能となる。
より、制御信号Ｃとは無関係に入力信号Ｖinの電位に応
じてモード切換を行うことが可能となる。
【００５５】以上の各実施の形態にかかる入力回路は、
その出力信号が供給される回路と共に同一基板上に形成
され、半導体集積回路装置をなすことが好ましい。
その出力信号が供給される回路と共に同一基板上に形成
され、半導体集積回路装置をなすことが好ましい。
【図１】半導体集積回路の一部として形成された本発明
に係る入力電位検出回路の第１の実施の形態の回路図。
に係る入力電位検出回路の第１の実施の形態の回路図。
【図２】半導体集積回路の一部として形成された本発明
に係る入力電位検出回路の第２の実施の形態の回路図。
に係る入力電位検出回路の第２の実施の形態の回路図。
【図３】入力信号および制御信号の電位変化による出力
信号の電位変化を表す図。
信号の電位変化を表す図。
【図４】本発明に係る半導体集積回路の第３の実施の形
態の回路図。
態の回路図。
【図５】従来の入力電位検知回路の一例を示す回路図。
１，５ 入力電位検知メモリ回路 ２，２−１，２−２，６ 入力電位検知サブ回路 ３ 遅延回路 ４ ラッチ回路 ７ 遅延ラッチ回路
Claims (16)
- 【請求項１】外部からの入力信号が供袷される信号入力
端子と、 前記入力信号の電位と所定の基準値とを比較し、その大
小を検知する第１の入力電位検知回路と、 制御信号が与えられたときに有効となり、前記入力信号
の電位と所定の基準電位とを比較し、その大小を検知す
る第２の入力電位検知回路と、 前記第１の入力電位検知回路の出力を所定時間遅延させ
る遅延回路と、 この遅延回路の出力信号をデータ入力、前記第２の入力
電位検知回路の出力信号をクロック入力とし、これら２
つの信号の電位に応じた出力信号を発生するラッチ回路
と、 前記出力信号を出力する信号出力端子とを備えたことを
特徴とする入力回路。 - 【請求項２】請求項１の入力回路において、 前記第１の入力電位検知回路は、前記所定の基準電位を
ゲート入力し、ソースあるいはドレインの一方に前記入
力信号が供給され、他方が出力端をなすとともに第１の
抵抗素子を介して電源電位に接続された第１の一導電型
トランジスタを含み、 前記第２の入力電位検知回路は、前記所定の基準電位を
ゲート入力し、ソースあるいはドレインの一方に前記入
力信号が供給された第２の一導電型トランジスタと、前
記制御信号をゲート入力し、この第２の一導電型トラン
ジスタのソースあるいはドレインの他方にソースあるい
はドレインの一方が接続され、ソースあるいはドレイン
の他方が出力端をなすとともに第２の抵抗素子を介して
電源電位に接続された逆導電型トランジスタとを含むこ
とを特徴とする入力回路。 - 【請求項３】請求項１の入力回路において、前記遅延回
路はインバータが偶数段直列接続されたものである入力
回路。 - 【請求項４】請求項１の入力回路において、 前記制御信号は、チップイネーブル信号あるいはこれか
ら派生した信号であることを特徴とする入力回路。 - 【請求項５】請求項１の入力回路において、 前記制御信号は、独立して外部から入力される信号であ
ることを特徴とする半導体集積回路。 - 【請求項６】請求項１の入力回路とこの入力回路から出
力された信号が供給される回路が同一半導体基板上に形
成された半導体集積回路。 - 【請求項７】外部からの入力信号が供袷される信号入力
端子と、 前記入力信号の電位と所定の基準値とを比較し、その大
小を検知する第１の入力電位検知回路と、 制御信号が与えられたときに有効となり、前記入力信号
の電位と所定の基準電位とを比較し、その大小を検知す
る第２の入力電位検知回路と、 前記第１の入力電位検知回路からの信号に所定の遅延時
間を与えて第１の信号とし、前記第２の入力電位検知回
路からの信号を第２の信号とし、前記第１の信号及び前
記第２の信号を共働させて出力信号を発生する遅延ラッ
チ回路と、 前記出力信号を出力する信号出力端子とを備えたことを
特徴とする入力回路。 - 【請求項８】請求項７の入力回路において、 前記第１の入力電位検知回路は、前記所定の基準電位を
ゲート入力し、ソースあるいはドレインの一方に前記入
力信号が供給され、他方が出力端をなすとともに第１の
抵抗素子を介して電源電位に接続された第１の一導電型
トランジスタを含み、 前記第２の入力電位検知回路は、前記所定の基準電位を
ゲート入力し、ソースあるいはドレインの一方に前記入
力信号が供給された第２の一導電型トランジスタと、前
記制御信号をゲート入力し、この第２の一導電型トラン
ジスタのソースあるいはドレインの他方にソースあるい
はドレインの一方が接続され、ソースあるいはドレイン
の他方が出力端をなすとともに第２の抵抗素子を介して
電源電位に接続された逆導電型トランジスタとを含むこ
とを特徴とする入力回路。 - 【請求項９】請求項７の入力回路において、 前記遅延ラッチ回路は、前記第１の入力電位検知回路の
出力が供給され、論理反転作用を有する複数段のゲート
の組み合わせと、その最終段に少くとも２つの論理反転
作用を有するゲートが循環接続された構成とを有するこ
とを特徴とする入力回路。 - 【請求項１０】請求項９の入力回路において、 前記論理反転作用を有するゲートは、ＮＯＲ回路、ＮＡ
ＮＤ回路、インバータ回路から選択されたものである入
力回路。 - 【請求項１１】請求項９の入力回路において、前記循環
接続されたゲートの出力によりゲートが制御されるトラ
ンジスタを前記第１の入力電位検知回路の出力ノードに
備えたことを特徴とする入力回路。 - 【請求項１２】請求項７の入力回路において、 前記制御信号は、チップイネーブル信号あるいはこれか
ら派生した信号であることを特徴とする入力回路。 - 【請求項１３】請求項７の入力回路において、 前記制御信号は、独立して外部から入力される信号であ
ることを特徴とする入力回路。 - 【請求項１４】請求項７の入力回路とこの入力回路から
出力された信号が供給される回路が同一半導体基板上に
形成された半導体集積回路。 - 【請求項１５】外部からの入力信号が供袷される信号入
力端子と、 前記入力信号の電位と所定の基準値とを比較し、その大
小を検知する第１の入力電位検知回路と、 それぞれ異なる制御信号が与えられたときに有効とな
り、前記入力信号の電位と所定の基準電位とを比較し、
その大小を検知する複数の第２の入力電位検知回路と、 前記複数の入力電位検知回路の出力の少なくともいずれ
か一つが有効であるときに有効出力を発生する論理回路
と、 前記第１の入力電位検知回路の出力を所定時間遅延させ
る遅延回路と、 この遅延回路の出力信号をデータ入力、前記論理回路の
有効出力信号をクロック入力とし、これら２つの信号の
電位に応じた出力信号を発生するラッチ回路と、 前記出力信号を出力する信号出力端子とを備えたことを
特徴とする入力回路。 - 【請求項１６】請求項１５の入力回路とこの入力回路か
ら出力された信号が供給される回路が同一半導体基板上
に形成された半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08107954A JP3117404B2 (ja) | 1995-04-28 | 1996-04-26 | 入力回路およびこれを含む半導体集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10593995 | 1995-04-28 | ||
| JP7-105939 | 1995-04-28 | ||
| JP08107954A JP3117404B2 (ja) | 1995-04-28 | 1996-04-26 | 入力回路およびこれを含む半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0918327A true JPH0918327A (ja) | 1997-01-17 |
| JP3117404B2 JP3117404B2 (ja) | 2000-12-11 |
Family
ID=26446159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08107954A Expired - Lifetime JP3117404B2 (ja) | 1995-04-28 | 1996-04-26 | 入力回路およびこれを含む半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3117404B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100728572B1 (ko) * | 2006-06-29 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
-
1996
- 1996-04-26 JP JP08107954A patent/JP3117404B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100728572B1 (ko) * | 2006-06-29 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3117404B2 (ja) | 2000-12-11 |
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