JPS60173921A - パルスジエネレ−タ - Google Patents
パルスジエネレ−タInfo
- Publication number
- JPS60173921A JPS60173921A JP2846684A JP2846684A JPS60173921A JP S60173921 A JPS60173921 A JP S60173921A JP 2846684 A JP2846684 A JP 2846684A JP 2846684 A JP2846684 A JP 2846684A JP S60173921 A JPS60173921 A JP S60173921A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- gate
- transmission gate
- pulse generator
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、例えば昇圧回路あるいはデータ転送回路、
等に用いられ、クロックパルス信号から互いに重複しな
い２相りロックパルス信号を生成するノンオーバーラツ
プ型のパルスジェネレータに関する。
等に用いられ、クロックパルス信号から互いに重複しな
い２相りロックパルス信号を生成するノンオーバーラツ
プ型のパルスジェネレータに関する。
［発明の技術的背景とその問題点］
従来より、昇圧回路あるいはデータ転送回路等に用いら
れるノンオ−バーラツプ型のパルスジェネレータは、一
般に第１図に示すようなスタティク型の論理回路及び図
示しない入力クロックψのパルス発生回路及び第１及び
第２の出力パルスφ１、ψ２のバッファ回路で構成され
ている。
れるノンオ−バーラツプ型のパルスジェネレータは、一
般に第１図に示すようなスタティク型の論理回路及び図
示しない入力クロックψのパルス発生回路及び第１及び
第２の出力パルスφ１、ψ２のバッファ回路で構成され
ている。
ここで今、上記論理回路のアンドゲートＧ１゜Ｇ２の出
力の論理状態をそれぞれＱｓ 、Ｇ２とすると、次のサ
イクルにおけるアントゲ−１−Ｇｌ。
力の論理状態をそれぞれＱｓ 、Ｇ２とすると、次のサ
イクルにおけるアントゲ−１−Ｇｌ。
Ｇ２の出力の論理状ｇＱｔ 、０２ は次式で与えられ
る。
る。
ｎｎ
Ｑｌ −ψＱｓ 十０２ Ｑｓ十ψＱ２Ｇ２−ψＱ２＋
ψＱ１ ・・・ （１） そして、上記第１及び第２の出力パルスψ１．ψ２とア
ントゲ−ｔ−Ｇ１．Ｇ２の出力Ｑｌ 、Ｇ２の関係は、
次式で表わされる。
ψＱ１ ・・・ （１） そして、上記第１及び第２の出力パルスψ１．ψ２とア
ントゲ−ｔ−Ｇ１．Ｇ２の出力Ｑｌ 、Ｇ２の関係は、
次式で表わされる。
ψ１−Ｑ１ ・Ｇ２．ψ２−Ｑ１ ・Ｇ２・・・（２）
したがって、（１）、（２）式を８１算すると明らかな
ように、入力クロックψに対して第１及び第２の出力パ
ルスψ１．ψ２は、第２図（ａ）〜（Ｃ）に示すように
遷移し、これによって上記パルスジェネレータは互いに
重複しない２相りｎツクパルスを得ることができるもの
である。
ように、入力クロックψに対して第１及び第２の出力パ
ルスψ１．ψ２は、第２図（ａ）〜（Ｃ）に示すように
遷移し、これによって上記パルスジェネレータは互いに
重複しない２相りｎツクパルスを得ることができるもの
である。
しかしながら、従来のパルスジェネレータでは、構成ず
べき論理ゲートが非常に多く、この回路を実現するため
には少なくとも４２個のトランジスタが必要である。こ
れに伴い、素子の専有面積が増加し、通過ゲートの段数
が多いことから、入力クロックφの周波数を制限する必
要が生じる。
べき論理ゲートが非常に多く、この回路を実現するため
には少なくとも４２個のトランジスタが必要である。こ
れに伴い、素子の専有面積が増加し、通過ゲートの段数
が多いことから、入力クロックφの周波数を制限する必
要が生じる。
この発明は上記のような問題を改善するためになされた
もので、通過ゲートの段数が少なくかつ専有面積の少な
い、極めて良ＯＴなノンオルバーラップ型のパルスジェ
ネレータを提供づることを目的とする。
もので、通過ゲートの段数が少なくかつ専有面積の少な
い、極めて良ＯＴなノンオルバーラップ型のパルスジェ
ネレータを提供づることを目的とする。
［発明の概要］
すなわち、この発明によるパルスジェネレータは、りＯ
ツクパルス入力信号から互いに重複しない第１及び第２
のクロックパルス出力信号を発生するもので、第１及び
第２のトランスミッションゲート付インバータ及びイン
バータよりなるループ回路と、前記第１のトランスミッ
ションゲート付インバータのトランスミッションゲート
に前記クロックパルス入力信号を供給し前記第２のトラ
ンスミッションゲート付インバータの１−ランスミッシ
ョンゲートに前記クロックパルス入力信号の反転信号を
供給して前記ループ回路を制御する制御回路と、前記第
１及び第２のどららか一方の１〜ランスミツシヨンゲー
ト付インバータの入力及び出力からそれぞれ論理積及び
否定論理和をとることにより前記第１及び第２のクロッ
クパルス出力信号を得る論理ゲート回路とを具備したこ
とを特徴とするものである。
ツクパルス入力信号から互いに重複しない第１及び第２
のクロックパルス出力信号を発生するもので、第１及び
第２のトランスミッションゲート付インバータ及びイン
バータよりなるループ回路と、前記第１のトランスミッ
ションゲート付インバータのトランスミッションゲート
に前記クロックパルス入力信号を供給し前記第２のトラ
ンスミッションゲート付インバータの１−ランスミッシ
ョンゲートに前記クロックパルス入力信号の反転信号を
供給して前記ループ回路を制御する制御回路と、前記第
１及び第２のどららか一方の１〜ランスミツシヨンゲー
ト付インバータの入力及び出力からそれぞれ論理積及び
否定論理和をとることにより前記第１及び第２のクロッ
クパルス出力信号を得る論理ゲート回路とを具備したこ
とを特徴とするものである。
［発明の実施例］
１ス下、第３図を参照してこの発明の一実施例を詳細に
説明する。
説明する。
第３図はこの発明に係るノンオーバーラツプ型のパルス
ジェネレータの論理回路部分を取出して示したもので、
図示しないパルス発生回路及びバッファ回路は従来のも
のど同様である。
ジェネレータの論理回路部分を取出して示したもので、
図示しないパルス発生回路及びバッファ回路は従来のも
のど同様である。
すなわち、図中１１．１２はトランスミッションゲ−１
・角インバータ、１３は通常のインバータで、この３つ
のインバータ１１〜１３はループ回路を構成している。
・角インバータ、１３は通常のインバータで、この３つ
のインバータ１１〜１３はループ回路を構成している。
そして、上記インバータ１１の１〜ランスミツシヨンゲ
ートには前記入力クロックψが供給され、インバータ１
２の１〜ランスミッションゲートには上記入力クロック
ψがインバータ１４を介して供給されるようになされて
いる。また、上記インバータ１１の入力端及び出力端は
、それぞれアントゲ−１−１５及びノアゲート１６の各
入力端に接続されている。
ートには前記入力クロックψが供給され、インバータ１
２の１〜ランスミッションゲートには上記入力クロック
ψがインバータ１４を介して供給されるようになされて
いる。また、上記インバータ１１の入力端及び出力端は
、それぞれアントゲ−１−１５及びノアゲート１６の各
入力端に接続されている。
尚、上記トランスミッション付インバ〜り１１゜１２は
、例えば第４図（ａ）あるいは（ｂ）に示すような４つ
のＣ−ＭＯ８ｔ−ランジスタで構成されるものである。
、例えば第４図（ａ）あるいは（ｂ）に示すような４つ
のＣ−ＭＯ８ｔ−ランジスタで構成されるものである。
上記のような構成において、以下その動作について説明
する。
する。
まず、入力クロックψが供給されたときの上記ループ回
路における図中イ、口、ハの各論理状態は、次のように
なる。
路における図中イ、口、ハの各論理状態は、次のように
なる。
まずイがｒｒ １ ｒｒ、口が１１０１１にイニシヤラ
イズされているとすると、ハは１″である。ここで、入
力クロックψがＯ″であればこの状態が保持されるが、
入力クロックψがＩＩ １ ＩＴになるとインバータ１
１のトランスミッションゲー１〜が開き、口及びハはそ
の状態を保持するが、イは′０″に遷移する。次に、ψ
が“０°′になると、イはその状態を保持するが、イン
バータ１２の１〜ランスミツシヨンゲートが開くので、
口は１″に、ハは″“Ｏ゛に遷移する。同様に、次に入
力クロックψが１″になると、イは″“１′′に移行し
、次のフェーズてイは“ｌ ｌ １１、口は“＃ Ｑ
ＩＪ、ハは１″となり、イニシャルの状態に戻るように
なる。この遷移状況を下記の真理値表に示す。
イズされているとすると、ハは１″である。ここで、入
力クロックψがＯ″であればこの状態が保持されるが、
入力クロックψがＩＩ １ ＩＴになるとインバータ１
１のトランスミッションゲー１〜が開き、口及びハはそ
の状態を保持するが、イは′０″に遷移する。次に、ψ
が“０°′になると、イはその状態を保持するが、イン
バータ１２の１〜ランスミツシヨンゲートが開くので、
口は１″に、ハは″“Ｏ゛に遷移する。同様に、次に入
力クロックψが１″になると、イは″“１′′に移行し
、次のフェーズてイは“ｌ ｌ １１、口は“＃ Ｑ
ＩＪ、ハは１″となり、イニシャルの状態に戻るように
なる。この遷移状況を下記の真理値表に示す。
真理値表
すなわち、この真理値表から、■〜■までの４つの状態
のうち、互いに連続しない２つの状態■。
のうち、互いに連続しない２つの状態■。
■あるいは■、■でそれぞれ第１及び第２の出力パルス
ψ１．ψ２を発生丈る論］、ｊ［ｊを組めばよいことが
わかる。このため、上記パルスジェネレーター では、
アンドグー１〜１５及びノアグーｌ−１６の論理ゲート
回路により、イ及び”ハの出力の論理積及び否定論理和
をとって、■の状態で出力パルスψ１を発生し、■の状
態で出力パルスψ２を発生している。尚、イ及び日の出
力の論理積及び否定論理和をとって、■の状態で出力パ
ルスψ１を発生し、■の状態で出力パルスψ２を発生す
るようにしてもよい。
ψ１．ψ２を発生丈る論］、ｊ［ｊを組めばよいことが
わかる。このため、上記パルスジェネレーター では、
アンドグー１〜１５及びノアグーｌ−１６の論理ゲート
回路により、イ及び”ハの出力の論理積及び否定論理和
をとって、■の状態で出力パルスψ１を発生し、■の状
態で出力パルスψ２を発生している。尚、イ及び日の出
力の論理積及び否定論理和をとって、■の状態で出力パ
ルスψ１を発生し、■の状態で出力パルスψ２を発生す
るようにしてもよい。
したがって、上記のように論理回路を構成した一パルス
ジェネレータは、例えばＣ−ＭＯ８４Ｒ成とした場合、
トランジスタ数が２２１１１で実現することができ、第
１図に示した従来のものの約半分ですむことになり、こ
れによって占有面積縮小の大幅な向上が期待できる。
ジェネレータは、例えばＣ−ＭＯ８４Ｒ成とした場合、
トランジスタ数が２２１１１で実現することができ、第
１図に示した従来のものの約半分ですむことになり、こ
れによって占有面積縮小の大幅な向上が期待できる。
尚、この回路において動作を不安定にする要因としては
、入力クロックφ、ψの遷移時点において、インバータ
１１．１２の両方のトランスミッションゲートが開いて
信号がゲーティングされない問題が考えられる。この問
題は、第３図中点線で示すように発生するストレイキャ
パシタンスＣＩ。
、入力クロックφ、ψの遷移時点において、インバータ
１１．１２の両方のトランスミッションゲートが開いて
信号がゲーティングされない問題が考えられる。この問
題は、第３図中点線で示すように発生するストレイキャ
パシタンスＣＩ。
Ｃ２に、遷移時間とスレッシュホールド電圧との関係か
ら算出されるキャパシタンスをそれぞれ並列接続すれば
解決できる。このキャパシタンスは、レイアウト上の配
線等のｓｉｎｇ下に形成することが可能であるから、占
有面積に対してはさほどの負担にはならないものである
。
ら算出されるキャパシタンスをそれぞれ並列接続すれば
解決できる。このキャパシタンスは、レイアウト上の配
線等のｓｉｎｇ下に形成することが可能であるから、占
有面積に対してはさほどの負担にはならないものである
。
［発明の効果］
以上のＪ：うにこの発明によれば、通過ゲートの段数が
少なくかつ専有面積の少ない、極めて良好なノンオーバ
ーラツプ型のパルスジェネレータを提供することができ
る。
少なくかつ専有面積の少ない、極めて良好なノンオーバ
ーラツプ型のパルスジェネレータを提供することができ
る。
第１図は従来のノンオーバーラツプ型のパルスジェネレ
ータの構成を示す回路図、第２図はノンオーバーラツプ
型のパルスジェネレータの入力クロックに対する出力パ
ルスの波形を示す波形図、・ 第３図はこの発明に係る
パルスジェネレータの一実施例を示す回路図、第４図は
上記実施例に用いられる１〜ランスミツションゲ−１・
付インバータの具体的な回路を示す回路図である。 １１、１２・・・１−ランスミツションゲ−１・（＝Ｊ
インバータ、１３．１４・・・インバータ、１５・・・
アントゲ−ｊ−１１６・・・ノアゲート、ψ・・・入力
クロック、ψ１．ψ２・・・出力パルス。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 （Ｃ）−−ｎ二」１ゴΣ
ータの構成を示す回路図、第２図はノンオーバーラツプ
型のパルスジェネレータの入力クロックに対する出力パ
ルスの波形を示す波形図、・ 第３図はこの発明に係る
パルスジェネレータの一実施例を示す回路図、第４図は
上記実施例に用いられる１〜ランスミツションゲ−１・
付インバータの具体的な回路を示す回路図である。 １１、１２・・・１−ランスミツションゲ−１・（＝Ｊ
インバータ、１３．１４・・・インバータ、１５・・・
アントゲ−ｊ−１１６・・・ノアゲート、ψ・・・入力
クロック、ψ１．ψ２・・・出力パルス。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 （Ｃ）−−ｎ二」１ゴΣ
Claims (1)
- クロ、ツクパルス入力信号から互いに重複しない第１及
び第２のクロックパルス出力信号を発生するパルスジェ
ネレータにおいて、第１及び第２の１−ラ、ンスミッシ
ョンゲート付インバータ及びインバータよりなるループ
回路と、前記第１の１〜ランスミツシヨンゲート付イン
バータの１〜ランスミツシヨンゲートに前記クロックパ
ルス入力信号を供給し前記第２のトランスミッションゲ
ート付インバータのトランスミッションゲー１〜に前記
クロックパルス入力信号の反転信号を供給して前記ルー
プ回路を制御する制御回路と、前記第１及び第２のどち
らか一方のトランスミッションゲート付インバータの入
力及び出力からそれぞれ論理積及び否定論理和をとるこ
とにより前記第１及び第２のクロックパルス出力信号を
１９る論理ゲート回路とを具備したことを特徴とするパ
ルスジェネレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2846684A JPS60173921A (ja) | 1984-02-20 | 1984-02-20 | パルスジエネレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2846684A JPS60173921A (ja) | 1984-02-20 | 1984-02-20 | パルスジエネレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60173921A true JPS60173921A (ja) | 1985-09-07 |
Family
ID=12249428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2846684A Pending JPS60173921A (ja) | 1984-02-20 | 1984-02-20 | パルスジエネレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60173921A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62177127U (ja) * | 1986-04-28 | 1987-11-10 |
-
1984
- 1984-02-20 JP JP2846684A patent/JPS60173921A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62177127U (ja) * | 1986-04-28 | 1987-11-10 |
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