JPH027712A - 位相切替回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電子計線機や電子交換機等にお（プるデータ
バスの位相切替え等に関するもので必る。

（従来の技術〉 従来、この種の回路としては、例えば第２図に示すよう
なものがあった。以下、その構成を説明する。

第２図は従来の位相切替回路の一構成例を示す回路図で
ある。

この位相切替回路は、入力データＤｉ用の入力端子Ｄ、
ロード信号として機能するクロック信号φを入力するた
めの入力端子し、及び出力信号ＤＱ用の出力端子Ｑを有
するロードタイプのラッチ回路１と、位相制御信号Ｓを
反転するためのインバータ２とを備えている。

ざらに、ラッチ回路１の入力端子りと位相制御信＠Ｓと
が２人ツノのアンドゲート（以下、ＡＮＤゲートという
）３の入力側に接続されると共に、ラッチ回路１の出力
端子Ｑとインバータ２の出力側とが２人力ＡＮＤゲート
４の入力側に接続されている。ＡＮＤゲート３，４の出
力信号Ｄ１゜Ｄ２は、２人力のオアゲート（以下、ＯＲ
ゲートという）５の入力側に接続され、そのＯＲゲート
５から出力データＤＯが出力される構成になっている。

ここで、ラッチ回路１は、クロック信号φが高レベル（
以下、“ト（″という）の時に、入力データＤｉと同相
の出力信＠ＤＱを出力端子Ｑから出力し、クロック信号
φが低レベル（以下、“ビという）の時に、入力データ
Ｄｉをラッチする機能を有している。また位相制御信号
Ｓは、例えばそれが“ＨＩＰの時にはＡＮＤゲート３で
入力データＤ１を、“１１９の時にはＡＮＤゲート４で
ラッチ回路１の出力信号り。を選択させるためのもので
ある。

第３図（１）及び第（２）は、位相制御信＠Ｓがそれぞ
れ“１１′′及び“１′の時の第２図のタイムチャート
であり、この図を参照しつつ第２図の動作を説明する。

なお、第３図（１）、（２＞に示すように、入力データ
Ｄｉは例えばクロック信号φの立下がりからやや遅れて
発生する信号とし、ざらに入力データＤｉの“８１１時
におけるパルス幅はクロック信号φのパルス周期に等し
いものとする。

第３図（１）より、位相制御信＠Ｓが“Ｈ゛′の場合は
、インバータ２の介在によりＡＮＤゲート４の出力信号
Ｄ２は“Ｌ　Ｉｆになるが、ＡＮＤゲート３は入力デー
タＤｉの通過を許可して出力信号Ｄ１を送出する。従っ
て、ＡＮＤゲート３の出力信号Ｄ１がそのままＯＲゲー
ト５を通して出力データＤｏとして出力される。

また第３図（２）より、位相制御信＠Ｓが“ビ′の場合
は、ＡＮＤゲート３は入力データＤｉの通過を禁止する
ため、ＡＮＤゲート３の出力信号Ｄ１は“ビ′である。

一方、ＡＮＤゲート４ではインバータ２により位相制御
信号Ｓが反転されて“′Ｈ″として入力されるため、ラ
ッチ回路１の出力信号ＤＱがそのまま出力信号Ｄ２とし
て送出される。従って、ＡＮＤゲート４の出力信号Ｄ２
がＯＲゲート５を通して出力データＤｏとして出力され
る。

以上のように、この位相切替回路は位相制御信＠Ｓが“
Ｈｏｐの時には入力データＤ・ｉと同相の出力データＤ
○を出力し、位相制御信＠Ｓが“ＬＩＴの時にはクロッ
ク信号φで入力データＤｉの同期をとった信号を出力デ
ータ［）０として出力する。

（発明が解決しようとする課題） しかしながら、上記構成の切替回路では、次のような課
題があった。

位相切替回路の応用としては、通常電子計算機等のデー
タバスに使用されることが多く、例えば８ビット或いは
１６ビツトのデータの位相を切り替える際、データのビ
ット数に応じて位相切替回路がそれぞれ８回路或いは１
６回路必要となる−ところが、上記構成の位相切替回路
では、位相を切り替えるためのＡＮＤゲート３，４やＯ
Ｒゲート５等の論理回路が必要であるため、回路内の配
線の引き回しが多くなると共に回路規模が大きくなり、
そのため製造コストも高価になってそれらを解決するこ
とが困難であった。

本発明は前記従来技術が持っていた課題として、配線数
の増加および回路規模の増大と、それによる製造コスト
の高価格化という点について解決した位相切替回路を提
供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、位相制御信号によ
り入力データに対する出力データの位相を切替え制御す
る位相切替回路において、同期用のクロック信号及び前
記位相制御信号に基づきロード信号を生成する論理回路
と、前記ロード信号が“ト１″の時には前記入力データ
と同相の前記出力データを出力し、且つ前記ロード信丹
パビの時には前記入力データを保持するロードタイプの
ラッチ回路とを備えたものである。

（作　用） 本発明によれば、以上のように位相切替回路を構成した
ので、論理回路は、例えば位相制御信号が（（ＨＩＴの
時はＨ゛′のロード信号を出力し、位相制御信号が“ビ
′の時はクロック信号と同相めロード信号を出力する。

また、ロードタイプのラッチ回路は、ロード信号がパト
１″の時は入力データと同相の出力データを出力し、ロ
ード信号″“ビの時は入力データをラッチ回路内に保持
するように働く。

そのため、位相制御信号“ト１″の時は入力データと同
相の出力データが出力され、位相制御信号“′Ｌ″の時
はタロツク信号と同期をとった入力データが出力データ
として出力される。従って、前記課題を解決できるので
必る。

（実施例） 第１図は本発明の実施例を示す位相切替回路の回路図で
ある。

この位相切替回路は、入力データＤｉ用の入力端子Ｄ、
ロード信号Ｄｇ用の入力端子し、及び出力データＤＯ用
の出力端子Ｑを有するロードタイプのラッチ回路１１と
、出力側が前記ラッチ回路１１の入力端子りに接続され
た２人力のＯＲゲート１２とで構成されている。

ＯＲゲート１２は、同期用のクロック信号φと、入力デ
ータＤｉに対する出力データ［）０の位相を制御するた
めの位相制御信号Ｓとの論理和をとり、ロード信号ＤＮ
を出ノＪする回路である。また、ラッチ回路１１は、ロ
ード信号Ｄρが“Ｈ゛の時には入力データＤｉと同相の
出力データ［）０を出力端子りから出力し、ロード信号
り、Ｑが“ビの時には入力データＤｉをラッチする機能
を有している。

第４図は第１図のロードタイプのラッチ回路１１の一構
成例を示す回路図である。

このラッチ回路１１は、入力端子り、Ｌ、出力端子Ｑ、
クロックド・インバータ２１，２２、及びインバータ２
３．２４を備え、入出力端子り。

０間にクロックド・インバータ２１及びインバータ２４
が直列に接続され、さらにそのインバータ２４に対して
クロックド・インバータ２２が逆並列に接続されている
。入力端子りは、クロックド・インバータ２１の制御端
子に接続されると共に、インバータ２３を介してクロッ
クド・インバータ２２の制御端子に接続されている。

クロックド・インバータ２１．２２は、制御端子が“Ｈ
ｌｌの時にオン状態となって通常のインバータと同様の
信号反転動作を行い、制御端子が“′ビ′の時にオフ状
態となる機能を有している。

第５図は第４図のクロックド・インバータ２１゜２２の
一構成例を示す回路図である。

クロックド・インバータは、入力端子０１、制御端子Ｃ
２、出力端子Ｃ３、ＰチャネルＭＯＳトランジスタ（以
下、ＰＭＯ３という）３１，３２、ＮチャネルＭＯＳト
ランジスタ（以下、ＮＭＯ３という＞３３．３４、及び
インバータ３５を備えている。電源電位Ｖｃｃと接地電
位ＶＳＳとの間には、ＰＭＯ８３１，３２及びＮＭＯ３
３３゜３４が順次直列に接続されている。入力端子Ｃ１
はＰＭＯ３３１及びＮＭＯ３３４の各ゲートに接続され
、さらに制御端子Ｃ２はＮＭＯ３３３のゲートに接続さ
れると共に、インバータ３５を介してＰＭＯ８３２のゲ
ートに接続されている。

ＰＭＯ３３２とＮＭＯ３３３の接続点Ｎには、出力端子
Ｃ３が接続されている。

このクロックド・インバータは、制御端子Ｃ２に入力さ
れた信号が“トじ′の場合、ＰＭＯ３３２及びＮＭＯ３
３３がオン状態となる。この時、入力端子Ｃ１に入力さ
れた信号が“じ′であれば、ＰＭＯ３３１がオン状態、
ＮＭＯ３３４がオフ状態となるため、電源電位Ｖｃｃに
よって出ツノ端子Ｃ３から“ＨＩＴの信号か送出される
。また入力端子Ｃ２に入力された信号が“ト１″であれ
ば、″“ＬＩＴの時とは逆に接地電位ＶＳＳによって出
力端子Ｃ３から“Ｌｌｌの信号が送出される。一方、制
御端子Ｃ２に入力された信号が“′じ′の場合は、ＰＭ
Ｏ３３２，ＮＭＯ３３３共オフ状態となるため、出力端
子Ｃ３から出力される信号は常時ｉｔ　Ｌ　ｌ＃になる
。

第６図（１）及び（２）は、位相制御信号Ｓがそれぞれ
゛ト１パ及び“ビの時の第１図及び第４図のタイムチャ
ートであり、この図を参照しつつ第１図及び第４図の動
作を説明する。

なお、第６図（１）、（２）に示すように、入力データ
Ｄｉはクロック信号φの立下′がりからやや遅れて発生
する信号とし、ざらに入力データＤｉの“’　Ｈ”時の
パルス幅はクロック信号φのパルス周期に等しいものと
する。

第６図（１）より、位相制御信号Ｓか１ｇ　Ｈ＃＃の時
、第１図のＯＲゲート１２はクロック信号φの通過を禁
止して′Ｈ′′のロード信＠ＤｆＪをラッチ回路１１に
出力する。ラッチ回路１１は第４図に示すように、ロー
ド信ＮＤρが“Ｈｌｌの時にはクロックド・インバータ
２１がオン状態となり、そのクロックド・インバータ２
１及びインバータ２４を通して入力データＤｉをそのま
ま通過させるので、入力データＤｉと同相の出力データ
ＤＯが出力端子Ｑから出力される。

また第６図（２）より、位相制御信号Ｓが“１′の時、
第１図のＯＲゲート１２はクロック信号φの通過を許可
して、クロック信号φと同相のロード信号り、ｌ！をラ
ッチ回路１１に出力する。ラッチ回路１１は第４図に示
すように、ロード信号（Ｂがｈｉｌｌの時にはオン状態
のクロックド・インバータ２１を通して入力データＤｉ
を取り込み、ロード信号り、ｌ！が“１′の時にはクロ
ックド・インバータ２１及び２２がそれぞれ、オフ状態
及びオン状態・どなるため、そのクロックド・インバー
タ２２及びインバータ２４を介して取り込んだ入力デー
タＤｉを保持する。従ってクロック信号φに同期させた
入力データＤｉが出力データＤＯとして出力されるこに
なる。

以上説明したように、この位相切替回路は位相制御信号
Ｓが“ト１′°の時には入力データＤｉと同相の出力デ
ータ［）０を出力し、位相制御信号Ｓが“じ′の時には
クロック信号φで同期をとった入力データＤｉを出力デ
ータＤｏとして出力する。

本実施例では、次のような利点を有する。

従来の位相切替回路は１ビツトの場合、例えばラッチ回
路が１２素子、インバータが２素子、ＡＮＤゲート及び
ＯＲゲートを複合ゲートで構成したとしてその複合ゲー
トが１０素子と合計２４素子が必要であるため、ｎビッ
トの場合、２４ｎ素子が必要となる。また、論理回路を
複合ゲートで構成したとしても切替回路の配線数は最低
７本必要であるから、ｎビットの場合７ｎ本が必要とな
る。

これに対して本実施例では、１ビツトの場合、回路構成
に必要な素子数は例えばラッチ回路が１２素子、ＯＲゲ
ートが６素子で合計１８素子であり、配線数は５本であ
る。ざらに、位相切替えのデータ数がｎビットの場合に
ついて検討してみる。本実施例の位相切替回路では、例
えばデータ数が４ビツトの場合、第７図のような構成が
可能である。即ち、この位相切替回路は、入力データＤ
ｉ及びＯＲゲート４１の出力を入力するラッチ回路５１
と、ＯＲゲート４１に接続されたラッチ回路５２，５３
．５４とで構成されている。図中の［）ａ、Ｄｂ、ＤＣ
及びＤｄはそれぞれラッチ回路５１，５２．５３及び５
４の出力信号である。

このように構成すると、ｎビットの場合、素子数は１２
ｎ素子プラス６素子、配線数は２ｎプラス３本となる。

従って、従来と本実施例の位相切替回路を例えば４ピツ
１〜で比較すると、従来の回路の素子数及び配線数が、
それぞれ９６素子及び２８本であるのに対して、本実流
″例の回路ではそれぞれ５４素子及び１１本となり、両
者に著しい差が生じる。

ざらに位相を切り替えるデータのビット数が増大すれば
、この差は増々、著しいものとなる。このように本実施
例の位相切替回路は、回路を構成する素子や配線の数を
大幅に低減させ、回路規模の小型化と低コスト化を可能
とする。

第８図及び第９図は、第１図におけるロードタイプのラ
ッチ回路１１の他の構成の回路図でおる。

第８図のラッチ回路は、入力端子り及び出力端子Ｑと、
ＰＭＯ３及びＮＭＯ３が並列接続されたアナログスイッ
チ６１，６２と、バッファゲート６３とを備えている。

入力端子りと出力端子Ｑの間には、アナログスイッチ６
１及びバッフ７ゲート６３が直列に接続され、さらにそ
のバッファゲート６３にアナログスイッチ６２が並列接
続されている。

このラッチ回路では、ロード信号Ｄ９が“′Ｈ″の時、
アナログスイッチ６１はオン状態に、アナログスイッチ
６２はオフ状態となるため、入力端子りから入力された
信号と同相の信号が出力端子Ｑから出力される。一方、
ロード信＠Ｄｇが′Ｌ″の時は、アナログスイッチ６１
がオフ状態に、アナログスイッチ６２がオン状態となる
ので、入力端子りから入力された信号がバッファ・ゲー
ト６３及びアナログスイッチ６２で保持される。

第９図のラッチ回路は、入力端子り及び出力端子Ｑと、
ＰＭＯ３及びＮＭＯ３が並列接続されたアナログスイッ
チ７１と、インバータ７２．７３と、クロックド・イン
バータ７４とを備えている。

入力端子りと出力端子Ｑの間には、アナログスイッチ７
１及びインバータ７２．７３が直列に接続され、さらに
そのインバータ７２にクロックド・インバータ７４が逆
並列状態に接続されている。

このラッチ回路では、ロード信ＱＤｕが“１１″の時、
アナログスイッチ７１がオン状態に、クロックド・イン
バータ７４がオフ状態となるため、入力端子りから入力
された信号と同相の信号が出力端子Ｑから出力される。

一方、ロード信号ＤＢが“ＬＨの時、アナログスイッチ
７１がオフ状態になり、クロックド・インバータ７４は
通常のインバータと同様に信号反転動作を行うので、入
力された信号が回路内に保持される。

このように、第８図及び第９図のロードタイプのラッチ
回路は、第４図のラッチ回路と同様の動作を行うので、
第１図の実施例とほぼ同様の利点が１ｑられる。第８図
及び第９図のラッチ回路は、構成素子数がそれぞれ１０
索子及び１２素子でおる。第４図のラッチ回路の構成は
１２素子であるから、第８図のラッチ回路を用いて位相
切替回路を構成すれば、ざらに回路規模の小型化が可能
となる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例として例えば次のようなもの
かある。

■　上記実施例では、論理回路を２人力のＯＲゲート１
２．４１で構成しているが、位相切替の用途に応じて制
御信号Ｓを制御信＠３１，３２の２信号に分けて３人力
のＯＲゲートで構成することも可能である。

■　また、論理回路をＯＲグー１〜に代えてＡＮＤゲー
ト、ＮＡＮＤゲート、ＮＯＲグー１〜等で構成すること
もできる。さらにこの場合も前記■のように制御信号を
３１，３２と分けて３人力の論理回路としてもよい。

■　ロードタイプのラッチ回路１１は、上記実施例の構
成に限定されず、種々の素子の組み合せで構成すること
が可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、ロードタ
イプのラッチ回路はロード信号が゛Ｈパの時には入力デ
ータと同相の出力データを出力させ、ロート信号が“ビ
′の時には入力データを回路内に保持させるように動く
ことを利用して、そのロード信号を論理回路で生成する
構成にしたので、回路構成が著しく簡易化されて、その
回路構成に必要な素子や配線の数が大幅に減少し、それ
によって回路規模の小型化と回路の低価格化が期待でき
る。

【図面の簡単な説明】

第１図は本発明の実施例を示す位相切替回路の回路図、
第２図は従来の位相切替回路の回路図、第３図（１）、
（２＞は第２図のタイムチャート、第４図は第１図中の
ラッチ回路の回路図、第５図は第４図中のクロックド・
インバータの回路図、第６図（１）、（２）は第１図の
タイムチャート、第７図は第１図を用いた４ビツト構成
図、第８図及び第９図は第１図中のラッチ回路の他の構
成の回路図である。 １１・・・・・・ロードタイプのラッチ回路、１２・・
・・・・ＯＲゲート。

Claims (1)

1. 【特許請求の範囲】 同期用のクロック信号と入力データに対する出力データ
   の位相を制御するための位相制御信号とに基づきロード
   信号を生成する論理回路と、前記ロード信号が高レベル
   の時には前記入力データと同相の前記出力データを出力
   し、且つ前記ロード信号が低レベルの時には前記入力デ
   ータを保持するロードタイプのラッチ回路とを、 備えたことを特徴とする位相切替回路。