JPH01256811A - クロックジェネレータ - Google Patents
クロックジェネレータInfo
- Publication number
- JPH01256811A JPH01256811A JP63086414A JP8641488A JPH01256811A JP H01256811 A JPH01256811 A JP H01256811A JP 63086414 A JP63086414 A JP 63086414A JP 8641488 A JP8641488 A JP 8641488A JP H01256811 A JPH01256811 A JP H01256811A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- level
- changes
- signal
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000644 propagated effect Effects 0.000 abstract description 6
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
不発明は、クロックジェネレータに関し、特にＶ２分周
回路を利用し友クロックジェネレータに関する。
回路を利用し友クロックジェネレータに関する。
第３図は、Ｖ２分周器を利用し九従来のクロックジェネ
レータの回路図、第４図は第３図に示す回路のタイムチ
ャートである。第３図において、Ａは基準クロック信号
ｐを入力とし、出力Ｑ及びＱを得るＶ２分周器、Ｂは出
力Ｑと基準クロック信号ρを入力としクロック信号ρ１
“を出力とする論理和ゲート、Ｃは出力Ｑと基準クロッ
ク信号ｐを入力とじクロック信号ρ２“を出力とする論
理和ゲートである。
レータの回路図、第４図は第３図に示す回路のタイムチ
ャートである。第３図において、Ａは基準クロック信号
ｐを入力とし、出力Ｑ及びＱを得るＶ２分周器、Ｂは出
力Ｑと基準クロック信号ρを入力としクロック信号ρ１
“を出力とする論理和ゲート、Ｃは出力Ｑと基準クロッ
ク信号ｐを入力とじクロック信号ρ２“を出力とする論
理和ゲートである。
次に、第３図に示す回路の動作を説明する。従来、７２
分周器Ａに基準クロック信号ρを入力して、クロック信
号ρをＶ２分周しｔ出力Ｑ及び出力Ｑを生成し、出力Ｑ
と基準クロック信号ρ、出力Ｑと基準クロック信号ρ各
々の論理和を取ることによって、第６図に示すようなハ
イレベル期間に重複のない２相クロック信号ρ１“、ρ
２“を得、集積回路内部に２相クロック信号ρ１“とｐ
２“の信傍線を配線して使用してい友。
分周器Ａに基準クロック信号ρを入力して、クロック信
号ρをＶ２分周しｔ出力Ｑ及び出力Ｑを生成し、出力Ｑ
と基準クロック信号ρ、出力Ｑと基準クロック信号ρ各
々の論理和を取ることによって、第６図に示すようなハ
イレベル期間に重複のない２相クロック信号ρ１“、ρ
２“を得、集積回路内部に２相クロック信号ρ１“とｐ
２“の信傍線を配線して使用してい友。
上述しｔ従来のタロツクジェネレータは、基準クロック
信号ｐの周波数が高くなると２相クロック信号ρ１“ｌ
ρ２“の波形になまりを生じてしまい、波形の有効なハ
イレベル期間が短くなるため、回路の誤動作を引き起こ
す場合があった。ま友、２相クロック信号ρ１“、５２
）２“に大きな負荷容量や配線容量がついている場合も
同様に２相クロック信号ρ１“、ρ２“の波形になまシ
を生じ、回路の誤動作の原因となっていた。
信号ｐの周波数が高くなると２相クロック信号ρ１“ｌ
ρ２“の波形になまりを生じてしまい、波形の有効なハ
イレベル期間が短くなるため、回路の誤動作を引き起こ
す場合があった。ま友、２相クロック信号ρ１“、５２
）２“に大きな負荷容量や配線容量がついている場合も
同様に２相クロック信号ρ１“、ρ２“の波形になまシ
を生じ、回路の誤動作の原因となっていた。
をＶ２分周した第１クロック信号およびこの第１クロッ
ク信号に対して位相の９０°異なる第２クロック信号を
生成して集積回路内部に配線し、所定の場所において、
前記第１クロック信号の反転信号と前記第２クロック信
号との論理積および前記第２クロック信号の反転信号と
前記第１クロック信号との論理積によってハイレベル期
間に重複のない２相クロック信号を得ることを特徴とす
る。
ク信号に対して位相の９０°異なる第２クロック信号を
生成して集積回路内部に配線し、所定の場所において、
前記第１クロック信号の反転信号と前記第２クロック信
号との論理積および前記第２クロック信号の反転信号と
前記第１クロック信号との論理積によってハイレベル期
間に重複のない２相クロック信号を得ることを特徴とす
る。
欠く本発明【ついて図面を参照して説明する。
第１図は、本発明の実施例の回路図、第２図は第１図に
示す回路のタイムチャートである。
示す回路のタイムチャートである。
時刻ａのとき、基準クロック信号ｐが“Ｌ”レベル、基
準クロック信号ρの逆相信号ρが゛Ｈ″ｖペル＃ 第１
ｐロツク信号ρ１′が“Ｌ″レベル第２クロック信号＠
２’が”Ｈ″レベルインバータｌｌ−ｌ３・工５１１工
８の出力がＬ”レベル。
準クロック信号ρの逆相信号ρが゛Ｈ″ｖペル＃ 第１
ｐロツク信号ρ１′が“Ｌ″レベル第２クロック信号＠
２’が”Ｈ″レベルインバータｌｌ−ｌ３・工５１１工
８の出力がＬ”レベル。
インバータＩ２・Ｉ４・工６・エフ・工９の出力が’Ｈ
”であったとする。
”であったとする。
時刻すにおいて基準クロック信号ρが″Ｈ″レベルに変
化すると、基準クロック信号の逆相信号ρが′Ｌ”レベ
ル、インバータＩｌが−Ｈ”レベル、インバータＩ４が
”Ｌ”レベルに変化し、トランスファゲートＴ２・Ｉ３
がＯＮ状態、トランスファゲートＴ１・Ｉ４がＯＦＦ状
態とナシ、インバータエフの出力レベル％Ｈｓがトラン
スファゲートＴ３を介して伝搬されインバータＩ６の出
力が″Ｌ−レベル、インバータＩ５・工８の出力が１Ｈ
”レベルに１第１クロブク信号ρ１′が１Ｈ”レベルに
それぞれ変化する。
化すると、基準クロック信号の逆相信号ρが′Ｌ”レベ
ル、インバータＩｌが−Ｈ”レベル、インバータＩ４が
”Ｌ”レベルに変化し、トランスファゲートＴ２・Ｉ３
がＯＮ状態、トランスファゲートＴ１・Ｉ４がＯＦＦ状
態とナシ、インバータエフの出力レベル％Ｈｓがトラン
スファゲートＴ３を介して伝搬されインバータＩ６の出
力が″Ｌ−レベル、インバータＩ５・工８の出力が１Ｈ
”レベルに１第１クロブク信号ρ１′が１Ｈ”レベルに
それぞれ変化する。
次に時刻Ｃのとき、基準クロック信号ｐが″Ｌ”レベル
に変化すると、トランスファゲートＴ１・Ｉ４がＯＮ状
態・トランスフアゲ−）Ｉ２・Ｉ３がＯＦＦ状態とな９
、インバータエ６の出力レベル′Ｌ”がトランス７アゲ
ー）Ｔｌｔ介して伝搬されてインバータエ３の出力が″
Ｈ″レベル、インバータＩ２・Ｉ７・Ｉ９の出力が′Ｌ
”レベルに、第２クロック信号ρ２′がｌ Ｌ ＆レベ
ルにそれぞれ変化する。
に変化すると、トランスファゲートＴ１・Ｉ４がＯＮ状
態・トランスフアゲ−）Ｉ２・Ｉ３がＯＦＦ状態とな９
、インバータエ６の出力レベル′Ｌ”がトランス７アゲ
ー）Ｔｌｔ介して伝搬されてインバータエ３の出力が″
Ｈ″レベル、インバータＩ２・Ｉ７・Ｉ９の出力が′Ｌ
”レベルに、第２クロック信号ρ２′がｌ Ｌ ＆レベ
ルにそれぞれ変化する。
続いて時刻ｄのとき基準クロック信号が“Ｈ”レベルに
変化すると、トランスフアゲ−１−Ｉ２・Ｉ３がＯＮ状
態、トランスファゲートＴ１・Ｉ４がＯＦＦ状態とな夛
インバータエフの出力レベル”Ｌ”が伝搬されて第１ク
ロック信号ρｌ′が“Ｌ＃レベルに変化する。
変化すると、トランスフアゲ−１−Ｉ２・Ｉ３がＯＮ状
態、トランスファゲートＴ１・Ｉ４がＯＦＦ状態とな夛
インバータエフの出力レベル”Ｌ”が伝搬されて第１ク
ロック信号ρｌ′が“Ｌ＃レベルに変化する。
さらに時刻Ｃのとき、基準クロック信号が１Ｌ″レヘル
に変化するとインバーメエ６の出力レベル１Ｈ”が伝搬
されて第２クロック信号ρ２′が−Ｈ”レベルに変化す
る。以降、同様の過程によシ、基準クロック信号５２＞
ｔ−Ｖ２分周した第１クロック信号Φ１′と、第１ク
ロック信号ρ１′に対して９０°位相の異なる第２クロ
ック信号Ｃ２’を得る。この第１クロック信号ρ１′と
第２クロック信号ρ２′を乗積回路内部に配線し、所定
の場所において、インバータＩＩＯ、Ｉｌｌ 、 ＮＡ
ＮＤゲートＮＤＩよりクロック信号５２１１ ａ＋イン
バータ１１２ 、１１３ 、 ＮＡＮＤゲートＮＤ２よ
りクロック信号ｐ２ａを生成する。ここでクロック信号
Ｉ２５１ ａｓρ２ａはハイレベル期間に重複のない２
相クロック信号となり、ラッチ回路等の制御信号として
利用することができる。
に変化するとインバーメエ６の出力レベル１Ｈ”が伝搬
されて第２クロック信号ρ２′が−Ｈ”レベルに変化す
る。以降、同様の過程によシ、基準クロック信号５２＞
ｔ−Ｖ２分周した第１クロック信号Φ１′と、第１ク
ロック信号ρ１′に対して９０°位相の異なる第２クロ
ック信号Ｃ２’を得る。この第１クロック信号ρ１′と
第２クロック信号ρ２′を乗積回路内部に配線し、所定
の場所において、インバータＩＩＯ、Ｉｌｌ 、 ＮＡ
ＮＤゲートＮＤＩよりクロック信号５２１１ ａ＋イン
バータ１１２ 、１１３ 、 ＮＡＮＤゲートＮＤ２よ
りクロック信号ｐ２ａを生成する。ここでクロック信号
Ｉ２５１ ａｓρ２ａはハイレベル期間に重複のない２
相クロック信号となり、ラッチ回路等の制御信号として
利用することができる。
本発明のクロックジェネレータにおいては、前記第１ク
ロック信号ρ１′と第２クロック信号ρ２′を集積回路
上に配線し、所定の場所で第１クロック信号ρ１′、第
２クロック信号ρ２′より２相クロック信号を生成する
ことによ）、基準クロック信号Φの周波数が非常に高い
場合、および第１クロック信号ρ１′や第２クロック信
号ρ２′にかなり大きな負荷容量・配線容量がついてい
る場合でもノ・イレベル期間が十分に長い２相クロック
信号を得ることができる効果がある。
ロック信号ρ１′と第２クロック信号ρ２′を集積回路
上に配線し、所定の場所で第１クロック信号ρ１′、第
２クロック信号ρ２′より２相クロック信号を生成する
ことによ）、基準クロック信号Φの周波数が非常に高い
場合、および第１クロック信号ρ１′や第２クロック信
号ρ２′にかなり大きな負荷容量・配線容量がついてい
る場合でもノ・イレベル期間が十分に長い２相クロック
信号を得ることができる効果がある。
第１図は本発明の実施例の回路図、第２図は第１図に示
す回路のタイムチャート、第３図は従来例の回路図、第
４図は第３図に示す回路のタイムチャートである。 １１〜工１３・・・インバータ、Ｔ１〜Ｔ４・・・トラ
ンスファーゲート、ＮＤＩ、ＮＤ２・・・論理積ゲート
、ρ・・・基準クロック信号、ρ・・・基準クロック信
号の逆相信号、ρ１′・・・第１クロック信号、ρ２′
・・・第２クロック信号、ρｌａ、ρ２ａ・・・２相ク
ロック信号、Ａ・・・７２分周器、Ｂ、Ｃ・・・論理和
ゲート、Ｑ、Ｑ・・・７２分周器の出力信号、Ｉ２５１
“・１２５２“・・・クロック信号。 代理人 弁理士 内 原 晋 牟冬 一 ウ： 第３図 第４回
す回路のタイムチャート、第３図は従来例の回路図、第
４図は第３図に示す回路のタイムチャートである。 １１〜工１３・・・インバータ、Ｔ１〜Ｔ４・・・トラ
ンスファーゲート、ＮＤＩ、ＮＤ２・・・論理積ゲート
、ρ・・・基準クロック信号、ρ・・・基準クロック信
号の逆相信号、ρ１′・・・第１クロック信号、ρ２′
・・・第２クロック信号、ρｌａ、ρ２ａ・・・２相ク
ロック信号、Ａ・・・７２分周器、Ｂ、Ｃ・・・論理和
ゲート、Ｑ、Ｑ・・・７２分周器の出力信号、Ｉ２５１
“・１２５２“・・・クロック信号。 代理人 弁理士 内 原 晋 牟冬 一 ウ： 第３図 第４回
Claims (1)
- 基準クロック信号から、この基準クロック信号を１／２
分周した第１クロック信号およびこの第１クロック信号
に対して位相の９０°異なる第２クロック信号を生成し
て集積回路内部に配線し、所定の場所において、前記第
１クロック信号の反転信号と前記第２クロック信号との
論理積および前記第２クロック信号の反転信号と前記第
１クロック信号との論理積によってハイレベル期間に重
複のない２相クロック信号を得ることを特徴とするクロ
ックジェネレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086414A JPH01256811A (ja) | 1988-04-07 | 1988-04-07 | クロックジェネレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086414A JPH01256811A (ja) | 1988-04-07 | 1988-04-07 | クロックジェネレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01256811A true JPH01256811A (ja) | 1989-10-13 |
Family
ID=13886212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63086414A Pending JPH01256811A (ja) | 1988-04-07 | 1988-04-07 | クロックジェネレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01256811A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0847140A2 (en) * | 1996-12-09 | 1998-06-10 | Texas Instruments Incorporated | A circuit and method for generating clock signals |
-
1988
- 1988-04-07 JP JP63086414A patent/JPH01256811A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0847140A2 (en) * | 1996-12-09 | 1998-06-10 | Texas Instruments Incorporated | A circuit and method for generating clock signals |
| EP0847140A3 (en) * | 1996-12-09 | 1998-07-29 | Texas Instruments Incorporated | A circuit and method for generating clock signals |
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