JPH0292113A - インバータ回路 - Google Patents
インバータ回路Info
- Publication number
- JPH0292113A JPH0292113A JP63246004A JP24600488A JPH0292113A JP H0292113 A JPH0292113 A JP H0292113A JP 63246004 A JP63246004 A JP 63246004A JP 24600488 A JP24600488 A JP 24600488A JP H0292113 A JPH0292113 A JP H0292113A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- type mos
- base
- bipolar transistor
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000007599 discharging Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000007704 transition Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はインバータ回路に関し、特にＢｉＣＭＯ８論理
回路をバイポーラトランジスタとＭＯＳトランジスタと
で構成するインバータ回路に関する。
回路をバイポーラトランジスタとＭＯＳトランジスタと
で構成するインバータ回路に関する。
従来のＢ ｉ ＣＭＯＳインバータ回路はバイポーラト
ランジスタとＭＯＳ）ランジスタから構成され、例えば
時開６２−１１４３２６号公報等により知られている。
ランジスタとＭＯＳ）ランジスタから構成され、例えば
時開６２−１１４３２６号公報等により知られている。
第２図はかかる従来の一例を説明するためのＢ ｉ Ｃ
ＭＯＳインバータ回路図である。
ＭＯＳインバータ回路図である。
第２図に示すように、かかるインバータ回路は入力端子
１に一個のＰチャネル（以下、Ｐ型と称す）ＭＯＳ）ラ
ンジスタ５と二個のＮチャネル（以下、Ｎ型と称す）Ｍ
ＯＳ）ランジスタロ、７が接続され、また出力端子２に
二個のバイポーラトランジスタ３，４が接続されるとと
もにＮ型ＭＯＳトランジスタロは接地されている。かか
る回路構成のインバータ回路において、入力端子１に低
レベルの電位が印加されている場合、二個のＮ型ＭＯＳ
トランジスタロ、７はオフの状態にあり、Ｐ型ＭＯＳト
ランジスタ５はオン状態となっている。従って、バイポ
ーラトランジスタ３のベース電位はほぼ電源電位ＶＤＤ
と等電位になるので、トランジスタ３のエミッタ電位レ
ベル、即ち出力レベルは高レベル「Ｈ」となる。この時
、バイポーラトランジスタ４のベースは抵抗Ｒ２を介し
て接地されているので、バイポーラトランジスタ４はオ
フ状態になっている。
１に一個のＰチャネル（以下、Ｐ型と称す）ＭＯＳ）ラ
ンジスタ５と二個のＮチャネル（以下、Ｎ型と称す）Ｍ
ＯＳ）ランジスタロ、７が接続され、また出力端子２に
二個のバイポーラトランジスタ３，４が接続されるとと
もにＮ型ＭＯＳトランジスタロは接地されている。かか
る回路構成のインバータ回路において、入力端子１に低
レベルの電位が印加されている場合、二個のＮ型ＭＯＳ
トランジスタロ、７はオフの状態にあり、Ｐ型ＭＯＳト
ランジスタ５はオン状態となっている。従って、バイポ
ーラトランジスタ３のベース電位はほぼ電源電位ＶＤＤ
と等電位になるので、トランジスタ３のエミッタ電位レ
ベル、即ち出力レベルは高レベル「Ｈ」となる。この時
、バイポーラトランジスタ４のベースは抵抗Ｒ２を介し
て接地されているので、バイポーラトランジスタ４はオ
フ状態になっている。
次に、入力端子１に高レベルの信号電圧が印加されると
、Ｐ型ＭＯＳトランジスタ５がオンからオフ状態へ変化
する一方、Ｎ型ＭＯＳトランジスタロ、７が共にオフか
らオンへ状態遷移する。ここで、まずＮ型ＭＯＳトラン
ジスタロのオンによりバイポーラトランジスタ３のベー
スに蓄積された電荷は速やかに接地点へ放出され、トラ
ンジスタ３をオンからオフへ変化させる。一方、Ｎ型Ｍ
ＯＳトランジスタ７のオンにより出力端子２からの負荷
容量放電電流がバイポーラトランジスタ４のベースに流
入し、同トランジスタ４をオフからオンへ遷移させる。
、Ｐ型ＭＯＳトランジスタ５がオンからオフ状態へ変化
する一方、Ｎ型ＭＯＳトランジスタロ、７が共にオフか
らオンへ状態遷移する。ここで、まずＮ型ＭＯＳトラン
ジスタロのオンによりバイポーラトランジスタ３のベー
スに蓄積された電荷は速やかに接地点へ放出され、トラ
ンジスタ３をオンからオフへ変化させる。一方、Ｎ型Ｍ
ＯＳトランジスタ７のオンにより出力端子２からの負荷
容量放電電流がバイポーラトランジスタ４のベースに流
入し、同トランジスタ４をオフからオンへ遷移させる。
この時、抵抗８によりＮ型ＭＯＳトランジスタフのソー
ス電流の一部は接地点へも流れるが、抵抗８の値を充分
大きく設定することでバイポーラトランジスタ４に充分
なベース電流を供給できる。
ス電流の一部は接地点へも流れるが、抵抗８の値を充分
大きく設定することでバイポーラトランジスタ４に充分
なベース電流を供給できる。
このようにして、バイポーラトランジスタ３がオフ、４
がオンとなるので、出力端子２の電位は急速に低下し低
レベル「Ｌ」へ達する。
がオンとなるので、出力端子２の電位は急速に低下し低
レベル「Ｌ」へ達する。
上述した従来のＢ１ＣＭＯＳインバータ回路は、バイポ
ーラトランジスタ３のベースがＮ型ＭＯＳトランジスタ
６を介して接地する構成となっているため、このトラン
ジスタ３がオンからオフへ遷移するときベースに蓄積さ
れた電荷はＮ型ＭＯＳトランジスタロを通してすべて接
地点へ放出されるのみであり、オフからオンへ遷移する
他方のバイポーラトランシタ４のベース電流へは全く帰
与しない。従って、前記電荷放電電流は全く無駄な電力
消費となるだけでなく、回路動作の高速化が図れないと
いう欠点がある。
ーラトランジスタ３のベースがＮ型ＭＯＳトランジスタ
６を介して接地する構成となっているため、このトラン
ジスタ３がオンからオフへ遷移するときベースに蓄積さ
れた電荷はＮ型ＭＯＳトランジスタロを通してすべて接
地点へ放出されるのみであり、オフからオンへ遷移する
他方のバイポーラトランシタ４のベース電流へは全く帰
与しない。従って、前記電荷放電電流は全く無駄な電力
消費となるだけでなく、回路動作の高速化が図れないと
いう欠点がある。
本発明の目的は、かかる無駄な電力消費をなくし、且つ
回路動作の高速化を図ったインバータ回路を提供するこ
とにある。
回路動作の高速化を図ったインバータ回路を提供するこ
とにある。
本発明のインバータ回路は、コレクタを電源に、エミッ
タを出力端子に接続した第一のバイポーラトランジスタ
と、コレクタを前記出力端子に、エミッタを接地した第
二のバイポーラトランジスタと、前記電源にソースを、
前記第一のバイポーラトランジスタのベースにドレイン
を接続したＰ型ＭＯＳトランジスタと、前記第一のバイ
ポーラトランジスタのベースにドレインを、前記第二の
バイポーラトランジスタのベースにソースを接続した第
一のＮ型ＭＯＳトランジスタと、前記出力端子にドレイ
ンを、前記第二のバイポーラトランジスタのベースにソ
ースを接続した第二のＮ型ＭＯＳトランジスタと、前記
第二のバイポーラトランジスタのベースに一端を、他端
を接地した抵抗素子とを具備し、前記Ｐ型ＭＯＳトラン
ジスタおよび前記第一、第二のＮ型ＭＯＳトランジスタ
の各ゲートを入力端子に接続して構成される。
タを出力端子に接続した第一のバイポーラトランジスタ
と、コレクタを前記出力端子に、エミッタを接地した第
二のバイポーラトランジスタと、前記電源にソースを、
前記第一のバイポーラトランジスタのベースにドレイン
を接続したＰ型ＭＯＳトランジスタと、前記第一のバイ
ポーラトランジスタのベースにドレインを、前記第二の
バイポーラトランジスタのベースにソースを接続した第
一のＮ型ＭＯＳトランジスタと、前記出力端子にドレイ
ンを、前記第二のバイポーラトランジスタのベースにソ
ースを接続した第二のＮ型ＭＯＳトランジスタと、前記
第二のバイポーラトランジスタのベースに一端を、他端
を接地した抵抗素子とを具備し、前記Ｐ型ＭＯＳトラン
ジスタおよび前記第一、第二のＮ型ＭＯＳトランジスタ
の各ゲートを入力端子に接続して構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するためのＢ１ＣＭＯ
Ｓインバータ回路図である。
Ｓインバータ回路図である。
第１図に示すように、本実施例のインバータ回路も入力
端子１にＰ型ＭＯ８）−ランジスタ５と一個のＮ型ＭＯ
Ｓトランジスタロ、７とを接続し、−力出力端子２に二
個のバイポーラトランジスタ３．４を接続したものであ
るが、従来例と異なるのはＮ型ＭＯＳトランジスタ６が
直接接地されるのではなく抵抗８を介して接続されるこ
とにある。
端子１にＰ型ＭＯ８）−ランジスタ５と一個のＮ型ＭＯ
Ｓトランジスタロ、７とを接続し、−力出力端子２に二
個のバイポーラトランジスタ３．４を接続したものであ
るが、従来例と異なるのはＮ型ＭＯＳトランジスタ６が
直接接地されるのではなく抵抗８を介して接続されるこ
とにある。
かかる回路構成のインバータ回路において、まず入力端
子１に低レベルの電位が印加されている場合、Ｎ型ＭＯ
Ｓトランジスタロ、７は共にオフであり、Ｐ型ＭＯＳト
ランジスタ５はオン状態となっている。従って、バイポ
ーラトランジスタ３のベース電位はほぼ電源■ＤＤと等
電位になり、トランジスタ３のエミッタ電位、即ち出力
レベルは高レベルｒＨ」になる。この時、バイポーラト
ランジスタ４のベースは抵抗８を介して接地されている
ので、オフ状態になっているのは明らがである。
子１に低レベルの電位が印加されている場合、Ｎ型ＭＯ
Ｓトランジスタロ、７は共にオフであり、Ｐ型ＭＯＳト
ランジスタ５はオン状態となっている。従って、バイポ
ーラトランジスタ３のベース電位はほぼ電源■ＤＤと等
電位になり、トランジスタ３のエミッタ電位、即ち出力
レベルは高レベルｒＨ」になる。この時、バイポーラト
ランジスタ４のベースは抵抗８を介して接地されている
ので、オフ状態になっているのは明らがである。
次に、入力端子１に高レベルの電位が印加されると、Ｐ
型ＭＯＳトランジスタ５がオフし、他方Ｎ型ＭＯＳトラ
ンジスタロ、７はオン状態へ遷移する。この時、バイポ
ーラトランジスタ４のベースに向って出力端子２がらの
負荷容量放電電流がＮ型ＭｏＳトランジスタ７を通して
流入する。
型ＭＯＳトランジスタ５がオフし、他方Ｎ型ＭＯＳトラ
ンジスタロ、７はオン状態へ遷移する。この時、バイポ
ーラトランジスタ４のベースに向って出力端子２がらの
負荷容量放電電流がＮ型ＭｏＳトランジスタ７を通して
流入する。
更に、バイポーラトランジスタ３のベースに蓄積された
電荷がＮ型ＭＯＳトランジスタロを通して流入する。す
なわち、第２図の従来例で示したインバータ回路では後
者の電流は接地点へ無駄に放出されていたが、本発明の
実施例によればこの電流をオンさせるべきバイポーラト
ランジスタ４のベースへ供給し、このトランジスタ４の
オン状態（立上げ）を速めることに利用している。例え
ば、電子計算機を用いた回路シュミレーションによれば
、全く同一性能のＭＯＳ）ランジスタ及びバイポーラト
ランジスタを用いた場合、本発明によるインバータ回路
の方が従来のインバータ回路に比べて約５％速い信号伝
搬時間を得ることができる。
電荷がＮ型ＭＯＳトランジスタロを通して流入する。す
なわち、第２図の従来例で示したインバータ回路では後
者の電流は接地点へ無駄に放出されていたが、本発明の
実施例によればこの電流をオンさせるべきバイポーラト
ランジスタ４のベースへ供給し、このトランジスタ４の
オン状態（立上げ）を速めることに利用している。例え
ば、電子計算機を用いた回路シュミレーションによれば
、全く同一性能のＭＯＳ）ランジスタ及びバイポーラト
ランジスタを用いた場合、本発明によるインバータ回路
の方が従来のインバータ回路に比べて約５％速い信号伝
搬時間を得ることができる。
以上説明したように、本発明のインバータ回路はオンか
らオフへ遷移する第一のバイポーラトランジスタのベー
スに蓄積された電荷を第一のＮ型ＭＯＳトランジスタに
よりオフからオンへ状態遷移する第二のバイポーラトラ
ンジスタの駆動のためにベースへ放出するように接続す
ることにより、無駄な放電電流をなくすとともに使用素
子数を増加させることなく回路動作の高速化を図れると
いう効果がある。
らオフへ遷移する第一のバイポーラトランジスタのベー
スに蓄積された電荷を第一のＮ型ＭＯＳトランジスタに
よりオフからオンへ状態遷移する第二のバイポーラトラ
ンジスタの駆動のためにベースへ放出するように接続す
ることにより、無駄な放電電流をなくすとともに使用素
子数を増加させることなく回路動作の高速化を図れると
いう効果がある。
第１図は本発明の一実施例を説明するためのＢ１ＣＭＯ
Ｓインバータ回路図、第２図は従来の一例を説明するた
めのＢ１ＣＭＯＳインバータ回路図である。 １・・・入力端子、２・・・出力端子、３．４・・・バ
イポーラトランジスタ、５・・・Ｐ型ＭＯＳトランジス
タ、６，７・・・Ｎ型ＭＯＳトランジスタ、８・・・抵
抗素子、ＶＤＤ・・・電源。
Ｓインバータ回路図、第２図は従来の一例を説明するた
めのＢ１ＣＭＯＳインバータ回路図である。 １・・・入力端子、２・・・出力端子、３．４・・・バ
イポーラトランジスタ、５・・・Ｐ型ＭＯＳトランジス
タ、６，７・・・Ｎ型ＭＯＳトランジスタ、８・・・抵
抗素子、ＶＤＤ・・・電源。
Claims (1)
- コレクタを電源に、エミッタを出力端子に接続した第一
のバイポーラトランジスタと、コレクタを前記出力端子
に、エミッタを接地した第二のバイポーラトランジスタ
と、前記電源にソースを、前記第一のバイポーラトラン
ジスタのベースにドレインを接続したＰ型ＭＯＳトラン
ジスタと、前記第一のバイポーラトランジスタのベース
にドレインを、前記第二のバイポーラトランジスタのベ
ースにソースを接続した第一のＮ型ＭＯＳトランジスタ
と、前記出力端子にドレインを、前記第二のバイポーラ
トランジスタのベースにソースを接続した第二のＮ型Ｍ
ＯＳトランジスタと、前記第二のバイポーラトランジス
タのベースに一端を、他端を接地した抵抗素子とを具備
し、前記Ｐ型ＭＯＳトランジスタおよび前記第一、第二
のＮ型ＭＯＳトランジスタの各ゲートを入力端子に接続
したことを特徴とするインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246004A JPH0292113A (ja) | 1988-09-29 | 1988-09-29 | インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246004A JPH0292113A (ja) | 1988-09-29 | 1988-09-29 | インバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0292113A true JPH0292113A (ja) | 1990-03-30 |
Family
ID=17142034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63246004A Pending JPH0292113A (ja) | 1988-09-29 | 1988-09-29 | インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0292113A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0539230A2 (en) * | 1991-10-25 | 1993-04-28 | Texas Instruments Incorporated | High speed, low power high common mode range voltage mode differential driver circuit |
-
1988
- 1988-09-29 JP JP63246004A patent/JPH0292113A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0539230A2 (en) * | 1991-10-25 | 1993-04-28 | Texas Instruments Incorporated | High speed, low power high common mode range voltage mode differential driver circuit |
| KR100319578B1 (ko) * | 1991-10-25 | 2002-04-22 | 윌리엄 비. 켐플러 | 고속이면서저전력의전압모드차동드라이버회로 |
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