KR100319578B1 - 고속이면서저전력의전압모드차동드라이버회로 - Google Patents

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Abstract

출력이 선정된 레벨을 초과하면, 풀 업/풀 다운 회로(14,17)의 입력 드라이브를 종결하는 출력 전류 미러 회로(15,18)을 갖는 풀 업/풀 다운 회로(14,17)로의 라인(6)상에 신호 입력을 갖는 드라이버 회로를 갖고 있는 트랜시버가 제공된다. 입력 신호가 선정된 레벨 이하로 떨어졌을때 스피드 업 회로(16,19)는 풀 업 / 풀 다운 회로(14,17)의 전류원을 신속히 턴 오프시킨다.

Description

고속이면서 저 전력의 전압 모드 차동 드라이버 회로
본 발명은 일반적으로 트랜시버에 관한 것으로, 특히 트랜시버용 드라이버 회로에 관한 것이다.
트랜시버는 전기 신호, 특히 디지탈 형태의 데이타를 나타내는 신호를 송 ·수신하는 전기 장치이다. 트랜시버는 한 시스템 또는 장치와 다른 시스템 또는 장치에 결합된 전송 라인 간의 인터페이스에 배치된다. 예를 들어, 트랜시버는 비디오 표시 단말 또는 프린터와 같은 주변 장치로 컴퓨터 출력의 배선을 통해 전송하기 위해 컴퓨터의 출력 부분에 이용된다. 마이크로프로세서, 마이크로컴퓨터 또는 중앙 처리 장치를 갖는 다수의 시스템은 트랜시버를 사용한다. 이러한 시스템은 컴퓨터, 전화 시스템, 디스크 드라이브 시스템, 자동차 제어 시스템 및 다른 산업용 시스템일 수 있다. 트랜시버에 연결할 수 있는 전송 라인은 리본, 동축케이블 또는 이선식 연선일 수 있다. 후자의 전송 라인은 전형적으로 RS 485 인터페이스 표준 규격에 적합한 송수신기에 결합된다.
트랜시버는 드라이버와 수신기의 2개 부분으로 구성되어 있다. 드라이버는 시스템의 출력에, 전형적으로는 UART(범용 비동기 송수신기) 장치의 직렬 출력에 결합된 입력을 갖는다. UART 장치는 컴퓨터 버스상의 통상적인 병렬 데이타 비트를직렬 비트 스트림으로 변환시킨다. 이 직렬 비트 스트림은 트랜시버의 드라이버 회로에 제공되는 입력 신호를 발생시킨다. 드라이버 회로는 입력의 논리 레벨의 신호를 전송 라인과 호환가능한 레벨로 변환시킨다. 예를 들어, 드라이버는 TTL, ECL 또는 CMOS 논리 레벨 신호를 RS 485 신호로 변환시키는데, 이 RS 485 신호는 1.5V 이상의 차동 전압으로서 54 옴의 부하를 구동할 수 있다.
종래 기술의 드라이버 회로는 단일의 반도체 기판상에 바이폴라 트랜지스터만을 사용하여 집적화되었다. 이러한 장치들은 속도가 고속이며 구동 능력은 높지만 구동하기 위한 신호가 전혀 불필요한 상항에서도 다량의 전력을 소모한다. 바이폴라 트랜지스터 회로는 구동하기 위한 신호가 전혀 불필요한 상황에서도 바이폴라 트랜지스터에 전원을 공급하기 위한 바이어스 전류원을 필요로 한다는 것은 일반적인 것이다. 부수적으로, 단일 반도체 기판상에 집적화 될 수 있는 트랜시버의 수는 바이폴라 트랜지스터의 전력 소모로 인해 제한된다. 현재는 4개 이상의 RS 485형의 트랜시버가 단일 기판상에 집적될 수는 없지만, 구동 능력이 높으면서 속도가 고속인 바이폴라 드라이버 회로를 트랜시버 기판에 더 추가함으로써 집적도를 증가시키는 것이 바람직하다.
전력 소모의 문제점에 관한 한가지 해결책은 드라이버 회로에 CMOS 트랜지스터 만을 사용하는 것이었다. 그러나 순수한 CMOS 회로는 여러가지 제약 요소를 안고 있었다. 그 하나는 소자의 브레이크다운 전압이다. CMOS 장치는 허용가능한 범위의 공통 모드 동작을 달성하기 위한 입력 신호의 전압 범위를 간단히 소화할 수는 없다. 공통 모드 동작은 구동 성능의 척도이다.
따라서, 정동작(靜動作) 상태에서 전력 소비가 낮고, 공통 모드 동작 능력이 높으며 속도가 고속인 트랜시버의 필요성은 장기간 동안의 숙원 사항이었다.
본 발명은 종래 기술의 문제점을 해결하고 트랜시버에 BiCMOS 회로를 제공함으로써 본 기술 분야의 숙원 사항을 만족시켜 준다. 본 발명은 정동작 상태에서 전력 소비를 최소화하기 위한 CMOS 트랜지스터를 배열하고, 부하를 드라이브 및 스위칭 하기 위한 바이폴라 트랜지스터도 배열한다.
특히, 트랜시버 드라이버 회로는 CMOS 트랜지스터가 풀 업 및 풀 다운 트랜지스터에 베이스 전류를 공급하는 풀 업/풀 다운 회로를 갖는다. 정동작 상태에서 CMOS 트랜지스터는 전류를 전혀 소모하지 않으므로, 무부하 상태에서 회로의 전력 소비가 최소화된다. 본 발명은 바이폴라 차동 드라이버 회로를 갖는 5개 이상의 트랜시버를 하나의 기판 상에 집적하는 것을 가능하게 한다.
본 발명의 드라이버 회로는 또한 전류 미러 회로를 포함한다. 전류 미러 회로는 드라이버가 전송 라인용 드라이브 전류 및 전압과 풀 업/풀 다운 트랜지스터의 정격 전류 및 전압을 초과하는 것을 방지한다. 전류 미러 IC는 풀 업/풀 다운 회로의 입력과 출력 사이에 결합된다. 이것은 출력 전류를 측정한다. 선정된 출력 전류를 초과하면, 전류 미러 회로는 바이폴라 트랜지스터의 베이스로의 전류 공급을 턴 오프시킨다. 전류 미러 회로는 크기가 풀 업/풀 다운 트랜지스터의 수분의 일밖에 안되는 한 쌍의 바이폴라 트랜지스터를 포함한다.
드라이버 회로는 또한 스피드 업 회로를 갖는다. 스피드 업 회로는 접지와 바이폴라 풀 업/풀 다운 트랜지스터의 베이스 사이에 결합된 CMOS 트랜지스터로 구성된다. 스피드 업 바이폴라 트랜지스터의 게이트는 드라이버의 입력에 결합된다. 입력 드라이버 신호가 로우로 될 때 게이트는 풀 업 또는 풀 다운 트랜지스터의 적절한 베이스를 접지에 접속되도록 턴 온되어 풀 업 또는 풀 다운 트랜지스터의 차단을 가속시킨다.
이하, 첨부 도면을 참조하여 본 발명의 실시예에 대하여 상세하게 설명하고자 한다.
제1도를 참조하면, 비디오 표시 단말 또는 프린터와 같은 주변 장치(22)에서 끝나는 한 쌍의 전송 라인(12 및 13)에 결합된 트랜시버(1)을 갖는 컴퓨터와 같은 제1 시스템(20)이 도시되었다. 트랜시버(1)는 드라이버 회로(2) 또는 수신기 회로(3)으로 구성되어 있다. 컴퓨터(20)에서 칩 인에이블 가능핀(4)로 출력된 신호에 응답하여, 트랜시버(1)은 드라이버 회로(2) 또는 송신기 회로(3)을 인에이블할 수 있다. 싱글 엔드(single-ended) 정보는 참조 번호 6 및 7과 같은 다수의 라인을 포함하는 다수의 버스를 통하여 컴퓨터(20)에서 출력되는 것이 일반적이다. 예를 들어 라인(6)은, 드라이버 회로(2)에 의해 전송 라인(12 및 13)의 요구 조건과 호환 가능한 신호 레벨로 변환되는 싱글 엔드 신호와 부합된다. 양호한 실시예에서, 전송 라인(12 및 13)은 표준 RS485 인터페이스와 정합하도록 설계된다. 전송 라인은 또한 라인(10 및 11)을 경유하여 수신기 회로(3)에 결합된다. 칩 인에이블 핀(4)은 일단 형태의 신호인 수신기 회로(3)의 출력을 라인(8 및 9)를 경유하여 컴퓨터(20)에 입력되도록 결합된다. 라인(8 및 9)는 또한 일반적으로 컴퓨터(20)의 다수의 버스의 일부로 된다. 제1도에 도시된 시스템은 하나의 트랜시버를 갖는다.바이폴라 회로와 호환가능한 현재의 집적 수준으로는, 단일의 반도체 기판상에 최대 4개의 트랜시버를 집적할 수 있다. 그러나, 본 발명에 있어서, 5개 이상의 트랜시버를 단일의 기판상에 집적화하는 것이 가능하다. 지금까지, 본 발명은 단일의 기판상에 9개의 트랜시버를 집적화하는 데 성공하였다.
드라이버 회로(2)는 제2도에 보다 상세히 도시되어 있다. 라인(6)상의 신호는 본 기술에서 공지된 차동 신호 송신기(23)의 싱글 엔드를 통과하여 라인(6a 및 6b)를 거쳐 풀 업/풀 다운 회로(14 및 17)에 각각 입력된다. 풀 업/풀 다운 회로(14 및 17)은 둘다 드라이브 트랜지스터의 베이스에 전원을 공급하는 MOS 전류원을 가지는 바이폴라 드라이브 트랜지스터로 구성된다. 전형적인 드라이버 회로의 상세한 내용은 제3도에 관련하여 기술될 것이다. 풀 업/풀 다운 회로(14 및 17)은 풀 업/풀 다운 회로의 출력과 이 회로 자체 사이에 각각 결합된 출력 회로인 미러 회로(15 및 18)을 각각 갖는다. 전류 미러 회로(15 및 18)은 전송 라인(12 및 18)의 출력을 측정한다. 만일 출력이 소정의 선정된 레벨을 초과하면, 전류 미러는 풀 업/풀 다운 회로(14 및 17)로의 입력 드라이브를 종결한다. 풀 업/풀 다운 회로(14 및 17)은 또한 각각 결합된 스피드 업 회로(16 및 19)를 갖는다. 스피드 업 회로(16 및 19)는 입력 라인(6a 및 6b) 상의 입력 신호 레벨을 감지한다. 입력 신호가 라인(6a 및 6b)상의 신호가 없음을 나타내는 선정된 레벨로 떨어지면, 스피드 업 회로(16 및 19)는 풀 업/풀 다운 회로에 전류를 제공하는 전류원을 신속하게 턴 오프시키게 한다.
제3도를 참조하면, 제2도의 드라이버 회로(14 및 17)들 중 하나의 회로가 상세하게 도시되어 있다. 입력 전압 Vi는 NMOS 트랜지스터(MN1)의 게이트와 인버터(22)의 입력에 제공된다. 인버터(22)의 출력은 저항(Rip2)를 통하여 P-채널 트랜지스터(MP1)에 게이트와 접속되고, 저항(Ri2)를 통하여 n-채널 트랜지스터(MN2)의 게이트에 접속된다.
P-채널 트랜지스터(MP1)의 소스는 쇼트키 다이오드(Ds2)의 에노드뿐만 아니라 NPN 트랜지스터의(Q1및 Q1A)의 베이스에 접속된다. 트랜지스터(MP1)의 드레인은 쇼트키 다이오드(Di2)의 캐소드에 접속되고, 에노드는 전원 전압(Vcc)에 접속된다. 트랜지스터(Q1)의 콜렉터는 쇼트키 다이오드(Ds5)을 통하여 Vcc에 접속되고, 트랜지스터(Q1A)의 콜렉터는 저항(RIOSH) 및 쇼트키 다이오드(Ds6)를 통해 Vcc에 접속된다. 저항(RIOSH)는 또한 PNP 트랜지스터(QP1)의 에미터와 베이스 사이에 접속되고 PNP 트랜지스터(QP1)의 에미터는 Vcc에 접속된다. 트랜지스터(QP1)의 콜렉터는 쇼트키 다이오드(Di7)을 통하여 트랜지스터(MP1)의 게이트에 접속된다. 트랜지스터(Q1및 Q1A)의 에미터는 저항(REH1및 REH2)를 통하여 노드(6)에 각각 접속된다.
트랜지스터(MN2)의 게이트는 n-채널 트랜지스터(MN3)의 게이트와 NPN 트랜지스터(Q3)의 콜렉터에 접속된다. 트랜지스터(MN2)의 소스는 트랜지스터(MN3)의 소스 뿐만 아니라 트랜지스터(MN1)의 드레인과 NPN 트랜지스터(Q2및 Q2A)의 베이스에 접속된다. 트랜지스터(MN3)의 드레인은 쇼트키 다이오드(Di8)을 통하여 노드(6)에 접속된다.
트랜지스터(Q2)의 콜렉터는, 저항(RIOSL)의 한 단부뿐만 아니라, 쇼트키 다이오드(Ds9)를 통하여 노드(6)에 접속되고, 저항(RIOSL)의 다른 단부는 PNP 트랜지스터 (QP2)의 베이스와 트랜지스터(QA2)의 콜렉터에 접속된다. 트랜지스터(Q2A)의 콜렉터는 트랜지스터(QP2)의 베이스에 접속된다. 트랜지스터(Q2및 Q2A)의 에미터는 저항(Rel1과 Rel2)를 통하여 접지에 접속된다.
트랜지스터(QP2)의 콜렉터는 다이오드(Di1O)를 통해 트랜지스터(Q3)의 베이스에 접속된다. 트랜지스터(Q3)의 베이스는 저항(Rg)를 통하여 접지되고, Q3의 에미터는 접지되며, 트랜지스터(MN1)의 소스와 트랜지스터(Q3)의 에미터는 접지에 접속된다.
제3도에 도시한 회로는 노드(6)의 R1 및 C1로서 표시된 차동 전송 라인의 한 단부에 푸시-풀 구동을 제공한다.
논리 입력 신호(Vi)는 드라이버 회로(2)의 입력에서 공급된다. 상보 신호(Vip2)는 인버터(22) -양호하게는 간단한 CMOS 인버터- 에 의해 발생된다. Vi가 하이일 때 Vip2는 로우로 되고, 트랜지스터(MP1)이 턴온되어, 부하에 드라이브 전류를 제공하는 풀업 단 출력 트랜지스터(Q1)에 베이스 구동 전류를 공급함으로써,부하에 구동 전류를 제공한다.
동시에, Vip2가 로우이므로, 트랜지스터(MN2)는 턴 오프되어 드라이브 트랜지스터(Q1)로부터 전류가 흐르지 않게 한다. 노드(6)으로부터 전류가 흐르지 못하도록 하기 이해 MN3도 동시에 턴 오프된다.
Q1A, QP1, RIOSH및 Rip2는 RS 485의 요구 조건을 충족시키는 전류 제한 회로를 형성한다. Q1과 Q1A는 서로 일정한 스케일로 정합되어 Q1A의 콜렉터 전류는 Q1콜렉터 전류의 수배로 된다. 양호한 실시예에서, 일정 비율은 50:1이다. 출력 임피던스가 떨어짐에 따라 (출력을 기준으로 단락 회로 상태로 됨에 따라), QP1의 베이스-에미터 접합부 양단에서는 전압 강하가 일어난다. 임피던스가 높아져서 순방향 바이어스 전압에 도달하면, QP1은 MP1의 게이트로 콜렉터 전류를 다시 공급하고, Rip2양단에서는 전압 강하가 일어나서 MP1을 턴 오프시킨다. RIOSH는 적절한 Q1A의 콜렉터 전류에서 QP1의 턴온되도록 선택된다. Q1과 Q1A의 비율은 RIOSH의 값이 합당하게 되도록 즉 용이하게 제조될 수 있도록 선택된다.
Vi가 하이일 때, 그것은 또한 MN1의 게이트에 공급되어, MN1을 턴 오프시켜서, 싱크 트랜지스터(Q1및 Q2A)의 베이스로부터 저 임피던스 경로를 제공하여 싱크트랜지스터(Q2및 Q2A)를 턴 오프되게 한다.
Vi가 로우일 때 인버터(22)는 하이 신호를 PMOS 트랜지스터(MP1)에 공급하여이 트랜지스터를 턴 오프시킨 다음 소스 트랜지스터(Q1및 Q1A)로부터의 드라이브 전류를 제거한다. 동시에, 하이 신호가 MN2및 MN1의 게이트에 공급된다. MN2의 소스는 Q2의 베이스에 결합되고 그것의 드레인은 Ds2를 통하며 Q1및 Q1A의 베이스로 접속된다. 이는 축적된 베이스 전하에 방전 통로를 제공하여 턴 오프 상태로 신속하게 이행하도록 하며 회로가 무 부하 상태하에서 "0" 정지 전류로 동작하도록 한다. 이는 또한 Q2를 턴 온시키는데 사용되는 단시간의 서지 전류를 제공한다.
동시에, MN3이 또한 턴 온되어, 출력 노드(6)에서 트레인 트랜지스터(Q2및 Q2A)의 베이스로 접속된다. 따라서, 싱크 트랜지스터(Q2및 Q2A)용 베이스 드라이브 전류가 실질적으로 부하로부터 인입되는 것이 하나의 장점이다. 정상적으로는 요구된 전력의 10-15%에 해당하는 베이스 드라이브는 통상적으로 전원으로부터 공급될 것이다. 이러한 구성은 전력의 소비를 최소화시킨다.
싱크 트랜지스터는 드라이브 트랜지스터 Q1및 Q1A와 동일한 비율을 갖는다. Q2A를 통하여 전류는 Q1A를 통하는 전류와 동일한 방법으로 모니터된다. (Q2A, QP2, RIOSL및 Ri2는 싱크 트랜지스터(Q2및 Q2A)용 전류 제한 회로를 형성한다.
RIOSL양단의 전압 강하가 1 Vbe에 도달하면, 트랜지스터(QP2)가 턴 온되어 Q3에 베이스 전류를 공급하여 Q3를 턴 온 시킨 다음 MN2및 MN3의 게이트로의 드라이브 신호를 반복적으로 싱크시켜서 MN2및 MN3를 턴오프시키고 Q2및 Q2A의 베이스로부터의 드라이브 전류를 제거하여 Q2및 Q2A를 턴 오프시킨다.
쇼트키 블록킹 다이오드로는 RS485에서 요구되는 것과 같이 Vcc 이상과 접지 전위 미만의 확장된 출력 공통 모드 범위를 허용하도록 고전압 MOS 및 바이폴라 소자가 사용된다. 풀-업 단에 있어서, 출력이 Vcc 이상일 때 Di2는 MP1의 드레인-백 게이트(drain-backgate) 다이오드를 통하여 전류 경로를 차단한다. Ds5및 Ds6은 Q1및 Q1A의 베이스 콜렉터 다이오드에 대하여 동일한 조건하에서 동일하게 차단하게 한다.
풀 다운 단에 있어서, Ds7은 Q2및 Q2A의 베이스-콜렉터 다이오드에 의해 형성된 전류 경로를 차단하게 한다.
본 발명은 특정한 실시예에 관련하여 기술되고 예시되었지만, 본 명세서의 실명은 일예로서 제시된 것이고, 부품 및 관계의 조합 및 배열의 여러가지 변형이 본 기술에 숙련된 자에 의해 본 발명의 범위 및 정신을 벗어나지 않는 한도내에서 실시될 수 있다는 것을 이해하여야 한다.
제l도는 트랜시버를 사용하는 시스템의 블럭도.
제2도는 제1도의 트랜시버용 차동 드라이버의 블럭도.
제3도는 제2도에 도시된 차동 드라이버 절반부의 전기적 접속 관계를 개략적으로 도시한 회로도.
도면의 주요 부분에 대한 부호의 설명
1 : 트랜시버
2 : 드라이버 회로
3 : 수신기
4 : 인에이블 기능 핀
6 : 출력 노드
14, 17 : 풀 업/풀 다운 회로
15, 18 : 전류 미러 회로
16, 19 : 스피드 업 회로
20 : 컴퓨터
22 : 인버터
MNI : NMOS 트랜지스터
MPI : P-채널 트랜지스터
Dil, Di2, Di7, Di8 : 쇼트키 다이오드

Claims (9)

  1. 입력 노드 및 출력 노드를 갖는 드라이버 회로에 있어서,
    상기 입력 노드 및 전원에 결합된 제1 전류원;
    상기 제1 전류원에 결합된 베이스를 갖고, 상기 전원 및 상기 출력 노드에 결합된 제1 바이폴라 트랜지스터;
    상기 출력 노드 및 상기 제1 바이폴라 트랜지스터에 결합된 제1 전류 제한 회로;
    상기 입력 노드 및 제2 전원에 결합된 제2 전류원;
    상기 제2 전류원에 결합된 베이스를 갖고, 상기 제2 전원과 상기 출력 노드 사이에 결합된 제2 바이폴라 트랜지스터;
    상기 출력 노드 및 상기 제2 바이폴라 트랜지스터에 결합된 제2 전류 제한 회로; 및
    상기 제1 바이폴라 트랜지스터의 베이스에 결합된 베이스, 상기 제1 바이폴라 트랜지스터의 에미터에 결합된 에미터, 및 상기 제1 바이폴라 트랜지스터의 컬렉터에 결합된 컬렉터를 가지며, 상기 제1 바이폴라 트랜지스터로 스케일된 제3 바이폴라 트랜지스터
    를 포함하는 드라이버 회로.
  2. 제1항에 있어서, 상기 제2 전류 제한 회로는 상기 제3 바이폴라 트랜지스터의 베이스에 결합된 베이스, 상기 제2 바이폴라 트랜지스터의 에미터에 결합된 에미터, 및 상기 제2 바이폴라 트랜지스터의 컬렉터에 결합된 컬렉터를 갖는 제4 바이폴라 트랜지스터를 포항하는 드라이버 회로.
  3. 제1항에 있어서, 상기 제3 바이폴라 트랜지스터의 컬렉터에 결합된 베이스와, 상기 제1 전원과 상기 제1 전류원의 입력 사이에 결합된 전류 경로를 갖는 제5 바이롤라 트랜지스터를 더 포함하는 드라이버 회로.
  4. 제2항에 있어서, 상기 제4 바이폴라 트랜지스터의 컬렉터에 결합된 베이스와, 상기 제4 바이폴라 트랜지스터의 컬렉터와 상기 제2 전류원의 입력 사이에 결합된 전류 경로를 갖는 제6 바이폴라 트랜지스터를 더 포함하는 드라이버 회로.
  5. 제1항에 있어서, 상기 제1 및 제2 전류원은 CMOS 트랜지스터의 쌍을 포함하는 드라이버 회로.
  6. 제1항에 있어서, 상기 제3 바이폴라 트랜지스터는 상기 제1 바이폴라 트랜지스터로 스케일되는 드라이버 회로.
  7. 제2항에 있어서, 상기 제4 바이폴라 트랜지스터는 상기 제2 바이폴라 트랜지스터로 스케일되는 드라이버 회로.
  8. 제1항에 있어서, 상기 제1 전류원이 온된 때, 상기 제2 전류원은 오프되는 드라이버 회로.
  9. 제1항에 있어서, 상기 제2 전류원이 온된 때, 상기 제1 전류원은 오프되는 드라이버 회로.
KR1019920019653A 1991-10-25 1992-10-24 고속이면서저전력의전압모드차동드라이버회로 KR100319578B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100622322B1 (ko) * 2000-01-27 2006-09-13 간지 오쯔까 드라이버 회로, 수신기 회로, 및 신호 전송 버스 시스템

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69428045T2 (de) * 1993-06-08 2002-04-18 Nat Semiconductor Corp Programmierbarer cmos bus- und übertragungsleitungstreiber
DE69411388T2 (de) * 1993-06-08 1999-02-25 Nat Semiconductor Corp Btl kompatibler cmos leitungstreiber
US5557223A (en) * 1993-06-08 1996-09-17 National Semiconductor Corporation CMOS bus and transmission line driver having compensated edge rate control
US5543746A (en) * 1993-06-08 1996-08-06 National Semiconductor Corp. Programmable CMOS current source having positive temperature coefficient
US5483184A (en) * 1993-06-08 1996-01-09 National Semiconductor Corporation Programmable CMOS bus and transmission line receiver
US5539341A (en) * 1993-06-08 1996-07-23 National Semiconductor Corporation CMOS bus and transmission line driver having programmable edge rate control
US5471663A (en) * 1993-07-01 1995-11-28 Motorola, Inc. Expanded microcomputer system for controlling radio frequency interference
KR970005573B1 (ko) * 1994-08-17 1997-04-17 한국전기통신공사 낮은 출력 임피던스를 갖는 버퍼회로
US5576654A (en) * 1995-05-16 1996-11-19 Harris Corporation BIMOS driver circuit and method
JP3699764B2 (ja) * 1996-01-31 2005-09-28 株式会社東芝 ドライバ回路装置及びインターフェース
US5808883A (en) * 1996-02-15 1998-09-15 Harris Corporation DC-to-DC converter having charge pump and associated methods
US5821740A (en) * 1996-02-15 1998-10-13 Harris Corporation DC-to-DC converter having fast over-current detection and associated methods
US5793193A (en) * 1996-02-15 1998-08-11 Harris Corporation DC-to-DC converter having enhanced control features and associated methods
US5818260A (en) * 1996-04-24 1998-10-06 National Semiconductor Corporation Transmission line driver having controllable rise and fall times with variable output low and minimal on/off delay
US6046621A (en) * 1996-09-30 2000-04-04 Advanced Micro Devices, Inc. Differential signal generator with dynamic beta ratios
US5933375A (en) * 1997-09-17 1999-08-03 Mitsubishi Semiconductor America, Inc. Main amplifier with fast output disablement
GB2335556B (en) 1998-03-18 2002-10-30 Ericsson Telefon Ab L M Switch circuit
US6329843B1 (en) * 1999-10-14 2001-12-11 Matsushita Electric Industrial Co., Ltd. Output driver with current compensation circuit for variation of common mode voltage
US6292010B1 (en) 2000-02-02 2001-09-18 Teradyne, Inc. Dynamic pin driver combining high voltage mode and high speed mode
US6590436B2 (en) 2001-10-12 2003-07-08 Texas Instruments Incorporated System and method of translating wide common mode voltage ranges into narrow common mode voltage ranges
US6628150B1 (en) 2002-04-02 2003-09-30 Texas Instruments Incorporated System and method to speed-up operation of a driver
DE10243603B4 (de) * 2002-09-19 2007-04-19 Infineon Technologies Ag Verfahren zur Verwendung beim Trimmen, Halbleiter-Bauelement-Test-Gerät zum Durchführen des Verfahrens und Halbleiter-Bauelement-Test-System
US7161442B2 (en) * 2003-01-06 2007-01-09 United Microelectronics Corp. Latch system comprising an action module to increase negative resistance
US7208993B2 (en) * 2003-03-11 2007-04-24 Texas Instruments Incorporated Input current leakage correction for multi-channel LVDS front multiplexed repeaters
RU2396711C2 (ru) 2005-01-06 2010-08-10 Эл Джи Электроникс Инк. Улучшения системы высокоскоростной пакетной передачи данных по восходящей линии связи

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0292113A (ja) * 1988-09-29 1990-03-30 Nec Corp インバータ回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3845405A (en) * 1973-05-24 1974-10-29 Rca Corp Composite transistor device with over current protection
JPH0693626B2 (ja) * 1983-07-25 1994-11-16 株式会社日立製作所 半導体集積回路装置
JPS63176015A (ja) * 1987-01-16 1988-07-20 Mitsubishi Electric Corp 集積回路
JPH06103839B2 (ja) * 1988-12-28 1994-12-14 株式会社東芝 半導体論理回路
DE3941840A1 (de) * 1989-03-21 1991-01-24 Fraunhofer Ges Forschung Schaltung
KR930001439B1 (ko) * 1990-05-08 1993-02-27 한국전기통신공사 BiCMOS용 출력회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0292113A (ja) * 1988-09-29 1990-03-30 Nec Corp インバータ回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100622322B1 (ko) * 2000-01-27 2006-09-13 간지 오쯔까 드라이버 회로, 수신기 회로, 및 신호 전송 버스 시스템

Also Published As

Publication number Publication date
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KR930009268A (ko) 1993-05-22
DE69228911D1 (de) 1999-05-20
DE69228911T2 (de) 1999-10-21
EP0539230A3 (en) 1993-09-29
EP0539230B1 (en) 1999-04-14
EP0539230A2 (en) 1993-04-28
US5338987A (en) 1994-08-16
JPH06224722A (ja) 1994-08-12

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