KR930009268A - 고속이면서 저 전력의 전압 모드 차동 드라이버 회로 - Google Patents

고속이면서 저 전력의 전압 모드 차동 드라이버 회로 Download PDF

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KR930009268A
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    • H—ELECTRICITY
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Abstract

출력이 선정된 레벨을 초과하면, 풀 업/풀 다운 회로(14,17)의 입력 드라이브를 종결하는 출력 전류 미러 회로(15,18)을 갖는 풀 업/풀 다운 회로(14,17)로의 라인(6)상에 신호 입력을 갖는 드라이버 회로를 갖고 있는 트랜시버가 제공된다. 입력신호가 선정된 레벨 이하로 떨어졌을 때 스피드 업 회로(16,19)는 풀 업/풀 다운 회로(14,17)의 전류원을 신속히 턴 유포시킨다.

Description

고속이면서 저 전력의 전압 모드 차동 드라이버 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 트랜시버를 사용하는 시스템의 블럭도,
제2도는 제1도의 트랜시버용 차동 드라이버의 블럭도,
제3도는 제2도에 도시된 차동 드라이버 절반부의 접속 관계를 개략적으로 도시한 회로도.

Claims (28)

  1. 한쌍의 바이폴라 트랜지스터 및 바이어스 전류를 바이폴라 트랜지스터의 베이스에 공급하기 위한 한쌍의 MOS트랜지스터를 포함하는 것을 특징으로 하는 드라이버 회로.
  2. 바이폴라 트랜지스터의 베이스에 바이어스 전류를 공급하는 한쌍의 MOS트랜지스터를 갖는 한쌍의 바이폴라 풀 업 및 풀 다운 트랜지스터를 포함하는 것을 특징으로 하는 드라이버 회로.
  3. 제1 및 제2바이폴라 트랜지스터 및 이 제1 및 제2바이폴라 트랜지스터의 베이스에 각각 결합된 제1 및 제2 MOS트랜지스터를 포함하는 것을 특징으로 하는 드라이버 회로.
  4. 제3항에 있어서, 상기 MOS트랜지스터가 상보 MOS트랜지스터인 것을 특징으로 하는 회로.
  5. 제4항에 있어서, 상기 MOS트랜지스터가 상기 바이폴라 트랜지스터의 각각의 베이스에 전류를 공급하기 위한 전류로를 갖는 것을 특징으로 하는 회로.
  6. 제5항에 있어서, 상기 MOS트랜지스터가 MOS트랜지스터의 전류로를 통하는 전류를 변경시키기 위해 인가된 전압에 응답하는 게이트 전극을 갖는 것을 특징으로 하는 회로.
  7. 제6항에 있어서, 상기 MOS트랜지스터의 상기 게이트 전극에 전압이 제공되지 않을 때 상기 MOS트랜지스터를 통하는 전류가 무시될 수 있는 것을 특징으로 하는 회로.
  8. 제7항에 있어서, 상기 바이폴라 트랜지스터는 전류로 및 바이폴라 트랜지스터의 전류로를 통과하는 전류를 변경하기 위해 베이스 전극에 인가된 전류에 응답하는 베이스 전극을 갖는 것을 특징으로 하는 회로.
  9. 제9항에 있어서, 상기 MOS트랜지스터의 게이트 전극에 전압이 제공되지 않았을 때 상기 바이폴라 트랜지스터를 통하는 전류가 무시될 수 있는 것을 특징으로 하는 회로.
  10. 제3항에 있어서, 전류 미러 회로를 더 포함하는 것을 특징으로 하는 회로.
  11. 제10항에 있어서, 상기 전류 미러 회로가 제3 및 제4바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 회로.
  12. 제10항에 있어서, 상기 제3 및 제4바이폴라 트랜지스터가 전류로 및 베이스 전극의 전류에 따라 상기 전류로의 전류를 제어하기 위한 베이스 전극을 갖는 것을 특징으로 하는 회로.
  13. 제12항에 있어서, 상기 제3 및 제4바이폴라 트랜지스터가 전류로 및 베이스 전극의 전류에 따라 상기 전류로의 전류를 제어하기 위한 베이스 전극을 갖는 것을 특징으로 하는 회로.
  14. 제13항에 있어서, 상기 제3 및 제4바이폴라 트랜지스터의 베이스 전극이 제1 및 제2바이폴라 트랜지스터의 베이스와 각각 결합되는 것을 특징으로 하는 회로.
  15. 제14항에 있어서, 상기 제3 및 제4 트랜지스터의 크기가 이 트랜지스터 각각의 전류로의 크기가 제1 및 제2트랜지스터의 전류로의 선정된 크기로 되도록 되어 있는 것을 특징으로 하는 회로.
  16. 제15항에 있어서, 상기 제3 및 제4트랜지스터 상기 제1 및 제2트랜지스터의 전류로의 비가 약 50:1인 것을 특징으로 하는 회로.
  17. 제3항에 있어서, 상기 제3 및 제4MOS트랜지스터를 더 포함한 것을 특징으로 하는 회로.
  18. 제17항에 있어서, 상기 제3 및 제4MOS트랜지스터의 전류로가 제1 및 제2바이폴라 트랜지스터와 각각 결합된 전류로를 갖는 것을 특징으로 하는 회로.
  19. 제18항에 있어서, 상기 제3 및 제4MOS트랜지스터의 전류로가 제1 및 제2바이폴라 트랜지스터와 각각 결합디는 것을 특징으로 하는 회로.
  20. 제18항에 있어서, 상기 제3 및 제4MOS트랜지스터가 제1 또는 제2바이폴라 트랜지스터가 턴 오프 될 때까지의 기간을 단축하기 위해 제1 및 제2트랜지스터가 턴 오프되는 기간 동안 제1 및 제2바이폴라 트랜지스터의 베이스에 보조 전류를 공급하는 것을 특징으로 하는 회로.
  21. 제3항에 있어서, 상기 제1 및 제2바이폴라 트랜지스터를 신속히 턴 오프시키기 위해 보조 풀 다운 회로를 더 포함하는 것을 특징으로 하는 회로.
  22. 제21항에 있어서, 보조 풀 다운 회로가 상기 제1 및 제2바이폴라 트랜지스터와 각각 결합된 전류로를 갖고 있는 제3 및 제4MOS트랜지스터를 포함하는 것을 특징으로 하는 회로.
  23. 제22항에 있어서, 상기 제3 및 제4MOS트랜지스터가 제1 및 제2바이폴라 트랜지스터가 턴 오프될 때까지의 기간을 단축하기 위해 제1 및 제2트랜지스터가 턴 오프되는 기간 동안 제1 및 제2바이폴라 트랜지스터의 베이스에 보조 전류를 공급하는 것을 특징으로 하는 회로.
  24. 제3항에 있어서, 하나 또는 그 이상의 트랜지스터의 기판 전류로를 통과하는 전류를 제한하기 위해 하나 또는 그 이상의 트랜지스터의 전류로내에 하나 또는 그 이상의 다이오드를 더 포함하는 것을 특징으로 하는 회로.
  25. 제12항에 있어서, 하나 또는 그 이상의 트랜지스터의 기판 전류로를 통과하는 전류를 제한하기 위해 하나 또는 그 이상의 트랜지스터의 전류로내에 하나 또는 그 이상의 다이오드를 더 포함하는 것을 특징으로 하는 회로.
  26. 제22항에 있어서, 하나 또는 그 이상의 트랜지스터의 기판 전류로를 통과하는 전류를 제한하기 위해 하나 또는 그 이상의 트랜지스터의 전류로내에 하나 또는 그 이상의 다이오드를 더 포함하는 것을 특징으로 하는 회로.
  27. 하나의 기판상에 다섯 또는 그 이상의 바이폴라 풀 업/풀 다운 회로를 더 포함하는 것을 특징으로 하는 BICMOS드라이버 회로.
  28. 제3항에 있어서, 상기 회로가 논리 레벨의 신호를 수신하기 위한 입력 및 송신 라인과 호환가능한 선정된 레벨로 신호를 송신하기 위한 출력을 갖는 것을 특징으로 하는 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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