CN113168865A - 补偿由于阻挡氧化物层减薄引起的擦除速度变化的存储器设备 - Google Patents

Abstract

本发明提供了用于优化存储器设备中的擦除操作以补偿由于阻挡氧化物减薄引起的擦除速度变化的技术。在块的擦除操作中，不同子块中的NAND串的沟道可以充电不同的量。一种方法调整NAND串中的第一选择栅极晶体管的控制栅极电压。这调整了由于栅极感应漏极泄漏而在该沟道中产生的空穴的量。另一种方法调整所述NAND串中的附加选择栅极晶体管的所述控制栅极电压，以调整相邻沟道区的电导率。另一种方法将不同的位线电压施加到每个子块中的NAND串的不同行。

Description

补偿由于阻挡氧化物层减薄引起的擦除速度变化的存储器 设备

背景技术

本技术涉及存储器设备的操作。

半导体存储器设备已经变得越来越普遍用于各种电子设备。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。

电荷存储材料(诸如浮栅)或电荷俘获材料可以用于此类存储器设备中以存储表示数据状态的电荷。电荷俘获材料可以被垂直布置在三维(3D)堆叠的存储器结构中，或者被水平布置在二维(2D)存储器结构中。3D存储器结构的一个示例是位成本可扩展(BiCS)体系结构，该体系结构包括交替的导电层和介电层的堆叠。

存储器设备包括可以例如串联布置在NAND串(例如，NAND链)中的存储器单元。然而，在操作此类存储器设备时存在各种挑战。

附图说明

图1是示例存储器设备的框图。

图2是描绘图1的感测块51的一个实施方案的框图。

图3描绘了图1的用于将电压提供给存储器单元的块的功率控制模块116的示例具体实施。

图4是存储器设备500的透视图，该存储器设备500包括图1的存储器结构126的示例3D配置中的一组块。

图5A描绘了图4的块BLK0的一部分的示例剖视图。

图5B描绘了图4的BLK0中的示例晶体管549。

图5C描绘了图5A的堆叠中的存储器孔直径的曲线图。

图6描绘了图5A的堆叠的区522的近距离视图。

图7A描绘了图4的在其中块具有七个子块的示例中的块BLK0的侧视图。

图7B描绘了图7A的块BLK0中的导电层的透视图。

图8A描绘了图7B的示例块BLK0的顶视图，其中每个子块包括四行NAND串。

图8B描绘了示出图8A的块中的阻挡氧化物层的变化的厚度随着距块的最近边缘的距离而变的曲线图。

图8C更详细地描绘了图8A的区640，其示出了阻挡氧化物层的变化的厚度。

图8D描绘了图7A的示例块BLK0的另一示例顶视图，其中每个子块包括两行NAND串。

图8E描绘了图7A的示例块BLK0的另一示例顶视图，其中每个子块包括三行NAND串。

图9A描绘了图7B的块BLK0中的选择栅极晶体管的第一示例配置。

图9B描绘了图7B的块BLK0中的选择栅极晶体管的第二示例配置。

图9C描绘了图7B的块BLK0中的选择栅极晶体管的第三示例配置。

图9D描绘了图7B的块BLK0中的选择栅极晶体管的第四示例配置。

图10A描绘了编程操作之后的一组存储器单元的阈值电压(Vth)分布。

图10B描绘了当使用相对大的擦除电压持续时间和相对少量的擦除循环时在擦除操作结束时具有不同擦除速度的不同子块的存储器单元的Vth分布。

图10C描绘了当使用相对小的擦除电压持续时间和相对大量的擦除循环时在擦除操作结束时具有不同擦除速度的不同子块的存储器单元的Vth分布。

图11A描绘了块的考虑到不同子块的不同擦除速度的示例擦除操作的流程图。

图11B描绘了用于实现图11A的步骤1101的过程的流程图。

图11C描绘了用于实现图11A的步骤1102的过程的流程图。

图11D描绘了图9A的块的一部分和在示例擦除操作中使用的电压。

图11E描绘了与图11D中的SGD晶体管的配置一致的示例擦除操作。

图11F描绘了图9B的块的一部分和在示例擦除操作中使用的电压。

图11G描绘了与图11F中的SGD晶体管的配置一致的示例擦除操作。

图12A描绘了与图9A一致的擦除操作中使用的示例电压的表。

图12B描绘了与图9B一致的擦除操作中使用的示例电压的表。

图12C描绘了与图9C一致的擦除操作中使用的示例电压的表。

图12D描绘了与图9C一致的擦除操作中使用的示例电压的另一表。

图13A描绘了擦除操作中的擦除脉冲的示例序列。

图13B描绘了与图12A和图13A一致的用于选择栅极晶体管的控制栅极电压的示例序列。

图13C描绘了与图13A和图13B一致的沟道电压的示例。

图13D描绘了与图13A和图13B一致的字线电压的示例序列。

图13E描绘了作为图13B的替代的用于选择栅极晶体管的控制栅极电压的示例序列。

图13F描绘了与图12B和图13A一致的用于选择栅极晶体管的控制栅极电压的示例序列。

图13G描绘了与图12C和图13A一致的用于选择栅极晶体管的控制栅极电压的示例序列。

具体实施方式

本发明描述了用于优化存储器设备中的擦除操作以补偿由于诸如阻挡氧化物层减薄的因素所引起的擦除速度变化的装置和技术。

在一些存储器设备中，存储器单元彼此接合，诸如在块或子块中的NAND串中。每个NAND串包括：一个或多个漏极端选择栅极晶体管(称为SGD晶体管)之间串联连接的多个存储器单元，其位于NAND串的连接到位线的漏极端上；以及一个或多个源极端选择栅极晶体管(称为SGS晶体管)，其位于NAND串或其他存储器串或连接的存储器单元组的连接到源极线的源极端上。此外，存储器单元可以布置有用作控制栅极的公共控制栅极线(例如，字线)。一组字线从块的源极侧延伸到块的漏极侧。存储器单元可以其他类型的串连接，并且也可以其他方式连接。

在3D存储器结构中，存储器单元可被布置以叠堆的垂直NAND串，其中该叠堆包括交替的导电层和介电层。导电层用作连接到存储器单元的字线。每个NAND串可具有与字线相交以形成存储器单元的柱的形状。

存储器单元可包括有资格存储用户数据的数据存储器单元，以及没有资格存储用户数据的虚设存储器单元或非数据存储器单元。虚设存储器单元可以具有与数据存储器单元相同的结构，但控制器认为该存储器单元无资格存储包括用户数据的任何类型的数据。虚设字线连接到虚设存储器单元。可以在一串存储器单元的漏极端和/或源极端处提供一个或多个虚设存储器单元，以提供沟道电压梯度的逐渐过渡。

在一些3D存储器结构中，存储器单元被布置在堆叠中的垂直NAND串(或其他组连接的存储器单元)中，其中该堆叠包括交替的导电层和电介质层。在该结构中，导电层用作连接到存储器单元的字线。另外，存储器单元可以由在堆叠中延伸的阻挡氧化物、电荷俘获材料、隧道氧化物和沟道多晶硅的环形层形成。阻挡氧化物层将电荷俘获层与字线分开，以便阻挡电荷俘获层中的电荷到达字线。

这些层可以同心地布置。每个NAND串可具有与字线相交以形成存储器单元的柱的形状。

每个存储器单元可根据程序命令中的写入数据与数据状态相关联。基于该存储器单元的数据状态，存储器单元将保持在擦除状态或被编程为编程数据状态。例如，在每单元单个位的存储器设备(也被称为SLC或单级单元)中，存在两种数据状态，包括擦除状态和编程状态。MLC或多级单元对于每个单元存储两个或更多个位，作为多位存储器单元。例如，在每单元两位的存储器设备中，存在四种数据状态，包括擦除状态和三种更高的数据状态，该三种更高的数据状态被称为A、B和C数据状态。在每单元三位的存储器设备中，存在八种数据状态，包括擦除状态和七种更高的数据状态，该七种更高的数据状态被称为A-G数据状态(参见图10A)。在每单元四位的存储器设备中，存在十六种数据状态，包括擦除状态(SO)和十五种更高的数据状态S0-S15。

编程操作可包括使用一组增加编程电压或脉冲，在一个或多个编程遍次中的相应的编程循环或编程-验证迭代中将该一组增加编程电压或脉冲施加到字线。

可在每个编程电压之后执行验证测试以确定存储器单元是否已完成编程。验证测试可涉及将分配数据状态的验证电压施加到选定字线，同时感测电路确定连接到字线的单元是处于导电状态还是非导电状态。如同在读取操作期间，未选定的字线的电压被设定到读取通过电压，该读取通过电压足够高以至将未选定的存储器单元置于强导电状态以避免干扰选定的存储器单元的感测。如果存储器单元处于非导电状态，则存储器单元的Vth超过控制栅极电压，并且存储器单元已经达到分配的数据状态。因此完成了对存储器单元的编程，并且可将该存储器单元锁定以免进一步编程，同时在后续的编程循环中继续对其他存储器单元进行编程。

在对存储器单元进行编程之后，可以在读取操作中读回数据。读取操作可涉及将一系列读取电压施加到字线，同时感测电路确定连接到字线的单元是处于导电状态还是非导电状态。如果存储器单元处于非导电状态，则存储器单元的Vth超过读取电压。该读取电压被设定为处于预期在相邻数据状态的阈值电压电平之间的电平。在读取操作期间，未选定的字线的电压被设定为读取通过电压，该读取通过电压足够高以至将未选定的存储器单元置于强导电状态以避免干扰对选定的存储器单元的感测。

擦除操作涉及将存储器单元从编程状态转变到擦除状态。在擦除操作期间，期望的是将每个存储器单元的阈值电压(Vth)降低到低于表示擦除数据状态的擦除-验证电平。擦除操作可以包括多个擦除循环，其中每个循环包括擦除部分，之后是验证部分。在擦除部分中，向块施加电压以便为块的存储器单元提供正的沟道到栅极电压，以将电子驱动出单元的电荷存储材料，从而减小存储器单元的Vth。在验证部分中，经由块的字线向存储器单元的控制栅极施加验证电压，并且使用感测电路来感测NAND串中的电流以确定存储器单元是否已被充分擦除。

通过将空穴(正电荷)引入到沟道中来对NAND串的沟道充电(增加沟道的电压)，从而获得正的沟道到栅极电压。一种方法是通过NAND串的SGD晶体管处的栅极感应漏极泄漏(GIDL)来产生空穴。GIDL可以与SGD晶体管的漏极到栅极电压成比例地产生，其中漏极电压等于位线电压。

然而，对于不同NAND串的存储器单元，擦除速度可以基于它们距块的边缘的距离而变化，其中在块的制造期间在沉积字线的金属之前引入蚀刻剂来除去字线的牺牲材料。例如，参见图6C和图8A至图8C。具体地，除了除去牺牲材料之外，蚀刻剂还除去存储器单元的阻挡氧化物层563、563a、563b和563c中的一些层。此外，最靠近块的边缘的阻挡氧化物层受到最多蚀刻并且变得最薄。因此，阻挡氧化物层(其可包含二氧化硅(SiO2))的厚度Th(图8B)对于存储器孔基于它们距引入蚀刻剂的块的最近边缘的距离而变化。参见图8A中的示例边缘630和631。较薄的阻挡氧化物层导致较快的擦除速度，因为栅极到沟道距离减小。对于擦除操作中的给定的栅极到沟道电压，当栅极到沟道距离较小时，电场强度较大。

本文提供的技术解决了上述及其他问题。具体地，擦除操作基于块中的子块的位置并且基于与该位置相关联的对应阻挡氧化物层厚度来考虑块的不同子块的不同擦除速度。对于具有相对小的阻挡氧化物层厚度的子块，NAND串的沟道的充电量可以较小，以降低子块的擦除速度。在一种方法中，通过减小SGD晶体管的漏极到栅极电压来减少NAND串的沟道的充电量。这可以通过增大SGD晶体管的控制栅极电压来实现。

此外，这些技术可与SGD晶体管的不同配置一起使用。在一种配置中，如在图9A中那样，在每个NAND串中存在多个SGD晶体管，并且SGD晶体管的控制栅极均在每个子块内连接，以便它们接收到公共电压。在另一种配置中，如在图9B中那样，在每个NAND串中第一SGD晶体管与其他SGD晶体管断开连接，并且第一SGD晶体管的控制栅极均在块的不同子块中彼此连接。在另一种配置中，如在图9C中那样，在每个NAND串中第一SGD晶体管与其他SGD晶体管断开连接，并且第一SGD晶体管的控制栅极在每个子块内彼此连接，但在不同子块中彼此断开连接。在另一种配置中，如在图9D中那样，第一SGD晶体管的控制栅极在具有公共阻挡氧化物层厚度的子块中彼此连接。各种其他配置也是可能的。

这些技术一般适用于使块中的不同子块的擦除深度，以及子块中的NAND串的不同行的擦除深度相等。

这些和其他特征将在下文进一步讨论。

图1是示例存储器设备的框图。存储器设备100，诸如非易失性存储系统，可包括一个或多个存储器管芯108。存储器管芯108包括存储器单元的存储器结构126，诸如存储器单元的阵列、控制电路110和读/写电路128。存储器结构126能够经由行解码器124通过字线寻址，并且能够经由列解码器132通过位线寻址。读/写电路128包括多个感测块51、52、…、53(感测电路)并允许并行读取或编程存储器单元的页。通常，控制器122包括在与一个或多个存储器管芯108相同的存储器设备100(例如，可移动存储卡)中。控制器可与存储器管芯分开。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线125在控制器和一个或多个存储器管芯108之间传输。

存储器结构可以为2D存储器结构或3D存储器结构。存储器结构可包括一个或多个存储器单元阵列，该一个或多个存储器单元阵列包括3D阵列。存储器结构可包括单体3D存储器结构，其中多个存储器级形成在单个基板(诸如晶圆)上方(而不是在其中)，没有中间基板。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅基板上方的有源区域的存储器单元阵列的一个或多个物理级中单片地形成。存储器结构可在非易失性存储器设备中，该非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路是在基板上方还是在基板内。

控制电路110与读/写电路128协作以在存储器结构126上执行存储器操作，并且包括状态机112、片上地址解码器114和功率控制模块116(功率控制电路)。状态机112提供存储器操作的芯片级控制。可提供存储区113，例如，用于操作参数和软件/代码。在一个实施方案中，状态机由软件编程。在其他实施方案中，状态机不使用软件并且完全以硬件(例如，电气电路)实现。

片上地址解码器114提供主机或存储器控制器所使用的硬件地址与解码器124和132所使用的硬件地址之间的地址接口。功率控制模块116控制在存储器操作期间提供给字线、选择栅极线、位线和源极线的功率和电压。该功率控制模块可包括用于字线、SGS和SGD晶体管和源极线的驱动器。还参见图3。在一种方法中，感测块可包括位线驱动器。

在一些具体实施中，可组合部件中的一些部件。在各种设计中，除存储器结构126之外的部件中的一个或多个部件(单独或组合)可被认为是至少一个控制电路，该至少一个控制电路被配置为执行本文所述的技术，包括本文所述的过程的步骤。控制电路被配置为通过将一个或多个编程脉冲施加到选定字线来对存储器单元进行编程，并且在编程脉冲期间施加编程禁止位线电压和编程使能位线电压。

例如，控制电路(诸如编程电路)可包括控制电路110、状态机112、解码器114和132、功率控制模块116、感测块51、52…53、读/写电路128、控制器122等中的任何一者或者其组合。

片外控制器122(在一个实施方案中是电路)可包括处理器122c、存储设备(存储器)诸如ROM 122a和RAM 122b、以及纠错码(ECC)引擎245。ECC引擎可以纠正许多读取错误。

控制器122或控制电路110可被配置有用于实现本文所述的过程的硬件、固件和/或软件。

还可以提供存储器接口122d。与ROM、RAM和处理器通信的存储器接口是提供控制器与存储器管芯之间的电接口的电路。例如，存储器接口可以改变信号的格式或定时、提供缓冲区、隔离电涌，锁存I/O等。处理器可以经由存储器接口122d向控制电路110(或存储器管芯的任何其他部件)发出命令。

存储设备包括代码诸如一组指令，并且处理器可以操作以执行该组指令从而提供本文所述的功能。另选地或除此之外，处理器可从存储器结构的存储设备126a访问代码，诸如一个或多个字线中的存储器单元的保留区域。

例如，控制器可使用代码来访问存储器结构，诸如用于编程操作、读取操作和擦除操作。代码可包括引导代码和控制代码(例如，一组指令)。引导代码是在引导或启动过程中初始化控制器并使控制器能够访问存储器结构的软件。控制器可使用代码来控制一个或多个存储器结构。在上电时，处理器122c从ROM 122a或存储设备126a取出引导代码以供执行，并且引导代码初始化系统部件并将控制代码加载到RAM 122b中。一旦控制代码被加载到RAM中，便由处理器执行。控制代码包括执行基本任务的驱动器，基本任务为诸如控制和分配存储器、对指令的处理区分优先次序，以及控制输入和输出端口。

一般来讲，控制代码可包括执行本文所述功能的指令，包括下文进一步讨论的流程图的步骤，并且提供电压波形，包括下文进一步讨论的那些。控制电路可以被配置为执行用于执行本文所述的功能的指令。

在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数字相机)，其包括一个或多个处理器、一个或多个处理器可读存储设备(RAM、ROM、闪存存储器、硬盘驱动器、固态存储器)，该一个或多个处理器可读存储设备存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出设备。

除NAND闪存存储器之外，还可以使用其他类型的非易失性存储器。

半导体存储器设备包括易失性存储器设备，诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)设备，非易失性存储器设备，诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(也可以被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)，以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，闪存存储器设备可以NAND配置或NOR配置进行配置。

该存储器设备可由无源元件和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储器元件包括ReRAM设备元件，在一些实施方案中，ReRAM设备元件包括电阻率切换存储元件，诸如反熔丝或相变材料，以及可选的转向元件，诸如二极管或晶体管。此外，以非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪存存储器设备元件，在一些实施方案中，该闪存存储器设备元件包括包含电荷存储区的元件，诸如浮栅、导电性纳米颗粒或电荷存储介电材料。

多个存储器元件可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，NAND配置中的闪存存储器设备(NAND存储器)通常包含串联连接的存储器元件。NAND串是包括存储器单元和SG晶体管的一组串联连接的晶体管的示例。

NAND存储器阵列可被配置为使得该阵列由存储器的多个串构成，其中串由共享单个位线并作为组被访问的多个存储器元件构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如NOR存储器阵列。NAND存储器配置和NOR存储器配置为示例，并且可以其他方式配置存储器元件。

位于基板之内以及/或者之上的半导体存储器元件可被布置成二维或三维，诸如2D存储器结构或3D存储器结构。在2D存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在2D存储器结构中，存储器元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支承存储器元件的基板的主表面延伸。基板可以是存储器元件的层在其之上或之中形成的晶圆，或者其可以是在存储器元件形成后附接到其的承载基板。作为非限制性示例，基板可包括半导体，诸如硅。

存储器元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器设备级中。然而，存储器元件可以非常规配置或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。

布置3D存储器阵列，使得存储器元件占据多个平面或多个存储器设备级，从而形成三维结构(即，在x、y和z方向上，其中z方向基本上垂直于基板的主表面，并且x和y方向基本上平行于基板的主表面)。

作为非限制性示例，3D存储器结构可被垂直地布置为多个2D存储器设备级的堆叠。作为另一个非限制性示例，3D存储器阵列可被布置为多个垂直的列(例如，基本上垂直于基板的主表面即在y方向上延伸的列)，其中每列具有多个存储器元件。这些列可以例如在x-y平面中以2D配置布置，从而导致存储器元件的3D布置，其中元件位于多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可以构成3D存储器阵列。

以非限制性示例的方式，在3D NAND存储器阵列中，存储器元件可耦合在一起以在单个水平(例如，x-y)存储器设备级内形成NAND串。另选地，存储器元件可耦接在一起以形成横贯多个水平存储器设备级的垂直NAND串。可以设想其他3D配置，其中一些NAND串包含单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。3D存储器阵列还可以被设计为处于NOR配置和处于ReRAM配置。

通常，在单体3D存储器阵列中，在单个基板上方形成一个或多个存储器设备级。可选地，单体3D存储器阵列还可以具有至少部分地位于单个基板内的一个或多个存储器层。作为非限制性示例，基板可包括半导体，诸如硅。在单体3D阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的下层存储器设备级的层上。然而，单体3D存储器阵列的相邻存储器设备级的层可以在存储器设备级之间共享或者在存储器设备级之间具有中间层。

2D阵列可以单独形成，并且然后封装在一起以形成具有多层存储器的非单体存储器设备。例如，非单片的堆叠存储器可通过在单独的基板上形成存储器级并且然后将存储器级堆叠在彼此之上而构造。在堆叠之前可以将基板减薄或从存储器设备级移除，但由于存储器设备级最初形成在单独的基板之上，因此所得的存储器阵列不是单体3D存储器阵列。此外，多个2D存储器阵列或3D存储器阵列(单体或非单体)可以形成在单独的芯片上，并且然后封装在一起以形成堆叠芯片存储器设备。

通常需要相关联的电路来操作存储器元件并与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制并驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可与存储器元件位于同一基板上和/或位于单独的基板上。例如，用于存储器读取-写入操作的控制器可定位在单独的控制器芯片上和/或定位在与存储器元件相同的基板上。

本领域的技术人员将认识到，该技术不限于所描述的2D示例性结构和3D示例性结构，而是涵盖如本文所述并且如本领域的技术人员所理解的技术的实质和范围内的所有相关存储器结构。

图2是描绘图1的感测块51的一个实施方案的框图。单独感测块51被划分为称为感测电路60-63或感测放大器的一个或多个核心部分以及称为管理电路190的公共部分。在一个实施方案中，将存在用于每个位线/NAND串的单独感测电路和用于一组多个(例如，四个或八个)感测电路的一个公共管理电路190。组中感测电路中的每个感测电路经由数据总线172与相关联的管理电路通信。因此，存在与一组存储元件(存储器单元)的感测电路通信的一个或多个管理电路。

作为示例，感测电路60包括感测电路170，该感测电路通过确定已连接位线中的传导电流是高于还是低于预定阈值电平来执行感测。感测可以在读取或验证操作中发生。在编程操作中施加编程电压期间，感测电路还供应位线电压。

感测电路可以包括Vbl选择器173、感测节点171、比较电路175和跳闸锁存器174。在施加编程电压期间，Vbl选择器173可以将编程禁止电压Vbl_inh(例如，2V)传输到与被禁止编程的存储器单元连接的位线，或者将编程使能电压(例如，0V)传输到与当前编程循环中编程的存储器单元连接的位线。通过将晶体管55的控制栅极电压设置得足够高(例如，高于从Vbl选择器传输的Vbl)，该晶体管(例如，nMOS)可被配置作为传输来自Vbl选择器173的Vbl的传输栅极。例如，选择器56可以将电源电压Vdd(例如3V-4V)传输到晶体管55的控制栅极。

在诸如读取的感测操作和验证操作期间，晶体管55基于选择器56传输的电压来设置位线电压。位线电压大致等于晶体管的控制栅极电压减去其Vth(例如，1V)。例如，如果由选择器56传输Vbl+Vth，则位线电压将为Vbl。这假设源极线为0V。晶体管55根据控制栅极电压钳位位线电压并且作为源极跟随器而不是传输栅极。Vbl选择器173可以传输诸如Vdd的相对较高电压以提供源极跟随器模式，该相对较高电压高于晶体管55上的控制栅极电压。在感测期间，晶体管55因此对位线充电。

在一种方法中，每个感测电路的选择器56可以与其他感测电路的选择器分开控制，以传输Vbl或Vdd。每个感测电路的Vbl选择器173也可以与其他感测电路的Vbl选择器分开控制。

在感测期间，感测节点171被充电直到初始电压，诸如Vsense_init＝3V。然后，感测节点经由晶体管55连接到位线，并且感测节点的衰减量用于确定存储器单元是处于导电状态还是非导电状态。比较电路175用于在感测时将感测节点电压与跳闸电压进行比较。例如，在编程操作中，如果感测节点电压衰减到低于跳闸电压Vtrip，则存储器单元处于导电状态并且其Vth等于或低于编程-验证电压并且尚未完成编程(未通过编程-验证测试)。如果感测节点电压未衰减到低于Vtrip，则存储器单元处于非导电状态并且其Vth高于编程-验证电压并且已完成编程(通过编程-验证测试)。感测电路60包括由比较电路175基于存储器单元是处于导电状态还是非导电状态而设置的跳闸锁存器174。跳闸锁存器中的数据可以是由处理器192读取的位。

在擦除操作的擦除-验证测试期间，感测节点的衰减量用于确定NAND串是处于导电状态还是非导电状态。如果感测节点电压衰减到低于跳闸电压Vtrip，则NAND串处于导电状态并且其Vth处于或低于擦除-验证电压并且已完成擦除，例如，通过擦除-验证测试。如果子块中的全部或几乎全部NAND串已完成擦除，则子块也被认为已完成擦除并且被禁止在擦除操作的后续擦除循环中被进一步擦除。

如果感测节点电压未衰减到低于Vtrip，则NAND串处于非导电状态并且其Vth高于擦除-验证电压并且尚未完成擦除，例如，未通过擦除-验证测试。如果子块中显著数量的NAND串(诸如NAND串的超过1％-5％)尚未完成擦除，则子块也被认为尚未完成擦除并且在擦除操作的后续擦除循环中被进一步擦除。可在图13D的验证脉冲VP1-VP3期间执行擦除-验证测试。

管理电路190包括处理器192、四组示例性数据锁存器194-197、以及联接在数据锁存器组194与数据总线120之间的I/O接口196。可以为每个感测电路提供一组数据锁存器，例如，包括单独锁存器LDL、MDL和UDL。在一些情况下，可以使用附加的数据锁存器。LDL为下页数据存储一个位，MDL为下页数据存储一个位，并且UDL为上页数据存储一个位。这是在每个存储器单元八级或三位的存储器设备中。

处理器192执行计算，诸如确定存储在已感测的存储器单元中的数据以及将所确定的数据存储在该组数据锁存器中。每组数据锁存器194-197用于在读取操作期间存储由处理器192确定的数据位，并且在编程操作期间存储从数据总线120导入的数据位，这些数据位表示要编程到存储器中的写入数据。I/O接口196提供数据锁存器194-197和数据总线120之间的接口。

在读取期间，系统的操作处于状态机112的控制之下，该状态机控制向寻址的存储器单元提供不同的控制栅极电压。当它逐步通过与存储器支持的各种存储器状态相对应的各种预定义控制栅极电压时，感测电路可以在这些电压中的一个电压处跳闸，并且对应输出将经由数据总线172从感测电路提供给处理器192。此时，处理器192通过考虑感测电路的跳闸事件和关于来自状态机的经由输入线193施加的控制栅极电压的信息来确定所得的存储器状态。然后，它计算存储器状态的二进制编码，并将得到的数据位存储到数据锁存器194-197中。

一些具体实施可包括多个处理器192。在一个实施方案中，每个处理器192将包括输出线(未描绘)，使得输出线中的每个输出线被线或在一起。在一些实施方案中，输出线在连接到线或线之前被反转。该配置使得能够在编程验证测试期间快速确定编程过程何时完成，因为接收线或的状态机可以确定何时所有被编程的位达到了期望的水平。例如，当每个位达到其所需电平时，该位的逻辑零将被发送到线或线(或数据一被反转)。当所有位输出数据0(或数据一被反转)时，状态机知道终止编程过程。因为每个处理器与八个感测电路通信，所以状态机需要读取线或线八次，或者将逻辑添加到处理器192以累积相关位线的结果，使得状态机只需要读取一次线或线。类似地，通过正确选择逻辑电平，全局状态机可以检测第一位何时改变其状态并相应地改变算法。

在存储器单元的编程或验证操作期间，待编程的数据(写入数据)从数据总线120存储在该组数据锁存器194-197中，在每个存储器单元三位的具体实施中存储在LDL、MDL和UDL锁存器中。

在状态机的控制下，编程操作将一组编程电压脉冲施加到所寻址的存储器单元的控制栅极。每个电压脉冲的幅值可以在处理中从先前编程脉冲逐步增加一个步长，该处理被称为增量步进脉冲编程。每个编程电压之后是验证操作以确定存储器单元是否已被编程到所需的存储器状态。在一些情况下，处理器192监控相对于所需存储器状态的读回存储器状态。当两者一致时，处理器192将位线设置为编程禁止模式，诸如通过更新其锁存器。即使将附加的编程脉冲施加到其控制栅极，这也禁止耦接到位线的存储器单元进一步编程。

每组数据锁存器194-197可被实现为每个感测电路的数据锁存器的堆叠。在一个实施方案中，每个感测电路60有三个数据锁存器。在一些具体实施中，数据锁存器被实现为移位寄存器，使得存储在其中的并行数据被转换为数据总线120的串行数据，反之亦然。对应于存储器单元的读/写块的所有数据锁存器可以连接在一起以形成块移位寄存器，从而可以通过串行传输输入或输出数据块。具体地讲，读/写电路模块组被调整，使得其数据锁存器组将数据按顺序移入或移出数据总线，就如它们是整个读/写块的移位寄存器的一部分一样。

数据锁存器指示相关存储器单元何时达到编程操作的某些里程碑。例如，锁存器可识别存储器单元的Vth低于特定验证电压。数据锁存器指示存储器单元当前是否存储来自一页数据的一个或多个位。例如，LDL锁存器可以用于存储下页数据。当下页位存储在相关联的存储器单元中时，LDL锁存器被翻转(例如，从0到1)。当中间或上页位分别存储在相关联的存储器单元中时，MDL或UDL锁存器被翻转。这在相关联的存储器单元完成编程时发生。

图3描绘了图1的用于将电压提供给存储器单元的块的功率控制模块116的示例具体实施。在该示例中，存储器结构126包括四个相关块BLK 0至BLK 3的组410，以及四个相关块BLK_4至BLK_7的另一组411。块可以在一个或多个平面中。图1的行解码器124经由传输晶体管422向字线和每个块的选择栅极提供电压。行解码器向传输晶体管提供控制信号，该传输晶体管将块连接到行解码器。在一种方法中，每组块的传输晶体管由公共控制栅极电压控制。因此，一组块的传输晶体管在给定时间全部导通或截止。如果传输晶体管导通(导电)，则来自行解码器的电压被提供给相应的控制栅极线或字线。如果传输晶体管截止(非导电)，则行解码器与相应的控制栅极线或字线断开连接，使得电压在相应的控制栅极线或字线上浮动。

例如，控制栅极线412连接到传输晶体管组413、414、415和416，其进而分别连接到控制栅极线BLK_4、BLK_5、BLK_6和BLK_7。控制栅极线417连接到传输晶体管组418、419、420和421，其进而分别连接到控制栅极线BLK_0、BLK_1、BLK_2和BLK_3。

通常，一次在一个选定块上以及在块的一个选定子块上执行编程或读取操作。通常最初在整个块上执行擦除操作。行解码器可将全局控制线402连接到本地控制线403。控制线表示导电路径。在许多电压驱动器的全局控制线上提供电压。一些电压驱动器可以向连接到全局控制线的开关450提供电压。控制传输晶体管424以将电压从电压驱动器传递到开关450。

电压驱动器可以包括：选定数据字线(WL)驱动器447，其在编程或读取操作期间在所选择的数据字线上提供电压；未选定数据字线的驱动器448；和虚设字线的驱动器449(例如，图5A中分别为WLDD0、WLDD1、WLDS1和WLDS0)。

电压驱动器还可以包括用于块的SGS驱动器445，以及分别用于子块SB0-SB6的单独SGD驱动器446-446f(诸如在图9A中那样)。例如，SB0中的SGD晶体管715-718可以由一个SGD驱动器驱动，SB1中的SGD晶体管735-738可以由另一SGD驱动器驱动，等等。

在另一示例中，存在由每个子块共享的一个SGD驱动器，以及特定于每个子块的另一SGD驱动器。例如，在图9B中，SB0中的SGD晶体管715-717可以由一个SGD驱动器驱动，SB1中的SGD晶体管735-737可以由另一SGD驱动器驱动，等等。另外，SB0-SB6中的最顶部SGD晶体管718、738、758、778、798、818和838将分别由另一SGD驱动器驱动。

在另一示例中，每个子块有两个SGD驱动器。例如，在图9C中，在SB0中，SGD晶体管715-717可以由一个SGD驱动器驱动，并且SGD晶体管718可以由另一SGD驱动器驱动。

在另一示例中，对于不在不同子块中连接的SGD晶体管，存在一个SGD驱动器，并且对于SGD晶体管在其中连接的每对子块，存在另一SGD驱动器。例如，在图9D中，SB0中的SGD晶体管715-717可以由一个SGD驱动器驱动，SB6中的SGD晶体管835-837可以由另一SGD驱动器驱动，并且连接的SGD晶体管718和838可以由另一SGD驱动器驱动。

在一些情况下，在每个NAND串中可以存在多个SGD晶体管、多个SGS晶体管、多个漏极侧虚设存储器单元和/或多个源极侧虚设存储器单元。在一种方法中，为了在利用编程电压或其他字线特定参数对这些存储器单元和晶体管进行编程中提供最大灵活性，可存在用于NAND串中的每个选择栅极晶体管和虚设存储器单元的单独驱动器。

包括行解码器的各种部件可以从控制器诸如状态机112或控制器122处接收命令，以执行本文描述的功能。

在一种方法中，阱区433对于块是公共的并且可以由电压驱动器430经由路径432驱动。块也共享一组位线442。位线电压驱动器440向位线提供电压。在诸如图4至图7B中示出的堆叠存储器设备中，多组连接的存储器单元可以被布置在NAND串中，该NAND串从基板垂直向上延伸。在一种方法中，每个NAND串的底部(或源极端)与阱区接触，并且每个NAND串的顶端(或漏极端)连接到相应的位线。

图4是存储器设备500的透视图，该存储器设备500包括图1的存储器结构126的示例3D配置中的一组块。在基板501上的是存储器单元的示例性块BLK0、BLK1、BLK2和BLK3，以及具有由块使用的电路的外围区域。外围区域504沿每个块的边缘延伸，而外围区域505位于该组块的端部。该电路可以包括电压驱动器，该电压驱动器可以连接到块的控制栅极层、位线和源极线。在一种方法中，块中处于共同高度的控制栅极层被共同驱动。基板501还可以承载块下方的电路，以及一个或多个下部金属层，该一个或多个下部金属层在导电路径中被图案化以承载电路的信号。这些块形成在存储器设备的中间区域502中。在存储器设备的上部区域503中，一个或多个上部金属层在导电路径中被图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替层表示字线。在一种可能的方法中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然描绘了四个块作为示例，但是可以使用在x方向和/或y方向上延伸的两个或更多个块。

在一种可能的方法中，这些块在平面中，并且在x方向上的平面的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或SGD线方向)，以及在y方向上的平面的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。这些块也可以布置在多个平面中。

图5A描绘了图4的块BLK0的一部分的示例剖视图。该块包括交替的导电层(例如，字线或控制栅极线)和介电层的堆叠516。在该示例中，导电层分别包括第一至第四SGD层(SGD0-SGD3)。导电层还包括一个SGS层、一个源极侧虚设字线层WLDS、一个漏极侧虚设字线层WLDD和十一个数据字线层(或数据字线)WLL0-WLL10。WLL0为源极侧数据字线并且WLL10为漏极侧数据字线。介电层被标记为DL1-DL19。此外，描绘了堆叠的包括NAND串700n和710n的区。每个NAND串包含存储器孔518或519，该存储器孔填充有形成与字线相邻的存储器单元的材料。在图6中更详细地示出了堆叠的区522。

该堆叠包括基板511。在一种方法中，源极线SL的一部分包括阱区511a作为基板中的n型源极扩散层或阱。阱区与块中的每串存储器单元的源极端接触。擦除脉冲可以在擦除操作中施加到该层。在一个可能的具体实施中，n型阱区511a形成在p型阱区511b中，该p型阱区继而形成在n型阱区511c中，该n型阱区继而形成在p型半导体基板511d中。在一种方法中，n型源极扩散层可以由平面中的所有块共享。

NAND串700n在堆叠516的底部516b处具有源极端513，并且在堆叠的顶部516a处具有漏极端515。金属填充的狭缝517和520可以横贯堆叠周期性地提供，作为延伸穿过堆叠的互连，诸如以将源极线连接到堆叠上方的线。狭缝可以在形成字线期间使用，并且随后用金属填充。还描绘了位线BL0的一部分。导电通孔521将漏极端515连接到BL0。

在一种方法中，存储器单元的块包括交替的控制栅极和介电层的堆叠，并且存储器单元布置在堆叠中的垂直延伸的存储器空穴中。

在一种方法中，每个块包括梯形边缘，其中垂直互连连接到每个层，包括SGS、WL和SGD层，并且向上延伸到到电压驱动器的水平路径。

还描绘了存储器孔直径dMH。有关进一步详细信息，参见图5C。

图5B描绘了图4中的BLK0中的示例晶体管549。晶体管包括控制栅极CG、漏极D、源极S和沟道CH，并且例如可以表示存储器单元或选择栅极晶体管。

图5C描绘了图5A的堆叠中的存储器孔直径的曲线图。竖直轴线描绘了存储器孔和由存储器孔中的材料形成的柱的直径dMH。在此类存储器设备中，蚀刻穿过堆叠的存储器孔具有非常高的纵横比。例如，约25至30的深度与直径之比是常见的。存储器孔可具有圆形剖面。由于蚀刻工艺，存储器孔和所得的柱宽度可沿孔的长度变化。通常，存储器孔的直径从存储器孔的顶部到底部逐渐变小(曲线550)。也就是说，存储器孔为锥形的，在堆叠的底部变窄。在一些情况下，在选择栅极附近的空穴的顶部处略微变窄，使得存储器孔的直径在从存储器孔的顶部到底部逐渐变小之前略微变宽(曲线551)。

由于存储器孔和柱的直径的不均匀性，存储器单元的编程和擦除速度可以基于它们沿存储器孔的位置而变化。对于存储器孔的相对较小直径部分，横贯隧道氧化物的电场相对较强，使得编程和擦除速度较高。该变化是由阻挡氧化物层的不同厚度引起的变化之外的变化。

在由曲线552表示的另一种可能的具体实施中，堆叠被制造为两个层。该叠堆可以被制造为两个或更多个层。底层最先形成有相应的存储器孔。然后，顶层形成有相应的存储器孔，该存储器孔与底层中的存储器孔对准。每个存储器孔为锥形的，使得形成双锥形存储器孔，其中宽度增加，然后再次减小和增加，从叠堆的底部移动到顶部。

图6描绘了图5A的堆叠的区522的近距离视图。选择栅极晶体管和存储器单元在字线层和存储器孔的交汇处形成在堆叠的不同级处。在该示例中，SGD晶体管715-718在NAND串的漏极端处形成在虚设存储器单元714上方。

可以沿着存储器孔530的侧壁(SW)和/或在每个字线层内(例如，使用原子层沉积)沉积多个层。例如，由存储器孔内的材料形成的每个柱585或列可以包括阻挡氧化物层563(例如，包含SiO2)、电荷俘获层564或膜(例如，包含氮化硅Si3N4或其他氮化物)、隧道层565(例如，包含栅极氧化物)、沟道560(例如，包含多晶硅)和介电核心566(例如，包含SiO2)。字线层可包括金属阻挡层561和导电金属562(诸如钨)作为控制栅极。例如，提供了控制栅极590-594。在该示例中，除了金属之外的所有层都在存储器孔中提供。在其他方法中，层中的一些层可以在控制栅极层中。在不同的存储器孔中类似地形成附加柱。柱可以形成NAND串的柱状有源区域(AA)。

每个NAND串或每组连接的晶体管包括从一个或多个源极端选择栅极晶体管连续延伸到一个或多个漏极端选择栅极晶体管的沟道。例如，在图9A至图9D中，沟道700a、710a、720a、730a、740a、750a和760a分别在SB0-SB6中分别在NAND串700n、710n、720n、730n、740n、750n和760n中连续地延伸。沟道是连续的，因为它们是不间断的，并且因此可在NAND串中提供连续的导电路径。

当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷俘获层的一部分中。这些电子从沟道被吸引到电荷俘获层中，并且穿过隧道层。存储器单元的Vth与存储的电荷量成比例地增加。

在擦除操作期间，电子返回到沟道。另外在擦除操作期间，NAND串的沟道可以通过在沟道中产生空穴来进行充电，例如，其电压增加。在一种方法中，使用最顶部或第一SGD晶体管来使用GIDL产生电子-空穴对。电子595在沟道中沿位线和NAND串的漏极端处的正擦除电压的方向向上移动，而空穴596在沟道中朝向NAND串的源极端向下移动。空穴分布在与存储器单元相邻的沟道中，使得可以获得高的正沟道到栅极电压以擦除存储器单元。

存储器孔中的每个存储器孔可填充有多个环形层，这些环形层包括阻挡氧化物层、电荷俘获层、隧道层和沟道层。存储器孔中的每个存储器孔的核心区填充有主体材料，并且多个环形层位于存储器孔中的每个存储器孔中的核心区和字线之间。

NAND串可被认为具有浮体沟道，因为沟道的长度没有形成在基板上。此外，NAND串由彼此上下堆叠的多个字线层提供，并且通过介电层彼此分开。

如所提及的，阻挡氧化物层的厚度可以横贯块、在不同子块中以及在子块的不同行中变化，如例如结合图8B和图8C进一步描述的。

图7A描绘了图4的在其中块具有七个子块SB0-SB6的示例中的块BLK0的侧视图。这是块中奇数个子块的示例，使得存在单个中央子块SB3。在另一选项中，块具有偶数个子块，并且存在两个中央子块。该块包括在局部互连(LI)601和602之间在堆叠中竖直间隔开的多个字线层或控制栅极层。每个子块具有一个或多个单独的SGD层或导电板。在该示例中，每个子块具有四个SGD层，与图5A一致。例如，SB0分别具有第一至第四SGD层609-612。在该示例中，不同子块的SGD层由隔离区(IR)603-608分开。在一些情况下，子块内的SGD层可以彼此连接，诸如在图9A至图9D中那样，使得SGD晶体管具有公共控制栅极电压。在一些情况下，不同子块中的SGD层可以彼此连接，诸如在图9B和图9D中那样。这些层可通过块中或块外部的导电路径连接。

该块还包括在局部互连之间竖直间隔开的多个字线层。局部互连与块的相对边缘630和631相邻，在制造过程中在该相对边缘处引入蚀刻剂。在一种方法中，局部互连包含被绝缘体围绕的金属，以提供从堆叠的顶部到基板的绝缘导电路径。在另一种方法中，局部互连被隔离区(例如，绝缘体，诸如不具有金属的氧化物)替代，该隔离区不提供穿过堆叠的导电路径。

图7B描绘了图7A的块BLK0中的导电层的透视图。控制栅极层布置在堆叠800中并且包括虚设字线层或控制栅极层WLDS0和WLDD，以及在不同子块SB0-SB6之间共享的数据字线层或控制栅极层WLL0-WLL10。每个控制栅极层可以是分别在z、y和x方向上具有高度、宽度和长度的矩形板。SGD板的宽度小于存储器单元的控制栅极层板的宽度。SGD板的长度可以与存储器单元的控制栅极层板的长度相同。SGD板的高度可以与存储器单元的控制栅极层板的高度相同或类似。该示例包括七个子块作为示例，但本文描述的擦除技术一般适用于块中的两个或更多个子块的情况。

此外，该示例假设在块的两个相对侧处引入蚀刻剂，使得阻挡氧化物层在两个相对侧处最薄，但其他方法也是可能的。例如，可以在块的一侧处引入蚀刻剂，使得阻挡氧化物层在该一侧处最薄，并且随着远离该一侧而变得越来越厚。

控制栅极层包括用于块的公共SGS控制栅极层，以及用于每个子块的单独SGD控制栅极层。例如，SB0、SB1、SB2、SB3、SB4、SB5和SB6分别包括控制栅极层SGD0(0)-SGD3(0)、SGD0(1)-SGD3(1)、SGD0(2)-SGD3(2)、SGD0(3)-SGD3(3)、SGD0(4)-SGD3(4)、SGD0(5)-SGD3(5)和SGD0(6)-SGD3(6)。

另外，在简化示例中，在每个子块的顶部用圆圈描绘了若干示例存储器孔或NAND串。描绘了SB0中的示例NAND串632和633以及SB1中的NAND串634和635，与图8A和图8C一致。在与图8A一致的简化示例中，图7B的子块各自在四行中包括24个存储器孔或NAND串。

图8A描绘了图7B的示例块BLK0的顶视图，其中每个子块包括四行NAND串。每个NAND串或存储器孔(诸如示例NAND串632、633、634和635)的漏极端由空心圆表示，并且实心圆表示位线到NAND串的漏极端的连接。位线BL0-BL23在y方向上横贯块彼此平行延伸，并且在x方向上彼此间隔开。每个位线连接到每个子块中的一个NAND串。另外，NAND串在每个子块中在多个行中延伸，诸如SB0中的行R1-R4和SB6中的1R-4R。因此，子块的每个字线层包括对应的多行存储器单元。

在该示例中，每个子块有四行，但可以更少或更多。当块的最近边缘630距一行比距另一行更近时，阻挡氧化物层的对于SB0中的该一行的厚度(例如，R1)小于对于该另一行的厚度(例如，R4)。类似地，阻挡氧化物层的对于SB6中的该一行的厚度(例如，1R)小于对于该另一行的厚度(例如，4R)。

与每个子块仅使用一行NAND串相比，所示的配置提供了更高密度的NAND串，尽管本文描述的技术也可以与每个子块仅使用一行NAND串一起使用。

行和子块位于距块的最近边缘的各种距离处。例如，SB0-SB3分别位于距最近边缘630的距离d1-d3处，并且SB6-SB4分别位于距最近边缘631的距离d1-d3处。中央子块SB3位于距边缘630或631相同的距离d4处。在一种方法中，可以在子块到边缘的中点处获取该距离。在SB0中，NAND串的行R1-R4分别位于距边缘630的距离d1a-d1d处。在SB6中，NAND串的行1R-4R分别位于距边缘631的距离d1a-d1d处。

在允许调整子块中的不同行的擦除速度的一种方法中，偶数位线连接到每个子块中的NAND串的第一组行，并且奇数位线连接到每个子块中的NAND串的第二组行。此外，在每个子块中，NAND串的第一组行具有比NAND串的第二组行更高的擦除速度。也就是说，在每个子块中，该块的最近边缘距NAND串的第一组行比距NAND串的第二组行更近，并且NAND串的第一组行具有比NAND串的第二组行更小的阻挡氧化物层厚度。换句话讲，第一组行与最近边缘之间的距离小于第二组行与最近边缘之间的距离。

例如，在SB0中，R1和R2在第一组行中且连接到偶数位线BL0-BL22。例如，R2中的NAND串632连接到BL22。R3和R4在第二组行中且连接到BL1-BL23的奇数位线。例如，R4中的NAND串633连接到BL23。

类似地，在SB6中，1R和2R在第一组行中且连接到偶数位线BL0-BL22，并且3R和4R在第二组行中且连接到奇数位线BL1-BL23。

这些行在SB1-SB5中未标记。然而，SB1和SB2的行遵循SB0的图案，其中每个子块的两个左侧行是较快擦除行且连接到偶数位线，并且每个子块的两个右侧行是较慢擦除行且连接到奇数位线。SB4和SB5的行遵循SB6的图案，其中每个子块的两个右侧行是较快擦除行且连接到偶数位线，并且每个子块的两个左侧行是较慢擦除行且连接到奇数位线。中央子块SB3的行被描绘为遵循SB0的图案，但另选地可遵循SB6的图案。

为了使每个子块的较快擦除行和较慢擦除行或行组的擦除深度相等，可以向较慢擦除行施加较高擦除电压。例如，在图13A中，可以将较高擦除电压Verase1-Verase3施加到连接到NAND串的较慢擦除行的位线，并且可以将较低擦除电压Verase1a-Verase3a施加到连接到NAND串的较快擦除行的位线。另一种方法涉及相比对NAND串的较快擦除行，对NAND串的较慢擦除行的擦除电压使用更大的步长，如图13A所描绘的。

另选地，可以将较快擦除行连接到奇数位线，并且可以将较慢擦除行连接到偶数位线。

在其他选项中，每个子块的行数、每个子块的行的组数和每组的行数可以变化。关于NAND串的行的配置及其到位线的连接的附加示例，参见图8D和图8E。

如果期望的是使不同子块而不是子块内的不同行的擦除速度相等，则可以在擦除操作中将公共擦除电压施加到位线中的每个位线，并且可以通过调整SGD晶体管电压来针对不同子块调整擦除速度，如本文所讨论的。

关于块的区640的进一步细节，还可参见图8C。

图8B描绘了示出图8A的块中的阻挡氧化物层的变化的厚度随着距块的最近边缘的距离而变的曲线图。竖直轴线描绘厚度，并且水平轴线描绘沿着图8A的块的y方向的位置。厚度范围从SB0和SB6分别所在的边缘630和631处的最小值Th_min开始，并且增加到SB3所在的块的中心处的最大值Th_max。

图8C更详细地描绘了图8A的区640，其示出了阻挡氧化物层的变化的厚度。该区包括四个示例NAND串，包括SB0中的NAND串632和633，以及SB1中的NAND串634和635。还描绘了局部互连的边缘630和部分601a。NAND串632包括图6中描绘的部件，包括阻挡氧化物层563、电荷俘获层564、隧道层565、沟道560和介电核心566。对于NAND串632、633、634和635，阻挡氧化物层563、563a、563b和563c的厚度分别从Th_min、Th1、Th2逐渐增加到Th3。

图8D描绘了图7A的示例块BLK0的另一示例顶视图，其中每个子块包括两行NAND串。在图8D和图8E中，每个空心圆表示一个NAND串。子块是SB0a-SB6a。在SB0a中，行R1a中的较快擦除NAND串连接到偶数位线，并且行R2a中的较慢擦除NAND串连接到奇数位线。类似地，在SB6a中，行1Ra中的较快擦除NAND串连接到偶数位线，并且行2Ra中的较慢擦除NAND串连接到奇数位线。SB1a-SB3a遵循SB0a的图案，并且SB4a和SB5a遵循SB6a的图案。

如所提及的，为了使每个子块的较快擦除行和较慢擦除行的擦除深度相等，可以向较慢擦除行施加较高擦除电压。例如，在图13A中，可以将较高擦除电压Verase1-Verase3施加到连接到NAND串的较慢擦除行的位线，而同时将较低擦除电压Verase1a-Verase3a施加到连接到NAND串的较快擦除行的位线。

图8E描绘了图7A的示例块BLK0的另一示例顶视图，其中每个子块包括三行NAND串。子块是SB0b-SB6b。SB0b的行R1b中的较快擦除NAND串连接到从BL0开始的每第三位线(例如，BL0、BL3、BL6、BL9、BL12、BL15、BL18和BL21)。SB0b的行R2b中的中速擦除NAND串连接到从BL1开始的每第三位线(例如，BL1、BL4、BL7、BL10、BL13、BL16、BL19和BL22)。SB0b的行R3b中的较慢擦除NAND串连接到从BL2开始的每第三位线(例如，BL2、BL5、BL8、BL11、BL14、BL17、BL20和BL23)。

为了使每个子块的较快擦除行、中速擦除行和较慢擦除行的擦除深度相等，可以将较高擦除电压施加到较慢擦除行，可以将中速擦除电压施加到中速擦除行，并且可以将较低擦除电压施加到较快擦除行。另外，可以针对相对慢擦除行、中速擦除行和快擦除行分别使用相对大的、中等的或小的步长，作为进一步的调整机制。

类似地，SB6b的行1Rb中的较快擦除NAND串连接到从BL0开始的每第三位线。SB6b的行2Rb中的中速擦除NAND串连接到从BL1开始的每第三位线。SB6b的行3Rb中的较慢擦除NAND串连接到从BL2开始的每第三位线。SB1b-SB3b遵循SB0b的图案，并且SB4b和SB5b遵循SB6b的图案。

图9A至图9D描绘了块BLK0及其子块SB0至SB6。在SB0-SB6中分别提供示例NAND串700n、710n、720n、730n、740n、750n和760n。在每个子块中，提供了多个NAND串。NAND串700n包括沟道700a、SGS晶体管701、源极侧虚设存储器单元702、数据存储器单元703-713、漏极侧虚设存储器单元714和SGD晶体管715-718。

NAND串710n包括沟道710a、SGS晶体管721、源极侧虚设存储器单元722、数据存储器单元723-733、漏极侧虚设存储器单元734和SGD晶体管735-738。

NAND串720n包括沟道720a、SGS晶体管741、源极侧虚设存储器单元742、数据存储器单元743-753、漏极侧虚设存储器单元754和SGD晶体管755-758。

NAND串730n包括沟道730a、SGS晶体管761、源极侧虚设存储器单元762、数据存储器单元763-773、漏极侧虚设存储器单元774和SGD晶体管775-778。

NAND串740n包括沟道740a、SGS晶体管781、源极侧虚设存储器单元782、数据存储器单元783-793、漏极侧虚设存储器单元794和SGD晶体管795-798。

NAND串750n包括沟道750a、SGS晶体管801、源极侧虚设存储器单元802、数据存储器单元803-813、漏极侧虚设存储器单元814和SGD晶体管815-818。

NAND串760n包括沟道760a、SGS晶体管821、源极侧虚设存储器单元822、数据存储器单元823-833、漏极侧虚设存储器单元834和SGD晶体管835-838。

SGD晶体管718、738、758、778、798、818和838分别是SB0-SB6中的第一最顶部SGD晶体管，SGD晶体管717、737、757、777、797、817和837分别是SB0-SB6中的第二SGD晶体管，SGD晶体管716、736、756、776、796、816和836分别是SB0-SB6中的第三SGD晶体管，并且SGD晶体管715、735、755、775、795、815和835分别是SB0-SB6中的第四SGD晶体管。

NAND串的源极端连接到公共源极线SL，并且NAND串的漏极端连接到公共位线BL0。

多个SGD晶体管的使用有助于在NAND串的端部处提供过渡区，在该过渡区中沟道电压可以逐渐降低以减小可能导致存储器单元的干扰(Vth上移)的沟道梯度。多个SGD晶体管还有助于确保NAND串的漏极端截止，诸如当NAND串被禁止编程或擦除时。然而，本文描述的技术可以与具有一个或多个SGD晶体管的NAND串一起使用。例如，图9A至图9D中的每个子块中的连接的SGD晶体管可以被一个SGD晶体管替代。每个NAND串两个或更多个SGD晶体管可以与图9B至图9D的配置一起使用。

图9A描绘了图7B的块BLK0中的选择栅极晶体管的第一示例配置。SGD晶体管可以在NAND串、子块和块内以各种方式连接。在该示例中，在每个子块SB0-SB6内，SGD晶体管715-718、735-738、755-758、775-778、795-798、815-818和835-838的控制栅极分别借由导电路径718a、738a、758a、778a、798a、818a和838a分别彼此连接。不同子块中的SGD晶体管的控制栅极彼此不连接。在每个子块中，NAND串中的连接的SGD晶体管利用公共控制栅极电压进行驱动。这提供了简化的具体实施，因为对于每个子块，一个SGD驱动器就足够了。

在擦除操作中，主要在第一SGD晶体管中产生GIDL。例如，该方法允许通过在不同子块中施加不同的SGD控制栅极电压而在不同子块中产生不同量的GIDL，同时横贯所有子块施加公共位线电压。

图9B描绘了图7B的块BLK0中的选择栅极晶体管的第二示例配置。不同子块中的第一SGD晶体管的控制栅极借由公共导电路径718b彼此连接。在每个子块SB0-SB6内，第二至第四SGD晶体管715-717、735-737、755-757、775-777、795-797、815-817和835-837的控制栅极分别借由导电路径716a、736a、756a、776a、796a、816a和836a分别彼此连接。该方法允许块中的所有NAND串利用由一个SGD驱动器提供的单一控制栅极电压从位线截止。该方法还允许在第一SGD晶体管处在不同子块中产生等量的GIDL。可以通过调整剩余SGD晶体管的沟道电导率而在子块中调整该擦除深度。

图9C描绘了图7B的块BLK0中的选择栅极晶体管的第三示例配置。第一SGD晶体管的控制栅极与子块中的其他SGD晶体管的控制栅极断开连接。例如，在SB0中，第一SGD晶体管718的控制栅极与其他SGD晶体管715-717的控制栅极断开连接。子块中的其他SGD晶体管的控制栅极彼此连接，并且因此可以由相应SGD驱动器利用公共控制栅极电压进行驱动。例如，在SB0中，SGD晶体管715-717的控制栅极彼此连接。

在SGD0层中，导电路径718c、738c、758c、778c、798c、818c和838c分别连接到SB0-SB6中的第一SGD晶体管的控制栅极。

该配置允许通过调整由第一晶体管产生的GIDL的量和剩余SGD晶体管的沟道电导率两者而在子块中调整擦除深度。

图9D描绘了图7B的块BLK0中的选择栅极晶体管的第四示例配置。该配置类似于图9C，但添加了导电路径，该导电路径连接具有相等的擦除速度和阻挡氧化物层厚度的子块中的第一SGD晶体管。第一SGD晶体管可以在定位在距块的相对边缘的公共距离处的子块中连接。例如，第一SGD晶体管718和838借由导电路径718d在均为边缘子块的SB0和SB6中连接。然而，第一SGD晶体管718和838不连接到剩余子块诸如SB1-SB5中的第一SGD晶体管。类似地，第一SGD晶体管738和818借由导电路径738d在均为来自边缘子块的第二边缘子块的SB1-SB5中连接。然而，第一SGD晶体管738和818不连接到剩余子块诸如SB0、SB2-SB4和SB6中的第一SGD晶体管。最后，第一SGD晶体管758和798借由导电路径758d在均为来自边缘子块的第三边缘子块的SB2和SB4中连接。然而，第一SGD晶体管758和798不连接到剩余子块诸如SB0、SB1、SB3、SB5和SB6中的第一SGD晶体管。

该方法允许第一SGD晶体管在擦除操作中接收公共控制栅极电压，使得在具有相等擦除速度和阻挡氧化物层厚度的子块中的NAND串沟道中产生等量的GIDL。可以在具有不同擦除速度和阻挡氧化物层厚度的子块中的NAND串沟道中产生不同量的GIDL。例如，与图9C相比，SGD驱动器的数量在该配置中可以减少。

在一种方法中，块中的NAND串包括位于NAND串的漏极端处的第一选择栅极晶体管，子块对(例如，SB0和SB6对、SB1和SB5对、或SB2和SB4对)具有相等的擦除速度(例如，位于距块的相对边缘中的最近边缘的相等距离处)，并且具有相等擦除速度的子块对中的第一选择栅极晶体管的控制栅极彼此连接。此外，控制电路可以被配置为在块的擦除操作中，将具有相等的擦除速度的子块对中的NAND串的沟道充电到相同电压。

图10A描绘了编程操作之后的一组存储器单元的阈值电压(Vth)分布。存储器单元最初处于由Vth分布910表示的擦除(Er)状态。在擦除操作中，数据存储器单元从编程数据状态的Vth分布(例如，状态A-G)转变到擦除状态。擦除操作可以包括多个擦除-验证循环。在每个循环中，对存储器单元进行偏置以用于擦除，在擦除之后执行擦除-验证测试。擦除-验证测试可以使用施加到字线的擦除验证电压VvEr。

在编程操作之后，分配到A-G状态的存储器单元分别被编程到Vth分布911-917。编程操作可以包括多个编程循环，其中将编程脉冲施加到选定字线，之后通过将验证电压VvA-VvG中的一个或多个验证电压施加到选定字线并且感测存储器单元是否处于非导电状态来执行编程-验证测试。分配给Er状态的存储器单元未被编程并且继续由Vth分布910表示。被编程到A-G状态的存储器单元分别经受使用VvA-VvG验证电压进行的验证测试。

读取电压VrA、VrB、VrC、VrD、VrE、VrF和VrG可用于在读取操作中读取这些存储器单元的状态。

图10B描绘了当使用相对大的擦除电压持续时间和相对少量的擦除循环时在擦除操作结束时具有不同擦除速度的不同子块的存储器单元的Vth分布。在该示例中，与图7A、图7B、图8A和图9A至图9D一致，存在具有由四个不同Vth分布表示的四个不同擦除速度的七个子块。具体地，Vth分布920表示SB0和SB6。这些子块是边缘子块并且具有最高擦除速度，因此它们的Vth是最低的。Vth分布921表示SB1和SB5。这些子块是来自边缘子块的第二边缘子块，并且具有第二高的擦除速度，因此它们的Vth是第二低的。Vth分布922表示SB2和SB4。这些子块是来自边缘子块的第三边缘子块，并且具有第三高的擦除速度，因此它们的Vth是第三低的。Vth分布923表示SB3。这些子块是来自边缘子块的第四边缘子块和中央子块，并且具有第四高的擦除速度(例如，最低擦除速度)，因此其Vth是第四低的(例如，最高Vth)。

该示例假设在使用本文描述的技术进行的擦除操作期间，不同子块的不同擦除速度没有得到补偿。因此，不同子块的擦除深度存在显著差异。这可能导致各种问题，包括对存储器单元的损坏以及未经优化的编程。例如，如果擦除深度低于优化深度，则完成擦除操作所需的编程循环的数量可能会增加，从而导致性能损失。

擦除操作通常涉及几个(例如，两个至五个)擦除循环，其中每个擦除循环涉及向块施加相对长的擦除电压。对沟道充电的过程是相对耗时的，因此必须将擦除电压保持相对长的时间以实现对存储器单元的擦除效果。因此，很难避免对最快擦除子块的过度擦除。

在一种方法中，可以通过在擦除操作结束时Vth有多低来测量擦除速度。还可以通过Vth随每个连续擦除脉冲而减小的程度来测量擦除速度。

图10C描绘了当使用相对小的擦除电压持续时间和相对大量的擦除循环时在擦除操作结束时具有不同擦除速度的不同子块的存储器单元的Vth分布。可以通过使用较短的擦除脉冲持续时间以更精细的方式擦除子块来解决如上所述的过度擦除的问题。

在这种情况下，Vth分布920a表示SB0和SB6，Vth分布921a表示SB1和SB5，Vth分布922a表示SB2和SB4，并且Vth分布923a表示SB3。与图10B相比，最快擦除子块的过度擦除量减少。缺点是完成擦除操作的时间增加，因为需要附加的擦除循环。使用本文描述的技术，可以通过调整不同子块的沟道的充电量和/或SGD晶体管沟道电导率而在不同子块之间使每个擦除循环中的擦除量(例如，如通过Vth下移量测量的擦除量)相等。理想的是，不同子块的Vth分布将如图10C中那样相对靠近在一起，而完成总体擦除操作的时间如图10B中那样相对短。

图11A描绘了块的考虑到不同子块的不同擦除速度的示例擦除操作的流程图。步骤1100开始块的擦除操作的擦除循环。在一个选项中，步骤1101包括对于尚未通过擦除-验证测试的子块，根据子块的不同阻挡氧化物厚度，将不同子块中的NAND串的沟道充电不同的量。例如，具有相对小的阻挡氧化物厚度并且因此具有相对高的擦除速度的子块(例如，SB0和SB6)可以相对小的量充电。

在另一选项中，步骤1102包括对于尚未通过擦除-验证测试的子块，根据子块的不同阻挡氧化物厚度将子块的不同行中的NAND串的沟道充电不同的量。例如，具有相对小的阻挡氧化物厚度(例如，图8A中的R1或1R)并且因此具有相对高的擦除速度的行可以相对小的量充电。

随后，步骤1103包括对尚未通过测试的子块执行擦除-验证测试。决定步骤1104确定块中的全部或几乎全部子块是否已通过擦除-验证测试。如果决定步骤1104为真，则擦除操作在步骤1105处结束。如果决定步骤1104为假，则擦除操作在步骤1105处以另一个擦除循环继续进行。

在擦除循环期间，禁止已通过擦除-验证测试的子块进行进一步擦除。可以通过将第一SGD晶体管的控制栅极电压设置为类似于擦除电压的相对高电平来实现这种禁止。这将第一SGD晶体管的漏极到栅极电压降低到不引起显著量的GIDL的电平。

在一种方法中，在擦除循环中的多个子块中的NAND串的沟道充电之后，控制电路被配置为识别已通过擦除-验证测试的一个或多个子块以及尚未通过擦除-验证测试的一个或多个子块，并且响应于该确定，在擦除操作的一个或多个附加擦除循环中针对尚未通过擦除-验证测试的一个或多个子块继续进行擦除操作，同时禁止对已通过擦除-验证测试的一个或多个子块的进一步擦除。

关于示例擦除操作的进一步细节，参见图11D至图11G。

图11B描绘了用于实现图11A的步骤1101的过程的流程图。步骤1110包括将公共位线电压施加到每个子块中的NAND串的漏极端。步骤1111包括将控制栅极电压施加到选择栅极晶体管，该控制栅极电压与Vbl相比足够低以产生栅极感应漏极泄漏，并且该控制栅极电压基于子块在块中的位置(并且因此基于子块中NAND串沟道的阻挡氧化物厚度)得以调整。

图11C描绘了用于实现图11A的步骤1102的过程的流程图。步骤1120包括将不同的位线电压施加到子块的不同行中的NAND串的漏极端。步骤1121包括将公共控制栅极电压施加到子块的不同行中的选择栅极晶体管，该公共控制栅极电压与Vbl相比足够低以产生栅极感应漏极泄漏，并且该公共控制栅极电压基于子块中的行的位置(并且因此基于行中NAND串沟道的阻挡氧化物厚度)得以调整。

如结合图13A进一步所述，与偶数位线相比，可以在奇数位线上施加不同的擦除电压。可以将较低的位线电压施加到由于较小的阻挡氧化物层厚度而具有较高擦除速度的行。这有助于降低行的擦除速度并使横贯子块的不同行的擦除速度相等。例如，如果NAND串的第一组行具有较高的擦除速度，则与施加到奇数位线的擦除电压(例如，图13A中的Verase1-Verase3)相比，可以将较低的擦除电压(例如，图13A中的Verase1a-Verase3a)施加到偶数位线。

在一种方法中，一个边缘子块(例如，图8A中的SB0)包括NAND串的多个行(R1-R4)，该多个行包括一行(R1)和另一行(R4)；块的边缘630距一行比距另一行更近，并且控制电路被配置为在擦除操作中，以与一行中的NAND串被充电到的量相比更大的量对另一行中的NAND串的沟道进行充电。

此外，为了以与一行中的NAND串被充电到的量相比更大的量对另一行中的NAND串的沟道进行充电，该控制电路可以被配置为将擦除电压(例如，图13A中的Verase1-Verase3)施加到另一行中的NAND串的漏极端，该擦除电压高于同时施加到一行中的NAND串的漏极端的擦除电压(例如，图13A中的Verase1a-Verase3a)。

此外，一个边缘子块中的NAND串的多个行可以各自包括位于NAND串的多个行的漏极端处的第一选择栅极晶体管，其中第一选择栅极晶体管的控制栅极彼此连接。

此外，阻挡氧化物层(参见图8C)在一行中的厚度可以小于在另一行中的厚度。

图11D描绘了图9A的块的一部分和在示例擦除操作中使用的电压。SB0和SB1中的SGD晶体管以位线BL0进行描绘。SB0是尚未完成擦除的子块的示例，而SB1是已完成擦除的子块的示例。

如所提及的，在该配置中，SGD晶体管的控制栅极在每个NAND串和在子块中全部彼此连接。SGD晶体管的控制栅极在不同子块中不彼此连接。因此，一个控制栅极电压Verase-V1可以用于尚未完成擦除的选定子块诸如SB0，并且另一控制栅极电压Verase可以用于已完成擦除的未选定子块诸如SB1。NAND串700n中的第一晶体管718的漏极到栅极电压为V1(例如，10V或更大)，这足以产生GIDL，使得相关联的沟道700a被充电并且存储器单元可以被擦除。NAND串710n中的第一晶体管738的漏极到栅极电压为0V，这不足以产生GIDL，使得相关联的沟道710a不被充电并且存储器单元不被擦除。因此禁止NAND串被擦除。

图11E描绘了与图11D中的SGD晶体管的配置一致的示例擦除操作。在步骤1130处，将擦除循环计数设置为1。在步骤1131处，将擦除电压Verase施加到位线。对于已通过擦除-验证测试的子块中的SGD晶体管，步骤1132设置Vsgd＝Verase，以防止擦除。同时，对于尚未通过擦除-验证测试的子块中的SGD晶体管，步骤1133设置Vsgd＝Verase-V1，以允许擦除。在步骤1134处，对于尚未通过擦除-验证测试的子块，执行擦除-验证测试，一次一个子块。决定步骤1135确定是否所有子块都已通过擦除-验证测试。如果决定步骤1135为真，则在步骤1136处成功完成擦除操作。如果决定步骤1135为假，则在步骤1137处将擦除循环计数递增。

决定步骤1138确定擦除循环计数是否超过最大允许擦除循环计数。如果决定步骤1138为真，则在步骤1139处擦除操作失败。如果决定步骤1138为假，则在步骤1131处施加下一个擦除电压并且开始下一个擦除循环。

图11F描绘了图9B的块的一部分和在示例擦除操作中使用的电压。SB0和SB1中的SGD晶体管以位线BL0进行描绘。如所提及的，在该配置中，第一SGD晶体管(也称为顶部SGD晶体管，SGDT)的控制栅极在每个NAND串中以及在不同的子块之间都彼此连接。第2至第4SGD晶体管的控制栅极在每个子块中彼此连接，但在不同的子块之间不彼此连接。因此，公共控制栅极电压Verase-V1可以用于第一SGD晶体管。

另外，控制电压Verase-V0可以用于尚未完成擦除的选定子块诸如SB0中的第2至第4SGD晶体管的控制栅极，并且另一控制栅极电压Verase可以用于已完成擦除的未选定子块诸如SB1。第一晶体管718和738的漏极到栅极电压为V1，例如10V或更大，这足以产生GIDL。V0可为例如约8V。V0不应过高，否则欠驱动可能会损坏第2至第4SGD晶体管。

SB0中的第2至第4SGD晶体管717-715的漏极到栅极电压分别足够低，以使沟道700a的相关联区对空穴具有强导电性，使得空穴可以到达沟道的与存储器单元相邻的部分。因此，这些SGD晶体管具有强的欠驱动，例如漏极到栅极电压。相比之下，SB1中的第2至第4SGD晶体管737-735的欠驱动分别为0V或以其他方式足够低以使沟道710a的相关联区对空穴不导电或具有弱导电性，使得空穴不能到达沟道的与存储器单元相邻的部分。因此禁止擦除这些NAND串。

图11G描绘了与图11F中的SGD晶体管的配置一致的示例擦除操作。在步骤1140处，将擦除循环计数设置为1。在步骤1141处，将擦除电压Verase施加到位线。对于每个子块中的第1SGD晶体管，步骤1142设置Vsgd＝Verase-V1，以产生GIDL，如所提及的。对于已通过擦除验证测试的子块中的第2至第4SGD晶体管，步骤1143设置Vsgd＝Verase，以防止擦除。同时，对于尚未通过擦除验证测试的子块中的SGD晶体管，步骤1144设置Vsgd＝Verase-V0，以允许擦除。在步骤1145处，对于尚未通过擦除-验证测试的子块，执行擦除-验证测试，一次一个子块。决定步骤1146确定是否所有子块都已通过擦除-验证测试。如果决定步骤1146为真，则在步骤1147处成功完成擦除操作。如果决定步骤1146为假，则在步骤1148处将擦除循环计数递增。

决定步骤1149确定擦除循环计数是否超过最大允许擦除循环计数。如果决定步骤1149为真，则在步骤1150处擦除操作失败。如果决定步骤1149为假，则在步骤1141处施加下一个擦除电压并且开始下一个擦除循环。

图12A描绘了在与图9A一致的擦除操作中使用的示例电压的表。在图12A至图12D中，电压是示例，并且可以使用其他值。Vsgd0-3表示各个子块中的第一至第四SGD晶体管的控制栅极电压。Vsgd0-3是指Vsgd0、Vsgd1、Vsgd2和Vsgd3。这些电压是分别施加到图7A中的SGD层SGD0、SGD1、SGD2和SGD3的控制栅极电压。参考图9A，Vsgd0被施加到SGD晶体管718、738、758、778、798、818和838。Vsgd1被施加到SGD晶体管717、737、757、777、797、817和837。Vsgd2被施加到SGD晶体管716、736、756、776、796、816和836。Vsgd3被施加到SGD晶体管715、735、755、775、795、815和835。

图12A至图12D各自提供使具有不同擦除速度的不同子块中的擦除深度相等的示例。

在图12A中，Vsgd0＝Vsgd1＝Vsgd2＝Vsgd3。Vsgd0-3＝15V(在SB0和SB6中)、14V(在SB1和SB5中)、13V(在SB2和SB4中)以及2V(在SB3中)。因此，对于距块的最近边缘逐渐更远并且因此具有逐渐更厚的阻挡氧化物层和逐渐降低的擦除速度的子块，SGD电压逐渐降低。

GIDL的量指示由于擦除脉冲的施加而使沟道充电到的峰值电压(Vch)。当NAND串的第一SGD晶体管的漏极到栅极电压较高时，NAND串中的GIDL的量较高。因此，对于NAND串的漏极端处的给定Vbl，当SGD晶体管的控制栅极电压较低时，GIDL的量较高。GIDL和Vch为低(对于SB0和SB6)、中低(对于SB1和SB5)、中高(对于SB2和SB4)以及高(对于SB3)。当沟道被充电时，存储器单元的控制栅极电压可被设置在相对较低的电平诸如0V，并且当Vch较高时，存储器单元被更强地擦除，因为这导致较高的沟道到栅极电压。

第二至第四SGD晶体管控制NAND串沟道的相关联部分的电导率。当这些晶体管的控制栅极电压为相对高时，NAND串中向下移动的空穴具有相对低的电导率。Vsgd0-3处于与Vbl相比足够低的电平，以使第一SGD晶体管由于足够高的漏极到栅极电压而产生空穴，并且使第二至第四SGD晶体管对于其沟道区中的空穴具有足够高的电导率，使得空穴可以移动到与存储器单元相邻的沟道区。

图12B描绘了与图9B一致的擦除操作中使用的示例电压的表。在图9B中，连接不同子块中的第一选择栅极晶体管的控制栅极，使得当将Vsgd0施加到导电路径718b时，将在不同子块的NAND串的第一SGD晶体管处产生等量的GIDL。然而，第二至第四SGD晶体管的相关联沟道区中的电导率在不同的子块中是不同的，因为Vsgd1-3在不同子块中是不同的。Vsgd1-3是指Vsgd1、Vsgd2和Vsgd3。这些电压是分别施加到图7A中的SGD层SGD1、SGD2和SGD3的控制栅极电压。

对于子块中的每个子块，Vsgd0＝10V。这与Vbl相比足够低以使第一SGD晶体管产生相对高量的GIDL。此外，Vsgd1-3＝15V(对于SB0和SB6)、14V(对于SB1和SB5)、13V(对于SB2和SB4)以及12V(对于SB3)。对于距块的最近边缘逐渐更远的子块，该SGD电压逐渐降低。因此，对于距块的最近边缘逐渐更远的子块，空穴的电导率逐渐升高，并且随着空穴的电导率逐渐升高，沟道充电的量(Vch)逐渐升高。SGD cond.表示SGD沟道区的电导率。SGD cond.和Vch为低(对于SB0和SB6)、中低(对于SB1和SB5)、中高(对于SB2和SB4)以及高(对于SB3)。Vch遵循SGD cond.的趋势。

图12C描绘了与图9C一致的擦除操作中使用的示例电压的表。Vsgd0如图12A所示设置为例如15V(对于SB0和SB6)、14V(对于SB1和SB5)、13V(对于SB2和SB4)以及12V(对于SB3)。因此，在不同子块中的第一SGD晶体管处产生不同量的GIDL。GIDL为低(对于SB0和SB6)、中低(对于SB1和SB5)、中高(对于SB2和SB4)以及高(对于SB3)。Vsgd1-3被设置为低电平，使得对相关联沟道区中的空穴的电导率为高。这允许由GIDL产生的空穴很容易在NAND串沟道中向下移动到沟道的与存储器单元相邻的部分。Vch遵循图12A和图12B的趋势。SGDcond和Vch为低(对于SB0和SB6)、中低(对于SB1和SB5)、中高(对于SB2和SB4)以及高(对于SB3)。Vch遵循SGD cond.的趋势。

图12D描绘了与图9C一致的擦除操作中使用的示例电压的另一表。该示例与图12C的不同之处在于Vsgd1-3在不同子块中是不同的。特定地，Vsgd1-3可以遵循图12B的趋势，其中Vsgd1-3对于具有较高擦除速度的子块较高，使得这些子块的擦除速度减慢。

总之，可以通过涉及调整GIDL的量的第一机制和/或通过涉及调整SGD晶体管沟道的电导率的第二机制来调整沟道的充电量。图12A和图12C涉及第一机制，图12B涉及第二机制，并且图12D涉及第一机制和第二机制。

图13A描绘了擦除操作中的擦除脉冲的示例序列。在图13A至图13G中，竖直方向表示电压并且水平方向表示公共时间轴。

该序列包括三个擦除循环EL1-EL3中的三个擦除脉冲或电压。每个擦除循环包括擦除脉冲EP1-EP3和验证脉冲VP1-V3(参见图13D)。擦除脉冲可以表示例如施加到NAND串的漏极端的位线电压。在EL1中，擦除电压可以从初始电平(诸如0V)增加到相对高的正电压(诸如20V)，并且然后返回0V。在一种方法中，峰值擦除电压的量值可以在每个连续擦除循环中步进。例如，Verase1(曲线1301)或Verase1a(曲线1301a)可以用于EL1中，Verase2(曲线1302)或Verase2a(曲线1302a)可以用于EL2中，并且Verase3(曲线1303)或Verase3a(曲线1303a)可以用于EL3中。

如例如结合图8A和图8D所提及的，Verase1-Verase3的较高擦除电压可以用于子块中的NAND串的较慢擦除行，并且Verase1a-Verase3a的较低擦除电压可以用于子块中的NAND串的较快擦除行。另外，作为减慢快速擦除行的擦除速度的进一步措施，相比对于较低擦除电压，对于较高擦除电压，连续擦除循环上的擦除脉冲的步长可以更大。

在另一种选项中，在每个擦除循环中，擦除电压在两个步长而不是一个步长中步进到其峰值电平，以允许时间使沟道的充电发生。SGD电压(图13B)也可以在两个步长中步进到其峰值电平。

图13B描绘了与图12A和图13A一致的用于选择栅极晶体管的控制栅极电压的示例序列。在EP1、EP2和EP3期间分别施加由曲线1310、1311和1312组描绘的控制栅极电压组。如图12A所描绘的，SB0和SB6、SB1和SB5、SB2和SB4以及SB3中的Vsgd0-3的示例电压分别为15V、14V、13V和12V，并且分别由Vsgd0-3_SB0/SB6、Vsgd0-3_SB1/SB5、Vsgd0-3_SB2/SB4和Vsgd0-3_SB3表示。在一种方法中，可以在每个擦除脉冲期间施加相同的控制栅极电压组。

图13C描绘了与图13A和图13B一致的沟道电压的示例。当施加第一擦除脉冲时，SB3、SB2和SB4、SB1和SB5以及SB0和SB6中的NAND串的沟道从初始电平诸如0V分别增加到升高电平Vch_SB3、Vch_SB2/SB4、Vch_SB1/SB5和Vch_SB0/SB6，如一组曲线1320所表示。具有最快擦除速度的子块的沟道充电到最低电平。当施加第二擦除脉冲时，NAND串的沟道电压从第一循环中达到的电平增加到更高电平，如一组曲线1321所表示。当施加第三擦除脉冲时，NAND串的沟道从第二擦除循环中达到的电平增加到更高电平，如一组曲线1322所表示。

图13D描绘了与图13A和图13B一致的字线电压的示例序列。曲线1330、1332和1334表示EP1、EP2和EP3的擦除脉冲期间的字线电压。在擦除脉冲的施加期间，字线电压可以被设置为低电平诸如0V，以便为存储器单元提供大的沟道到栅极电压。擦除循环EL1-EL3还分别包括验证脉冲VP1-VP3，其中曲线1331、1333和1335表示擦除-验证测试期间的字线电压(例如，擦除-验证电压)。擦除-验证电压可以是小的正电压(例如0.5V)，如图所示为0V，或为负电压。

图13E描绘了作为图13B的替代的用于选择栅极晶体管的控制栅极电压的示例序列。在该示例中，SGD控制栅极电压在连续擦除循环中步进。此外，对于较慢擦除子块，步长更大。回想一下，较大的SGD控制栅极电压导致NAND串沟道的GIDL较少，因此对NAND串沟道的充电也较少，并且存储器单元的擦除也较少。具体地，逐渐更大的步长d0、d1、d2或d3分别用于SB3、SB2和SB4、SB1和SB5以及SB0和SB6的逐渐更快的擦除子块。对于SB3、SB2和SB4、SB1和SB5以及SB0和SB6的子块，SGD控制栅极电压分别为Vsgd0-3_SB3、Vsgd0-3_SB2/SB4、Vsgd0-3_SB1/SB5和Vsgd0-3_SB0/SB6。曲线1340、1341和1342组分别表示EP1、EP2和EP3期间的SGD电压。除了在擦除操作期间针对不同子块使用不同SGD电压的一般想法之外，在不同擦除脉冲期间针对子块使用不同SGD电压提供了用于使不同子块中的擦除速度相等的另一机制。

图13F描绘了与图12B和图13A一致的用于选择栅极晶体管的控制栅极电压的示例序列。图13F与图13E的不同之处在于，图13E中表示Vsgd0-3_SB3、Vsgd0-3_SB2/SB4、Vsgd0-3_SB1/SB5和Vsgd0-3_SB0/SB6的电压可分别表示图13F中的Vsgd1-3_SB3、Vsgd1-3_SB2/SB4、Vsgd1-3_SB1/SB5和Vsgd1-3_SB0/SB6。另外，第一SGD晶体管的电压(其在子块SB0-SB6中是公共的)由Vsgd0 SB0-SB6表示，并且低于其他SGD电压。曲线1350、1351和1352组分别表示EP1、EP2和EP3期间的SGD电压。

图13G描绘了与图12C和图13A一致的用于选择栅极晶体管的控制栅极电压的示例序列。图13G与图13F的不同之处在于，图13F中表示Vsgd1-3_SB3、Vsgd1-3_SB2/SB4、Vsgd1-3_SB1/SB5和Vsgd1-3_SB0/SB6的电压可分别表示图13G中的Vsgd0_SB3、Vsgd0_SB2/SB4、Vsgd0_SB1/SB5和Vsgd0_SB0/SB6。第二至第四SGD晶体管(其在子块SB0-SB6中是公共的)的电压由Vsgd1-3_SB0-SB6表示，并且低于其他SGD电压。曲线1360、1361和1362组分别表示EP1、EP2和EP3期间的SGD电压。

通过将一个电压Vsgd1-3_SB0-SB6用SB0/SB6、SB1/SB5、SB2/SB4和SB3的不同值Vsgd1-3替代，可以将图13G修改为与图12D一致。

在一种具体实施中，一种装置包括：多个存储器单元，该多个存储器单元布置在块的多个子块中的NAND串中，NAND串包括多个同心层，该同心层包括阻挡氧化物层，并且阻挡氧化物层的厚度在多个子块中的不同子块中是不同的，每个NAND串包括沟道；和控制电路。控制电路被配置为在块的擦除操作中对多个子块中的NAND串的沟道进行充电，包括将多个子块中的中央子块中的NAND串的沟道充电到比多个子块中的一个边缘子块中的NAND串的沟道被充电到的电压更高的电压。

在另一种具体实施中，一种方法包括：将公共擦除电压施加到连接到块的多个子块中的NAND串的漏极端的位线，NAND串包括位于NAND串的漏极端处的一个或多个选择栅极晶体管；以及在公共擦除电压的施加期间，根据块中的每个子块的位置，将控制栅极电压施加到每个子块中的NAND串的漏极端处的一个或多个选择栅极晶体管。

在另一种具体实施中，一种装置包括：多个存储器单元，该多个存储器单元布置在块的多个子块中的NAND串中，每个NAND串包括沟道；和控制电路。控制电路被配置为在块的擦除操作中，根据块中的每个子块的位置，对每个子块中的NAND串的沟道进行充电。

已出于例证和描述的目的提出本发明的上述具体实施方式。它并非旨在是穷尽的或将本发明限制为所公开的精确形式。鉴于上述教导内容，许多修改和变型是可能的。选择所描述的实施方案是为了最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够在各种实施方案中以及适合于预期的特定用途的各种修改中最好地利用本发明。本发明的范围旨在由所附权利要求书限定。

Claims (15)

1.一种装置，所述装置包括：

多个存储器单元(703-713,723-733,743-753,763-773)，所述多个存储器单元布置在块(BLK0)的多个子块(SB0-SB6)中的NAND串(700n,710n,720n,730n,740n,750n,760n)中，所述NAND串包括多个同心层，所述同心层包括阻挡氧化物层(563,563a,563b,563c)，并且所述阻挡氧化物层的厚度(Th)在所述多个子块的不同子块中是不同的，每个NAND串包括沟道(560)；和

控制电路(110,122)，所述控制电路被配置为在所述块的擦除操作中对所述多个子块中的NAND串的沟道进行充电，包括将所述多个子块中的中央子块(SB3)中的NAND串的沟道充电到比所述多个子块中的一个边缘子块(SB0,SB6)中的NAND串的沟道被充电到的电压(Vch_SB0/SB6)更高的电压(Vch_SB3)。

2.根据权利要求1所述的装置，其中：

所述NAND串包括位于所述NAND串的漏极端(515)处的第一选择栅极晶体管(718,738,758,778,798,818,838)；并且

为了用于对所述中央子块中的所述NAND串的所述沟道充电，所述控制电路被配置为将控制栅极电压(Vsgd0_SB3)施加到所述中央子块中的所述NAND串中的所述第一选择栅极晶体管，并且为了对所述一个边缘子块中的所述NAND串的所述沟道充电，所述控制电路被配置为将控制栅极电压(Vsgd0_SB0/SB6)施加到所述一个边缘子块中的所述NAND串中的所述第一选择栅极晶体管，所述控制栅极电压高于施加到所述中央子块中的所述NAND串中的所述第一选择栅极晶体管的所述控制栅极电压。

3.根据权利要求2所述的装置，其中：

每个NAND串包括与所述第一选择栅极晶体管相邻的第二选择栅极晶体管(717,737,757,777,797,817,837)；并且

在所述中央子块中的所述NAND串的所述沟道的所述充电期间，所述控制电路被配置为将公共控制栅极电压(Verase-V0)施加到所述一个边缘子块和所述中央子块中的所述第二选择栅极晶体管。

4.根据权利要求1至3中任一项所述的装置，其中：

所述NAND串包括位于所述NAND串的漏极端(515)处的第一选择栅极晶体管(718,738,758,778,798,818,838)和与所述第一选择栅极晶体管相邻的第二选择栅极晶体管(717,737,757,777,797,817,837)；

在所述中央子块中的所述NAND串的所述沟道的所述充电期间，所述控制电路被配置为将控制栅极电压(Vsgd0-3_SB3)施加到所述中央子块中的所述第二选择栅极晶体管；并且

在所述一个边缘子块中的所述NAND串的所述沟道的所述充电期间，所述控制电路被配置为将控制栅极电压(Vsgd0-3_SB0/SB6)施加到所述一个边缘子块中的所述第二选择栅极晶体管，所述控制栅极电压高于施加到所述中央子块中的所述第二选择栅极晶体管的所述控制栅极电压。

5.根据权利要求4所述的装置，其中：

所述多个子块中的所述NAND串的所述沟道的所述充电在多个擦除循环(EL1至EL3)中发生；并且

施加到所述一个边缘子块中的所述NAND串中的所述第二选择栅极晶体管的所述控制栅极电压(Vsgd0-3_SB0/SB6)在所述多个擦除循环中以第一步长(d3)步进；

施加到所述中央子块中的所述NAND串中的所述第二选择栅极晶体管的所述控制栅极电压(Vsgd0-3_SB3)在所述多个擦除循环中以低于所述第一步长的第二步长(d0)步进。

6.根据权利要求1至5中任一项所述的装置，其中：

所述NAND串包括位于所述NAND串的漏极端(515)处的第一选择栅极晶体管(718,738,758,778,798,818,838)和与所述第一晶体管相邻的第二选择栅极晶体管(717,737,757,777,797,817,837)；

在每个NAND串中，所述第二选择栅极晶体管的控制栅极与所述第一选择栅极晶体管的控制栅极断开连接；

所述一个边缘子块中的所述第一选择栅极晶体管的所述控制栅极连接到所述中央子块中的所述第一选择栅极晶体管的所述控制栅极；并且

所述控制电路被配置为在所述多个子块中的所述NAND串的所述沟道的所述充电期间，将公共控制栅极电压(Vsgd0_SB0-SB6)施加到所述一个边缘子块中的所述第一选择栅极晶体管和所述中央子块中的所述第一选择栅极晶体管以用于分别在所述一个边缘子块中的所述第一选择栅极晶体管和所述中央子块中的所述第一选择栅极晶体管处产生栅极感应漏极泄漏，并且将控制栅极电压(Vsgd1-3_SB0/SB6)施加到所述一个边缘子块中的所述第二选择栅极晶体管，所述控制栅极电压高于施加到所述中央子块中的所述第二选择栅极晶体管的控制栅极电压(Vsgd1-3_SB3)。

7.根据权利要求6所述的装置，其中：

在所述多个子块中的所述NAND串的所述沟道的所述充电之后，所述控制电路被配置为识别已通过擦除-验证测试的一个或多个子块以及尚未通过所述擦除-验证测试的一个或多个子块，并且响应于所述确定，针对未通过所述擦除-验证测试的所述一个或多个子块继续所述擦除操作，同时禁止已通过所述擦除-验证测试的所述一个或多个子块的进一步擦除。

8.根据权利要求1至7中任一项所述的装置，其中：

所述NAND串包括位于所述NAND串的漏极端(515)处的第一选择栅极晶体管(718,738,758,778,798,818,838)；

一对所述子块具有相等的擦除速度；并且

具有相等的擦除速度的一对所述子块中的所述第一选择栅极晶体管的控制栅极彼此连接；并且

所述控制电路被配置为在所述块的所述擦除操作中，将具有所述相等的擦除速度的一对所述子块中的NAND串的沟道充电到相同电压。

9.根据权利要求1至8中任一项所述的装置，其中：

所述阻挡氧化物层在所述一个边缘子块中的厚度(Th)小于在所述中央子块中的厚度。

10.根据权利要求1至9中任一项所述的装置，其中：

所述一个边缘子块包括NAND串的多个行(R1-R4,1R-4R)，所述多个行包括一行和另一行；

所述块的边缘(630,631)距所述一行比距所述另一行更近；

所述控制电路被配置为在所述擦除操作中，以与所述一行中的NAND串被充电到的量(Vch_SB0/SB6)相比更大的量(Vch_SB3)对所述另一行中的NAND串的沟道进行充电。

11.根据权利要求10所述的装置，其中：

为了以与所述一行中的所述NAND串被充电到的量相比更大的量对所述另一行中的所述NAND串的所述沟道进行充电，所述控制电路被配置为将擦除电压(Verase1-Verase3)施加到所述另一行中的所述NAND串的漏极端，所述擦除电压高于同时施加到所述一行中的所述NAND串的漏极端的擦除电压(Verase1a-Verase3a)；

所述一个边缘子块中的所述NAND串的多个行各自包括位于所述NAND串的多个行的漏极端(515)处的第一选择栅极晶体管(718,738,758,778,798,818,838)；并且

所述第一选择栅极晶体管的控制栅极彼此连接。

12.根据权利要求1至10中任一项所述的装置，其中：

为了对所述多个子块中的NAND串的所述沟道进行充电，所述控制电路被配置为将公共擦除电压(Verase)施加到所述多个子块中的所述NAND串的所述漏极端。

13.一种方法，所述方法包括：

将公共擦除电压(Verase)施加到连接到块(BLK0)的多个子块(SB0-SB6)中的NAND串(700n,710n,720n,730n,740n,750n,760n)的漏极端的位线(BL0-BL23)，所述NAND串包括位于所述NAND串的所述漏极端处的一个或多个选择栅极晶体管(715-718,735-738,755-758,775-778,795-798,815-818,858-838)；并且

在所述公共擦除电压的所述施加期间，根据所述块中的每个子块的位置，将控制栅极电压施加到每个子块中的所述NAND串的所述漏极端处的所述一个或多个选择栅极晶体管。

14.根据权利要求13所述的方法，其中：

所述多个子块包括中央子块(SB3)和边缘子块(SB0,SB6)；并且

施加到所述边缘子块中的所述NAND串的所述漏极端处的所述一个或多个选择栅极晶体管的所述控制栅极电压大于施加到所述中央子块中的所述NAND串的所述漏极端处的所述一个或多个选择栅极晶体管的控制栅极电压。

15.根据权利要求13或14所述的方法，其中：

所述NAND串包括多个同心层；

所述同心层包括阻挡氧化物层(563,563a,563b,563c)；

所述阻挡氧化物层的厚度(Th)在所述多个子块中的不同子块中是不同的；

根据所述阻挡氧化物层的厚度将所述控制栅极电压施加到每个子块中的所述NAND串的所述漏极端处的所述一个或多个选择栅极晶体管。

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