KR20170003779A - 불휘발성 메모리 장치 및 컨트롤러를 포함하는 스토리지 장치 - Google Patents

불휘발성 메모리 장치 및 컨트롤러를 포함하는 스토리지 장치 Download PDF

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KR20170003779A
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Abstract

본 발명은 스토리지 장치에 관한 것이다. 본 발명의 스토리지 장치는, 메모리 블록들을 포함하는 불휘발성 메모리 장치 그리고 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함한다. 각 메모리 블록은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판 위에서 기판과 수직한 방향으로 적층된 적어도 하나의 선택 트랜지스터 및 복수의 메모리 셀들을 포함한다. 컨트롤러는 메모리 블록들 중 선택된 메모리 블록의 선택 트랜지스터들 중 일부에 대해 읽기 동작을 수행하고, 읽기 동작의 결과에 따라 선택된 메모리 블록의 선택 트랜지스터들에 대해 프로그램 동작을 수행하도록 불휘발성 메모리 장치를 제어한다.

Description

불휘발성 메모리 장치 및 컨트롤러를 포함하는 스토리지 장치{STORAGE DEVICE INCLUDING NONVOLATILE MEMORY DEVICE AND CONTROLLER}
본 발명은 반도체 회로에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치 및 컨트롤러를 포함하는 스토리지 장치에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 스토리지 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 스토리지 장치의 고집적화는 스토리지 장치의 생산 비용을 감소시킨다는 장점을 갖는다. 그러나, 스토리지 장치의 고집적화로 인해 스토리지 장치의 스케일이 감소하고 구조가 변화하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되고 있는 다양한 문제들은 스토리지 장치에 저장된 데이터를 손상시킬 수 있으며, 따라서, 스토리지 장치의 신뢰성이 저해될 수 있다. 스토리지 장치의 신뢰성을 향상시킬 수 있는 방법 및 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 스토리지 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 스토리지 장치는, 메모리 블록들을 포함하는 불휘발성 메모리 장치; 그리고 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고, 각 메모리 블록은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판 위에서 상기 기판과 수직한 방향으로 적층된 적어도 하나의 선택 트랜지스터 및 복수의 메모리 셀들을 포함하고, 상기 컨트롤러는 상기 메모리 블록증 중 선택된 메모리 블록의 선택 트랜지스터들 중 일부에 대해 읽기 동작을 수행하고, 상기 읽기 동작의 결과에 따라 상기 선택된 메모리 블록의 상기 선택 트랜지스터들에 대해 프로그램 동작을 수행하도록 상기 불휘발성 메모리 장치를 제어한다.
본 발명의 다른 실시 예에 따른 스토리지 장치는, 메모리 블록들을 포함하는 불휘발성 메모리 장치; 그리고 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고, 각 메모리 블록은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판 위에서 상기 기판과 수직한 방향으로 적층된 적어도 하나의 선택 트랜지스터 및 복수의 메모리 셀들을 포함하고, 상기 컨트롤러는 상기 메모리 블록들 중 선택된 메모리 블록의 소거 횟수가 임계값에 도달하면, 상기 선택된 메모리 블록의 선택 트랜지스터들의 적어도 일부에 대해 읽기 동작을 수행하도록 구성되고, 상기 선택된 메모리 블록의 상기 선택 트랜지스터들의 상기 적어도 일부에 대해 상기 읽기 동작이 수행되면, 상기 컨트롤러는 상기 임계값을 임의로 생성되는 값만큼 증가시키도록 구성된다.
본 발명의 실시 예들에 따르면, 선택 트랜지스터들이 열화되는 것이 모니터되고, 그리고 열화된 선택 트랜지스터들이 프로그램된다. 따라서, 향상된 신뢰성을 갖는 스토리지 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 3은 본 발명의 제1 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 4는 컨트롤러가 선택 트랜지스터 관리자를 이용하여 스트링 선택 트랜지스터들 중 일부를 선택하는 방법들을 보여주는 테이블이다.
도 5는 스토리지 장치가 읽기 동작을 수행하는 예들을 보여주는 타이밍도이다.
도 6은 본 발명의 실시 예에 따라 스트링 선택 트랜지스터들의 일부의 읽기 동작을 수행하는 방법의 예를 보여준다.
도 7은 본 발명의 제2 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 8은 제2 임계값에 가산되는 제1 값을 결정하는 방법들을 보여주는 테이블이다.
도 9는 본 발명의 제3 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 10은 본 발명의 제4 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 11은 스트링 선택 트랜지스터들이 프로그램되는 예를 보여주는 테이블이다.
도 12는 본 발명의 제5 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 13은 본 발명의 다른 실시 예에 따른 메모리 블록을 보여주는 회도도이다.
도 14는 본 발명의 실시 예에 따른 컨트롤러를 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 스토리지 장치(100)는 불휘발성 메모리 장치(110), 컨트롤러(120), 그리고 RAM (130)을 포함한다.
불휘발성 메모리 장치(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 불휘발성 메모리 장치(110)는 컨트롤러(120)의 제어에 따라 복수의 메모리 셀들에 대해 쓰기, 읽기 및 소거를 수행할 수 있다.
컨트롤러(120)는 외부의 호스트 장치와 통신하도록 구성된다. 컨트롤러(120)는 외부의 호스트 장치의 요청에 따라 또는 내부의 스케줄에 따라 불휘발성 메모리 장치를 제어할 수 있다. 컨트롤러(120)는 RAM (130)을 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용할 수 있다.
컨트롤러(120)는 선택 트랜지스터 관리자(128)를 포함한다. 선택 트랜지스터 관리자(128)는 복수의 메모리 블록들(BLK1~BLKz) 각각에 포함된 선택 트랜지스터들이 열화되는지를 모니터할 수 있다. 예를 들어, 선택 트랜지스터 관리자(128)는 선택 트랜지스터들의 문턱 전압들의 변화를 모니터할 수 있다. 선택 트랜지스터 관리자(128)는 열화된 선택 트랜지스터들의 복원을 수행할 수 있다. 예를 들어, 선택 트랜지스터 관리자(128)는 열화된 선택 트랜지스터들에 대해 프로그램 동작을 수행할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 2를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GST)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인들(GSL1, GSL2)에 각각 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)은 제1 접지 선택 라인(GSL1)에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)은 제2 접지 선택 라인(GSL2)에 연결될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.
예시적으로, 메모리 블록(BLKa)은 블록 어드레스에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 워드 라인들(WL1~WL6) 각각은 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 비트 라인들(BL1, BL2) 각각은 열 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 서로 다른 행의 스트링 선택 라인들(SSL1a 및 SSL2a, 또는 SSL1b 및 SSL2b) 각각은 또는 서로 다른 행의 접지 선택 라인들(GSL1 및 GSL2)은 플레인 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.
도 2에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 2에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.
예를 들어, 하나의 물리 페이지는 블록 어드레스, 행 어드레스, 열 어드레스 및 플레인 어드레스에 의해 식별되는 물리적 저장 공간을 포함한다. 하나의 물리 페이지는 둘 이상의 논리 페이지들을 포함할 수 있다. 논리 페이지들 각각은 물리 페이지의 어드레스에 더하여 논리 페이지들을 식별하는 추가 어드레스(또는 오프셋)에 의해 식별되는 논리적 저장 공간을 포함할 수 있다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이가 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 3은 본 발명의 제1 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 예시적으로, 도 2의 메모리 블록(BLKa)에서 도 1의 선택 트랜지스터 관리자(128)가 선택 트랜지스터들(예를 들어, SSTa, SSTb, GST)을 관리하는 방법이 도 3에 도시된다. 예를 들어, 선택 트랜지스터 관리자(128)는 메모리 셀들(MC1~MC6)에 인접한 스트링 선택 트랜지스터들(SSTa)을 관리하는 것으로 가정된다. 그러나, 본 발명의 기술적 사상은 메모리 셀들(MC1~MC6)에 인접한 스트링 선택 트랜지스터들(SSTa)에 한정되지 않으며, 다른 선택 트랜지스터들(예를 들어, SSTb, GST)에도 동일하게 적용될 수 있다.
도 1 내지 도 3을 참조하면, S110 단계에서, 메모리 블록의 선택 트랜지스터들 중 일부 선택 트랜지스터들이 선택된다. 예를 들어, 컨트롤러(120)는 선택 트랜지스터 관리자(128)를 이용하여, 메모리 셀들(MC1~MC6)에 인접한 스트링 선택 트랜지스터들(SSTa) 중 일부를 선택할 수 있다. 예를 들어, 컨트롤러(120)는 메모리 블록(BLKa)의 플레인들 중 일부 플레인들의 스트링 선택 트랜지스터들(SSTa)을 선택할 수 있다.
S120 단계에서, 컨트롤러(120)는 제1 읽기 전압(VRD1)을 이용하여, 선택된 일부 스트링 선택 트랜지스터들(SSTa)에 대해 읽기 동작을 수행할 수 있다. 예를 들어, 제1 읽기 전압(VRD1)은 메모리 셀들(MC1~MC6)의 읽기 동작 시에 사용되는 읽기 전압들 중 하나일 수 있다. 제1 읽기 전압(VRD1)은 메모리 셀들(MC1~MC6)의 읽기 동작 시에 사용되는 읽기 전압들과 다른 레벨을 가질 수 있다. 제1 읽기 전압(VRD1)은 접지 전압(VSS) 또는 접지 전압(VSS)과 유사한 레벨을 갖는 저전압일 수 있다.
S130 단계에서, 컨트롤러(120)는 읽기 동작 시에 턴-온 되는 온 셀들의 수가 제1 임계값(VCR1) 이상인지 판별한다. 예를 들어, 제1 임계값(VCR1)은 각 메모리 블록의 하나의 페이지에 속한 스트링 선택 트랜지스터들(SSTa)의 수, 컨트롤러(120)에 의해 정정 가능한 에러 비트들의 수, 불휘발성 메모리 장치(110)의 신뢰성, 불휘발성 메모리 장치(110)의 열화도 등에 따라 결정되는 값일 수 있다. 예를 들어, 제1 임계값(VCR1)은 읽기 동작이 수행되는 스트링 선택 트랜지스터들(SSTa)의 수의 10% 또는 이와 유사한 비율로 정해질 수 있다. 온 셀들의 수가 제1 임계값(VCR1) 이상이면, S140 단계에서, 컨트롤러(120)는 스트링 선택 트랜지스터들(SSTa)에 대해 프로그램 동작을 수행할 수 있다.
요약하면, 컨트롤러(120)는 메모리 블록들(BLK1~BLKz) 각각의 스트링 선택 트랜지스터들(SSTa) 중 일부를 모니터하도록 구성된다. 예를 들어, 컨트롤러(120)는 스트링 선택 트랜지스터들(SSTa) 중 일부에 대해 읽기 동작을 수행함으로써 모니터를 수행할 수 있다. 컨트롤러(120)는 읽기 동작 시에 턴-온 되는 온 셀들의 수를 카운트할 수 있다. 제1 읽기 전압(VRD1)보다 낮은 문턱 전압을 갖는 스트링 선택 트랜지스터들의 수가 제1 임계값(VCR1) 이상이면, 컨트롤러(120)는 해당 메모리 블록의 스트링 선택 트랜지스터들(SSTa)이 열화된 것으로 판별할 수 있다. 따라서, 컨트롤러(120)는 해당 메모리 블록의 스트링 선택 트랜지스터들(SSTa)에 대해 프로그램 동작을 수행함으로써, 스트링 선택 트랜지스터들(SSTa)의 복원을 수행할 수 있다.
다른 예로서, S130 단계는 불휘발성 메모리 장치(110)에 의해 수행될 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 읽기 동작 시에 턴-온 되는 온 셀들의 수를 제1 임계값(VCR1)과 비교할 수 있다. 불휘발성 메모리 장치(110)는 비교 결과를 컨트롤러(120)로 전송할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치로부터 수신된 비교 결과에 따라, 스트링 선택 트랜지스터들(SSTa)에 대해 프로그램 동작을 수행하도록 불휘발성 메모리 장치(110)에 요청할 지를 판별할수 있다.
도 4는 컨트롤러(120)가 선택 트랜지스터 관리자(128)를 이용하여 스트링 선택 트랜지스터들(SSTa) 중 일부를 선택(S110 단계)하는 방법들을 보여주는 테이블이다. 도 1 및 도 4를 참조하면, 컨트롤러(120)는 적어도 제1 내지 제3 스킴들(S1~S3)을 이용하여 스트링 선택 트랜지스터들(SSTa) 중 일부를 선택할 수 있다.
제1 스킴(S1)의 설명(description)을 참조하면, 컨트롤러(120)는 미리 정해진 적어도 하나의 플레인을 선택할 수 있다. 예를 들어, 컨트롤러(120)는 제1 플레인을 선택하도록 설정될 수 있다. 예를 들어, 컨트롤러(120)는 메모리 블록(BLKa)에서 스트링 선택 트랜지스터들(SSTa)을 모니터하는 읽기 동작들이 수행될 때에, 동일한 플레인들을 선택할 수 있다. 컨트롤러(120)는 서로 다른 메모리 블록들(예를 들어 BLK1 및 BLKz)에서 스트링 선택 트랜지스터들(SSTa)을 모니터하는 읽기 동작들이 수행될 때에, 서로 다른 플레인들을 선택할 수 있다.
제2 스킴(S2)의 설명을 참조하면, 컨트롤러(120)는 패턴에 따라 적어도 하나의 플레인을 선택할 수 있다. 예를 들어, 컨트롤러(120)는 제1 및 제2 플레인들을 교대로 선택할 수 있다. 메모리 블록(BLKa)에서 스트링 선택 트랜지스터들(SSTa)을 모니터하는 제1 읽기 동작이 수행될 때에 제1 플레인을 선택하고, 제2 읽기 동작이 수행될 때에 제2 플레인을 선택할 수 있다. 예를 들어, 컨트롤러(120)는 각 메모리 블록에서 스트링 선택 트랜지스터들(SSTa)을 모니터하는 읽기 동작들이 복수회 수행될 때에, 반복적인 패턴에 따라 스트링 선택 트랜지스터들(SSTa) 중 일부를 선택할 수 있다.
제3 스킴(S3)의 설명을 참조하면, 컨트롤러(120)는 임의로 적어도 하나의 플레인을 선택할 수 있다. 예를 들어, 컨트롤러(120)는 각 메모리 블록의 플레인들의 수의 범위에서 적어도 하나의 난수(random value)(또는 의사 난수(pseudo random value))를 생성하고, 생성된 적어도 하나의 난수에 해당하는 적어도 하나의 플레인을 선택할 수 있다. 예를 들어, 컨트롤러(120)는 각 메모리 블록의 블록 어드레스를 시드(Seed)로 사용하여 적어도 하나의 난수 또는 의사 난수를 생성할 수 있다.
도 5는 스토리지 장치(100)가 읽기 동작을 수행(S120 단계)하는 예들을 보여주는 타이밍도이다. 도 1, 도 2 및 도 5를 참조하면, 제1 실시 예(E1)의 입력 및 출력 시퀀스(input and output sequence)는 제1 페이즈(P1, phase)를 포함한다. 제1 페이즈(P1)는 선택된 플레인들 중 하나의 플레인에 대응할 수 있다.
제1 페이즈(P1)에서, 컨트롤러(120)는 불휘발성 메모리 장치(110)에 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 순차적으로 전송할 수 있다. 예를 들어, 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)는 선택된 플레인의 스트링 선택 트랜지스터들(SSTa)에 대한 읽기 동작을 가리키는 정보를 포함할 수 있다. 예를 들어, 제1 어드레스(ADDR1)는 선택된 플레인을 가리키고, 제1 커맨드(CMD1)는 선택된 플레인의 스트링 선택 트랜지스터들(SSTa)에 대한 읽기 동작을 요청하는 것으로 정의된 포맷을 가질 수 있다. 다른 예로서, 제1 커맨드(CMD1)는 읽기 동작을 요청하는 것으로 정의된 포맷을 갖고, 제1 어드레스(ADDR1)는 선택된 플레인의 스트링 선택 트랜지스터들(SSTa)을 가리키는 정보를 포함할 수 있다.
제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)에 후속하여, 컨트롤러(120)는 불휘발성 메모리 장치(110)로 제2 커맨드(CMD2)를 전송할 수 있다. 예를 들어, 제2 커맨드(CMD2)는 불휘발성 메모리 장치(110)의 동작을 요청하는 컨펌 커맨드일 수 있다. 제2 커맨드(CMD2)에 응답하여, 불휘발성 메모리 장치(110)는 선택된 플레인의 스트링 선택 트랜지스터들(SSTa)에 대한 읽기를 수행할 수 있다. 불휘발성 메모리 장치(110)는 선택 트랜지스터들(SSTa)로부터 읽힌 원천 데이터(raw data)를 제1 데이터(DATA1)로서 컨트롤러(120)로 전송할 수 있다.
선택된 플레인들의 수가 둘 이상일 때, 컨트롤러(120)는 선택된 플레인들의 수 만큼 제1 페이즈(P1)를 반복할 수 있다. 선택된 플레인들에 대한 읽기 동작이 완료되면, 컨트롤러(120)는 불휘발성 메모리 장치(110)로부터 수신된 원천 데이터(raw data)로부터 온 셀들의 수를 카운트할 수 있다. 컨트롤러(120)는 카운트 값을 제1 임계값(VCR1)과 비교하고, 비교 결과에 따라 프로그램 동작을 수행할 지를 판별할 수 있다.
다른 예로서, 불휘발성 메모리 장치(110)는 원천 데이터(raw)로부터 온 셀들의 수를 카운트할 수 있다. 불휘발성 메모리 장치(110)는 카운트 결과를 제1 데이터(DATA1)로서 컨트롤러(120)로 전송할 수 있다. 컨트롤러(120)는 선택된 플레인들에 대응하는 카운트 값들을 합산하고, 합산된 결과를 제1 임계값(VCR1)과 비교할 수 있다.
제2 실시 예(E2)의 입력 및 출력 시퀀스(input and output sequence)는 제2 페이즈(P2) 및 제3 페이즈(P3)를 포함한다. 제2 페이즈(P2)에서, 컨트롤러(120)가 선택된 플레인들에 대한 정보를 불휘발성 메모리 장치(110)에 전달할 수 있다. 제3 페이즈(P3)에서, 컨트롤러(120)는 선택된 플레인들의 스트링 선택 트랜지스터들(SSTa)에 대한 정보를 불휘발성 메모리 장치(110)로부터 수신할 수 있다.
제2 페이즈(P2)에서, 컨트롤러(120)는 불휘발성 메모리 장치(110)에 제3 커맨드(CMD3) 및 제2 어드레스(ADDR2)를 순차적으로 전송할 수 있다. 예를 들어, 제3 커맨드(CMD3) 및 제2 어드레스(ADDR2)는 선택된 플레인의 스트링 선택 트랜지스터들(SSTa)에 대한 읽기 동작을 가리키는 정보를 포함할 수 있다. 예를 들어, 제2 어드레스(ADDR2)는 선택된 플레인을 가리키고, 제3 커맨드(CMD3)는 선택된 플레인의 스트링 선택 트랜지스터들(SSTa)에 대한 읽기 동작을 요청하는 것으로 정의된 포맷을 가질 수 있다. 다른 예로서, 제3 커맨드(CMD3)는 읽기 동작을 요청하는 것으로 정의된 포맷을 갖고, 제2 어드레스(ADDR2)는 선택된 플레인의 스트링 선택 트랜지스터들(SSTa)을 가리키는 정보를 포함할 수 있다.
제3 커맨드(CMD3) 및 제2 어드레스(ADDR2)에 후속하여, 컨트롤러(120)는 불휘발성 메모리 장치(110)로 제4 커맨드(CMD4)를 전송할 수 있다. 예를 들어, 제4 커맨드(CMD4)는 하나의 플레인에 대한 전송이 완료되었음을 알리는 제1 컨펌 커맨드일 수 있다.
선택된 플레인들의 수가 둘 이상이면, 컨트롤러(120)는 선택된 플레인들의 수 만큼 제2 페이즈(P2)를 반복할 수 있다.
선택된 플레인들에 대한 정보의 전달이 완료되면, 제3 페이즈(P3)에서, 컨트롤러(120)는 불휘발성 메모리 장치(110)로 제5 커맨드(CMD5)를 전송한다. 제5 커맨드(CMD5)는 불휘발성 메모리 장치(110)의 동작을 요청하는 제2 컨펌 커맨드일 수 있다. 제5 커맨드(CMD5)에 응답하여, 불휘발성 메모리 장치(110)는 선택된 플레인들의 스트링 선택 트랜지스터들(SSTa)에 대한 읽기를 수행할 수 있다. 불휘발성 메모리 장치(110)는 선택된 플레인들의 스트링 선택 트랜지스터들(SSTa)로부터 읽힌 원천 데이터(raw data) 또는 원천 데이터(raw data) 중에서 온 셀들을 가리키는 비트들의 카운트 값을 제2 데이터(DATA2)로서 컨트롤러(110)로 전송할 수 있다.
다른 예로서, 불휘발성 메모리 장치(110)는 선택된 플레인들의 스트링 선택 트랜지스터들(SSTa)로부터 읽힌 원천 데이터(raw data) 중에서 온 셀들을 가리키는 비트들의 카운트 값을 제1 임계값(VCR1)과 비교할 수 있다. 불휘발성 메모리 장치(110)는 비교 결과를 제2 데이터(DATA2)로서 컨트롤러(110)로 전송할 수 있다.
도 6은 본 발명의 실시 예에 따라 스트링 선택 트랜지스터들(SSTa)의 일부의 읽기 동작을 수행하는 방법의 예를 보여준다. 도 1, 도 2 및 도 6을 참조하면, 제1 및 제2 비트 라인들(BL1, BL2)에 제1 비트 라인 전압들(VBL1)이 인가된다. 제1 비트 라인 전압들(VBL1)은 전원 전압(VCC) 또는 전원 전압(VCC)과 접지 전압(VSS) 사이의 양전압들일 수 있다. 예를 들어, 제1 비트 라인 전압들(VBL1)은 0.5V 내지 1V의 범위에 속하는 전압들일 수 있다.
비트 라인들(BL1, BL2)에 연결된 스트링 선택 트랜지스터들(SSTb)에 연결된 스트링 선택 라인들(SST1b, SST2b) 중 선택된 플레인의 스트링 선택 라인에 제1 패스 읽기 전압(VREAD1)이 인가된다. 제1 패스 읽기 전압(VREAD1)은 스트링 선택 트랜지스터들(SSTb)을 턴-온 하는 턴-온 전압들일 수 있다. 비트 라인들(BL1, BL2)에 연결된 스트링 선택 트랜지스터들(SSTb)에 연결된 스트링 선택 라인들(SST1b, SST2b) 중 비선택된 플레인의 스트링 선택 라인에 제1 오프 전압(VOFF1)이 인가된다. 제1 오프 전압(VOFF1)은 스트링 선택 트랜지스터들(SSTb)을 턴-오프 하는 전압일 수 있다. 제1 오프 전압(VOFF1)은 접지 전압(VSS) 또는 접지 전압(VSS)과 유사한 레벨을 갖는 전압일 수 있다.
메모리 셀들(MC1~MC6)에 인접한 스트링 선택 트랜지스터들(SSTa)에 연결된 스트링 선택 라인들(SSL1a, SSL1b) 중에서 선택된 스트링 선택 라인, 즉 읽기 대상인 플레인의 스트링 선택 라인에 제1 읽기 전압(VRD1)이 인가된다. 메모리 셀들(MC1~MC6)에 인접한 스트링 선택 트랜지스터들(SSTa)에 연결된 스트링 선택 라인들(SSL1a, SSL1b) 중에서 선택된 스트링 선택 라인에 제2 패스 읽기 전압(VREAD2)이 인가된다. 제2 패스 읽기 전압(VREAD2)은 대응하는 스트링 선택 트랜지스터들(SSTb)을 턴-온 하는 턴-온 전압일 수 있다. 제2 패스 읽기 전압(VREAD2)은 제1 패스 읽기 전압들(VREAD1) 중 하나와 같거나 다른 전압일 수 있다.
워드 라인들(WL1~WL6)에 제3 패스 읽기 전압들(VREAD3)이 인가된다. 제3 패스 읽기 전압들(VREAD3)은 메모리 셀들(MC1~MC6)을 턴-온 하는 턴-온 전압들일 수 있다. 제3 패스 읽기 전압들(VREAD3)은 동일한 전압들 또는 서로 다른 전압들일 수 있다. 제3 패스 읽기 전압들(VREAD3) 각각은 제1 패스 읽기 전압(VREAD1) 및 제2 패스 읽기 전압(VREAD2) 중 하나와 같거나 다른 전압일 수 있다.
접지 선택 라인들(GSL1, GSL2) 중에서 선택된 플레인의 접지 선택 라인에 제4 패스 읽기 전압(VREAD4)이 인가된다. 제4 패스 읽기 전압(VREAD4)은 접지 선택 트랜지스터들(GST)을 턴-온 하는 전압일 수 있다. 제4 패스 읽기 전압들(VREAD4) 각각은 제1 패스 읽기 전압(VREAD1), 제3 패스 읽기 전압들(VREAD3) 중 하나와 같거나 다른 전압일 수 있다. 접지 선택 라인들(GSL1, GSL2) 중에서 비선택된 플레인의 접지 선택 라인에 제2 오프 전압(VOFF2)이 인가된다. 제2 오프 전압(VOFF2)은 접지 선택 트랜지스터들(GST)을 턴-오프 하는 전압일 수 있다. 제2 오프 전압(VOFF2)은 접지 전압(VSS) 또는 접지 전압(VSS)과 유사한 레벨을 갖는 전압일 수 있다.
선택된 플레인의 스트링 선택 트랜지스터(SSTa)의 문턱 전압이 제1 읽기 전압(VRD1)보다 낮으면, 해당 스트링 선택 트랜지스터(SSTa)는 턴-온 된다. 따라서, 비트 라인의 전압이 방전된다. 선택된 플레인의 스트링 선택 트랜지스터(SSTa)의 문턱 전압이 제1 읽기 전압(VRD1)보다 높으면, 해당 스트링 선택 트랜지스터(SSTa)는 턴-오프 된다. 따라서, 비트 라인의 전압이 방전되지 않는다. 즉, 제1 및 제2 비트 라인들(BL1, BL2)의 전압들이 방전되는지에 따라, 선택된 플레인의 스트링 선택 트랜지스터들(SSTa) 중 온 셀 및 오프 셀이 판별될 수 있다.
도 7은 본 발명의 제2 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 예시적으로, 메모리 블록의 선택 트랜지스터들에 대한 모니터를 수행할지를 판별하는 방법이 도 7에 도시되어 있다.
도 1, 도 2 및 도 7을 참조하면, S210 단계에서, 메모리 블록에 대해 소거 동작이 수행된다. 예를 들어, 컨트롤러(120)는 소거를 요청하는 커맨드 및 소거 대상을 선택하는 어드레스를 불휘발성 메모리 장치(110)로 전송함으로써, 메모리 블록에 대한 소거 동작을 수행할 수 있다.
S220 단계에서, 소거 횟수가 제2 임계값(VCR2)에 도달했는지 판별된다. 예를 들어, 컨트롤러(120)는 소거가 수행된 메모리 블록의 소거 횟수를 증가시킬 수 있다. 컨트롤러(120)는 증가된 소거 횟수가 제2 임계값(VCR2)에 도달했는지 판별할 수 있다. 소거 횟수가 제2 임계값(VCR2)에 도달하지 않았으면, 소거가 수행된 메모리 블록에 대한 모니터는 수행되지 않는다. 소거 횟수가 제2 임계값(VCR2)에 도달했으면, S230 단계에서, 소거가 수행된 메모리 블록에 대한 모니터가 트리거된다. 예를 들어, 도 3을 참조하여 설명된 동작이 수행될 수 있다.
이후에, S240 단계에서, 제2 임계값(VCR2)이 제1 값(V1)만큼 증가된다. 예를 들어, 컨트롤러(120)는 메모리 블록에서 선택 트랜지스터들의 모니터를 수행하는 기준인 제2 임계값(VCR2)을 제1 값(V1)만큼 증가시킬 수 있다.
상술된 바와 같이, 컨트롤러(110)는 각 메모리 블록의 소거 횟수에 따라 각 메모리 블록의 스트링 선택 트랜지스터들(SSTa)을 모니터할 수 있다. 그러나, 본 발명의 기술적 사상은 소거 횟수에 한정되지 않는다. 예를 들어, 컨트롤러(110)는 각 메모리 블록에 데이터가 기입된 후 경과한 시간, 각 메모리 블록에서 읽기가 수행된 횟수, 각 메모리 블록이 소거 상태로 방치된 시간 등의 다양한 파라미터들 중 하나 또는 둘 이상의 조합을 이용하여, 스트링 선택 트랜지스터들(SSTa)을 모니터할지를 판별할 수 있다.
예시적으로, 제2 임계값(VCR2)은 각 메모리 블록 별로 관리될 수 있다. 다른 예로서, 제2 임계값(VCR2)은 둘 이상의 메모리 블록들을 포함하는 각 메모리 블록 그룹 별로 관리될 수 있다.
도 8은 제2 임계값(VCR2)에 가산되는 제1 값(V1)을 결정하는 방법들을 보여주는 테이블이다. 도 1, 도 2 및 도 8을 참조하면, 컨트롤러(120)는 제4 내지 제10 스킴들(S4~S10) 중 하나 또는 둘 이상의 조합에 따라 제1 값(V1)을 결정할 수 있다.
제4 스킴(S4)의 설명(description)을 참조하면, 제1 값(V1)은 고정된 값일 수 있다. 예를 들어, 메모리 블록들(BLK1~BLKz) 각각은 고정된 제1 값(V1)을 가질 수 있다. 서로 다른 메모리 블록들의 제1 값들(V1)은 동일하거나 또는 서로 다를 수 있다.
제5 스킴(S5)의 설명을 참조하면, 제1 값(V1)은 소거 횟수에 따라 복수의 값들 중에서 선택될 수 있다. 예를 들어, 메모리 블록의 소거 횟수가 제1 범위에 속할 때의 제1 값(V1)과 제2 범위에 속할 때의 제1 값(V1)은 다를 수 있다. 예를 들어, 메모리 블록들(BLK1~BLKz) 각각은 미리 정해진 소거 횟수의 범위들을 가질 수 있다. 서로 다른 메모리 블록들의 소거 횟수의 범위들은 동일하거나 또는 서로 다를 수 있다. 서로 다른 메모리 블록들이 동일한 소거 횟수들을 가질 때의 제1 값들(V1)은 동일하거나 서로 다를 수 있다.
제6 스킴(S6)의 설명을 참조하면, 제1 값(V1)은 고정된 평균값에 기반하여 생성되는 난수(또는 의사 난수)일 수 있다. 서로 다른 메모리 블록들의 평균값들은 동일하거나 서로 다를 수 있다.
제7 스킴(S7)의 설명을 참조하면, 제1 값(V1)은 복수의 평균값들 중 메모리 블록의 소거 횟수에 따라 선택되는 하나의 평균값에 기반하여 생성되는 난수(또는 의사 난수)일 수 있다. 예를 들어, 메모리 블록의 소거 횟수가 제1 범위에 속할 때의 평균값과 제2 범위에 속할 때의 평균값은 다를 수 있다. 예를 들어, 메모리 블록들(BLK1~BLKz) 각각은 미리 정해진 소거 횟수의 범위들을 가질 수 있다. 서로 다른 메모리 블록들의 소거 횟수의 범위들은 동일하거나 또는 서로 다를 수 있다. 서로 다른 메모리 블록들이 동일한 소거 횟수들을 가질 때의 평균값들은 동일하거나 서로 다를 수 있다.
제8 스킴(S8)의 설명을 참조하면, 제1 값(V1)은 고정된 범위 내에서 생성되는 난수(또는 의사 난수)일 수 있다. 서로 다른 메모리 블록들의 제1 값(V1)의 범위들은 동일하거나 서로 다를 수 있다.
제9 스킴(S9)의 설명을 참조하면, 제1 값(V1)은 복수의 범위들 중에서 메모리 블록의 소거 횟수에 따라 선택되는 하나의 범위 내에서 생성되는 난수(또는 의사 난수)일 수 있다. 예를 들어, 메모리 블록의 소거 횟수가 제1 범위에 속할 때의 제1 값(V1)의 범위와 제2 범위에 속할 때의 제1 값(V1)의 범위는 서로 다를 수 있다. 예를 들어, 메모리 블록들(BLK1~BLKz) 각각은 미리 정해진 소거 횟수의 범위들을 가질 수 있다. 서로 ekifms 메모리 블록들의 소거 횟수의 범위들은 동일하거나 또는 서로 다를 수 있다. 서로 다른 메모리 블록들이 동일한 소거 횟수를 가질 때의 제1 값(V1)의 범위들은 동일하거나 서로 다를 수 있다.
제10 스킴(S10)의 설명을 참조하면, 제1 값(V1)은 제한 없이 생성되는 난수(또는 의사 난수)일 수 있다.
도 9는 본 발명의 제3 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 예시적으로, 열화된 선택 트랜지스터들에 대해 프로그램 동작을 수행(S140 단계)하는 예가 도 9에 도시된다.
도 1, 도 2 및 도 9를 참조하면, S310 단계에서, 컨트롤러(120)는 선택된 메모리 블록 중에서 첫 번째 플레인을 선택할 수 있다.
S320 단계에서, 컨트롤러(120)는 선택된 플레인의 스트링 선택 트랜지스터들(SSTa)의 프로그램을 요청하는 커맨드(CMD) 및 어드레스(ADDR)를 전송할 수 있다. 예를 들어, 어드레스(ADDR)는 선택된 플레인을 가리키고, 커맨드(CMD)는 선택된 플레인의 스트링 선택 트랜지스터들(SSTa)에 대한 읽기 동작을 요청하는 것으로 정의된 포맷을 가질 수 있다. 다른 예로서, 커맨드(CMD)는 읽기 동작을 요청하는 것으로 정의된 포맷을 갖고, 어드레스(ADDR)는 선택된 플레인의 스트링 선택 트랜지스터들(SSTa)을 가리키는 정보를 포함할 수 있다. 예시적으로, 컨트롤러(120)는 불휘발성 메모리 장치(110)로 쓰기 데이터를 전송하지 않고, 스트링 선택 트랜지스터들(SSTa)의 프로그램 동작을 요청하는 커맨드(CMD) 및 어드레스(ADDR)만을 불휘발성 메모리 장치(110)로 전송할 수 있다.
이후에, S330 단계 내지 S350 단계에서, 불휘발성 메모리 장치(110)는 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 프로그램 루프(PL)를 수행할 수 있다.
S330 단계에서, 스트링 선택 트랜지스터들(SSTa)에 대해 프로그램 동작이 수행될 수 있다.
S340 단계에서, 불휘발성 메모리 장치(110)는 제1 검증 전압(VFY1)을 이용하여 검증 동작을 수행한다. 예를 들어, 불휘발성 메모리 장치(110)는 어드레스(ADDR)가 가리키는 선택된 메모리 블록의 선택된 플레인의 스트링 선택 트랜지스터들(SSTa)에 대해 제1 검증 전압(VFY1)을 이용하여 검증 동작을 수행할 수 있다. 예를 들어, 검증 동작은 도 6의 테이블에 기반하여, 제1 읽기 전압(VRD1)을 제1 검증 전압(VFY1)으로 대체하여 수행될 수 있다.
예를 들어, 제1 검증 전압(VFY1)은 제1 읽기 전압(VRD1)과 같은 레벨 또는 다른 레벨을 가질 수 있다. 제1 검증 전압(VFY1)은 '1V' 또는 이와 유사한 레벨을 가질 수 있다.
S350 단계에서, 불휘발성 메모리 장치(110)는 검증 동작 시에 턴-오프 되는 오프 셀들의 수가 제3 임계값(VCR3) 이상인지 판별할 수 있다. 즉, 불휘발성 메모리 장치(110)는 제1 검증 전압(VFY1)보다 낮은 문턱 전압을 갖는 스트링 선택 트랜지스터들의 수가 제3 임계값(VCR3) 이상인지 판별할 수 있다. 예를 들어, 제3 임계값(VCR3)은 각 메모리 블록의 하나의 페이지에 속한 스트링 선택 트랜지스터들(SSTa)의 수, 컨트롤러(120)에 의해 정정 가능한 에러 비트들의 수, 불휘발성 메모리 장치(110)의 신뢰성, 불휘발성 메모리 장치(110)의 열화도 등에 따라 결정되는 값일 수 있다. 예를 들어, 제3 임계값(VCR3)은 검증 동작이 수행되는 스트링 선택 트랜지스터들(SSTa)의 수의 10% 또는 이와 유사한 비율로 정해질 수 있다.
온 셀들의 수가 제3 임계값(VCR3) 이상이면, S330 단계부터 프로그램 루프(PL)가 다시 수행된다.
온 셀들의 수가 제3 임계값(VCR3)보다 작으면, S360 단계가 수행된다. S360 단계에서, 컨트롤러(120)는 프로그램 루프(PL)가 수행된 플레인이 선택된 메모리 블록의 마지막 플레인인지 판별한다. 프로그램 루프(PL)가 수행된 플레인이 선택된 메모리 블록의 마지막 플레인이 아니면, S370 단계에서 선택된 메모리 블록의 다음 플레인이 선택된다. 이후에, S320 단계가 수행된다. 프로그램 루프(PL)가 수행된 플레인이 선택된 메모리 블록의 마지막 플레인이면, 선택된 메모리 블록의 스트링 선택 트랜지스터들(SSTa)에 대한 프로그램 동작이 종료된다.
예시적으로, 프로그램 루프(PL)는 온 셀들의 수가 제3 임계값(VCR3)보다 작을 때까지, 또는 프로그램 루프(PL)가 반복된 횟수가 임계값에 도달할 때까지 반복될 수 있다. 프로그램 루프(PL)가 반복된 횟수가 임계값에 도달할 때까지 온 셀들의 수가 제3 임계값(VCR3) 이상이면, 선택된 메모리 블록에 대해 배드 블록 프로세스가 수행될 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)의 선택된 메모리 블록으로부터 유효한 데이터를 읽고, 읽힌 데이터를 불휘발성 메모리 장치(110)의 다른 메모리 블록에 기입할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)의 선택된 메모리 블록을 배드 블록으로 지정하고, 액세스를 금지할 수 있다.
예시적으로, 첫 번째 프로그램 루프(PL)에서, 불휘발성 메모리 장치(110)는 선택된 메모리 블록의 선택된 플레인의 스트링 선택 트랜지스터들(SSTa)을 프로그램 대상으로 선택할 수 있다. 후속하는 프로그램 루프(PL)에서, 불휘발성 메모리 장치(110)는 선택된 메모리 블록의 선택된 플레인의 스트링 선택 트랜지스터들(SSTa) 중에서 검증 동작 시에 턴-오프 된 오프 셀들을 프로그램 금지하고, 턴-온 된 온 셀들을 프로그램 대상으로 선택할 수 있다.
도 10은 본 발명의 제4 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 예시적으로, 열화된 선택 트랜지스터들에 대해 프로그램 동작을 수행(S140 단계)하는 다른 예가 도 10에 도시된다.
도 1, 도 2 및 도 10을 참조하면, S410 단계에서, 컨트롤러(120)는 선택된 메모리 블록 중에서 첫 번째 플레인을 선택할 수 있다. S420 단계에서, 컨트롤러(120)는 선택된 플레인의 스트링 선택 트랜지스터들(SSTa)의 프로그램을 요청하는 커맨드(CMD) 및 어드레스(ADDR)를 전송할 수 있다. S410 단계 및 S420 단계는 도 9의 S310 단계 및 S320 단계와 동일한 방법으로 수행될 수 있다.
이후에, S430 단계 내지 S450 단계에서, 불휘발성 메모리 장치(110)는 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 프로그램 루프(PL)를 수행할 수 있다.
S430 단계에서, 불휘발성 메모리 장치(110)는 제1 검증 전압(VFY1)을 이용하여 검증 동작을 수행한다. 예를 들어, 불휘발성 메모리 장치(110)는 어드레스(ADDR)가 가리키는 선택된 메모리 블록의 선택된 플레인의 스트링 선택 트랜지스터들(SSTa)에 대해 제1 검증 전압(VFY1)을 이용하여 검증 동작을 수행할 수 있다.
S440 단계에서, 불휘발성 메모리 장치(110)는 검증 동작 시에 턴-오프 되는 오프 셀들의 수가 제3 임계값(VCR3) 이상인지 판별할 수 있다. 즉, 불휘발성 메모리 장치(110)는 제1 검증 전압(VFY1)보다 낮은 문턱 전압을 갖는 스트링 선택 트랜지스터들의 수가 제3 임계값(VCR3) 이상인지 판별할 수 있다. 온 셀들의 수가 제3 임계값(VCR3) 이상이면, S450 단계에서, 검증 동작의 결과에 기반하여 스트링 선택 트랜지스터들(SSTa)에 대해 프로그램 동작이 수행될 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 선택된 메모리 블록의 선택된 플레인의 스트링 선택 트랜지스터들(SSTa) 중에서 검증 동작 시에 턴-오프 된 오프 셀들을 프로그램 금지하고, 턴-온 된 온 셀들을 프로그램 대상으로 선택할 수 있다.
예시적으로, 프로그램 루프(PL)는 온 셀들의 수가 제3 임계값(VCR3)보다 작을 때까지, 또는 프로그램 루프(PL)가 반복된 횟수가 임계값에 도달할 때까지 반복될 수 있다. 프로그램 루프(PL)가 반복된 횟수가 임계값에 도달할 때까지 온 셀들의 수가 제3 임계값(VCR3) 이상이면, 선택된 메모리 블록에 대해 배드 블록 프로세스가 수행될 수 있다.
S440 단계에서, 온 셀들의 수가 제3 임계값(VCR3)보다 작으면, S460 단계가 수행된다. S460 단계에서, 컨트롤러(120)는 프로그램 루프(PL)가 수행된 플레인이 선택된 메모리 블록의 마지막 플레인인지 판별한다. 프로그램 루프(PL)가 수행된 플레인이 선택된 메모리 블록의 마지막 플레인이 아니면, S470 단계에서 선택된 메모리 블록의 다음 플레인이 선택된다. 이후에, S420 단계가 수행된다. 프로그램 루프(PL)가 수행된 플레인이 선택된 메모리 블록의 마지막 플레인이면, 선택된 메모리 블록의 스트링 선택 트랜지스터들(SSTa)에 대한 프로그램 동작이 종료된다.
도 11은 스트링 선택 트랜지스터들(SSTa)이 프로그램되는 예를 보여주는 테이블이다. 도 1, 도 2 및 도 11을 참조하면, 제1 및 제2 비트 라인들(BL1, BL2) 중에서 온 셀에 대응하는 선택된 비트 라인에 제2 비트 라인 전압(VBL2)이 인가된다. 제2 비트 라인 전압(VBL2)은 접지 전압(VSS) 또는 그와 유사한 레벨을 갖는 저전압일 수 있다. 제1 및 제2 비트 라인들(BL1, BL2) 중에서 오프 셀에 대응하는 비선택된 비트 라인에 제3 비트 라인 전압(VBL3)이 인가된다. 제3 비트 라인 전압(VBL3)은 전원 전압(VCC) 또는 그와 유사한 레벨을 갖는 양전압일 수 있다. 즉, 선택된 비트 라인은 프로그램 대상으로 설정되고, 비선택된 비트 라인은 프로그램 금지된다.
제1 및 제2 비트 라인들(BL1, BL2)에 인접한 스트링 선택 라인들(SSL1b, SSL2b)에 제1 패스 전압들(VPASS1)이 인가된다. 제1 패스 전압들(VPASS1)은 스트링 선택 트랜지스터들(SSTb)을 턴-온 하는 턴-온 전압들일 수 있다. 제1 패스 전압들(VPASS1)은 동일한 전압들 또는 서로 다른 전압들일 수 있다.
메모리 셀들(MC1~MC6)에 인접한 스트링 선택 라인들(SSL1a, SSL2a) 중에서 선택된 플레인에 대응하는 선택된 스트링 선택 라인에 프로그램 전압(VPGM)이 인가된다. 프로그램 전압(VPGM)은 프로그램 동작 시에 선택된 메모리 블록에 인가되는 전압들 중 가장 높은 레벨을 갖는 고전압일 수 있다.
메모리 셀들(MC1, MC6)에 인접한 스트링 선택 라인들(SSL1a, SSL2a) 중에서 선택된 플레인에 대응하지 않는 비선택된 스트링 선택 라인에 스트링 선택 라인 전압(VSSL)이 인가된다. 스트링 선택 라인 전압(VSSL)은 제1 패스 전압(VPASS1)과 유사한 레벨을 갖는 고전압 또는 전원 전압(VCC)일 수 있다.
워드 라인들(WL1~WL6)에 제2 패스 전압들(VPASS2)이 인가된다. 제2 패스 전압들(VPASS2)은 메모리 셀들(MC1~MC6)은 턴-온 하는 턴-온 전압들일 수 있다. 제2 패스 전압들(VPASS2)은 동일한 전압들 또는 서로 다른 전압들일 수 있다. 제2 패스 전압들(VPASS2) 각각은 제1 패스 전압들(VPASS1) 및 스트링 선택 라인 전압(VSSL) 중 하나와 동일한 전압 또는 상이한 전압일 수 있다.
접지 선택 라인들(GSL1, GSL2)에 제3 오프 전압(VOFF3)이 인가된다. 제3 오프 전압(VOFF)은 접지 선택 트랜지스터들(GST)을 턴-오프 하는 전압일 수 있다. 제3 오프 전압(VOFF3)은 접지 전압(VSS) 또는 접지 전압(VSS)과 유사한 레벨을 갖는 저전압일 수 있다.
도 12는 본 발명의 제5 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 예시적으로, 선택된 메모리 블록의 스트링 선택 트랜지스터들(SSTa)의 프로그램 동작이 완료된 후에, 스트링 선택 트랜지스터들(SSTa)의 상태들을 체크하는 방법이 도 12에 도시되어 있다.
도 1, 도 2 및 도 12를 참조하면, S510 단계에서, 제2 읽기 전압(VRD2)을 이용하여 제1 읽기 동작이 수행된다. 제1 읽기 동작은 선택된 메모리 블록에 속한 모든 플레인들 또는 일부 플레인들에 대해 수행될 수 있다. 예를 들어, 컨트롤러(120)는 각 플레인에 대해 제1 읽기 동작을 요청하기 위한 커맨드 및 어드레스를 불휘발성 메모리 장치(110)로 전송할 수 있다. 커맨드는 스트링 선택 트랜지스터들(SSTa)에 대한 읽기를 요청하는 포맷을 갖고, 어드레스는 선택된 메모리 블록의 선택된 플레인을 가리킬 수 있다. 다른 예로서, 커맨드는 읽기를 요청하는 포맷을 갖고, 어드레스는 선택된 메모리 블록의 선택된 플레인의 스트링 선택 트랜지스터들(SSTa)을 가리킬 수 있다. 예를 들어, 컨트롤러(120)는 도 5를 참조하여 설명된 실시 예들(E1, E2) 중 하나에 따라 커맨드 및 어드레스를 불휘발성 메모리 장치(110)로 전송하고, 읽기 결과를 불휘발성 메모리 장치(110)로부터 수신할 수 있다.
예시적으로, 제2 읽기 전압(VRD2)은 접지 전압(VSS) 또는 접지 전압(VSS)과 유사한 레벨을 갖는 저전압일 수 있다. 제2 읽기 전압(VRD2)은 제1 읽기 전압(VRD1) 또는 제1 검증 전압(VFY1)과 동일한 레벨을 갖거나 또는 상이한 레벨을 가질 수 있다.
S520 단계에서, 온 셀들의 수가 제4 임계값 이상인지 판별된다. 예를 들어, 컨트롤러(120)는 제1 읽기 동작이 수행된 플레인들의 스트링 선택 트랜지스터들(SSTa) 중에서 턴-온되는 온 셀들의 수를 제4 임계값(VCR4)과 비교할 수 있다. 제4 임계값(VCR4)은 각 메모리 블록의 하나의 페이지에 속한 스트링 선택 트랜지스터들(SSTa)의 수, 컨트롤러(120)에 의해 정정 가능한 에러 비트들의 수, 불휘발성 메모리 장치(110)의 신뢰성, 불휘발성 메모리 장치(110)의 열화도 등에 따라 결정되는 값일 수 있다. 예시적으로, 제4 임계값(VCR4)은 제1 읽기 동작이 수행된 스트링 선택 트랜지스터들(SSTa)의 수의 20% 또는 이와 유사한 비율로 정해질 수 있다.
온 셀들의 수가 제4 임계값(VCR4)보다 작으면, S530 단계가 수행된다. S530 단계에서, 제3 읽기 전압(VRD3)을 이용하여 제2 읽기 동작이 수행된다. 제2 읽기 동작은 선택된 메모리 블록에 속한 모든 플레인들 또는 일부 플레인들에 대해 수행될 수 있다. 예를 들어, 컨트롤러(120)는 각 플레인에 대해 제2 읽기 동작을 요청하기 위한 커맨드 및 어드레스를 불휘발성 메모리 장치(110)로 전송할 수 있다. 커맨드는 스트링 선택 트랜지스터들(SSTa)에 대한 읽기를 요청하는 포맷을 갖고, 어드레스는 선택된 메모리 블록의 선택된 플레인을 가리킬 수 있다. 다른 예로서, 커맨드는 읽기를 요청하는 포맷을 갖고, 어드레스는 선택된 메모리 블록의 선택된 플레인의 스트링 선택 트랜지스터들(SSTa)을 가리킬 수 있다. 예를 들어, 컨트롤러(120)는 도 5를 참조하여 설명된 실시 예들(E1, E2) 중 하나에 따라 커맨드 및 어드레스를 불휘발성 메모리 장치(110)로 전송하고, 읽기 결과를 불휘발성 메모리 장치(110)로부터 수신할 수 있다.
예시적으로, 제3 읽기 전압(VRD3)은 '3V' 또는 이와 유사한 레벨을 갖는 전압일 수 있다. 제3 읽기 전압(VRD3)은 제1 읽기 전압(VRD1), 제1 검증 전압(VFY1), 또는 제2 읽기 전압(VRD2)과 동일한 레벨을 갖거나 또는 상이한 레벨을 가질 수 있다.
S540 단계에서, 오프 셀들의 수가 제5 임계값(VCR5) 이상인지 비교된다. 예를 들어, 컨트롤러(120)는 제2 읽기 동작이 수행된 플레인들의 스트링 선택 트랜지스터들(SSTa) 중에서 턴-오프되는 오프 셀들의 수를 제5 임계값(VCR5)과 비교할 수 있다. 제5 임계값(VCR5)은 각 메모리 블록의 하나의 페이지에 속한 스트링 선택 트랜지스터들(SSTa)의 수, 컨트롤러(120)에 의해 정정 가능한 에러 비트들의 수, 불휘발성 메모리 장치(110)의 신뢰성, 불휘발성 메모리 장치(110)의 열화도 등에 따라 결정되는 값일 수 있다. 예시적으로, 제5 임계값(VCR4)은 제2 읽기 동작이 수행된 스트링 선택 트랜지스터들(SSTa)의 수의 3% 또는 이와 유사한 비율로 정해질 수 있다.
오프 셀들의 수가 제5 임계값(VCR5)보다 작으면, 선택된 메모리 블록의 스트링 선택 트랜지스터들(SSTa)의 프로그램 동작은 성공한 것으로 판별된다. 이후에, 선택된 메모리 블록이 정상적으로 사용된다.
온 셀들의 수가 제4 임계값(VCR4) 이상이거나(S520 단계) 또는 오프 셀들의 수가 제5 임계값(VCR5) 이상이면(S540 단계), S550 단계에서 배드 블록 프로세스가 수행된다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)의 선택된 메모리 블록으로부터 유효한 데이터를 읽고, 읽힌 데이터를 불휘발성 메모리 장치(110)의 다른 메모리 블록에 기입할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)의 선택된 메모리 블록을 배드 블록으로 지정하고, 액세스를 금지할 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따른 스토리지 장치(110)는 선택된 메모리 블록에 대해 소거 동작을 수행하고, 선택된 메모리 블록의 소거 횟수를 제2 임계값(VCR2)과 비교할 수 있다(도 7 참조). 선택된 메모리 블록의 소거 횟수가 제2 임계값(VCR2)에 도달하면, 스토리지 장치(110)는 선택된 메모리 블록의 스트링 선택 트랜지스터들(SSTa)의 일부의 문턱 전압들을 읽기 동작을 통해 모니터할 수 있다. 읽기 동작 시에, 스트링 선택 트랜지스터들(SSTa) 중 온 셀들의 수가 제1 임계값(VCR1) 이상인 것으로 판별되면, 스토리지 장치(110)는 선택된 메모리 블록의 스트링 선택 트랜지스터들(SSTa)에 대해 프로그램 동작을 수행할 수 있다(도 3 참조). 프로그램 동작이 완료된 후에, 스토리지 장치(110)는 선택된 메모리 블록의 스트링 선택 트랜지스터들(SSTa)의 문턱 전압들이 범위(예를 들어, 제2 읽기 전압(VRD2)과 제3 읽기 전압(VRD3) 사이의 범위) 내에 존재하는지 제1 읽기 동작 및 제2 읽기 동작을 통해 판별할 수 있다(도 11 참조). 스트링 선택 트랜지스터들(SSTa)의 문턱 전압들 중 일정 비율 이상이 범위 내에 존재하면, 스토리지 장치(100)는 선택된 메모리 블록을 정상적으로 액세스할 수 있다. 선택된 메모리 블록의 모니터가 완료되면, 스토리지 장치(110)는 제2 임계값(VCR2)을 정해진 규칙에 따라 또는 임의로 증가시킬 수 있다(도 8 참조).
상술된 실시 예들에서, 메모리 셀들(MC1~MC6)과 비트 라인들(BL1, BL2) 사이에 위치한 스트링 선택 트랜지스터들(SSTa, SSTb) 중에서 메모리 셀들(MC1~MC6)에 인접한 스트링 선택 트랜지스터들(SSTa)이 모니터되고 그리고 복원되는 것으로 설명되었다. 그러나, 본 발명의 기술적 사상은 메모리 셀들(MC1~MC6)에 인접한 스트링 선택 트랜지스터들(SSTa)에 한정되지 않는다. 접지 선택 트랜지스터들(GST) 또는 비트 라인들(BL1, BL2)에 인접한 스트링 선택 트랜지스터들(SSTb) 또한 본 발명의 기술적 사상에 따라 모니터되고 그리고 복원될 수 있다.
도 13은 본 발명의 다른 실시 예에 따른 메모리 블록(BLKb)을 보여주는 회도도이다. 도 2의 메모리 블록(BLKa)과 비교하면, 각 셀 스트링에서 메모리 셀들(MC1~MC6) 및 공통 소스 라인(CSL) 사이에 접지 선택 트랜지스터들(GSTa, GSTb)이 제공된다. 공통 소스 라인(CSL)에 인접한 접지 선택 트랜지스터들(GSTa)의 행들은 공통 소스 라인들(GSL1a, GSL2a)에 각각 연결된다. 메모리 셀들(MC1~MC6)에 인접한 접지 선택 트랜지스터들(GSTb)의 행들은 접지 선택 라인들(GSL1b, GSL2b)에 각각 연결된다.
공통 소스 라인(CSL)으로부터 동일한 높이에 위치한 접지 선택 트랜지스터들(GSTa 또는 GSTb) 또는 스트링 선택 트랜지스터들(SSTa 또는 SSTb)은 본 발명의 실시 예들에 따라 모니터되고 복원될 수 있다.
상술된 실시 예들에서, 불휘발성 메모리 장치(110)는 컨트롤러(120)의 제어에 따라 선택 트랜지스터들의 체크 및 복원을 수행하는 것으로 설명되었다. 그러나, 선택 트랜지스터들의 체크 및 복원은 불휘발성 메모리 장치(110)에서 내부적으로 수행될 수 있다. 예를 들어, 컨트롤러(120)로부터 커맨드가 전송되지 않는 유휴 시간에, 불휘발성 메모리 장치(110)는 선택 트랜지스터들의 체크 및 복원을 수행할 수 있다.
예를 들어, 도 7을 참조하여 설명된 바와 같이, 불휘발성 메모리 장치(110)는 메모리 블록들의 소거 횟수들에 따라 선택 트랜지스터들을 체크할 지를 판별할 수 있다. 도 3을 참조하여 설명된 바와 같이, 불휘발성 메모리 장치(110)는 선택된 메모리 블록의 선택 트랜지스터들 중 일부에 대해 읽기 동작을 수행하고, 복원을 수행할지를 판별할 수 있다. 도 9 또는 도 10을 참조하여 설명된 바와 같이, 불휘발성 메모리 장치(110)는 선택 트랜지스터들을 프로그램하여 복원할 수 있다. 도 12를 참조하여 설명된 바와 같이, 불휘발성 메모리 장치(110)는 선택 트랜지스터들이 정상적으로 복원되었는지를 판별할 수 있다. 선택된 메모리 블록이 배드 블록으로 처리되는 경우, 불휘발성 메모리 장치(110)는 선택된 메모리 블록이 배드 블록으로 처리되어야 함을 알리는 정보를 컨트롤러(120)로 전송할 수 있다.
상술된 실시 예들에서, 선택 트랜지스터들의 체크 및 복원은 하나의 메모리 블록에서 수행되는 것으로 설명되었다. 그러나, 선택 트랜지스터들의 체크 및 복원은 둘 이상의 메모리 블록들에서 수행될 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 복수의 매트들(Mats)을 포함할 수 있다. 불휘발성 메모리 장치(110)는 복수의 매트들 각각에 대해 독립적으로 쓰기, 읽기 및 소거를 수행할 수 있다. 제1 매트의 제1 메모리 블록의 선택 트랜지스터들이 체크 및 복원됨과 함께, 제2 매트의 제2 메모리 블록의 선택 트랜지스터들이 체크 및 복원될 수 있다.
예를 들어, 제1 매트의 제1 메모리 블록에서 도 3에 따른 읽기 동작이 수행되는 동안, 제2 매트의 제2 메모리 블록에서 도 3에 따른 읽기 동작이 수행될 수 있다. 제1 매트의 제1 메모리 블록에서 도 9 또는 도 10을 참조하여 설명된 프로그램 동작 및 검증 동작이 수행될 때, 제2 매트의 제2 메모리 블록에서 도 9 또는 도 10을 참조하여 섦여된 프로그램 동작 및 검증 동작이 수행될 수 있다. 제1 매트의 제1 메모리 블록에서 도 12에 따른 읽기 동작이 수행되는 동안, 제2 매트의 제2 메모리 블록에서 도 12에 따른 읽기 동작이 수행될 수 있다. 예시적으로, 제1 매트의 제1 메모리 블록과 제2 매트의 제2 메모리 블록에서 읽기 동작, 프로그램 동작 및 검증 동작은 동일한 타이밍에 동시에 수행될 수 있다.
다시 도 1을 참조하면, 불휘발성 메모리 장치(110)는 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)로부터 커맨드 및 어드레스를 수신할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)와 데이터를 교환할 수 있다.
불휘발성 메모리 장치(110)는 제어 채널을 통해 컨트롤러(120)와 제어 신호를 교환할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)의 복수의 불휘발성 메모리 칩들 중 적어도 하나의 불휘발성 메모리 칩을 선택하는 칩 인에이블 신호(/CE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 커맨드임을 가리키는 커맨드 래치 인에이블 신호(CLE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 어드레스임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드 또는 어드레스가 전송될 때에 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 입출력 채널을 통해 전달되는 데이터의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리 장치(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 데이터의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리 장치(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리 장치(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리 장치(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들 중 적어도 하나를 포함할 수 있다.
컨트롤러(120)는 불휘발성 메모리 장치(110)를 제어하도록 구성된다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)가 쓰기, 읽기 또는 소거를 수행하도록 입출력 채널 및 제어 채널을 통해 불휘발성 메모리 장치(110)를 제어할 수 있다.
컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)와 통신하는 포맷과 다른 포맷에 따라 외부의 호스트 장치와 통신할 수 있다. 컨트롤러(120)가 불휘발성 메모리 장치(110)와 통신하는 데이터의 단위는 외부의 호스트 장치와 통신하는 데이터의 단위와 다를 수 있다.
컨트롤러(120)는 RAM (130)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 RAM (130)에 저장할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리 장치(110)로부터 읽고, RAM (130)에 로딩하여 구동할 수 있다.
RAM (130)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리 장치들 중 적어도 하나를 포함할 수 있다.
불휘발성 메모리 장치(110)는 복수의 불휘발성 메모리 칩들을 포함할 수 있다. 예시적으로, 컨트롤러(120) 및 불휘발성 메모리 칩들은 채널 및 웨이(way)에 기반하여 서로 연결될 수 있다. 하나의 채널은 하나의 데이터 채널 및 하나의 제어 채널을 포함할 수 있다. 하나의 데이터 채널은 8개의 데이터 라인들을 포함할 수 있다. 하나의 제어 채널은 상술된 칩 인에이블 신호(/CE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 그리고 레디 및 비지 신호(R/nB)를 전송하는 제어 라인들을 포함할 수 있다.
하나의 채널에 연결된 불휘발성 메모리 칩들은 웨이를 형성할 수 있다. 하나의 채널에 n개의 불휘발성 메모리 칩들이 연결되면, n-웨이(n-way)를 형성할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들은 데이터 라인들, 그리고 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 그리고 쓰기 방지 신호(/WP)를 전송하는 제어 라인들을 공유할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들 각각은 칩 인에이블 신호(/CE), 그리고 레디 및 비지 신호(R/nB)를 전송하는 전용의 제어 라인들을 통해 컨트롤러(120)와 통신할 수 있다.
컨트롤러(120)는 하나의 채널에 연결된 n-웨이의 불휘발성 메모리 칩들을 교대로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널들에 연결된 불휘발성 메모리 칩들을 독립적으로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널에 연결된 불휘발성 메모리 칩들을 교대로 또는 동시에 액세스할 수 있다.
예시적으로, 불휘발성 메모리 칩들은 와이드IO (Wide IO) 형태로 컨트롤러(120)와 연결될 수 있다. 예를 들어, 서로 다른 채널들에 연결된 불휘발성 메모리 칩들이 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유할 수 있다. 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유하는 불휘발성 메모리 칩들은 동시에 액세스될 수 있다. 서로 다른 채널들의 데이터 라인들이 동시에 사용되므로, 넓은 입출력 대역폭이 달성될 수 있다.
스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page NAND) 등과 같은 실장형 메모리를 포함할 수 있다.
도 1에서, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 포함하는 것으로 도시되어 있다. 그러나, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 구비하지 않을 수 있다. 컨트롤러(120)는 내부의 RAM (도 14 참조)을 버퍼 메모리, 동작 메모리 또는 캐시 메모리로 사용하도록 구성될 수 있다.
도 14는 본 발명의 실시 예에 따른 컨트롤러(120)를 보여주는 블록도이다. 도 1 및 도 14를 참조하면, 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 그리고 메모리 인터페이스(127)를 포함한다.
버스(121)는 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신하고, 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)와 통신하고, 그리고 버퍼 제어 회로(126)를 통해 RAM (130)과 통신할 수 있다. 프로세서(122)는 RAM (123)을 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용하여 스토리지 장치(100)를 제어할 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)에 기입될 데이터에 기반하여 에러 정정 인코딩을 수행할 수 있다. 에러 정정 인코딩된 데이터는 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)로 전달될 수 있다. 에러 정정 블록(124)은 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 수신되는 데이터에 대해 에러 정정 디코딩을 수행할 수 있다. 예시적으로, 에러 정정 블록(124)은 메모리 인터페이스(127)의 구성 요소로서 메모리 인터페이스(127)에 포함될 수 있다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어 회로(126)는 프로세서(122)의 제어에 따라, RAM (130)을 제어하도록 구성된다.
메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 불휘발성 메모리 장치(110)와 통신하도록 구성된다. 도 1을 참조하여 설명된 바와 같이, 메모리 인터페이스(127)는 입출력 채널을 통해 커맨드, 어드레스 및 데이터를 불휘발성 메모리 장치(110)와 통신할 수 있다. 메모리 인터페이스(127)는 제어 채널을 통해 제어 신호를 불휘발성 메모리 장치(110)와 통신할 수 있다.
예시적으로, 스토리지 장치(100)에 RAM (130)이 제공되지 않는 경우, 컨트롤러(120)에 버퍼 제어 회로(126)가 제공되지 않을 수 있다.
예시적으로, 프로세서(122)는 코드들을 이용하여 컨트롤러(120)를 제어할 수 있다. 프로세서(122)는 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 코드들을 로드할 수 있다.
프로세서(122)는 선택 트랜지스터 관리자(128)를 포함한다. 선택 트랜지스터 관리자(128)는 프로세서(122)의 일부로 제조되는 하드웨어, 프로세서(122)에서 실행되는 소프트웨어, 또는 하드웨어와 소프트웨어가 조합된 형태로 제공될 수 있다.
예시적으로, 컨트롤러(120)의 버스(121)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 컨트롤러(120) 내에서 데이터를 전송하고, 제어 버스는 컨트롤러(120) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(125), 버퍼 제어 회로(126), 에러 정정 블록(124) 및 메모리 인터페이스(127)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(125), 프로세서(122), 버퍼 제어 회로(126), RAM (123) 및 메모리 인터페이스(127)에 연결될 수 있다.
도 15는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)를 보여주는 블록도이다. 도 1 및 도 15를 참조하면, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111), 행 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 블록 어드레스에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 복수의 워드 라인들(WL) 각각은 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 복수의 비트 라인들(BL) 각각은 열 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.
행 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 행 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 행 디코더 회로(113)는 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 행 디코더 회로(113)는, 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
프로그램 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)에 의해 읽힌 데이터를 입출력 채널을 통해 컨트롤러(120)로 출력하고, 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다.
제어 로직 회로(119)는 컨트롤러(120)로부터 입출력 채널을 통해 커맨를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 로직 회로(119)는 제어 신호에 응답하여 입출력 채널을 통해 수신되는 커맨드를 수신하고, 입출력 채널을 통해 수신되는 어드레스는 행 디코더 회로(113)로 라우팅하고, 그리고 입출력 채널을 통해 수신되는 데이터를 데이터 입출력 회로(117)로 라우팅할 수 있다. 제어 로직 회로(119)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다.
예시적으로, 읽기 시에, 제어 로직 회로(119)는 컨트롤러(120)로부터 제어 채널을 통해 수신되는 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성할 수 있다. 생성된 데이터 스트로브 신호(DQS)는 제어 채널을 통해 컨트롤러(120)로 출력될 수 있다. 쓰기 시에, 제어 로직 회로(119)는 컨트롤러(120)로부터 제어 채널을 통해 데이터 스트로브 신호(DQS)를 수신할 수 있다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 16을 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 메모리(1200), 스토리지 장치(1300), 모뎀(1400), 그리고 사용자 인터페이스(1500)를 포함한다.
프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1100)는 코드 또는 프로그램에 포함된 명령으로 표현되는 동작들을 실행하도록 물리적으로 구성된 회로를 포함하는 하드웨어 기반의 데이터 프로세싱 장치일 수 있다. 예를 들어, 프로세서(1100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(1100)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.
RAM (1200)은 프로세서(1100)와 통신할 수 있다. RAM (1200)은 프로세서(1100) 또는 컴퓨팅 장치(1000)의 메인 메모리일 수 있다. 프로세서(1100)는 RAM (1200)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 컴퓨팅 장치(1000)의 제반 동작을 제어할 수 있다. RAM (1200)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
스토리지 장치(1300)는 프로세서(1100)와 통신할 수 있다. 스토리지 장치(1300)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(1100)는 장기적으로 보존되어야 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다. 스토리지 장치(1300)는 컴퓨팅 장치(1000)를 구동하기 위한 부트 이미지를 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.
예시적으로, 프로세서(1100)는 스토리지 장치(1300)에 저장된 소스 코드들을 RAM (1200)에 로드하고, RAM (1200)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(1100)는 스토리지 장치(1300)에 저장된 데이터를 RAM (1200)에 로드하고, RAM (1200)에 로드된 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다.
스토리지 장치(1300)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
모뎀(1400)은 프로세서(1100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(1400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(140)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(1500)는 프로세서(1100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
스토리지 장치(1300)는 본 발명의 실시 예에 따른 스토리지 장치(100)를 포함할 수 있다. 프로세서(1100), RAM (1200), 모뎀(1400), 그리고 사용자 인터페이스(1500)는 스토리지 장치(1300)와 통신하는 호스트 장치를 형성할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 스토리지 장치 110; 불휘발성 메모리 장치
111; 메모리 셀 어레이 113; 행 디코더 회로
115; 페이지 버퍼 회로 117; 데이터 입출력 회로
119; 제어 로직 회로 120; 컨트롤러
121; 버스 122; 프로세서
123; 랜덤 액세스 메모리 124; 에러 정정 블록
125; 호스트 인터페이스 126; 버퍼 제어 회로
127; 메모리 인터페이스 128; 선택 트랜지스터 관리자
130; 랜덤 액세스 메모리(RAM) 1000; 컴퓨팅 장치
1100; 프로세서 1200; 랜덤 액세스 메모리
1300; 스토리지 장치 1400; 모뎀
1500; 사용자 인터페이스

Claims (10)

  1. 메모리 블록들을 포함하는 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고,
    각 메모리 블록은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판 위에서 상기 기판과 수직한 방향으로 적층된 적어도 하나의 선택 트랜지스터 및 복수의 메모리 셀들을 포함하고,
    상기 컨트롤러는 상기 메모리 블록들 중 선택된 메모리 블록의 선택 트랜지스터들 중 일부에 대해 읽기 동작을 수행하고, 상기 읽기 동작의 결과에 따라 상기 선택된 메모리 블록의 상기 선택 트랜지스터들에 대해 프로그램 동작을 수행하도록 상기 불휘발성 메모리 장치를 제어하는 스토리지 장치.
  2. 제1 항에 있어서,
    상기 선택된 메모리 블록의 상기 선택 트랜지스터들 중 일부는 미리 정해지거나, 패턴에 따라 선택되거나, 또는 임의로 선택되는 스토리지 장치.
  3. 제1 항에 있어서,
    상기 불휘발성 메모리 장치는 상기 읽기 동작의 원천(raw) 데이터 또는 상기 원천 데이터로부터 턴-온 된 선택 트랜지스터들의 수를 카운트한 값을 출력하도록 구성되는 스토리지 장치.
  4. 제1 항에 있어서,
    상기 컨트롤러는 상기 선택된 메모리 블록의 소거 횟수가 상기 선택된 메모리 블록에 대응하는 임계값에 도달하면 상기 읽기 동작을 수행하도록 상기 불휘발성 메모리 장치를 제어하는 스토리지 장치.
  5. 제4 항에 있어서,
    상기 읽기 동작이 수행되면, 상기 컨트롤러는 상기 선택된 메모리 블록에 대응하는 상기 임계값을 미리 정해진 값, 미리 정해진 평균값을 갖는 임의의 값, 또는 미리 정해진 범위 내의 임의의 값 만큼 증가시키는 스토리지 장치.
  6. 제1 항에 있어서,
    상기 불휘발성 메모리 장치는 상기 선택된 메모리 블록의 상기 선택 트랜지스터들에 대해 검증 동작 및 프로그램 동작을 순차적으로 수행하는 프로그램 루프를 반복적으로 수행하도록 구성되는 스토리지 장치.
  7. 제6 항에 있어서,
    상기 읽기 동작 시에 사용되는 읽기 전압과 상기 검증 동작 시에 사용되는 검증 전압은 상이한 스토리지 장치.
  8. 제1 항에 있어서,
    상기 컨트롤러는, 상기 프로그램 동작이 완료된 후에 상기 선택된 메모리 블록의 상기 선택 트랜지스터들에 대해 제1 읽기 전압을 이용한 제1 읽기 동작 및 상기 제1 읽기 전압보다 높은 제2 읽기 전압을 이용한 제2 읽기 동작을 수행하도록 상기 불휘발성 메모리 장치를 제어하는 스토리지 장치.
  9. 제8 항에 있어서,
    상기 읽기 동작 시에 사용되는 읽기 전압은 상기 제1 읽기 전압 또는 상기 제2 읽기 전압과 상이한 스토리지 장치.
  10. 메모리 블록들을 포함하는 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고,
    각 메모리 블록은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판 위에서 상기 기판과 수직한 방향으로 적층된 적어도 하나의 선택 트랜지스터 및 복수의 메모리 셀들을 포함하고,
    상기 컨트롤러는 상기 메모리 블록들 중 선택된 메모리 블록의 소거 횟수가 임계값에 도달하면, 상기 선택된 메모리 블록의 선택 트랜지스터들의 적어도 일부에 대해 읽기 동작을 수행하도록 구성되고,
    상기 선택된 메모리 블록의 상기 선택 트랜지스터들의 상기 적어도 일부에 대해 상기 읽기 동작이 수행되면, 상기 컨트롤러는 상기 임계값을 임의로 생성되는 값만큼 증가시키도록 구성되는 스토리지 장치.
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