KR20190085393A - 메모리 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 셀들과 연결되는 워드 라인들 중 선택 워드 라인에 리드 전압을 제공하고, 비선택 워드 라인들에 패스 전압을 제공하는 전압 발생기, 및 상기 메모리 셀들 중 상기 리드 전압이 제공되는 메모리 셀들의 데이터들로부터 상기 선택 워드 라인에 연결되는 메모리 셀들의 열화 레벨을 검출하는 열화 레벨 검출부를 포함하고, 상기 전압 발생기는 상기 열화 레벨에 따라 상기 비선택 워드 라인들에 제공되는 패스 전압을 가변할 수 있다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 비휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 비휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 비휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 저장하는 데 쓰인다.
비휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, 스마트폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등과 같은 정보기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다. 최근, 스마트폰과 같은 모바일 장치들에 탑재하기 위하여 비휘발성 메모리 장치의 고용량, 고속 입출력, 저전력화 기술들이 활발하게 연구되고 있다.
본 발명에서는 장치 내부에서 에러 비트의 발생을 최소화할 수 있는 데이터 처리 동작을 수행하는 비휘발성 메모리 장치 및 그것의 데이터 처리 방법이 개시될 수 있다.
본 발명의 과제는 선택 워드 라인에 연결되는 메모리 셀들의 문턱 전압의 열화 레벨에 따라 비선택 워드 라인에 제공되는 패스 전압을 가변하는 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 셀들과 연결되는 워드 라인들 중 선택 워드 라인에 리드 전압을 제공하고, 비선택 워드 라인들에 패스 전압을 제공하는 전압 발생기, 및 상기 메모리 셀들 중 상기 리드 전압이 제공되는 메모리 셀들의 데이터들로부터 상기 선택 워드 라인에 연결되는 메모리 셀들의 열화 레벨을 검출하는 열화 레벨 검출부를 포함하고, 상기 전압 발생기는 상기 열화 레벨에 따라 상기 비선택 워드 라인들에 제공되는 패스 전압을 가변할 수 있다.
본 발명의 일 실시예에 따르면, 본 발명의 과제는 선택 워드 라인에 연결되는 메모리 셀들의 문턱 전압의 열화 레벨에 따라 비선택 워드 라인에 제공되는 패스 전압을 가변하여, 리드 오류를 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치를 상세하게 나타내는 블록도이다.
도 3는 도 1 및 도 2의 메모리 셀 어레이에 포함된 메모리 블록의 일 예를 나타내는 회로도이다.
도 4는 도 3의 메모리 블록에 포함된 메모리 셀의 일 예를 나타내는 단면도이다.
도 5는 도 3의 메모리 셀이 3비트 멀티 레벨 셀인 경우 문턱 전압에 따른 산포를 나타내는 그래프이다..
도 6는 도 5의 그래프에서 메모리 셀의 문턱 전압이 변경된 경우를 나타내는 그래프이다.
도 7은 메모리 셀이 3비트 멀티 레벨 셀인 경우 페이지별 리드 동작을 나타내는 그래프이다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 9은 본 발명의 다른 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 10은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 11 내지 도 14는 본 발명의 다양한 실시예에 따른 비선택된 워드 라인들 중 일부를 결정하는 방식을 설명하기 위하여 제공되는 도이다.
도 15 내지 도 17은 본 발명의 다양한 실시예에 따른 가변된 패스 전압의 제공 시점을 설명하기 위하여 제공되는 도이다.
도 18는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다. 도 1을 참조하면, 메모리 시스템(1)은 메모리 컨트롤러(10A) 및 메모리 장치(20A)를 포함할 수 있다. 메모리 장치(20A)는 메모리 셀 어레이(21), 페이지 버퍼부(22) 및 카운팅부(23)를 포함할 수 있다.
메모리 컨트롤러(10A)는 ECC(error correction circuit) 처리부(11)를 포함할 수 있다. 메모리 컨트롤러(10A)는 메모리 장치(20A)를 제어한다. 메모리 컨트롤러(10A)는 메모리 장치(20A)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(20A)에 대한 프로그램, 리드 및 소거 동작을 제어할 수 있다.
메모리 셀 어레이(21)는 복수의 메모리 블록들(BLK0 내지 BLKa-1)(a는 2 이상의 정수)을 포함하고, 메모리 블록들(BLK0 내지 BLKa-1) 각각은 복수의 페이지들을 포함할 수 있다. 메모리 블록들(BLK0 내지 BLKa-1) 각각은 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 영역들에 배치되는 복수의 메모리 셀들을 포함할 수 있다. 일 실시예에서, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있고, 메모리 셀 어레이(21)는 낸드(NAND) 플래쉬 메모리 셀 어레이 또는 노아(NOR) 플래쉬 메모리 셀 어레이일 수 있다. 이하에서는, 복수의 메모리 셀들이 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 실시예에 따라, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
페이지 버퍼부(22)는 메모리 셀 어레이(21)에 기록될 데이터 또는 메모리 셀 어레이(21)로부터 리드된 데이터를 저장할 수 있다. 본 실시예에서, 페이지 버퍼부(22)는 복수의 페이지 버퍼 그룹들(PBG0~PBGa-1)을 포함하고, 복수의 페이지 버퍼 그룹들(PBG0~PBGa-1)은 복수의 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼 그룹들(PBG0~PBGa-1)의 수는 메모리 블록들(BLK0 내지 BLKa-1)의 수에 대응할 수 있고, 페이지 버퍼 그룹들(PBG0~PBGa-1) 각각에 구비되는 복수의 페이지 버퍼들의 수는 메모리 블록들(BLK0 내지 BLKa-1) 각각에 구비되는 복수의 비트 라인들의 수에 대응할 수 있다.
메모리 장치(20A)에 대한 리드 동작이 수행되는 경우, 복수의 페이지 버퍼들은 메모리 셀 어레이(21)에 포함된 복수의 메모리 셀들 중 선택된 일부 메모리 셀들의 데이터들을 저장할 수 있다. 일 예로, 복수의 페이지 버퍼들 각각은 적어도 하나의 래치를 포함하고, 적어도 하나의 래치에 래치 신호가 제공되어, 메모리 셀들의 데이터를 래치할 수 있다.
메모리 장치(20A)에 대한 리드 동작이 수행되는 경우, 복수의 페이지 버퍼들은 선택된 일부 메모리 셀들의 데이터들을 하나의 리드 전압에 의해서 리드하여, 저장할 수 있다. 또한, 이와 달리, 복수의 페이지 버퍼들은 선택된 일부 메모리 셀들의 데이터들을 서로 다른 레벨을 가지는 리드 전압들에 의해서 리드하여 저장하고, 저장된 데이터들에 대한 논리 연산을 각각 수행할 수 있다. 이 경우, 복수의 페이지 버퍼들의 각각은, 서로 다른 전압 레벨들 중 인접한 두 전압 레벨들에서 각각 리드된 두 데이터들에 대해 배타적 논리 합(XOR) 연산을 수행할 수 있다.
카운팅부(23)는 복수의 페이지 버퍼들에 저장된 데이터들로부터 메모리 셀들의 수를 카운트 할 수 있다. 일 예로, 하나의 리드 전압이 제공된 경우, 카운팅부(23)는 페이지 버퍼들 각각에 저장된 데이터들로부터 메모리 셀들의 오프 셀들 또는 온 셀들을 카운트할 수 있다. 또한, 다른 예로, 서로 다른 레벨을 가지는 복수의 리드 전압이 제공되는 경우, 카운팅부(23)는 페이지 버퍼들 각각에 저장된 논리 연산의 데이터들로부터 서로 다른 전압 레벨들에 의해 구분되는 복수의 구간들 각각에 존재하는 메모리 셀들의 온 셀들의 개수를 카운팅할 수 있다.
ECC 처리부(11)는 메모리 장치(20A)로부터 리드된 데이터에 에러가 존재하는지 체크하고 정정할 수 있다. ECC 처리부(11)는 데이터를 프로그램할 때에 생성되어 저장된 패리티(parity)와 데이터를 리드할 때 생성된 패리티를 비교하여, 데이터의 에러 비트를 검출하고 검출된 에러 비트를 정정할 수 있다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치를 상세하게 나타내는 블록도이다. 도 2를 참조하면, 메모리 장치(20A)는 메모리 셀 어레이(21), 페이지 버퍼부(22), 카운팅부(23), 제어 로직(control logic)(CL), 전압 발생기(voltage generator)(VG) 및 로우 디코더(row decoder)(RD)를 포함할 수 있다.
제어 로직(CL)은 메모리 컨트롤러(10A)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)에 따라, 메모리 셀 어레이(21)에 데이터를 기입하거나 메모리 셀 어레이(21)로부터 데이터들을 리드하기 위한 각종 제어 신호를 출력할 수 있다. 제어 로직(CL)에서 출력된 각종 제어 신호는 전압 발생기(VG), 로우 디코더(RD), 페이지 버퍼부(22) 및 카운팅부(23)에 전달될 수 있다. 전압 발생기(VG)는 제어 로직(CL)으로부터 수신한 제어 신호를 기초로 하여 복수의 워드 라인들(WL)을 구동하기 위한 구동 전압(VWL)을 생성할 수 있다. 구동 전압(VWL)은 프로그램 전압, 리드 전압, 소거(erase) 전압 또는 패스(pass) 전압일 수 있다. 로우 디코더(RD)는 로우 어드레스를 기초로 하여 복수의 워드 라인들(WL) 중 일부 워드 라인을 활성화할 수 있다. 리드 동작 시에 로우 디코더(RD)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인에 패스 전압을 인가할 수 있다. 한편, 기입 동작 시에 로우 디코더(RD)는 선택된 워드 라인에 프로그램 전압을 인가하고, 비선택된 워드 라인에 패스 전압을 인가할 수 있다. 페이지 버퍼부(22)에 포함된 복수의 페이지 버퍼들은 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(21)에 각각 연결될 수 있다. 리드 동작시에 복수의 페이지 버퍼들은 감지 증폭기(sense amplifier)로 동작하여 메모리 셀 어레이(21)에 저장된 데이터를 출력할 수 있다. 한편, 기입 동작 시에 복수의 페이지 버퍼들은 기입 드라이버로 동작하여 메모리 셀 어레이(21)에 저장하고자 하는 데이터를 입력시킬 수 있다. 복수의 페이지 버퍼들은 복수의 데이터 라인들을 통해 데이터 입출력 회로에 각각 연결될 수 있다.
카운팅부(23)는 복수의 페이지 버퍼들에 저장된 데이터들로부터 메모리 셀들의 수를 카운트 할 수 있다. 전술한 바와 같이, 하나의 리드 전압이 제공된 경우, 메모리 셀들의 오프 셀들 또는 온 셀들을 카운트할 수 있고, 서로 다른 레벨을 가지는 복수의 리드 전압이 제공되는 경우, 카운팅부(23)는 서로 다른 전압 레벨들에 의해 구분되는 복수의 구간들 각각에 존재하는 메모리 셀들의 개수를 카운팅할 수 있다.
도 3는 도 1 및 도 2의 메모리 셀 어레이에 포함된 메모리 블록의 일 예를 나타내는 회로도이다. 도 3에서는 도시의 편의를 위해, 블록(BLK0)의 구조만을 도시하였으나, 다른 블록들(BLK1 내지 BLKa-1)도 블록(BLK0)과 동일한 구조를 가질 수 있다.
메모리 셀 어레이(21)는 낸드 플래시 메모리의 메모리 셀 어레이일 수 있다. 블록(BLK0)은 비트 라인(BL0 내지 BLd-1) 방향으로, 8개의 메모리 셀(MCEL)들이 직렬로 연결되는 d(d는 2 이상의 정수)개의 스트링(STR)들을 포함할 수 있다. 각 스트링(STR)은 각각 직렬로 연결되는 메모리 셀(MCEL)들의 양 끝에 연결되는, 드레인(drain) 선택 트랜지스터(STr1) 및 소스(source) 선택 트랜지스터(STr2)를 포함할 수 있다. 도 3와 같은 구조를 가지는 낸드 플래시 메모리 장치는 블록 단위로 소거가 수행되고, 각 워드 라인(WL0 내지 WL7)에 대응되는 페이지(PAG) 단위로 프로그램을 수행한다. 도 3는 하나의 블록에 8개의 워드 라인들(WL0 내지 WL7)에 대한 8개의 페이지(PAG)들이 구비되는 예를 도시한다. 다만, 본 발명의 실시예에 따른 메모리 셀 어레이(21)의 블록(BLK0)은 도 3에 도시되는 메모리 셀(MCEL) 및 페이지(PAG)의 개수와 다른 개수의 메모리 셀 및 페이지를 구비할 수도 있다. 또한, 도 1 및 도 2의 메모리 장치(20)는 이상에서 설명된 메모리 셀 어레이(21)와 동일한 구조로 동일한 동작을 수행하는 복수의 메모리 셀 어레이들을 포함할 수도 있다.
도 4는 도 3의 메모리 블록에 포함된 메모리 셀의 일 예를 나타내는 단면도이다. 도 4를 참조하면, 기판(SUB) 상에 소스(S) 및 드레인(D)이 형성되고, 소스(S)와 드레인(D)의 사이에는 채널 영역이 형성될 수 있다. 채널 영역의 상부에는 플로팅 게이트(FG)가 형성되는데, 채널 영역과 플로팅 게이트(FG)의 사이에는 터널링(tunneling) 절연층과 같은 절연층이 배치될 수 있다. 플로팅 게이트(FG)의 상부에는 컨트롤 게이트(CG)가 형성되는데, 플로팅 게이트(FG)와 컨트롤 게이트(CG)의 사이에는 블로킹(blocking) 절연층과 같은 절연층이 배치될 수 있다. 기판(SUB), 소스(S), 드레인(D) 및 컨트롤 게이트(CG)에는 메모리 셀(MCEL)에 대한 프로그램, 소거 및 리드 동작에 필요한 전압들이 인가될 수 있다. 플래시 메모리 장치에서는 메모리 셀(MCEL)의 문턱 전압(threshold voltage, Vth)의 구별에 의해 메모리 셀(MCEL)에 저장된 데이터가 리드될 수 있다. 이때, 메모리 셀(MCEL)의 문턱 전압(Vth)은 플로팅 게이트(FG)에 저장된 전자(electron)의 양에 따라 결정될 수 있다. 플로팅 게이트(FG)에 저장된 전자가 많을수록 메모리 셀(MCEL)의 문턱 전압은 높아질 수 있다. 메모리 셀(MCEL)의 플로팅 게이트(FG)에 저장된 전자는 다양한 원인들에 의해 화살표 방향으로 누설(leakage)될 수 있고, 이에 따라, 메모리 셀(MCEL)의 문턱 전압이 변경될 수 있다. 예를 들어, 플로팅 게이트(FG)에 저장된 전자는 메모리 셀의 마모에 의해 누설될 수 있다. 메모리 셀(MCEL)에 대한 프로그램, 소거 또는 리드와 같은 액세스 동작을 반복하면 채널 영역과 플로팅 게이트(FG) 사이의 절연막은 마모될 수 있고, 이에 따라, 플로팅 게이트(FG)에 저장된 전자가 누설될 수 있다. 또 다른 예로, 플로팅 게이트(FG)에 저장된 전자는 고온 스트레스 또는 프로그램/리드 시의 온도 차이 등에 의해 누설될 수도 있다.
도 5는 도 3의 메모리 셀(MCEL)이 셀당 3비트의 데이터를 저장할 수 있는 트리플 레벨 셀(Triple Level Cell: TLC)인 경우, 문턱 전압에 따른 산포를 나타내는 그래프이다. 이 후, 메모리 셀이 트리플 레벨 셀(TLC)인 것으로 가정하여, 동작을 설명하나, 후술할 방법이 셀당 4비트의 데이터를 저장할 수 있는 쿼드러블 레벨 셀(Quadruple Level Cell: QLC) 및 4비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀에 적용될 수 있음은 물론이다.
도 5를 참조하면, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들(MCEL)의 개수를 나타낸다. 메모리 셀(MCEL)이 3비트 멀티 레벨 셀인 경우에, 메모리 셀(MCEL)은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2), 제3 프로그램 상태(P3), 제4 프로그램 상태(P4), 제5 프로그램 상태(P5), 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7) 중 하나를 가질 수 있다. 싱글 레벨 셀에 비하여 멀티 레벨 셀의 경우, 문턱 전압(Vth) 분포들 사이의 간격이 좁으므로, 멀티 레벨 셀에서는 문턱 전압(Vth)의 작은 변화에 의해 리드 신뢰성이 저하될 수 있다. 제1 리드 전압(Vr1)은 소거 상태(E)를 가지는 메모리 셀(MCEL)의 산포와 제1 프로그램 상태(P1)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제2 리드 전압(Vr2)은 제1 프로그램 상태(P1)를 가지는 메모리 셀(MCEL)의 산포와 제2 프로그램 상태(P2)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제3 리드 전압(Vr3)은 제2 프로그램 상태(P2)를 가지는 메모리 셀(MCEL)의 산포와 제3 프로그램 상태(P3)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제4 리드 전압(Vr4)은 제3 프로그램 상태(P3)를 가지는 메모리 셀(MCEL)의 산포와 제4 프로그램 상태(P4)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제5 리드 전압(Vr5)은 제4 프로그램 상태(P4)를 가지는 메모리 셀(MCEL)의 산포와 제5 프로그램 상태(P5)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제6 리드 전압(Vr6)은 제5 프로그램 상태(P5)를 가지는 메모리 셀(MCEL)의 산포와 제6 프로그램 상태(P6)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제7 리드 전압(Vr7)은 제6 프로그램 상태(P6)를 가지는 메모리 셀(MCEL)의 산포와 제7 프로그램 상태(P7)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다.
제1 리드 전압(Vr1)이 메모리 셀(MCEL)의 컨트롤 게이트(CG)에 인가되면, 소거 상태(E)의 메모리 셀(MCEL)은 턴 온 되는 반면, 제1 프로그램 상태(P1)의 메모리 셀(MCEL)은 턴 오프 된다. 메모리 셀(MCEL)이 턴 온 되면 메모리 셀(MCEL)을 통해 전류가 흐르고, 메모리 셀(MCEL)이 턴 오프 되면 메모리 셀(MCEL)을 통해 전류가 흐르지 않는다. 따라서, 메모리 셀(MCEL)의 턴 온 여부에 따라 메모리 셀(MCEL)에 저장된 데이터가 구별될 수 있다.
제1 리드 전압(Vr1)을 인가하여 메모리 셀(MCEL)이 턴 온되면 데이터가 '1'이 저장되고, 메모리 셀(MCEL)이 턴 오프되면 데이터가 '0'이 저장된 것으로 구별될 수 있다. 다만, 실시예에 따라, 제1 리드 전압(Vr1)을 인가하여 메모리 셀(MCEL)이 턴 온되면 데이터가 '0'이 저장되고, 메모리 셀(MCEL)이 턴 오프되면 데이터가 '1'이 저장된 것으로 구별할 수도 있다. 이와 같이, 데이터의 논리 레벨의 할당은 실시예에 따라 변경될 수 있다.
도 6는 도 5의 그래프에서 메모리 셀(MCEL)의 문턱 전압이 변경된 경우를 나타내는 그래프이다.
도 6를 참조하면, 소거 상태(E), 제1 내지 제7 프로그램 상태(P1 내지 P7)로 각각 프로그램된 메모리 셀들(MCEL)은 외부 자극 및/또는 마모 등에 의해 도 6에 도시된 바와 같이 변경된 산포를 가질 수 있다. 도 6에서, 빗금 친 부분에 속하는 메모리 셀들(MCEL)은 리드 오류가 발생할 수 있고, 이에 따라, 메모리 장치(20)의 신뢰성이 저하될 수 있다. 예를 들어, 제1 리드 전압(Vr1)을 이용하여 메모리 장치(20A)에 대한 리드 동작을 수행할 경우, 빗금 친 부분에 속하는 메모리 셀들(MCEL)은 제1 프로그램 상태(P1)로 프로그램 되었음에도 불구하고, 문턱 전압(Vth)의 감소에 의해 소거 상태(E)로 판단될 수 있다. 즉, 제1 프로그램 상태(P1)로 프로그램된 메모리 셀들 중, 문턱 전압(Vth)이 제1 리드 전압(Vr1) 보다 낮은 메모리 셀들은 제1 프로그램 상태(P1)에 대하여 페일 비트로 판단될 수 있다.
도 7은 메모리 셀이 3비트 멀티 레벨 셀인 경우 페이지별 리드 동작을 나타내는 그래프이다. 3비트 멀티 레벨 셀의 페이지는 복수의 비트 페이지를 포함할 수 있고, 복수의 비트 페이지는 최하위 비트(LSB) 페이지, 중간 비트(CSB) 페이지, 및 최상위 비트(MSB) 페이지를 포함할 수 있다.
도 7을 참조하면, 메모리 셀(MCEL)이 3비트 멀티 레벨 셀인 경우, 메모리 셀(MCEL)에 대한 리드 동작은 3회 수행될 수 있으며, 8개의 상태 정보를 3개의 비트 페이지에 나누어 출력할 수 있다. 일 실시예에서, 소거 상태(E)는 데이터 '111'이 할당되고, 제1 프로그램 상태(P1)는 데이터 '110'이 할당되며, 제2 프로그램 상태(P2)는 데이터 '100'이 할당되고, 제3 프로그램 상태(P3)는 데이터 '000'이 할당되며, 제4 프로그램 상태(P4)는 데이터 '010' 이 할당되고, 제5 프로그램 상태(P5)는 데이터 '011'이 할당되며, 제6 프로그램 상태(P2)는 데이터 '001'이 할 당되고, 제7 프로그램 상태(P3)는 데이터 '101'이 할당될 수 있다. 다만, 실시예에 따라, 각 프로그램 상태에 할당되는 데이터는 변경될 수 있다. 최하위 비트(LSB) 페이지에 해당하는 제1 비트 페이지의 리드(1st Page Read)은, 소거 상태(E)와 제1 프로그램 상태(P1) 사이의 제1 밸리(VA1), 그리고 제4 프로그램 상태(P4)와 제5 프로그램 상태(P5) 사이의 제5 밸리(VA5)에 대한 리드로 이루어 진다. 중간 비트(CSB) 페이지에 해당하는 제2 비트 페이지의 리드(2nd Page Read)은, 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2) 사이의 제2 밸리(VA2), 제3 프로그램 상태(P3)와 제4 프로그램 상태(P4) 사이의 제4 밸리(VA4), 그리고 제5 프로그램 상태(P5)와 제6 프로그램 상태(P6) 사이의 제6 밸리(VA6)에 대한 리드로 이루어 진다. 최상위 비트(MSB) 페이지에 해당하는 제3 비트 페이지의 리드(3rd Page Read)은, 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3) 사이의 제3 밸리(VA3), 그리고 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7) 사이의 제7 밸리(VA7)에 대한 리드로 이루어진다.
제1 비트 페이지의 리드(1st Page Read) 단계에서 제1 밸리(VA1) 및 제5 밸리(VA5)에 대한 리드를 수행하는 경우, 제1 밸리(VA1)에서 '오프 셀'이고 제5 밸리(VA5)에서 '온 셀'이면 제1 비트 페이지 데이터(1st Page Data) 는 '0'이고, 그렇지 않은 경우 제1 비트 페이지 데이터(1st Page Data)는 '1'인 것으로 출력할 수 있다. 다음으로, 제2 비트 페이지 리드(2nd Page Read) 단계에서 제2 밸리(VA2), 제4 밸리(VA4) 및 제6 밸리(VA6)에 대한 리드를 수행 하는 경우, 제2 밸리(VA2)에서 '오프 셀'이고 제4 밸리(VA4)에서 '온 셀'이면 제2 비트 페이지 데이터(2nd Page Data)는 '0'이고, 제6 밸리(VA6)에서 '오프 셀'이면 제2 비트 페이지 데이터(2nd Page Data)는 '0'이며, 그렇지 않은 경우 제2 비트 페이지 데이터(2nd Page Data)는 '1'인 것으로 출력할 수 있다. 다음으로, 제3 비트 페이지 리드(3rd Page Read) 단계에서 제3 밸리(VA3) 및 제7 밸리(VA7)에 대한 리드를 수행하는 경우, 제3 밸리(VA3)에서 '오프 셀'이 고 제7 밸리(VA7)에서 '온 셀'이면 제3 비트 페이지 데이터(3rd Page Data)는 '0'이고 그렇지 않은 경우 제3 비트 페이지 데이터(3rd Page Data)는 '1'인 것으로 출력할 수 있다.
한편, 비선택 워드 라인으로 제공되는 높은 레벨의 패스 전압이 리드 오류를 유발하는 주요한 원인으로 지적되고 있다. 비선택 워드 라인으로 제공되는 패스 전압이 낮아지면, 리드 오류는 개선될 수 있으나, 패스 전압이 지나치게 낮아지면, 최상위 상태를 턴 온 시킬 수 없으므로 패스 전압을 낮추는 데에는 한계가 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 기억(Retention) 상태가 지속됨에 따라, 메모리 셀들의 문턱 전압의 산포가 확산되는 경향을 이용하여, 패스 전압의 레벨을 낮춤으로써, 리드 오류를 개선할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템(2)을 개략적으로 나타내는 블록도이다. 도 8의 실시예에 따른 메모리 시스템(2)은 도 1의 실시예에 따른 메모리 시스템(1)과 유사하므로, 중복되는 설명은 생략하고, 차이점을 중심으로 설명하도록 한다. 도 8의 실시예에 따른 메모리 시스템(2)은 도 1의 실시예에 따른 메모리 시스템(1)에 비하여, 열화 레벨 검출부(24)를 더 포함할 수 있다.
열화 레벨 검출부(24)는 카운팅부(23)에서 출력되는 카운트 결과에 따라 열화 레벨을 검출할 수 있다. 전술한 바와 같이, 메모리 셀(MCEL)들이 3비트 멀티 레벨 셀들인 경우, 메모리 셀(MCEL)들의 워드 라인에 8개의 리드 전압이 제공되어, 8개의 상태 정보가 3개의 비트 페이지에 나누어 출력될 수 있다. 카운팅부(230)는 8개의 리드 전압 중 적어도 하나에 의해 리드되는 메모리 셀들의 데이터로부터, 메모리 셀들의 온 셀 또는 오프 셀을 카운트할 수 있다. 열화 레벨 검출부(24)는 메모리 셀들의 온 셀 또는 오프 셀의 카운트 결과에 따라, 열화 레벨을 검출할 수 있다. 일 예로, 열화 레벨 검출부(24)는 현재 카운트된 온 셀들 또는 오프 셀들의 카운트 결과와, 초기 상태의 온 셀들 또는 오프 셀들의 카운트 결과를 비교하여, 메모리 셀들의 문턱 전압의 변화분을 산출할 수 있다. 열화 레벨 검출부(24)는 메모리 셀들의 문턱 전압의 변화분으로부터 열화 레벨을 검출할 수 있다. 한편, 본 실시예에서, 별도의 열화 레벨 검출부(24)에서 열화 레벨이 검출되는 것으로 기술되어 있으나, 실시예에 따라, 메모리 컨트롤러로부터 열화 레벨이 검출되고, 검출된 열화 레벨이 메모리 장치로 제공될 수 있다.
도 9은 본 발명의 다른 실시예에 따른 메모리 시스템(3)을 개략적으로 나타내는 블록도이다. 도 9의 실시예에 따른 메모리 시스템(3)은 도 8의 실시예에 따른 메모리 시스템(2)과 유사하므로, 중복되는 설명은 생략하고, 차이점을 중심으로 설명하도록 한다. 도 9의 실시예에 따른 메모리 시스템(2)은 도 8의 실시예에 따른 메모리 시스템(1)에 비하여, 더미 전압 제공부(25)를 더 포함할 수 있다.
더미 전압 제공부(25)는 복수의 메모리 셀들 중 선택된 메모리 셀들에 더미 전압을 제공할 수 있다. 더미 전압은 각 비트 페이지를 리드하기 위한 리드 전압들에 선행되어 제공될 수 있다. 더미 전압 제공부(25)로부터 선택된 메모리 셀들에 더미 전압이 제공되면, 페이지 버퍼부(22)의 페이지 버퍼들에 메모리 셀들의 데이터들이 저장되고, 카운팅부(23)는 데이터들의 리드 결과 '1'또는 '0'을 카운트하여, 메모리셀들의 온 셀들 또는 오프셀을 카운트할 수 있다. 더미 전압은 선택된 메모리 셀들의 소거 상태(E) 및 복수의 프로그램 상태들(P1~P7) 중 어느 하나의 상태에 대응하는 전압 레벨을 가질 수 있다. 일 예로, 더미 전압은 메모리 셀들의 복수의 상태 중 최상위 상태 및 최하위 상태 중 적어도 하나에 대응하는 전압 레벨을 가질 수 있다. 일 예로, 선택된 메모리 셀들의 워드 라인에 최상위 상태에 대응하는 전압 레벨을 가지는 더미 전압을 제공하는 경우, 카운팅부(23)는 선택된 메모리 셀들의 오프 셀들을 카운트할 수 있고, 선택된 메모리 셀들의 워드 라인에 최하위 상태에 대응하는 전압 레벨을 가지는 더미 전압을 제공하는 경우, 카운팅부(23)는 선택된 메모리 셀들의 온 셀들을 카운트할 수 있다.
열화 레벨 검출부(24)는 메모리 셀들의 온 셀 또는 오프 셀의 카운트 결과에 따라, 열화 레벨을 검출할 수 있다. 일 예로, 열화 레벨 검출부(24)는 현재 카운트된 온 셀들 또는 오프 셀들의 카운트 결과와, 초기 상태의 온 셀들 또는 오프 셀들의 카운트 결과를 비교하여, 메모리 셀들의 문턱 전압의 변화분을 산출할 수 있다. 열화 레벨 검출부(24)는 메모리 셀들의 문턱 전압의 변화분으로부터 열화 레벨을 검출할 수 있다.
본 발명의 일 실시예에 따른 열화 레벨 검출부(24)는 메모리 셀들에 더미 전압이 제공되는 경우, 더미 전압으로부터 열화 레벨을 검출할 수 있고, 메모리 셀들에 리드 전압이 제공되는 경우, 리드 전압으로부터 열화 레벨을 검출할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 메모리 시스템(4)을 개략적으로 나타내는 블록도이다.
도 10의 실시예에 따른 메모리 시스템(4)은 도 9의 실시예에 따른 메모리 시스템(3)과 유사하므로, 중복되는 설명은 생략하고, 차이점을 중심으로 설명하도록 한다. 도 10의 실시예에 따른 메모리 시스템(4)은 도 9의 실시예에 따른 메모리 시스템(3)에 비하여, 패스 전압 가변부(26)를 더 포함할 수 있다. 패스 전압 가변부(26)는 전압 발생기(VG)로부터 제공되는 패스 전압을 열화 레벨에 따라 가변하여, 비선택된 워드 라인들 중 일부에 제공할 수 있다. 패스 전압 가변부(26)는 문턱 전압의 변화분에 대응하여, 패스 전압을 하향할 수 있다. 즉, 문턱 전압의 변화 레벨과 패스 전압의 하향 레벨은 동일할 수 잇다. 실시예에 따라, 패스 전압 가변부(26)는 온도 변화량에 따라 비선택 워드 라인들에 제공되는 패스 전압을 가변할 수 있다. 이 경우, 온도 변화는 메모리 컨트롤러로부터 제공될 수 있다.
한편, 도 9 및 도 10에서, 더미 전압 제공부(25) 및 패스 전압 가변부(26)가 별도의 구성요소로 도시되어 있으나, 더미 전압 제공부(25) 및 패스 전압 가변부(26)는 도 2의 전압 발생기(VG)와 일체화되어 형성될 수 있다.
도 11 내지 도 14는 본 발명의 다양한 실시예에 따른 비선택된 워드 라인들 중 일부를 결정하는 방식을 설명하기 위하여 제공되는 도이다.
도 11 내지 도 14에서 워드 라인들 중 제4 워드 라인(WL4)가 선택되어 리드 전압(Vr)이 제공됨으로써, 제4 워드 라인(WL4)과 연결되는 메모리 셀들(MCEL)에서 리드 동작이 수행되고, 나머지 워드 라인들(WL0, WL1, WL2, WL3, WL5, WL6, WL7)은 비선택되어, 패스 전압이 제공되는 것으로 가정한다.
도 11을 참조하면, 비선택된 워드 라인들(WL0, WL1, WL2, WL3, WL5, WL6, WL7) 전부에 열화 레벨에 따라 가변된 패스 전압(Vpass_ch)가 제공될 수 있다.
도 12를 참조하면, 비선택된 워드 라인들(WL0, WL1, WL2, WL3, WL5, WL6, WL7) 중 선택된 제4 워드 라인(WL4)과 인접한 제3 워드 라인(WL3) 및 제4 워드 라인(WL4)에 열화 레벨에 따라 가변된 패스 전압(Vpass_ch)이 제공될 수 있다.
도 13 및 도 14를 참조하면, 페이지 리드 방향에 따라, 비선택된 워드 라인들(WL0, WL1, WL2, WL3, WL5, WL6, WL7) 중 일부에 열화 레벨에 따라 가변된 패스 전압(Vpass_ch)이 제공될 수 있다. 여기서 페이지 리드 방향은 순차적으로 배치되는 페이지들의 배치 방향과 동일할 수 있다. 일 예로, 비선택된 워드 라인들(WL0, WL1, WL2, WL3, WL5, WL6, WL7) 중 페이지 리드가 완료된 워드 라인들에 열화 레벨에 따라 가변된 패스 전압(Vpass_ch)이 제공될 수 있다
도 13에서, 페이지 리드 방향이 제7 워드 라인(WL7)에서 제0 워드 라인(WL0) 방향인 것으로 가정하면, 현재 리드 전압(Vr)이 제공되는 제4 워드 라인(WL4) 보다 이전 시점에 리드 동작이 완료된, 제5 워드 라인(WL5), 제6 워드 라인(WL6), 제7 워드 라인(WL7)에 열화 레벨에 따라 가변된 패스 전압(Vpass_ch)이 제공될 수 있다.
또한, 유사하게, 도 14에서, 페이지 리드 방향이 제0 워드 라인(WL0)에서 제7 워드 라인(WL7) 방향인 것으로 가정하면, 현재 리드 전압이 제공되는 제4 워드 라인(WL4) 보다 이전 시점에 리드 동작이 완료된, 제0 워드 라인(WL0), 제1 워드 라인(WL1), 제2 워드 라인(WL2), 제3 워드 라인(WL3), 제4 워드 라인(WL4)에 열화 레벨에 따라 가변된 패스 전압(Vpass_ch)이 제공될 수 있다.
도 15 내지 도 17은 본 발명의 다양한 실시예에 따른 가변된 패스 전압의 제공 시점/시구간을 설명하기 위하여 제공되는 도이다.
도 15를 참조하면, 하나의 비트 페이지의 리드시 제공되는 복수의 리드 전압 중 선순위 리드 전압으로부터 검출되는 열화 레벨에 따라 가변된 패스 전압이 후순위 리드 전압의 인가 시점/시구간에 제공될 수 있다.
도 15에서, 제1 비트 페이지의 리드(1st Page Read)시 제공되는 제1 리드 전압(Vr1), 및 제5 리드 전압(Vr5) 중 제5 리드 전압(Vr5)이 선순위 리드 전압으로, 제2 비트 페이지의 리드(2nd Page Read)시 제공되는 제2 리드 전압(Vr2) 및 제4 리드 전압(Vr4), 제6 리드 전압(Vr6) 중 제6 리드 전압(Vr6)이 선순위 리드 전압으로, 제3 비트 페이지의 리드(3rd Page Read)시 제공되는 제3 리드 전압(Vr3) 및 제7 리드 전압(Vr7) 중 제7 리드 전압(Vr7)이 선순위 리드 전압으로 가정한다. 다만, 실시예에 따라, 선순위 리드 전압 및 후순위 리드 전압은 변경될 수 있다.
제1 비트 페이지의 리드(1st Page Read)시 제공되는 선순위 리드 전압인 제5 리드 전압(Vr5)으로부터 검출되는 열화 레벨에 따라 가변된 패스 전압이, 후순위 리드 전압인 제1 리드 전압(Vr1)의 인가 시점/시구간에, 제공될 수 있다.
제2 비트 페이지의 리드(2nd Page Read)시 제공되는 선순위 리드 전압인 제6 리드 전압(Vr6)으로부터 검출되는 열화 레벨에 따라 가변된 패스 전압이, 후순위 리드 전압인 제2 리드 전압(Vr2) 및 제4 리드 전압(Vr4)의 인가 시점/시구간에, 제공될 수 있다. 한편, 후순위 리드 전압인 제4 리드 전압(Vr4)으로부터 검출되는 열화 레벨에 따라, 최후순위 리드 전압인 제2 리드 전압(Vr2)의 인가시, 가변된 패스 전압이 제공되는 형태도 가능할 수 있다.
제3 비트 페이지의 리드(3rd Page Read)시 제공되는 선순위 리드 전압인 제7 리드 전압(Vr7)으로부터 검출되는 열화 레벨에 따라 가변된 패스 전압이, 후순위 리드 전압인 제3 리드 전압(Vr3)의 인가 시점/시구간에 제공될 수 있다.
도 16을 참조하면, 더미 전압으로부터 검출되는 열화 레벨에 따라 가변된 패스 전압이 하나의 비트 페이지의 리드시 제공되는 복수의 리드 전압의 인가 시점/시구간에 제공될 수 있다. 더미 전압은 하나의 비트 페이지를 식별하기 위하여 제공되는 복수의 리드 전압에 선행되어 제공될 수 있다.
도 16에서, 제1 비트 페이지의 리드(1st Page Read)에서, 더미 전압(Vdd)으로부터 검출되는 열화 검출 레벨에 따라 가변된 패스 전압이, 제1 리드 전압(Vr1) 및 제5 리드 전압(Vr5)이 인가되는 시점/시구간에, 제공될 수 있다. 또한, 제2 비트 페이지의 리드(2nd Page Read)에서, 더미 전압(Vdd)으로부터 검출되는 열화 검출 레벨에 따라 가변된 패스 전압이, 제2 리드 전압(Vr2), 제4 리드 전압(Vr4), 제6 리드 전압(Vr6)이 인가되는 시점/시구간에, 제공될 수 있다. 도 16에서, 제3 비트 페이지의 리드(3rd Page Read)에서, 더미 전압(Vdd)으로부터 검출되는 열화 검출 레벨에 따라 가변된 패스 전압이, 제3 리드 전압(Vr3) 및 제7 리드 전압(Vr7)이 인가되는 시점/시구간에, 제공될 수 있다.
도 17를 참조하면, 하나의 비트 페이지의 리드시 검출되는 열화 레벨에 따라 가변된 패스 전압이, 다음 비트 페이지의 리드시, 제공될 수 있다.
도 17에서, 선순위 비트 페이지에 해당하는 제1 비트 페이지의 리드(1st Page Read)에서 검출되는 열화 레벨에 따라 가변된 패스 전압이, 후순위 비트 페이지에 해당하는 제2 비트 페이지의 리드(2nd Page Read) 및 제3 비트 페이지의 리드(3rd Page Read)의 리드 전압이 인가되는 시점/시구간에 제공될 수 있다. 일 예로, 제1 비트 페이지의 리드(1st Page Read)시 제공되는 제5 리드 전압(Vr5)으로부터 검출되는 열화 레벨에 따라 가변된 패스 전압이 제2 비트 페이지의 리드(2nd Page Read)시 제공되는 제6 리드 전압(Vr6), 제2 리드 전압(Vr2) 및 제4 리드 전압(Vr4)의 인가 시점/시구간에 제공될 수 있다. 또한, 제2 비트 페이지의 리드(2nd Page Read)시 제공되는 제6 리드 전압(Vr6)으로부터 검출되는 열화 레벨에 따라 가변된 패스 전압이 제3 비트 페이지의 리드(3rd Page Read)시 제공되는 제3 리드 전압(Vr3), 제7 리드 전압(Vr7)의 인가 시점/시구간에 제공될 수 있다.
도 18는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 18을 참조하면, 컴퓨팅 시스템(1000)은 프로세서(1100), RAM(1200), 입출력 장치(1300), 전원 장치(1400) 및 메모리 시스템(1)을 포함할 수 있다. 한편, 도 19에는 도시되지 않았지만, 컴퓨팅 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(1000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다. 프로세서(1100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1100)는 마이 크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1100) 는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(1500)를 통하여 RAM(1200), 입출력 장치(1300) 및 메모리 시스템(1)과 통신을 수행할 수 있다. 실시예에 따라, 프로세서(1100)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. RAM(1200)는 컴퓨팅 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(1200)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 입출력 장치(1300)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(1400)는 컴퓨팅 시스템(1000)의 동작에 필요한 동작 전압을 공급할 수 있다. 도시되지는 않았지만, 본 실시예에 따른 메모리 시스템(1)은 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor), 모바일 디램 등과 결합하여 고용량의 데이터를 교환할 수 있는 정보 처리 기기의 저장 장치로 제공될 수 있다. 본 발명의 실시예들에 따른 메모리 장치(20A, 20B, 20C, 20D) 및 메모리 시스템(1, 2, 3, 4)은 다양한 형태의 패키지를 이용하여 실장될 수 있다. 예를 들어, 메모리 장치(20A, 20B, 20C, 20D) 및 메모리 시스템(1, 2, 3, 4)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10A, 10B, 10C, 10D: 메모리 컨트롤러
20A, 20B, 20C, 20D: 메모리 장치
21: 메모리 셀 어레이
22: 페이지 버퍼부
23: 카운팅부
24: 열화 레벨 검출부
25: 더미 전압 제공부
26: 패스 전압 가변부

Claims (20)

  1. 복수의 메모리 셀들과 연결되는 워드 라인들 중 선택 워드 라인에 리드 전압을 제공하고, 비선택 워드 라인들에 패스 전압을 제공하는 전압 발생기; 및
    상기 메모리 셀들 중 상기 리드 전압이 제공되는 메모리 셀들의 데이터들로부터 상기 선택 워드 라인에 연결되는 메모리 셀들의 열화 레벨을 검출하는 열화 레벨 검출부; 를 포함하고,
    상기 전압 발생기는 상기 열화 레벨에 따라 상기 비선택 워드 라인들에 제공되는 패스 전압을 가변하는 메모리 장치.
  2. 제1항에 있어서, 상기 열화 레벨 검출부는,
    상기 리드 전압이 제공되는 메모리 셀들의 데이터들로부터 상기 리드 전압에 대응하는 온 셀들 및 오프 셀들 중 하나를 카운트하여, 상기 리드 전압이 제공되는 메모리 셀들의 문턱 전압의 변화분을 산출하는 메모리 장치.
  3. 제2항에 있어서, 상기 열화 레벨 검출부는,
    상기 리드 전압이 제공되는 메모리 셀들의 문턱 전압의 변화분에 따라 상기 열화 레벨을 검출하는 메모리 장치.
  4. 제2항에 있어서, 상기 전압 발생기는,
    상기 문턱 전압의 변화분에 따라 상기 패스 전압을 가변하는 메모리 장치.
  5. 제4항에 있어서, 상기 전압 발생기는,
    상기 문턱 전압의 변화분에 대응하여, 상기 패스 전압을 하향하는 메모리 장치.
  6. 제1항에 있어서, 상기 전압 발생기는,
    하나의 비트 페이지의 리드를 위해 상기 리드 전압을 복수 회 순차적으로 제공하고, 복수의 리드 전압들 중 선순위 리드 전압에 따라 가변된 패스 전압을 후순위 리드 전압이 인가되는 시구간에 제공하는 메모리 장치.
  7. 제1항에 있어서, 상기 전압 발생기는,
    복수의 비트 페이지들로 구성되는 페이지의 리드를 위해 상기 리드 전압을 복수 회 순차적으로 제공하고, 복수의 비트 페이지들 중 선순위 비트 페이지에서 검출된 상기 열화 레벨에 따라 상기 가변된 패스 전압을 후순위 비트 페이지들의 리드 동작시에 제공하는 메모리 장치.
  8. 복수의 메모리 셀들과 연결되는 워드 라인들 중 선택 워드 라인에 리드 전압을 제공하고, 비선택 워드 라인들에 패스 전압을 제공하는 전압 발생기; 및
    상기 선택 워드 라인에 상기 리드 전압에 선행하여 더미 전압을 제공하는 더미 전압 제공부;
    상기 메모리 셀들 중 더미 전압이 제공되는 메모리 셀들의 데이터들로부터 상기 선택 워드 라인에 연결되는 메모리 셀들의 열화 레벨을 검출하는 열화 레벨 검출부; 및
    상기 열화 레벨에 따라 상기 비선택 워드 라인들에 제공되는 상기 패스 전압을 가변하는 패스 전압 가변부; 를 포함하는 메모리 장치.
  9. 제8항에 있어서, 상기 더미 전압 제공부는,
    하나의 페이지를 구성하는 복수의 비트 페이지들 각각의 리드 동작에 선행하여, 상기 더미 전압을 복수 회 제공하는 메모리 장치.
  10. 제8항에 있어서, 상기 더미 전압 제공부는,
    하나의 페이지의 리드 동작에 선행하여, 상기 더미 전압을 제공하는 메모리 장치.
  11. 제8항에 있어서, 상기 열화 레벨 검출부는,
    상기 더미 전압이 제공되는 메모리 셀들의 문턱 전압의 변화분에 따라 상기 열화 레벨을 검출하는 메모리 장치.
  12. 제11항에 있어서, 상기 패스 전압 가변부는,
    상기 문턱 전압의 변화분에 대응하여, 상기 패스 전압을 하향하는 메모리 장치.
  13. 제8항에 있어서, 상기 패스 전압 가변부는,
    상기 가변된 패스 전압을 상기 리드 전압이 인가되는 시구간에 제공하는 메모리 장치.
  14. 복수의 페이지들을 포함하고, 상기 페이지들 각각은 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 페이지들 중 선택 워드 라인에 연결되는 페이지에 포함되는 메모리 셀들의 열화 레벨에 따라 상기 페이지들 중 비선택 워드 라인들에 연결되는 페이지들에 제공되는 패스 전압을 가변하는 패스 전압 가변부; 를 포함하고,
    상기 패스 전압 가변부는 상기 가변된 패스 전압을 상기 비선택 워드 라인들에 연결되는 페이지들 중 적어도 하나의 페이지에 제공하는 메모리 장치.
  15. 제14항에 있어서, 상기 패스 전압 가변부는,
    상기 가변된 패스 전압을 상기 비선택 워드 라인들에 연결되는 페이지들 중 리드 동작이 완료된 적어도 하나의 페이지에 제공하는 메모리 장치.
  16. 제15항에 있어서,
    상기 가변된 패스 전압이 제공되는 페이지들은 상기 선택 워드 라인 라인을 기준으로 일 측에 배치되는 메모리 장치.
  17. 제16항에 있어서,
    상기 페이지들은 순차적으로 배치되고, 상기 리드 동작은 상기 페이지들의 배치 방향을 따라 수행되는 메모리 장치.
  18. 제14항에 있어서, 상기 패스 전압 가변부는,
    상기 가변된 패스 전압을 상기 비선택 워드 라인들에 연결되는 페이지들 전부에 제공하는 메모리 장치.
  19. 제14항에 있어서, 상기 패스 전압 가변부는,
    상기 가변된 패스 전압을 상기 비선택 워드 라인들에 연결되는 페이지들 중 상기 선택 워드 라인과 연결되는 페이지와 인접한 페이지들에 제공하는 메모리 장치.
  20. 제14항에 있어서,
    상기 열화 레벨은 상기 메모리 장치와 통신하는 메모리 컨트롤러로부터 제공되는 메모리 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11682463B2 (en) 2018-01-10 2023-06-20 Samsung Electronics Co., Ltd. Memory device
KR102443034B1 (ko) 2018-01-10 2022-09-14 삼성전자주식회사 메모리 장치
KR102532563B1 (ko) * 2018-03-28 2023-05-17 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작방법
KR102610821B1 (ko) * 2018-11-15 2023-12-06 삼성전자주식회사 내구성 저하를 판단하는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 컨트롤러의 동작방법
CN112820328B (zh) * 2021-01-15 2021-11-16 长江存储科技有限责任公司 3d存储器的配置方法、读取方法以及3d存储器
JP2023072389A (ja) * 2021-11-12 2023-05-24 キオクシア株式会社 メモリシステムおよび制御方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8711634B2 (en) * 2010-12-28 2014-04-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for controlling the same
KR20140050145A (ko) * 2012-10-17 2014-04-29 삼성전자주식회사 메모리 장치의 열화 상태 판정 방법 및 이를 이용한 메모리 시스템
KR20150018921A (ko) * 2013-08-09 2015-02-25 삼성전자주식회사 메모리 장치의 열화 상태 추정 방법 및 이를 이용한 메모리 시스템에서의 웨어 레벨링 방법
KR20150091667A (ko) * 2014-02-03 2015-08-12 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 워드라인 구동 방법
US20150270008A1 (en) * 2014-03-21 2015-09-24 Doohyun Kim Nonvolatile memory device and storage device having the same and operation method thereof
KR20160150554A (ko) * 2015-06-22 2016-12-30 삼성전자주식회사 비휘발성 메모리 장치, 메모리 시스템 및 그것의 동작 방법
KR20170003779A (ko) * 2015-06-30 2017-01-10 삼성전자주식회사 불휘발성 메모리 장치 및 컨트롤러를 포함하는 스토리지 장치
US20170256321A1 (en) * 2011-04-06 2017-09-07 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7391650B2 (en) 2006-06-16 2008-06-24 Sandisk Corporation Method for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates
JP2009266349A (ja) * 2008-04-28 2009-11-12 Toshiba Corp 不揮発性半導体記憶装置
JP2010211899A (ja) 2009-03-12 2010-09-24 Toshiba Corp 半導体記憶装置
US8456911B2 (en) * 2011-06-07 2013-06-04 Sandisk Technologies Inc. Intelligent shifting of read pass voltages for non-volatile storage
KR102083496B1 (ko) 2012-11-21 2020-03-02 삼성전자 주식회사 리드 동작 시 온도 보상된 워드 라인 전압을 인가하는 반도체 메모리 장치 및 그 방법
KR102127416B1 (ko) * 2013-06-27 2020-06-26 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 읽기 방법
KR20150020478A (ko) 2013-08-16 2015-02-26 삼성전자주식회사 비휘발성 메모리 장치의 독출 방법
US9747157B2 (en) 2013-11-08 2017-08-29 Sandisk Technologies Llc Method and system for improving error correction in data storage
KR102154499B1 (ko) * 2013-12-23 2020-09-10 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US9747167B2 (en) 2014-02-27 2017-08-29 Nice Ltd. Persistency free architecture
US9612957B2 (en) 2014-07-30 2017-04-04 Qualcomm Innovation Center, Inc. Read disturb and data retention handling for NAND devices
KR102238592B1 (ko) 2014-08-08 2021-04-09 삼성전자주식회사 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법 및 비휘발성 메모리 장치의 데이터 독출 방법
US9753657B2 (en) 2015-09-18 2017-09-05 Sandisk Technologies Llc Dynamic reconditioning of charge trapped based memory
US9721652B2 (en) 2015-11-17 2017-08-01 Sandisk Technologies Llc State dependent sensing for wordline interference correction
KR102461447B1 (ko) 2016-01-15 2022-11-02 삼성전자주식회사 불휘발성 메모리 시스템
KR102443034B1 (ko) 2018-01-10 2022-09-14 삼성전자주식회사 메모리 장치

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8711634B2 (en) * 2010-12-28 2014-04-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for controlling the same
US20170256321A1 (en) * 2011-04-06 2017-09-07 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
KR20140050145A (ko) * 2012-10-17 2014-04-29 삼성전자주식회사 메모리 장치의 열화 상태 판정 방법 및 이를 이용한 메모리 시스템
KR20150018921A (ko) * 2013-08-09 2015-02-25 삼성전자주식회사 메모리 장치의 열화 상태 추정 방법 및 이를 이용한 메모리 시스템에서의 웨어 레벨링 방법
KR20150091667A (ko) * 2014-02-03 2015-08-12 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 워드라인 구동 방법
US20150270008A1 (en) * 2014-03-21 2015-09-24 Doohyun Kim Nonvolatile memory device and storage device having the same and operation method thereof
KR20160150554A (ko) * 2015-06-22 2016-12-30 삼성전자주식회사 비휘발성 메모리 장치, 메모리 시스템 및 그것의 동작 방법
KR20170003779A (ko) * 2015-06-30 2017-01-10 삼성전자주식회사 불휘발성 메모리 장치 및 컨트롤러를 포함하는 스토리지 장치

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Publication number Publication date
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