KR20130006298A

KR20130006298A - 반도체 장치 및 이의 동작 방법

Info

Publication number: KR20130006298A
Application number: KR1020120068531A
Authority: KR
Inventors: 세이이치 아리토메
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-07-06
Filing date: 2012-06-26
Publication date: 2013-01-16

Abstract

본 발명은, 선택된 워드라인에는 점진적으로 상승하는 프로그램 전압을 인가하고, 나머지 비선택된 워드라인들에는 일정한 제1 패스전압을 인가하여 선택된 메모리 셀들을 프로그램하는 단계; 및 상기 프로그램 전압과 상기 제1 패스전압 간의 전압차이가 임계치에 도달하면, 상기 선택된 워드라인에 인접한 제1 비선택 워드라인들에 상기 프로그램 전압에 비례하여 점진적으로 상승하는 제2 패스전압을 인가하면서 상기 선택된 메모리 셀들을 프로그램하는 단계를 포함하는 반도체 장치 및 이의 동작 방법으로 이루어진다.

Description

반도체 장치 및 이의 동작 방법{Semiconductor device and operating method thereof}

본 발명은 반도체 장치 및 이의 동작 방법에 관한 것으로, 특히 프로그램 방법에 관한 것이다.

반도체 장치는 데이터가 저장되는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 다수의 셀 블록들로 이루어지며, 각각의 셀 블록은 다수의 셀 스트링들로 이루어진다. 셀 스트링들은 서로 동일한 구조로 이루어지는데, 이 중 하나의 셀 스트링을 구체적으로 설명하면 다음과 같다.

도 1은 셀 스트링을 구체적으로 설명하기 위한 회로도이다.

도 1을 참조하면, 셀 스트링은 서로 직렬로 연결된 드레인 셀렉트 트랜지스터, 다수의 메모리 셀들 및 소오스 셀렉트 트랜지스터를 포함한다. 드레인 셀렉트 트랜지스터의 게이트에는 드레인 셀렉트 라인(DSL)이 연결되고, 각각의 메모리 셀들의 게이트에는 워드라인들(WLn-k 내지 WLn+k)이 연결되며, 소오스 셀렉트 트랜지스터의 게이트에는 소오스 셀렉트 라인(SSL)이 연결된다. 드레인 셀렉트 라인(DSL)은 서로 다른 셀 스트링들에 포함된 드레인 셀렉트 트랜지스터들에 공통으로 연결되고, 워드라인들(WLn-k 내지 WLn+k)은 서로 다른 셀 스트링들에 포함된 메모리 셀들에 공통으로 연결되며, 소오스 셀렉트 라인(SSL)은 서로 다른 셀 스트링들에 포함된 소오스 셀렉트 트랜지스터들에 공통으로 연결된다.

상술한 셀 스트링에 포함된 메모리 셀들 중, 선택된 메모리 셀을 프로그램하는 방법은 다음과 같다.

선택된 메모리 셀(11)에 연결된 선택된 워드라인(WLn)에는 프로그램 전압(Vpgm)을 인가하고, 비선택된 메모리 셀들에 연결된 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 패스전압(Vpass)을 인가한다. 선택된 워드라인(WLn)에 프로그램 전압(Vpgm)을 한 번만 인가하여 선택된 메모리 셀(11)을 프로그램할 수도 있지만, 최근에는 메모리 셀들의 문턱전압 분포의 폭을 좁히기 위하여, 프로그램 전압(Vpgm)을 점진적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 프로그램 동작을 수행한다. ISPP 방식의 프로그램 동작을 설명하면 다음과 같다.

도 2는 종래 기술에 따른 프로그램 방법을 설명하기 위한 그래프이다.

도 1 및 도 2를 참조하면, ISPP 방식의 프로그램 동작은 선택된 워드라인(WLn)에는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 일정한 패스전압(Vpass(1))을 인가하거나, 점진적으로 상승하는 패스전압(Vpass(2))을 인가한다. 점진적으로 상승하는 패스전압(Vpass(2))은 프로그램 전압(Vpgm)의 스텝업 전압보다 낮은 스텝업 전압에 따라 상승한다. 또한, 패스전압(Vpass(1) 또는 Vpass(2))은 프로그램 전압(Vpgm)보다 낮은 레벨을 갖는다. 구체적으로, 프로그램 초기에는 낮은 레벨의 프로그램 전압(Vpgm)을 인가하다가, 프로그램 전압(Vpgm)의 인가 횟수가 증가할수록 점진적으로 높은 레벨의 프로그램 전압(Vpgm)을 인가한다. 프로그램 전압(Vpgm) 및 패스전압(Vpass(1) 또는 Vpass(2))을 인가한 후에는, 선택된 메모리 셀의 문턱전압이 목표전압에 도달했는지를 판단하기 위한 검증동작을 수행한다. 검증동작 결과, 선택된 메모리 셀의 문턱전압이 목표전압에 도달하지 못했으면, 목표전압에 도달할 때까지 프로그램 전압(Vpgm)을 스텝레벨(Step Level)만큼 점진적으로 상승시키면서 프로그램 전압(Vpgm) 및 패스전압(Vpass(1) 또는 Vpass(2))을 인가하는 프로그램 동작과 검증동작을 반복한다. 만약, 문턱전압이 목표전압에 도달하면, 프로그램 동작을 종료한다.

프로그램 동작을 수행하는 동안, 프로그램 전압(Vpgm)은 점진적으로 증가하는 반면, 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 일정한 레벨의 패스전압(Vpass)을 인가하기 때문에, 프로그램 전압(Vpgm)과 패스전압(Vpass(1) 또는 Vpass(2)) 간의 레벨 차이는 점진적으로 커진다.

특히, 선택된 메모리 셀(11)과 인접한 비선택된 메모리 셀들(12)의 경우, 선택된 워드라인(WLn)에 인가되는 프로그램 전압(Vpgm)의 레벨이 특정 레벨보다 높아지게 되면, 높아진 프로그램 전압(Vpgm)의 영향을 받아 문턱전압이 낮아질 수 있다. 즉, 프로그램 전압(Vpgm)이 점진적으로 상승하다가, 프로그램 전압(Vpgm)과 패스전압(Vpass) 간의 임계치보다 높아지면, 비선택된 메모리 셀들(12)과 선택된 메모리 셀(11) 간에 브레이크다운(breakdown)이 발생할 수 있다. 또한, 선택된 메모리 셀(11)에 인접한 메모리 셀들(12)의 플로팅 게이트에 트랩된 전자가 선택된 메모리 셀(11)의 콘트롤 게이트 방향으로 빠져나갈 수 있다. 특히, 선택된 메모리 셀(11)에 인접한 메모리 셀들(12) 중 프로그램이 완료된 셀의 경우, 문턱전압이 변경되면 리드(read) 동작 시 다른 데이터가 리드(read)될 수 있으므로, 반도체 장치의 신뢰도가 저하될 수 있다.

본 발명이 해결하려는 과제는, 선택된 메모리 셀의 프로그램 동작 시, 프로그램 전압과 패스전압 간의 차이가 임계치보다 높아지지 않도록 함으로써, 선택된 메모리 셀들의 프로그램 동작 시 선택된 메모리 셀에 인접한 비선택된 메모리 셀들의 문턱전압이 낮아지는 것을 방지할 수 있는 반도체 장치 및 이의 동작 방법을 제공한다.

본 발명의 일 실시 예에 따른 반도체 장치의 동작 방법은, 선택된 워드라인에는 점진적으로 상승하는 프로그램 전압을 인가하고, 나머지 비선택된 워드라인들에는 일정한 제1 패스전압을 인가하여 선택된 메모리 셀들을 프로그램하는 단계; 및 상기 프로그램 전압과 상기 제1 패스전압 간의 전압차이가 임계치에 도달하면, 상기 선택된 워드라인에 인접한 제1 비선택 워드라인들에 상기 프로그램 전압에 비례하여 점진적으로 상승하는 제2 패스전압을 인가하면서 상기 선택된 메모리 셀들을 프로그램하는 단계를 포함한다.

상기 제1 비선택 워드라인들에 상기 제2 패스전압을 인가할 때, 상기 제1 비선택 워드라인들에 각각 인접한 제2 비선택 워드라인들의 전위를 상기 제1 패스전압보다 상기 임계치만큼 낮춘 제3 패스전압을 인가하면서 프로그램 동작을 수행하는 단계를 더 포함한다.

상기 제3 패스전압은 상기 프로그램 전압에 비례하여 점진적으로 상승한다.

상기 제1 비선택 워드라인들에 상기 제2 패스전압을 인가할 때, 상기 제1 비선택 워드라인들에 인접한 제2 비선택 워드라인들에 점진적으로 낮아지는 제4 패스전압을 인가하는 단계; 및 상기 제4 패스전압과 상기 제2 패스전압 간의 전압차가 상기 임계치에 도달하면, 상기 제2 비선택 워드라인들에 상기 프로그램 전압에 비례하여 점진적으로 상승하는 제5 패스전압을 인가하는 단계를 더 포함한다.

상기 제2 비선택 워드라인들에 상기 제5 패스전압을 인가할 때, 상기 제2 비선택 워드라인들에 각각 인접한 제3 비선택 워드라인들에 점진적으로 낮아지는 제6 패스전압을 인가하는 단계; 및 상기 제6 패스전압과 상기 제1 패스전압 간의 전압차가 상기 임계치에 도달하면, 상기 제3 비선택 워드라인들에, 일정한 제7 패스전압을 인가하는 단계를 더 포함한다.

상기 제1 비선택 워드라인들에 상기 제2 패스전압을 인가할 때, 상기 제1 비선택 워드라인들에 순차적으로 인접한 제2 및 제3 비선택 워드라인들에 점진적으로 낮아지는 제4 패스전압을 인가하는 단계; 및 상기 제4 패스전압과 상기 제2 패스전압 간의 전압차가 상기 임계치에 도달하면, 제2 비선택 워드라인들에는 상기 프로그램 전압에 비례하여 점진적으로 상승하는 제5 패스전압을 인가하고, 상기 제3 비선택 워드라인들에는 상기 제1 패스전압과의 전압차가 상기 임계치에 도달할 때까지 상기 제4 패스전압을 계속 인가하는 단계를 더 포함한다.

상기 제3 비선택 워드라인들에 인가하는 상기 제4 패스전압과 상기 제1 패스전압 간의 전압차가 상기 임계치에 도달하면, 상기 제3 비선택 워드라인에 일정한 제8 패스전압을 인가한다.

본 발명의 다른 실시 예에 따른 반도체 장치의 동작 방법은, 선택된 워드라인에는 점진적으로 상승하는 프로그램 전압을 인가하고, 나머지 비선택된 워드라인들에는 상기 프로그램 전압보다 낮은 레벨로 점진적으로 상승하는 제9 패스전압을 인가하여 상기 선택된 워드라인에 연결된 선택된 메모리 셀들을 프로그램하는 단계; 및 상기 선택된 메모리 셀들을 프로그램하는 동안, 상기 프로그램 전압과 상기 제9 패스전압 간의 전압차이가 임계치에 도달하면, 상기 선택된 워드라인에 인접한 제1 비선택 워드라인들에 상기 프로그램 전압에 비례하여 점진적으로 상승하는 제2 패스전압을 인가하면서 상기 선택된 메모리 셀들을 프로그램하는 단계를 포함한다.

상기 제1 비선택 워드라인들에 상기 제2 패스전압을 인가할 때, 상기 제1 비선택 워드라인들에 각각 인접한 제2 비선택 워드라인들의 전위를 상기 제9 패스전압보다 상기 임계치만큼 낮춘 제3 패스전압을 인가하는 단계를 더 포함한다.

상기 제1 비선택 워드라인들에 상기 제2 패스전압을 인가할 때, 상기 제1 비선택 워드라인들에 각각 인접한 제2 비선택 워드라인들에 점진적으로 낮아지는 제4 패스전압을 인가하는 단계; 및 상기 제4 패스전압과 상기 제2 패스전압 간의 전압차가 상기 임계치에 도달하면, 상기 제2 비선택 워드라인들에 상기 프로그램 전압에 비례하여 점진적으로 상승하는 제5 패스전압을 인가하는 단계를 더 포함한다.

상기 제2 비선택 워드라인들에 상기 제5 패스전압을 인가할 때, 상기 제2 비선택 워드라인들에 각각 인접한 제3 비선택 워드라인들에 점진적으로 낮아지는 제6 패스전압을 인가하는 단계; 및 상기 제6 패스전압과 상기 제9 패스전압 간의 전압차가 상기 임계치에 도달하면, 상기 제3 비선택 워드라인들에 상기 제9 패스전압에 비례하여 점진적으로 상승하는 제10 패스전압을 인가하는 단계를 더 포함한다.

상기 제1 비선택 워드라인들에 상기 제2 패스전압을 인가할 때, 상기 제1 비선택 워드라인들에 순차적으로 인접한 제2 및 제3 비선택 워드라인들에 점진적으로 낮아지는 제4 패스전압을 인가하는 단계; 및 상기 제4 패스전압과 상기 제2 패스전압 간의 전압차가 상기 임계치에 도달하면, 제2 비선택 워드라인들에는 상기 제2 패스전압에 비례하여 점진적으로 상승하는 제5 패스전압을 인가하고, 상기 제3 비선택 워드라인들에는 상기 제9 패스전압과의 전압차가 상기 임계치에 도달할 때까지 상기 제4 패스전압을 계속 인가하는 단계를 더 포함한다.

상기 제3 비선택 워드라인에 인가하는 상기 제4 패스전압과 상기 제9 패스전압 간의 전압차가 상기 임계치에 도달하면, 상기 제3 비선택 워드라인에 상기 제9 패스전압에 비례하여 점진적으로 상승하는 제11 패스전압을 인가한다.

본 발명의 실시 예에 따른 반도체 장치는, 메모리 셀 어레이; 프로그램 전압, 패스전압, 독출전압 및 소거전압을 생성하는 전압 생성 회로; 상기 전압 생성 회로에서 생성된 전압을 상기 메모리 셀 어레이의 워드라인들에 전달하기 위한 로우 디코더; 상기 전압 생성 회로에서 생성된 상기 프로그램 전압 및 상기 패스전압을 비교하고, 비교 결과 전압차가 임계치에 도달하면 임계신호를 출력하는 비교회로; 및 상기 임계신호에 응답하여 상기 전압 생성 회로에서 생성되는 상기 패스전압을 상승 또는 하강시키기 위한 제어회로를 포함한다.

프로그램 데이터가 저장되는 래치들을 각각 포함하며, 상기 제어회로에서 출력되는 페이지 버퍼 제어신호들에 따라, 상기 프로그램 데이터를 상기 메모리 셀 어레이에 연결된 비트라인들에 전달하기 위한 페이지 버퍼 그룹을 포함한다.

상기 임계치는, 상기 메모리 셀 어레이의 선택된 메모리 셀을 프로그램할 때, 상기 프로그램 전압으로 인해 상기 선택된 메모리 셀에 인접한 비선택된 메모리 셀들의 문턱전압이 낮아지지 않는 최대 전압차이다.

본 발명은, 프로그램 동작 시 선택된 메모리 셀에 인접한 비선택된 메모리 셀들의 문턱전압이 낮아지는 것을 방지할 수 있으며, 특히, 이전 단계에서 프로그램 완료된 메모리 셀의 문턱전압이 변동되는 것을 방지할 수 있으므로, 반도체 장치의 신뢰도를 향상시킬 수 있다.

도 1은 셀 스트링을 구체적으로 설명하기 위한 회로도이다.
도 2는 종래 기술에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 3은 반도체 장치를 설명하기 위한 블럭도이다.
도 4는 본 발명의 제1 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 5는 본 발명의 제2 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 6은 본 발명의 제3 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 7은 본 발명의 제4 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 8은 본 발명의 제5 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 9는 본 발명의 제6 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 10은 본 발명의 제7 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 11은 본 발명의 제8 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 12는 본 발명의 제9 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 13은 본 발명의 제10 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 3은 반도체 장치를 설명하기 위한 블럭도이다.

도 3을 참조하면, 반도체 장치는 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 회로그룹(130, 140, 150, 160, 170, 180, 200) 및 입력되는 데이터에 따라 선택된 메모리 셀들의 문턱전압 레벨들을 설정하기 위해 회로그룹(130, 140, 150, 160, 170, 180, 200)을 제어하도록 구성된 제어회로(120)를 포함한다.

낸드 플래시 메모리 장치의 경우, 회로그룹은 전압 생성 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150), 컬럼 선택 회로(160), 입출력 회로(170), 패스/페일 판단회로(180) 및 비교회로(200)를 포함한다.

메모리 셀 어레이(110)는 워드라인들과 비트라인들에 연결되는 다수의 메모리 셀들을 포함한다. 메모리 셀 어레이(110)를 구체적으로 설명하면 다음과 같다. 메모리 셀 어레이(110)는 다수의 셀 블럭들을 포함하는데, 도 3에는 그 중 하나의 셀 블럭이 도시되어 있다. 각각의 셀 블럭은 다수의 셀 스트링들(ST)을 포함한다. 셀 스트링들(ST) 중 일부는 노말 스트링들로 지정되고, 일부는 플래그(flag) 스트링들로 지정된다. 각각의 셀 스트링(ST)은 서로 동일하게 구성되며, 공통 소오스 라인(CSL)에 연결되는 소오스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(Fn-k 내지 Fn+k), 그리고 비트라인(BLe 또는 BLo)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 플래그 스트링에 포함되는 셀들을 플래그 셀이라 부르지만, 구조는 메모리 셀과 동일하다. 소오스 셀렉트 트랜지스터(SST)의 게이트는 소오스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Fn-k 내지 Fn+k)의 게이트들은 워드라인들(WLn-k 내지 WLn+k)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 셀 스트링들(ST)은 셀 스트링들(ST) 각각에 대응하는 비트라인들(BLe 및 BLo)에 각각 연결되고 공통 소오스 라인(CSL)과 공통으로 연결된다.

전압 공급 회로(130, 140)는 제어회로(120)의 신호들(PGM, ERASE, READ, RADD)에 따라 메모리 셀들의 프로그램 동작, 리드 동작 또는 소거 동작에 필요한 전압들을 선택된 셀 블럭의 드레인 셀렉트 라인(DSL), 워드라인들(WLn-1 내지 WLn+n), 소오스 셀렉트 라인(SSL) 및 웰(Well)에 공급한다. 이러한 전압 공급 회로는 전압 생성 회로(130) 및 로우 디코더(140)를 포함한다.

전압 생성 회로(130)는 제어회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 펄스들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 펄스들(예를 들면, Vpgm, Vpass 또는 Vread)을 글로벌 라인들로 출력한다. Vpgm은 프로그램 전압이고, Vpass는 패스전압이며, Vread는 리드펄스이다.

로우 디코더(140)는 제어회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로(130)에서 발생된 동작 펄스들을 선택된 셀 블럭의 로컬 라인들(DSL, SSL 및 WL[n-k:n+k])에 전달한다.

비교회로(200)는, 프로그램 동작 시, 전압 생성 회로(130)에서 생성된 프로그램 전압(Vpgm)과 패스전압(Vpass)을 비교하고, 비교 결과, 프로그램 전압(Vpgm)과 패스전압(Vpass) 간의 전압 차가 임계치 이상일 경우, 임계신호(CV)를 출력한다.

페이지 버퍼 그룹(150)은 메모리 셀들의 프로그램 상태 또는 소거 상태를 검출한다. 페이지 버퍼 그룹(150)은 비트라인들(BLe 및 BLo)에 각각 연결된 페이지 버퍼들(PB)을 포함하며, 제어회로(120)에서 출력된 페이지 버퍼 신호들(PB SIGNALS)에 응답하여 메모리 셀들(Fn-k 내지 Fn+k)에 데이터를 저장하는데 필요한 전압을 비트라인들(BLe 및 BLo)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 메모리 셀들(Fn-k 내지 Fn+k)의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BLe 및 BLo)을 프리차지하거나, 비트라인들(BLe 및 BLo)의 전압 변화에 따라 검출된 메모리 셀들(Fn-k 내지 Fn+k)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼 그룹(150)은 프로그램 동작시에는 래치에 입력된 데이터에 따라 비트라인들(BLe 또는 BLo)에 프로그램 허용전압(예컨대, 접지전압) 또는 프로그램 금지전압(예컨대, 전원전압)을 인가하고, 리드 동작 시에는 메모리 셀들(Fn-k 내지 Fn+k)에 저장된 데이터에 따라 비트라인들(BLe 내지 BLo)의 전압을 조절하여 메모리 셀들(Fn-k 내지 Fn+k)에 저장된 데이터를 검출한다. 또한, 페이지 버퍼 그룹(150)은 소거 동작 초기에는 비트라인들(BLe 및 BLo)에 소거 허용전압(예컨대, 전원전압)을 인가하고, 소거 동작 중에는 소거 검증 결과에 따라 수행하는 프로그램 동작 시 소거된 스트링들(ST)에 연결된 비트라인들에 프로그램 허용전압(예컨대, 접지전압)을 인가한다.

컬럼 선택 회로(160)는 제어회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB)을 선택한다. 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다. 또한, 페이지 버퍼 그룹(150)에서 출력된 데이터를 컬럼 라인(CL)을 통해 전달받고, 이를 패스/페일 판단회로(180)에 전달하기도 한다.

입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 페이지 버퍼그룹(150)의 페이지 버퍼들(PB)에 각각 입력하기 위하여 제어회로(120)의 제어에 따라 데이터(DATA)를 컬럼 선택 회로(160)에 전달한다. 전달된 데이터를 컬럼 선택 회로(160)가 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터(DATA)를 외부로 출력한다.

패스/페일 판단회로(180)는 프로그램 또는 소거 동작 후 실시되는 검증 동작에서 에러 셀들의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)로 출력한다. 또한, 패스/페일 판단회로(180)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)로 출력하는 기능도 수행한다. 제어회로(120)는 메모리 셀들의 프로그램 동작 시 선택된 워드라인에 인가되는 프로그램 전압의 레벨을 조절하고, 프로그램 검증 동작 시 선택된 워드라인으로 인가되는 검증 전압들이 선택적으로 인가될 수 있도록 전압 생성 회로(130)를 제어한다. 이때, 패스/페일 판단회로(180)의 체크 신호(CS)에 따라 제어회로(120)가 전압 생성 회로(130)를 제어할 수도 있다.

제어회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB)을 제어하기 위한 페이지 버퍼 신호들(PB SIGNALS)을 출력한다. 또한, 제어회로(120)는 프로그램 또는 소거 검증 동작 시 패스/페일 판단회로(180)에서 출력되는 체크 신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 목표 레벨까지 상승했거나 하강했는지를 확인하고, 확인 결과에 따라 프로그램 또는 소거 동작의 재실시, 완료 또는 페일(fail) 여부를 결정한다.

특히, 제어회로(120)는 프로그램 동작 시, 임계신호(CV)가 인가되면, 전압 생성 회로(130)에서 생성되는 패스전압(Vpass)의 상승 또는 하강 레벨을 조절한다. 즉, 프로그램 동작 시, 전압 생성 회로(130)에서 생성된 프로그램 전압(Vpgm)과 패스전압(Vpass) 간의 전압차가 임계치에 도달하면, 비교회로(200)는 임계신호(CV)를 출력하고, 제어회로(120)는 임계신호(CV)에 응답하여 전압 생성 회로(CV)가 가변된 패스전압(Vpass)을 생성하도록 한다.

상술한 반도체 장치를 이용한 프로그램 방법을 설명하면 다음과 같다.

도 4는 본 발명의 제1 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.

도 4 및 도 3을 참조하면, 프로그램 동작은 프로그램 전압(Vpgm)을 점진적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 프로그램 동작 시, 선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 허용전압(접지전압)을 인가하고, 비선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 금지전압(전원전압)을 인가한다. 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된 상태에서, 선택된 워드라인(WLn)에는 점진적으로 상승하는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 패스전압을 인가한다. ISPP 방식의 프로그램 동작에서는, 프로그램 전압(Vpgm)을 스텝레벨(Step Level)씩 상승시킨다. 프로그램 초기에는, 프로그램 전압(Vpgm)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(Critical voltage Difference; CD)보다 작으므로, 선택된 메모리 셀들(Fn)에 연결된 선택된 워드라인(WLn)에는 점진적으로 상승하는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 일정한 레벨을 갖는 제1 패스전압(Vpass1)을 인가한다. 임계치(CD)는, 선택된 메모리 셀(Fn)을 프로그램할 때, 프로그램 전압(Vpgm)의 영향으로 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)이 소거되지 않도록 하는 최대 전압차를 의미한다. 임계치(CD)는 반도체 장치에 따라 다를 수 있으므로, 반도체 장치를 테스트하여 임계치(CD)를 산출할 수 있다. 본 발명에서는, 임계치(CD)가 7.5V인 경우를 가정하여 설명하도록 한다.

선택된 워드라인(WLn)에 인가되는 첫 번째 프로그램 전압(Vpgm)이 12V이고 제1 패스전압(Vpass1)이 9V이면, 프로그램 전압(Vpgm)과 제1 패스전압(Vpass1) 간의 전압차는 3V이므로 임계치(CD)보다 낮다. 이러한 경우, 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)은 프로그램 전압(Vpgm)의 영향을 받지 않으므로, 모든 비선택된 워드라인들(WLn-1 내지 WLn+k 및 WLn+1 내지 WLn+k)에 제1 패스전압(Vpass1)을 인가한다. 즉, 선택된 메모리 셀들(Fn)의 문턱전압이 목표전압에 도달하지 않고, 프로그램 전압(Vpgm)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(CD)에 도달하기 전까지는, 프로그램 전압(Vpgm)의 인가 횟수에 비례하여 프로그램 전압(Vpgm)을 스텝레벨(Step Level)씩 점진적으로 상승시키고, 제1 패스전압(Vpass1)은 일정한 레벨로 유지시킨다.

프로그램 전압(Vpgm)을 점진적으로 상승시키면서 프로그램을 수행하다가, 프로그램 전압(Vpgm)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(CD)에 도달하면, 그 이후부터는 선택된 워드라인(WLn)의 양단에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에도 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가한다. 이때, 제1 비선택 워드라인들(WLn-1 및 WLn+1)을 제외한 나머지 비선택된 워드라인들(WLn-2 내지 WLn-k 및 WLn+2 내지 WLn+k)에는 레벨이 일정한 제1 패스전압(Vpass1)을 계속 인가한다. 제2 패스전압(Vpass2)은 프로그램 전압(Vpgm)과의 전압차이가 임계치(CD)보다 높아지지 않도록 점진적으로 상승시킨다. 바람직하게, 제2 패스전압(Vpass2)은 프로그램 동작의 효율을 고려하여 프로그램 전압(Vpgm)과의 전압차이가 임계치(CD)를 넘지 않도록 점진적으로 상승시킨다. 즉, 제2 패스전압(Vpass2)의 스텝업 레벨(step up level)은 프로그램 전압(Vpgm)의 스텝레벨과 동일하게 설정한다. 예를 들면, 프로그램 전압(Vpgm)의 스텝레벨이 0.5V인 경우, 제2 패스전압(Vpass2)도 0.5V씩 점진적으로 상승시킨다.

이처럼, 프로그램 전압과 패스전압 간의 전압차가 임계치(CD)에 도달한 이후에는, 선택된 워드라인(WLn)에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인가하는 패스전압을 점진적으로 상승시켜 임계치를 넘지 않도록 함으로써, 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)의 문턱전압 저하를 방지할 수 있다.

도 5는 본 발명의 제2 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.

도 5 및 도 3을 참조하면, 프로그램 동작은 프로그램 전압(Vpgm)을 점진적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 프로그램 동작 시, 선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 허용전압(접지전압)을 인가하고, 비선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 금지전압(전원전압)을 인가한다. 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된 상태에서, 선택된 워드라인(WLn)에는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 패스전압을 인가한다. ISPP 방식의 프로그램 동작에서는, 프로그램 전압(Vpgm)을 스텝레벨(Step Level)씩 상승시킨다. 프로그램 초기에는, 프로그램 전압(Vpgm)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(Critical voltage Difference; CD)보다 작으므로, 선택된 메모리 셀들(Fn)에 연결된 선택된 워드라인(WLn)에는 점진적으로 상승하는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 일정한 레벨을 갖는 제1 패스전압(Vpass1)을 인가한다. 임계치(CD)는, 선택된 메모리 셀(Fn)을 프로그램할 때, 프로그램 전압(Vpgm)의 영향을 받아 선택된 메모리 셀(Fn)에 인접한 메모리 셀들(Fn-1 및 Fn+1)이 소거되지 않도록 하는 최대 전압차를 의미한다. 임계치(CD)는 반도체 장치에 따라 다를 수 있으며, 각 장치를 테스트하여 임계치(CD)를 산출할 수 있다. 본 발명에서는, 임계치(CD)를 7.5V로 가정하여 설명하도록 한다.

선택된 워드라인(WLn)에 인가되는 첫 번째 프로그램 전압(Vpgm)이 12V이고 제1 패스전압(Vpass1)이 9V이면, 프로그램 전압(Vpgm)과 제1 패스전압(Vpass1) 간의 전압차는 3V이므로 임계치(CD)보다 낮다. 이러한 경우, 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)은 프로그램 전압(Vpgm)의 영향을 거의 받지 않으므로, 모든 비선택된 워드라인들(WLn-1 내지 WLn+k 및 WLn+1 내지 WLn+k)에는 제1 패스전압(Vpass1)을 인가한다. 즉, 선택된 메모리 셀들(Fn)의 문턱전압이 목표전압에 도달하지 않고, 프로그램 전압(Vpgm)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(CD)에 도달하기 전까지는, 프로그램 전압(Vpgm)을 인가하는 횟수에 비례하여 프로그램 전압(Vpgm)을 스텝레벨(Step Level)씩 점진적으로 상승시키고, 제1 패스전압(Vpass1)은 일정한 레벨로 유지시킨다.

프로그램 전압(Vpgm)을 점진적으로 상승시키면서 프로그램을 수행하다가, 프로그램 전압(Vpgm)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(CD)에 도달하면, 선택된 워드라인(WLn)의 양단에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가하고, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인접한 제2 비선택 워드라인들(WLn-2 및 WLn+2)에는 제1 패스전압(Vpass1)보다 임계치(CD)만큼 낮은 제3 패스전압(Vpass3)을 인가한다. 이때, 제1 비선택 워드라인들(WLn-1 및 WLn+1)과 제2 비선택 워드라인들(WLn-2 및 WLn+2)을 제외한 나머지 비선택된 워드라인들(WLn-3 내지 WLn-k 및 WLn+3 내지 WLn+k)에는 제1 패스전압(Vpass1)을 계속 인가한다. 제2 패스전압(Vpass2)은 프로그램 전압(Vpgm)과의 전압차이가 임계치(CD)보다 높아지지 않도록 점진적으로 상승시킨다. 바람직하게는, 제2 패스전압(Vpass2)은 프로그램 동작의 효율을 고려하여, 프로그램 전압(Vpgm)과의 전압차이가 임계치(CD)를 유지하도록 점진적으로 상승시킨다. 즉, 제2 패스전압(Vpass2)의 스텝업 레벨은 프로그램 전압(Vpgm)의 스텝레벨과 동일하게 설정한다. 제3 패스전압(Vpass3)은, 제2 패스전압(Vapss2)가 인가되는 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)에 각각 인접한 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 인가하는 펄스이다. 즉, 점진적으로 상승하는 제2 패스전압(Vpass2)의 영향(예컨대, 커플링)으로 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)의 문턱전압이 상승하는 것을 방지하기 위하여, 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 각각 연결된 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 인가하던 제1 패스전압(Vpass1)의 레벨을 임계치(CD)만큼 낮춘 후, 점진적으로 상승하는 제3 패스전압(Vpass3)을 인가한다. 예를 들면, 프로그램 전압(Vpgm)의 스텝레벨이 0.5V인 경우, 제2 패스전압(Vpass2) 및 제3 패스전압(Vpass3)도 0.5V씩 점진적으로 상승시킨다.

이처럼, 선택된 워드라인(WLn)에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인가하는 패스전압을 임계치(CD)보다 높아지지 않도록 함으로써, 선택된 메모리 셀(Fn)의 프로그램 동작 시, 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)이 소거되는 것을 방지할 수 있다. 또한, 제2 패스전압(Vpass2)을 인가한 후, 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 제2 패스전압(Vapss2)보다 임계치(CD)만큼 낮은 제3 패스전압(Vpass3)을 인가함으로써, 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)에 인접한 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)의 문턱전압이 저하되는 것을 방지할 수 있다.

도 6은 본 발명의 제3 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.

도 6 및 도 3을 참조하면, 프로그램 동작은 프로그램 전압(Vpgm)을 점진적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 프로그램 동작 시, 선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 허용전압(접지전압)을 인가하고, 비선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 금지전압(전원전압)을 인가한다. 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된 상태에서, 선택된 워드라인(WLn)에는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 패스전압을 인가한다. ISPP 방식의 프로그램 동작에서는, 프로그램 전압(Vpgm)을 스텝레벨(Step Level)씩 상승시킨다. 프로그램 초기에는, 프로그램 전압(Vpgm)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(Critical voltage Difference; CD)보다 작으므로, 선택된 메모리 셀들(Fn)에 연결된 선택된 워드라인(WLn)에는 점진적으로 상승하는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 일정한 레벨을 갖는 제1 패스전압(Vpass1)을 인가한다. 임계치(CD)는, 선택된 메모리 셀(Fn)을 프로그램할 때, 프로그램 전압(Vpgm)의 영향으로 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)이 소거되지 않도록 하는 최대 전압차를 의미한다. 임계치(CD)는 반도체 장치에 따라 다를 수 있으므로, 반도체 장치의 테스트 결과로 임계치(CD)를 산출할 수 있다. 본 발명에서는, 임계치(CD)가 7.5V인 경우를 가정하여 설명하도록 한다.

선택된 워드라인(WLn)에 인가되는 첫 번째 프로그램 전압(Vpgm)이 12V이고 제1 패스전압(Vpass1)이 9V이면, 프로그램 전압(Vpgm)과 제1 패스전압(Vpass1) 간의 전압차는 3V이므로 임계치(CD)보다 낮다. 이러한 경우, 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)은 프로그램 전압(Vpgm)의 영향을 크게 받지 않으므로, 모든 비선택된 워드라인들(WLn-1 내지 WLn+k 및 WLn+1 내지 WLn+k)에는 제1 패스전압(Vpass1)을 인가한다. 즉, 선택된 메모리 셀들(Fn)의 문턱전압이 목표전압에 도달하지 않고, 프로그램 전압(Vpgm)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(CD)에 도달하기 전까지는, 프로그램 전압(Vpgm)을 인가하는 횟수에 비례하여 프로그램 전압(Vpgm)을 스텝레벨(Step Level)씩 점진적으로 상승시키고, 제1 패스전압(Vpass1)은 일정한 레벨로 유지시킨다.

프로그램 전압(Vpgm)을 점진적으로 상승시키면서 프로그램을 수행하다가, 프로그램 전압(Vpgm)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(CD)에 도달하면, 선택된 워드라인(WLn)의 양단에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가하고, 다음으로 인접한 제2 비선택 워드라인들(WLn-2 및 WLn+2)에는 점진적으로 낮아지는 제4 패스전압(Vpass4)를 인가한다. 이때, 선택된 워드라인(WLn)에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)과 그 다음으로 인접한 제2 비선택 워드라인들(WLn-2 및 WLn+2)을 제외한 나머지 비선택된 워드라인들(WLn-3 내지 WLn-k 및 WLn+3 내지 WLn+k)에는 일정한 레벨을 갖는 제1 패스전압(Vpass1)을 계속 인가한다. 제2 패스전압(Vpass2)은 프로그램 전압(Vpgm)과의 전압차이가 임계치(CD)보다 높아지지 않도록 점진적으로 상승시킨다. 바람직하게는, 프로그램 동작의 효율 저하를 방지하기 위하여, 제2 패스전압(Vpass2)은 프로그램 전압(Vpgm)과의 전압차이가 임계치(CD)로 유지되도록 점진적으로 상승시킨다. 즉, 제2 패스전압(Vpass2)의 스텝업 레벨은 프로그램 전압(Vpgm)의 스텝레벨과 동일하게 설정한다. 제4 패스전압(Vpass4)는, 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)에 각각 인접한 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 인가하는 펄스이다. 즉, 점진적으로 상승하는 제2 패스전압(Vpass2)의 영향으로 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)의 문턱전압이 낮아지는 것을 방지하기 위하여, 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 연결된 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 스텝다운 레벨씩 점진적으로 낮아지는 제4 패스전압(Vpass4)를 인가하는 것이다. 점진적으로 낮아지는 제4 패스전압(Vpass4)를 구체적으로 설명하면 다음과 같다. 선택된 메모리 셀에서, 선택된 메모리 셀에 연결된 워드라인에 의한 커플링비(coupling ratio)가 0.6이고, 인접한 메모리 셀에 연결된 워드라인에 의한 커플링비가 0.15인 경우, 제4 패스전압(Vpass4)의 최대 스텝다운 레벨(step down level)은 0.5V×(0.6/0.15)=2V가 된다. 따라서, 제4 패스전압(Vpass4)의 스텝다운 레벨은 접지전압(0V)보다 높고 2V보다 낮은 범위에서 설정하는 것이 바람직하다.

제2 패스전압(Vpass2)은 스텝업 레벨만큼 점진적으로 상승하고, 제4 패스전압(Vpass4)은 스텝다운 레벨만큼 점진적으로 낮아지므로, 프로그램 동작이 완료되기 이전에 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD)에 도달할 수 있다. 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD)에 도달하면, 제4 패스전압(Vpass4)이 인가되던 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 점진적으로 상승하는 제5 패스전압(Vpass5)을 인가한다. 즉, 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD)에 도달하면 점진적으로 상승하는 제2 패스전압(Vpass2)에 의해 해당 메모리 셀들(Fn-1 및 Fn+1)의 문턱전압이 낮아질 수 있으므로, 이를 방지하기 위하여 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 스텝업 레벨씩 점진적으로 상승하는 제5 패스전압(Vpass5)을 인가한다. 제1 및 제2 비선택된 워드라인들(WLn-1, WLn-2, WLn+1 및 WLn+2)에 각각 제2 또는 제5 패스전압(Vpass2 또는 Vpass5)을 인가할 때, 나머지 비선택된 워드라인들(WLn-3 내지 WLn-k 및 WLn+3 내지 WLn+k)에는 일정한 제1 패스전압(Vpass1)을 계속 인가한다.

이처럼, 선택된 워드라인(WLn)에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인가하는 패스전압을 임계치(CD)보다 높아지지 않도록 함으로써, 선택된 메모리 셀(Fn)의 프로그램 동작 시, 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)이 소거되는 것을 방지할 수 있다. 또한, 제2 및 제3 비선택 워드라인들(WLn-2, WLn-3, WLn+2 및 WLn+3)에 인가하는 패스전압을 조절함으로써, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인가하는 제2 패스전압(Vpass2)으로 인한 제1 내지 제3 비선택 메모리 셀들(Fn-1 내지 Fn-3 및 Fn+1 내지 Fn+3)의 문턱전압 변화를 방지할 수 있다.

도 7은 본 발명의 제4 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.

도 7 및 도 3을 참조하면, 프로그램 동작은 프로그램 전압(Vpgm)을 점진적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 프로그램 동작 시, 선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 허용전압(접지전압)을 인가하고, 비선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 금지전압(전원전압)을 인가한다. 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된 상태에서, 선택된 워드라인(WLn)에는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 패스전압을 인가한다. ISPP 방식의 프로그램 동작에서는, 프로그램 전압(Vpgm)을 스텝레벨(Step Level)씩 상승시킨다. 프로그램 초기에는, 프로그램 전압(Vpgm)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(Critical voltage Difference; CD)보다 작으므로, 선택된 메모리 셀들(Fn)에 연결된 선택된 워드라인(WLn)에는 점진적으로 상승하는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 일정한 제1 패스전압(Vpass1)을 인가한다. 임계치(CD)는, 선택된 메모리 셀(Fn)을 프로그램할 때, 프로그램 전압(Vpgm)의 영향을 받아 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)이 소거되지 않는 최대 전압차를 의미한다. 임계치(CD)는 반도체 장치에 따라 다를 수 있으므로, 반도체 장치의 테스트 결과로 임계치(CD)를 산출할 수 있다. 본 발명에서는, 임계치(CD)를 7.5V로 가정하여 설명하도록 한다.

선택된 워드라인(WLn)에 인가되는 첫 번째 프로그램 전압(Vpgm)이 12V이고 제1 패스전압(Vpass1)이 9V이면, 프로그램 전압(Vpgm)과 제1 패스전압(Vpass1) 간의 전압차는 3V이므로 임계치(CD)보다 낮다. 이러한 경우, 선택된 메모리 셀(Fn)에 인접한 제1 비선택된 메모리 셀들(Fn-1 및 Fn+1)은 프로그램 전압(Vpgm)의 영향을 받지 않으므로, 모든 비선택된 워드라인들(WLn-1 내지 WLn+k 및 WLn+1 내지 WLn+k)에는 제1 패스전압(Vpass1)을 인가한다. 즉, 선택된 메모리 셀들(Fn)의 문턱전압이 목표전압에 도달하지 않고, 프로그램 전압(Vpgm)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(CD)에 도달하기 전까지는, 프로그램 전압(Vpgm)을 인가하는 횟수에 비례하여 프로그램 전압(Vpgm)을 스텝레벨(Step Level)씩 점진적으로 상승시키고, 제1 패스전압(Vpass1)은 일정한 레벨로 유지시킨다.

프로그램 전압(Vpgm)을 점진적으로 상승시키면서 프로그램을 수행하다가, 프로그램 전압(Vpgm)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(CD)에 도달하면, 선택된 워드라인(WLn)의 양단에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가하고, 다음으로 인접한 제2 비선택 워드라인들(WLn-2 및 WLn+2)에는 점진적으로 낮아지는 제4 패스전압(Vpass4)를 인가한다. 이때, 선택된 워드라인(WLn)에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)과 그 다음으로 인접한 제2 비선택 워드라인들(WLn-2 및 WLn+2)을 제외한 나머지 비선택된 워드라인들(WLn-3 내지 WLn-k 및 WLn+3 내지 WLn+k)에는 일정한 제1 패스전압(Vpass1)을 계속 인가한다.

제2 패스전압(Vpass2)은 프로그램 전압(Vpgm)과의 전압차이가 임계치(CD)보다 높아지지 않도록 점진적으로 상승시키는데, 바람직하게는, 프로그램 동작의 효율 저하를 방지하기 위하여 프로그램 전압(Vpgm)과의 전압차이가 임계치(CD)를 유지하도록 점진적으로 상승시킨다. 즉, 제2 패스전압(Vpass2)의 스텝업 레벨(step up level)은 프로그램 전압(Vpgm)의 스텝레벨과 동일한 전압으로 설정한다. 제4 패스전압(Vpass4)는, 제2 패스전압(Vapss2)가 인가되는 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)에 각각 인접한 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 인가하는 펄스이다. 즉, 점진적으로 상승하는 제2 패스전압(Vpass2)의 영향으로 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)의 문턱전압이 낮아지는 것을 방지하기 위하여, 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 연결된 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 점진적으로 낮아지는 제4 패스전압(Vpass4)를 인가하는 것이다. 제4 패스전압(Vpass4)의 스텝다운 레벨(step down level)은 0V 내지 -2V 사이의 범위에서 설정하는 것이 바람직하다.

제2 패스전압(Vpass2)은 점진적으로 상승하고, 제4 패스전압(Vpass4)는 점진적으로 낮아지므로, 프로그램 동작이 완료되기 이전에 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD)에 도달할 수 있다. 이때부터는, 제4 패스전압(Vpass4)가 인가되던 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 점진적으로 상승하는 제5 패스전압(Vpass5)를 인가하고, 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 인접한 제3 비선택 워드라인들(WLn-3 및 WLn+3)에는 점진적으로 낮아지는 제6 패스전압(Vpass6)를 인가한다. 즉, 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD) 이상으로 커지면, 점진적으로 상승하는 제2 패스전압(Vpass2)에 의해 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)의 문턱전압이 낮아질 수 있으므로, 이를 방지하기 위하여 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 점진적으로 상승하는 제5 패스전압(Vpass5)를 인가하는 것이다. 선택된 워드라인(WLn)에 순차적으로 인접한 제1 내지 제3 비선택 워드라인들(WLn-1 내지 WLn-3 및 WLn+1 내지 WLn+3)에 제2, 제5 또는 제6 패스전압들(Vpass2, Vpass5 또는 Vpass6)을 인가할 때, 나머지 비선택된 워드라인들(WLn-4 내지 WLn-k 및 WLn+4 내지 WLn+k)에는 일정한 제1 패스전압(Vpass1)을 계속 인가한다.

제3 비선택 워드라인들(WLn-3 및 WLn+3)에 점진적으로 낮아지는 제6 패스전압(Vpass6)를 인가하다 보면, 제6 패스전압(Vpass6)와 제1 패스전압(Vpass1) 간의 전압차가 임계치(CD)에 도달할 수 있다. 이때부터는, 제3 비선택 워드라인들(WLn-3 및 WLn+3) 및 제4 워드라인들(WLn-4 및 WLn+4) 간의 전압차가 더 증가하는 것을 방지하기 위하여, 제6 패스전압(Vpass6)로 전위가 낮아진 제3 비선택된 워드라인들(WLn-3 및 WLn+3)에 일정한 제7 패스전압(Vpass7)를 인가한다.

이처럼, 선택된 워드라인(WLn)에 인접한 제1 내지 제3 비선택 워드라인들(WLn-1 내지 WLn-3 및 WLn+1 내지 WLn+3)에 인가하는 패스전압들을 조절함으로써, 선택된 메모리 셀(Fn)의 프로그램 동작 시, 선택된 메모리 셀(Fn)에 인접한 제1 내지 제3 메모리 셀들(Fn-1 내지 Fn-3 및 Fn+1 내지 Fn+3)의 문턱전압이 변동되는 것을 방지할 수 있다.

도 8은 본 발명의 제5 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.

도 8 및 도 3을 참조하면, 프로그램 동작은 프로그램 전압(Vpgm)을 점진적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 프로그램 동작 시, 선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 허용전압(접지전압)을 인가하고, 비선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 금지전압(전원전압)을 인가한다. 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된 상태에서, 선택된 워드라인(WLn)에는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 패스전압을 인가한다. ISPP 방식의 프로그램 동작에서는, 프로그램 전압(Vpgm)을 스텝레벨(Step Level)씩 상승시킨다. 프로그램 초기에는, 프로그램 전압(Vpgm)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(Critical voltage Difference; CD)보다 작으므로, 선택된 메모리 셀들(Fn)에 연결된 선택된 워드라인(WLn)에는 점진적으로 상승하는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 일정한 제1 패스전압(Vpass1)을 인가한다. 임계치(CD)는, 선택된 메모리 셀(Fn)을 프로그램할 때, 프로그램 전압(Vpgm)의 영향을 받아 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)이 소거되지 않는 최대 전압차를 의미한다. 임계치(CD)는 반도체 장치에 따라 다를 수 있으므로, 반도체 장치의 테스트 결과로 임계치(CD)를 산출할 수 있다. 본 발명에서는, 임계치(CD)를 7.5V로 가정하여 설명하도록 한다.

프로그램 전압(Vpgm)을 점진적으로 상승시키면서 프로그램을 수행하다가, 프로그램 전압(Vpgm)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(CD)에 도달하면, 선택된 워드라인(WLn)의 양단에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가하고, 다음으로 인접한 제2 및 제3 비선택 워드라인들(WLn-2, WLn-3, WLn+2 및 WLn+3)에는 점진적으로 낮아지는 제4 패스전압(Vpass4)를 동시에 인가한다. 이때, 선택된 워드라인(WLn), 제1 내지 제3 비선택 워드라인들(WLn-1 내지 WLn-3 및 WLn+1 내지 WLn+3)을 제외한 나머지 비선택된 워드라인들(WLn-4 내지 WLn-k 및 WLn+4 내지 WLn+k)에는 일정한 제1 패스전압(Vpass1)을 계속 인가한다.

제2 패스전압(Vpass2)은 프로그램 전압(Vpgm)과의 전압차이가 임계치(CD)보다 높아지지 않도록 점진적으로 상승시키는데, 바람직하게는, 프로그램 동작의 효율 저하를 방지하기 위하여 프로그램 전압(Vpgm)과의 전압차이가 임계치(CD)를 유지할 수 있도록 점진적으로 상승시킨다. 즉, 제2 패스전압(Vpass2)의 스텝업 레벨(step up level)은 프로그램 전압(Vpgm)의 스텝레벨과 동일한 전압으로 설정한다. 즉, 점진적으로 상승하는 제2 패스전압(Vpass2)의 영향으로 제2 및 제3 비선택 메모리 셀들(Fn-2, Fn-3, Fn+2 및 Fn+3)의 문턱전압이 낮아지는 것을 방지하기 위하여, 제2 및 제3 비선택 메모리 셀들(Fn-2, Fn-3, Fn+2 및 Fn+3)에 연결된 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 점진적으로 낮아지는 제4 패스전압(Vpass4)를 인가하는 것이다. 제4 패스전압(Vpass4)의 스텝다운 레벨(step down level)은 0V 내지 -2V 사이의 범위에서 설정하는 것이 바람직하다.

제2 패스전압(Vpass2)은 점진적으로 상승하고, 제4 패스전압(Vpass4)는 점진적으로 낮아지므로, 프로그램 동작이 완료되기 이전에 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD)에 도달할 수 있다. 이때부터는, 제4 패스전압(Vpass4)가 인가되던 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 점진적으로 상승하는 제5 패스전압(Vpass5)를 인가하고, 제3 비선택 워드라인들(WLn-3 및 WLn+3)에는 점진적으로 낮아지는 제4 패스전압(Vpass4)을 계속 인가한다. 즉, 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)은 제2 비선택 메모리 셀들(Fn-3 및 Fn+3)보다 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인가되는 제2 패스전압(Vpass2)의 영향을 더 받기 때문에, 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 연결된 제2 비선택 워드라인들(WLn-2 및 WLn+2)의 전위를 상승시켜, 제2 패스전압(Vpass2)에 의한 영향을 보상한다. 이때, 나머지 비선택 워드라인들(WLn-4 내지 WLn-k 및 WLn+4 내지 WLn+k)에는 일정한 제1 패스전압(Vpass1)을 계속 인가한다.

제3 비선택 워드라인들(WLn-3 및 WLn+3)에 인가하는 제4 패스전압(Vpass4)가 낮아져서 제1 패스전압(Vpass1)와의 전압차가 임계치(CD)에 도달하면, 제3 비선택 워드라인들(WLn-3 및 WLn+3)에 일정한 제8 패스전압(Vpass8)를 인가한다.

도 9는 본 발명의 제6 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.

도 9 및 도 3을 참조하면, 프로그램 동작은 프로그램 전압(Vpgm)을 점진적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 프로그램 동작 시, 선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 허용전압(접지전압)을 인가하고, 비선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 금지전압(전원전압)을 인가한다. 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된 상태에서, 선택된 워드라인(WLn)에는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 패스전압을 인가한다. ISPP 방식의 프로그램 동작에서는, 프로그램 전압(Vpgm)을 스텝레벨(Step Level)씩 상승시킨다. 프로그램 동작 시, 선택된 워드라인(WLn)에는 스텝레벨(Step Level)만큼 점진적으로 상승하는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 제9 패스전압(Vpass9)를 인가한다. 제9 패스전압(Vpass9)는 프로그램 전압(Vpgm)의 스텝레벨보다 낮은 전압씩 점진적으로 상승하는 전압을 인가한다. 즉, 프로그램 전압(Vpgm)의 상승률보다 제9 패스전압(Vpass9)의 상승률이 더 낮도록 한다. 이처럼, 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에 점진적으로 상승하는 제9 패스전압(Vpass9)를 인가하는 이유는, 점진적으로 상승하는 프로그램 전압(Vpgm)로 인해 비선택된 셀 스트링(ST)에 포함된 비선택된 메모리 셀들이 소거되지 않도록 하기 위함이다. 즉, 비선택된 셀 스트링들에 연결된 비트라인들에는 프로그램 금지전압(Vcc)이 인가되므로, 프로그램 금지전압과 워드라인들(WLn-k 내지 WLn+k)에 인가된 전압에 의해서 채널 부스팅(channel boosting)이 발생한다. 이때, 제9 패스전압(Vpass9)과 같이 점진적으로 상승하는 전압을 인가하면 채널 부스팅(channel boosting)을 더욱 효율적으로 발생시켜 채널의 전위를 상승시킬 수 있다.

프로그램 동작 초기에는, 프로그램 전압(Vpgm)과 제9 패스전압(Vpass9) 간의 전압차가 임계치(Critical voltage Difference; CD)보다 작으므로, 선택된 메모리 셀들(Fn)에 연결된 선택된 워드라인(WLn)에는 점진적으로 상승하는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에도 점진적으로 상승하는 제9 패스전압(Vpass9)를 인가한다. 단, 제9 패스전압(Vpass9)의 전압 상승률은 프로그램 전압(Vpgm)의 전압 상승률보다 낮다. 임계치(CD)는, 선택된 메모리 셀(Fn)을 프로그램할 때, 프로그램 전압(Vpgm)의 영향으로 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)이 소거되지 않도록 하는 최대 전압차를 의미한다. 임계치(CD)는 반도체 장치에 따라 다를 수 있으므로, 반도체 장치를 테스트하여 임계치(CD)를 산출할 수 있다. 본 발명에서는, 임계치(CD)가 7.5V인 경우를 가정하여 설명하도록 한다.

선택된 워드라인(WLn)에 인가되는 첫 번째 프로그램 전압(Vpgm)이 12V이고 제9 패스전압(Vpass9)가 7V이면, 프로그램 전압(Vpgm)과 제9 패스전압(Vpass9) 간의 전압차는 5V이므로 임계치(CD)보다 낮다. 이러한 경우, 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)은 프로그램 전압(Vpgm)의 영향을 크게 받지 않으므로, 모든 비선택된 워드라인들(WLn-1 내지 WLn+k 및 WLn+1 내지 WLn+k)에 제9 패스전압(Vpass9)를 인가한다. 즉, 선택된 메모리 셀들(Fn)의 문턱전압이 목표전압에 도달하지 않고, 프로그램 전압(Vpgm)과 제9 패스전압(Vpass9) 간의 전압차가 임계치(CD)에 도달하기 전까지는, 프로그램 전압(Vpgm)을 인가하는 횟수에 비례하여 프로그램 전압(Vpgm)을 스텝레벨(Step Level)씩 점진적으로 상승시키고, 제9 패스전압(Vpass9)는 프로그램 전압(Vpgm)보다는 낮은 레벨로 점진적으로 상승시킨다.

프로그램 전압(Vpgm) 및 제9 패스전압(Vpass9)를 점진적으로 상승시키면서 프로그램을 수행하다가, 프로그램 전압(Vpgm)과 제9 패스전압(Vpass9) 간의 전압차가 임계치(CD)에 도달하면, 그 이후부터는 선택된 워드라인(WLn)의 양단에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 제9 패스전압(Vpass9)보다 빠르게 상승하는 제2 패스전압(Vpass2)을 인가한다. 이때, 제1 비선택 워드라인들(WLn-1 및 WLn+1)을 제외한 나머지 비선택된 워드라인들(WLn-2 내지 WLn-k 및 WLn+2 내지 WLn+k)에는 제9 패스전압(Vpass9)를 계속 인가한다. 제2 패스전압(Vpass2)은 프로그램 전압(Vpgm)과의 전압차이가 임계치(CD)보다 높아지지 않도록 상승시킨다. 바람직하게, 제2 패스전압(Vpass2)은 프로그램 동작의 효율을 고려하여 프로그램 전압(Vpgm)과의 전압차이가 임계치(CD)를 유지하도록 점진적으로 상승시킨다. 즉, 제2 패스전압(Vpass2)의 스텝업 레벨(step up level)은 프로그램 전압(Vpgm)의 스텝레벨과 동일하게 설정한다. 예를 들면, 프로그램 전압(Vpgm)의 스텝레벨이 0.5V인 경우, 제2 패스전압(Vpass2)도 0.5V씩 점진적으로 상승시킨다.

이처럼, 선택된 워드라인(WLn)에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인가하는 패스전압을 임계치(CD)보다 높아지지 않도록 함으로써, 선택된 메모리 셀(Fn)의 프로그램 동작 시, 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)의 문턱전압이 낮아지는 것을 방지할 수 있다.

도 10은 본 발명의 제7 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.

도 10 및 도 3을 참조하면, 프로그램 동작은 프로그램 전압(Vpgm)을 점진적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 프로그램 동작 시, 선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 허용전압(접지전압)을 인가하고, 비선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 금지전압(전원전압)을 인가한다. 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된 상태에서, 선택된 워드라인(WLn)에는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 패스전압을 인가한다. ISPP 방식의 프로그램 동작에서는, 프로그램 전압(Vpgm)을 스텝레벨(Step Level)씩 상승시킨다. 프로그램 동작 시, 선택된 워드라인(WLn)에는 스텝레벨(Step Level)만큼 점진적으로 상승하는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 제9 패스전압(Vpass9)를 인가한다. 이때, 프로그램 전압(Vpgm)의 상승률보다 제9 패스전압(Vpass9)의 상승률이 더 낮도록 한다. 이처럼, 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에 점진적으로 상승하는 제9 패스전압(Vpass9)를 인가하는 이유는, 점진적으로 상승하는 프로그램 전압(Vpgm)로 인해 비선택된 셀 스트링(ST)에 포함된 비선택된 메모리 셀들이 소거되지 않도록 하기 위함이다. 즉, 비선택된 셀 스트링들에 연결된 비트라인들에는 프로그램 금지전압(Vcc)이 인가되므로, 프로그램 금지전압과 워드라인들(WLn-k 내지 WLn+k)에 인가된 전압에 의해서 채널 부스팅(channel boosting)이 발생한다. 이때, 제9 패스전압(Vpass9)와 같이 점진적으로 상승하는 전압을 인가하면 채널 부스팅(channel boosting)을 더욱 효율적으로 발생시켜 채널의 전위를 상승시킬 수 있다.

프로그램 전압(Vpgm)을 점진적으로 상승시키면서 프로그램을 수행하다가, 프로그램 전압(Vpgm)과 제9 패스전압(Vpass9) 간의 전압차가 임계치(CD)에 도달하면, 선택된 워드라인(WLn)의 양단에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가하고, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인접한 제2 비선택 워드라인들(WLn-2 및 WLn+2)에는 제1 패스전압(Vpass1)보다 임계치(CD)만큼 낮은 제3 패스전압(Vpass3)을 인가한다. 이때, 제1 비선택 워드라인들(WLn-1 및 WLn+1)과 제2 비선택 워드라인들(WLn-2 및 WLn+2)을 제외한 나머지 비선택된 워드라인들(WLn-3 내지 WLn-k 및 WLn+3 내지 WLn+k)에는 제9 패스전압(Vpass9)를 계속 인가한다. 제2 패스전압(Vpass2)은 프로그램 전압(Vpgm)과의 전압차이가 임계치(CD)보다 높아지지 않도록 점진적으로 상승시킨다. 바람직하게는, 제2 패스전압(Vpass2)은 프로그램 동작의 효율을 고려하여, 프로그램 전압(Vpgm)과의 전압차이가 임계치(CD)를 유지하도록 점진적으로 상승시킨다. 즉, 제2 패스전압(Vpass2)의 스텝업 레벨은 프로그램 전압(Vpgm)과 동일한 전압으로 설정한다. 제3 패스전압(Vpass3)은, 제2 패스전압(Vapss2)가 인가되는 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)에 각각 인접한 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 인가하는 펄스이다. 즉, 점진적으로 상승하는 제2 패스전압(Vpass2)의 영향으로 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)의 문턱전압이 낮아지는 것을 방지하기 위하여, 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 각각 연결된 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 인가하던 제9 패스전압(Vpass9)의 레벨을 임계치(CD)만큼 낮춘 후, 점진적으로 상승하는 제3 패스전압(Vpass3)을 인가한다. 예를 들면, 프로그램 전압(Vpgm)의 스텝레벨이 0.5V인 경우, 제2 패스전압(Vpass2) 및 제3 패스전압(Vpass3)도 0.5V씩 점진적으로 상승시킨다.

이처럼, 선택된 워드라인(WLn)에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인가하는 패스전압을 임계치(CD)보다 높아지지 않도록 함으로써, 선택된 메모리 셀(Fn)의 프로그램 동작 시, 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)이 소거되는 것을 방지할 수 있다. 또한, 제2 패스전압(Vpass2)을 인가한 후, 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 제2 패스전압(Vapss2)보다 임계치(CD)만큼 낮은 제3 패스전압(Vpass3)을 인가함으로써, 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)에 인접한 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)의 문턱전압이 낮아지는 것을 방지할 수 있다.

도 11은 본 발명의 제8 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.

도 11 및 도 3을 참조하면, 프로그램 동작은 프로그램 전압(Vpgm)을 점진적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 프로그램 동작 시, 선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 허용전압(접지전압)을 인가하고, 비선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 금지전압(전원전압)을 인가한다. 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된 상태에서, 선택된 워드라인(WLn)에는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 패스전압을 인가한다. ISPP 방식의 프로그램 동작에서는, 프로그램 전압(Vpgm)을 스텝레벨(Step Level)씩 상승시킨다. 프로그램 동작 시, 선택된 워드라인(WLn)에는 스텝레벨(Step Level)만큼 점진적으로 상승하는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 제9 패스전압(Vpass9)를 인가한다. 제9 패스전압(Vpass9)는 프로그램 전압(Vpgm)의 스텝레벨보다 낮은 전압씩 점진적으로 상승하는 전압을 인가한다. 즉, 프로그램 전압(Vpgm)의 상승률보다 제9 패스전압(Vpass9)의 상승률이 더 낮도록 한다. 이처럼, 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에 점진적으로 상승하는 제9 패스전압(Vpass9)를 인가하는 이유는, 점진적으로 상승하는 프로그램 전압(Vpgm)로 인해 비선택된 셀 스트링(ST)에 포함된 비선택된 메모리 셀들이 소거되지 않도록 하기 위함이다. 즉, 비선택된 셀 스트링들에 연결된 비트라인들에는 프로그램 금지전압(Vcc)이 인가되므로, 프로그램 금지전압과 워드라인들(WLn-k 내지 WLn+k)에 인가된 전압에 의해서 채널 부스팅(channel boosting)이 발생한다. 이때, 제9 패스전압(Vpass9)와 같이 점진적으로 상승하는 전압을 인가하면 채널 부스팅(channel boosting)을 더욱 효율적으로 발생시켜 채널의 전위를 상승시킬 수 있다.

프로그램 전압(Vpgm)을 점진적으로 상승시키면서 프로그램을 수행하다가, 프로그램 전압(Vpgm)과 제9 패스전압(Vpass9) 간의 전압차가 임계치(CD)에 도달하면, 선택된 워드라인(WLn)의 양단에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가하고, 다음으로 인접한 제2 비선택 워드라인들(WLn-2 및 WLn+2)에는 점진적으로 낮아지는 제4 패스전압(Vpass4)를 인가한다. 이때, 선택된 워드라인(WLn)에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)과 그 다음으로 인접한 제2 비선택 워드라인들(WLn-2 및 WLn+2)을 제외한 나머지 비선택된 워드라인들(WLn-3 내지 WLn-k 및 WLn+3 내지 WLn+k)에는 제9패스전압(Vpass9)를 계속 인가한다. 제2 패스전압(Vpass2)은 프로그램 전압(Vpgm)과의 전압차이가 임계치(CD)보다 높아지지 않도록 점진적으로 상승시킨다. 바람직하게는, 프로그램 동작의 효율 저하를 방지하기 위하여, 제2 패스전압(Vpass2)은 프로그램 전압(Vpgm)과의 전압차이가 임계치(CD)로 유지되도록 점진적으로 상승시킨다. 즉, 제2 패스전압(Vpass2)의 스텝업 레벨은 프로그램 전압(Vpgm)의 스텝레벨과 동일하게 설정한다. 제4 패스전압(Vpass4)는, 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)에 각각 인접한 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 인가하는 펄스이다. 즉, 점진적으로 상승하는 제2 패스전압(Vpass2)의 영향으로 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)의 문턱전압이 낮아지는 것을 방지하기 위하여, 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 연결된 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 스텝다운 레벨씩 점진적으로 낮아지는 제4 패스전압(Vpass4)를 인가하는 것이다. 점진적으로 낮아지는 제4 패스전압(Vpass4)를 구체적으로 설명하면 다음과 같다. 선택된 메모리 셀에서, 선택된 메모리 셀에 연결된 워드라인에 의한 커플링비(coupling ratio)가 0.6이고, 인접한 메모리 셀에 연결된 워드라인에 의한 커플링비가 0.15인 경우, 제4 패스전압(Vpass4)의 최대 스텝다운 레벨(step down level)은 0.5V×(0.6/0.15)=2V가 된다. 따라서, 제4 패스전압(Vpass4)의 스텝다운 레벨은 접지전압(0V)보다 높고 2V보다 낮은 범위에서 설정하는 것이 바람직하다.

제2 패스전압(Vpass2)은 스텝업 레벨씩 점진적으로 상승하고, 제4 패스전압(Vpass4)는 스텝다운 레벨만큼 점진적으로 낮아지므로, 프로그램 동작이 완료되기 이전에 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD)에 도달할 수 있다. 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD)에 도달하면, 제4 패스전압(Vpass4)가 인가되던 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 점진적으로 상승하는 제5 패스전압(Vpass5)를 인가한다. 즉, 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD) 이상으로 너무 커지면, 점진적으로 상승하는 제2 패스전압(Vpass2)에 의해 해당 메모리 셀들(Fn-1 및 Fn+1)의 문턱전압이 낮아질 수 있으므로, 이를 방지하기 위하여 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 스텝업 레벨씩 점진적으로 상승하는 제5 패스전압(Vpass5)를 인가한다. 비선택된 워드라인들(WLn-1, WLn-2, WLn+1 및 WLn+2)에 제2 또는 제5 패스전압(Vpass2 또는 Vpass5)를 인가할 때에도, 나머지 비선택된 워드라인들(WLn-3 내지 WLn-k 및 WLn+3 내지 WLn+k)에는 제9패스전압(Vpass9)을 계속 인가한다.

이처럼, 선택된 워드라인(WLn)에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인가하는 패스전압을 임계치(CD)보다 높아지지 않도록 함으로써, 선택된 메모리 셀(Fn)의 프로그램 동작 시, 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)이 소거되는 것을 방지할 수 있다. 또한, 제2 및 제3 비선택 워드라인들(WLn-2, WLn-3, WLn+2 및 WLn+3)에 인가하는 패스전압을 제어함으로써, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인가하는 제2 패스전압(Vpass2)로 인한 제1 내지 제3 비선택 메모리 셀들(Fn-1 내지 Fn-3 및 Fn+1 내지 Fn+3)의 문턱전압 변화를 보상할 수 있다.

도 12는 본 발명의 제9 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.

도 12 및 도 3을 참조하면, 프로그램 동작은 프로그램 전압(Vpgm)을 점진적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 프로그램 동작 시, 선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 허용전압(접지전압)을 인가하고, 비선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 금지전압(전원전압)을 인가한다. 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된 상태에서, 선택된 워드라인(WLn)에는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 패스전압을 인가한다. ISPP 방식의 프로그램 동작에서는, 프로그램 전압(Vpgm)을 스텝레벨(Step Level)씩 상승시킨다. 프로그램 동작 시, 선택된 워드라인(WLn)에는 스텝레벨(Step Level)만큼 점진적으로 상승하는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 제9 패스전압(Vpass9)를 인가한다. 제9 패스전압(Vpass9)는 프로그램 전압(Vpgm)의 스텝레벨보다 낮은 전압씩 점진적으로 상승하는 전압을 인가한다. 즉, 프로그램 전압(Vpgm)의 상승률보다 제9 패스전압(Vpass9)의 상승률이 더 낮도록 한다. 이처럼, 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에 점진적으로 상승하는 제9 패스전압(Vpass9)을 인가하는 이유는, 점진적으로 상승하는 프로그램 전압(Vpgm)으로 인해 비선택된 셀 스트링(ST)에 포함된 비선택된 메모리 셀들이 소거되지 않도록 하기 위함이다. 즉, 비선택된 셀 스트링들에 연결된 비트라인들에는 프로그램 금지전압(Vcc)이 인가되므로, 프로그램 금지전압과 워드라인들(WLn-k 내지 WLn+k)에 인가된 전압에 의해서 채널 부스팅(channel boosting)이 발생한다. 이때, 제9 패스전압(Vpass9)와 같이 점진적으로 상승하는 전압을 인가하면 채널 부스팅(channel boosting)을 더욱 효율적으로 발생시켜 채널의 전위를 상승시킬 수 있다.

프로그램 동작 초기에는, 프로그램 전압(Vpgm)과 제9 패스전압(Vpass9) 간의 전압차가 임계치(Critical voltage Difference; CD)보다 작으므로, 선택된 메모리 셀들(Fn)에 연결된 선택된 워드라인(WLn)에는 점진적으로 상승하는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에도 점진적으로 상승하는 제9 패스전압(Vpass9)를 인가한다. 단, 제9 패스전압(Vpass9)의 전압 상승률은 프로그램 전압(Vpgm)의 전압 상승률보다 낮다. 임계치(CD)는, 선택된 메모리 셀(Fn)을 프로그램할 때, 프로그램 전압(Vpgm)의 영향으로 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)이 소거되지 않는 최대 전압차를 의미한다. 임계치(CD)는 반도체 장치에 따라 다를 수 있으므로, 반도체 장치를 테스트하여 임계치(CD)를 산출할 수 있다. 본 발명에서는, 임계치(CD)가 7.5V인 경우를 가정하여 설명하도록 한다.

프로그램 전압(Vpgm)을 점진적으로 상승시키면서 프로그램을 수행하다가, 프로그램 전압(Vpgm)과 제9 패스전압(Vpass9) 간의 전압차가 임계치(CD)에 도달하면, 선택된 워드라인(WLn)의 양단에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가하고, 다음으로 인접한 제2 비선택 워드라인들(WLn-2 및 WLn+2)에는 점진적으로 낮아지는 제4 패스전압(Vpass4)를 인가한다. 이때, 선택된 워드라인(WLn)에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)과 그 다음으로 인접한 제2 비선택 워드라인들(WLn-2 및 WLn+2)을 제외한 나머지 비선택된 워드라인들(WLn-3 내지 WLn-k 및 WLn+3 내지 WLn+k)에는 제9 패스전압(Vpass9)를 계속 인가한다.

제2 패스전압(Vpass2)은 프로그램 전압(Vpgm)과의 전압차이가 임계치(CD)보다 높아지지 않도록 점진적으로 상승시키는데, 바람직하게는, 프로그램 동작의 효율 저하를 방지하기 위하여 프로그램 전압(Vpgm)과의 전압차이가 임계치(CD)를 유지하도록 점진적으로 상승시킨다. 즉, 제2 패스전압(Vpass2)의 스텝업 레벨(step up level)은 프로그램 전압(Vpgm)의 스텝레벨과 동일한 전압으로 설정한다. 제4 패스전압(Vpass4)는, 제2 패스전압(Vapss2)가 인가되는 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)에 각각 인접한 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 인가하는 펄스이다. 즉, 점진적으로 상승하는 제2 패스전압(Vpass2)의 영향으로 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)의 문턱전압이 낮아지는 것을 방지하기 위하여, 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 연결된 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 점진적으로 낮아지는 제4 패스전압(Vpass4)를 인가하는 것이다. 제4 패스전압(Vpass4)의 스텝다운 레벨(step down level)은 접지전압(0V)보다 높고 2V보다 낮은 범위에서 설정하는 것이 바람직하다.

제2 패스전압(Vpass2)은 점진적으로 상승하고, 제4 패스전압(Vpass4)는 점진적으로 낮아지므로, 프로그램 동작이 완료되기 이전에 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD)에 도달할 수 있다. 이때부터는, 제4 패스전압(Vpass4)가 인가되던 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 점진적으로 상승하는 제5 패스전압(Vpass5)를 인가하고, 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 인접한 제3 비선택 워드라인들(WLn-3 및 WLn+3)에는 점진적으로 낮아지는 제6 패스전압(Vpass6)를 인가한다. 즉, 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD) 이상으로 너무 커지면, 점진적으로 상승하는 제2 패스전압(Vpass2)에 의해 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)의 문턱전압이 낮아질 수 있으므로, 이를 방지하기 위하여 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 점진적으로 상승하는 제5 패스전압(Vpass5)를 인가하는 것이다. 선택된 워드라인(WLn)에 순차적으로 인접한 제1 내지 제3 비선택 워드라인들(WLn-1 내지 WLn-3 및 WLn+1 내지 WLn+3)에 제2, 제5 또는 제6 패스전압들(Vpass2, Vpass5 또는 Vpass6)을 인가할 때, 나머지 비선택된 워드라인들(WLn-4 내지 WLn-k 및 WLn+4 내지 WLn+k)에는 제9 패스전압(Vpass9)를 계속 인가한다.

제3 비선택 워드라인들(WLn-3 및 WLn+3)에 점진적으로 낮아지는 제6 패스전압(Vpass6)를 인가하다 보면, 제6 패스전압(Vpass6)과 제9 패스전압(Vpass9) 간의 전압차가 임계치(CD)에 도달할 수 있다. 이때부터는, 제3 비선택 워드라인들(WLn-3 및 WLn+3) 및 제4 워드라인들(WLn-4 및 WLn+4) 간의 전압차가 더 증가하는 것을 방지하기 위하여, 제6 패스전압(Vpass6)로 전위가 낮아진 제3 비선택된 워드라인들(WLn-3 및 WLn+3)에 제9 패스전압(Vpass9)과 동일한 상승률로 상승하는 제10 패스전압(Vpass10)을 인가한다.

도 13은 본 발명의 제10 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.

도 13 및 도 3을 참조하면, 프로그램 동작은 프로그램 전압(Vpgm)을 점진적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 프로그램 동작 시, 선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 허용전압(접지전압)을 인가하고, 비선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 금지전압(전원전압)을 인가한다. 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된 상태에서, 선택된 워드라인(WLn)에는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 패스전압을 인가한다. ISPP 방식의 프로그램 동작에서는, 프로그램 전압(Vpgm)을 스텝레벨(Step Level)씩 상승시킨다. 프로그램 동작 시, 선택된 워드라인(WLn)에는 스텝레벨(Step Level)만큼 점진적으로 상승하는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 제9 패스전압(Vpass9)를 인가한다. 제9 패스전압(Vpass9)은 프로그램 전압(Vpgm)의 스텝레벨보다 낮은 전압씩 점진적으로 상승하는 전압을 인가한다. 즉, 프로그램 전압(Vpgm)의 상승률보다 제9 패스전압(Vpass9)의 상승률이 더 낮도록 한다. 이처럼, 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에 점진적으로 상승하는 제9 패스전압(Vpass9)을 인가하는 이유는, 점진적으로 상승하는 프로그램 전압(Vpgm)으로 인해 비선택된 셀 스트링(ST)에 포함된 비선택된 메모리 셀들이 소거되지 않도록 하기 위함이다. 즉, 비선택된 셀 스트링들에 연결된 비트라인들에는 프로그램 금지전압(Vcc)이 인가되므로, 프로그램 금지전압과 워드라인들(WLn-k 내지 WLn+k)에 인가된 전압에 의해서 채널 부스팅(channel boosting)이 발생한다. 이때, 제9 패스전압(Vpass9)와 같이 점진적으로 상승하는 전압을 인가하면 채널 부스팅(channel boosting)을 더욱 효율적으로 발생시켜 채널의 전위를 상승시킬 수 있다.

선택된 워드라인(WLn)에 인가되는 첫 번째 프로그램 전압(Vpgm)이 12V이고 제9 패스전압(Vpass9)가 7V이면, 프로그램 전압(Vpgm)과 제9 패스전압(Vpass9) 간의 전압차는 5V이므로 임계치(CD)보다 낮다. 이러한 경우, 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)은 프로그램 전압(Vpgm)의 영향을 크게 받지 않으므로, 모든 비선택된 워드라인들(WLn-1 내지 WLn+k 및 WLn+1 내지 WLn+k)에 제9 패스전압(Vpass9)를 인가한다. 즉, 선택된 메모리 셀들(Fn)의 문턱전압이 목표전압에 도달하지 않고, 프로그램 전압(Vpgm)과 제9 패스전압(Vpass9) 간의 전압차가 임계치(CD)에 도달하기 전까지는, 프로그램 전압(Vpgm)의 인가 횟수에 비례하여 프로그램 전압(Vpgm)을 스텝레벨(Step Level)씩 점진적으로 상승시키고, 제9 패스전압(Vpass9)는 프로그램 전압(Vpgm)보다는 낮은 레벨로 점진적으로 상승시킨다.

프로그램 전압(Vpgm)을 점진적으로 상승시키면서 프로그램을 수행하다가, 프로그램 전압(Vpgm)과 제9 패스전압(Vpass9) 간의 전압차가 임계치(CD)에 도달하면, 선택된 워드라인(WLn)의 양단에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가하고, 다음으로 인접한 제2 및 제3 비선택 워드라인들(WLn-2, WLn-3, WLn+2 및 WLn+3)에는 점진적으로 하강하는 제4 패스전압(Vpass4)를 동시에 인가한다. 이때, 선택된 워드라인(WLn), 제1 내지 제3 비선택 워드라인들(WLn-1 내지 WLn-3 및 WLn+1 내지 WLn+3)을 제외한 나머지 비선택된 워드라인들(WLn-4 내지 WLn-k 및 WLn+4 내지 WLn+k)에는 제9 패스전압(Vpass9)을 계속 인가한다.

제2 패스전압(Vpass2)은 프로그램 전압(Vpgm)과의 전압차이가 임계치(CD)보다 높아지지 않도록 점진적으로 상승시키는데, 바람직하게는, 프로그램 동작의 효율 저하를 방지하기 위하여 프로그램 전압(Vpgm)과의 전압차이가 임계치(CD)를 유지할 수 있도록 점진적으로 상승시킨다. 즉, 제2 패스전압(Vpass2)의 스텝업 레벨(step up level)은 프로그램 전압(Vpgm)의 스텝레벨과 동일한 전압으로 설정한다. 즉, 점진적으로 상승하는 제2 패스전압(Vpass2)의 영향으로 제2 및 제3 비선택 메모리 셀들(Fn-2, Fn-3, Fn+2 및 Fn+3)의 문턱전압이 낮아지는 것을 방지하기 위하여, 제2 및 제3 비선택 메모리 셀들(Fn-2, Fn-3, Fn+2 및 Fn+3)에 연결된 제2 및 제3 비선택 워드라인들(WLn-2, WLn+2, WLn-3 및 WLn+3)에 점진적으로 낮아지는 제4 패스전압(Vpass4)을 인가하는 것이다. 제4 패스전압(Vpass4)의 스텝다운 레벨(step down level)은 0V 내지 -2V 사이의 범위에서 설정하는 것이 바람직하다.

제2 패스전압(Vpass2)은 점진적으로 상승하고, 제4 패스전압(Vpass4)은 점진적으로 낮아지므로, 프로그램 동작이 완료되기 이전에 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD)에 도달할 수 있다. 이때부터는, 제4 패스전압(Vpass4)이 인가되던 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 점진적으로 상승하는 제5 패스전압(Vpass5)를 인가하고, 제3 비선택 워드라인들(WLn-3 및 WLn+3)에는 점진적으로 낮아지는 제4 패스전압(Vpass4)을 계속 인가한다. 즉, 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)은 제2 비선택 메모리 셀들(Fn-3 및 Fn+3)보다 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인가되는 제2 패스전압(Vpass2)의 영향을 더 받기 때문에, 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 연결된 제2 비선택 워드라인들(WLn-2 및 WLn+2)의 전위를 상승시켜, 제2 패스전압(Vpass2)에 의한 영향을 보상한다. 이때, 나머지 비선택 워드라인들(WLn-4 내지 WLn-k 및 WLn+4 내지 WLn+k)에는 제9 패스전압(Vpass9)을 계속 인가한다.

제3 비선택 워드라인들(WLn-3 및 WLn+3)에 인가하는 제4 패스전압(Vpass4)이 낮아져서 제9 패스전압(Vpass9)과의 전압차가 임계치(CD)에 도달하면, 제3 비선택 워드라인들(WLn-3 및 WLn+3)에 제9 패스전압(Vpass9)과 동일한 상승률로 상승하는 제11 패스전압(Vpass11)을 인가한다.

상술한 실시 예에서는, 선택된 워드라인(WLn)에 프로그램 전압(Vpgm)을 인가할 때, 인접한 제1 내지 제3 비선택 워드라인들(WLn-1 내지 WLn-3 및 WLn+1 내지 WLn+3)에 인가하는 패스전압들을 조절하는 방법을 설명하였지만, 나머지 비선택 워드라인들(WLn-4 내지 WLn-k 및 WLn+4 내지 WLn+4)에 인가하는 패스전압들도 상기와 같이 조절하여 프로그램 동작을 수행할 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

110: 메모리 셀 어레이 120 : 제어회로
130: 전압 생성 회로 140: 로우 디코더
150: 페이지 버퍼그룹 160: 컬럼 선택 회로
170: 입출력 회로 180: 패스/페일 판단회로
200: 비교회로
Fn: 선택된 메모리 셀 Fn-1, Fn+1: 제1 비선택 메모리 셀
Fn-2, Fn+2: 제2 비선택 메모리 셀 Fn-3, Fn+3: 제3 비선택 메모리 셀
WLn: 선택된 워드라인 WLn-1, WLn+1: 제1 비선택 워드라인
WLn-2, WLn+2: 제2 비선택 워드라인 WLn-3, WLn+3: 제3 비선택 워드라인
Vpgm: 프로그램 전압 Vpass: 패스전압

Claims

선택된 워드라인에는 점진적으로 상승하는 프로그램 전압을 인가하고, 나머지 비선택된 워드라인들에는 일정한 제1 패스전압을 인가하여 선택된 메모리 셀들을 프로그램하는 단계; 및
상기 프로그램 전압과 상기 제1 패스전압 간의 전압차이가 임계치에 도달하면, 상기 선택된 워드라인에 인접한 제1 비선택 워드라인들에 상기 프로그램 전압에 비례하여 점진적으로 상승하는 제2 패스전압을 인가하면서 상기 선택된 메모리 셀들을 프로그램하는 단계를 포함하는 반도체 장치의 동작 방법.
제1항에 있어서,
상기 제1 비선택 워드라인들에 상기 제2 패스전압을 인가할 때,
상기 제1 비선택 워드라인들에 각각 인접한 제2 비선택 워드라인들의 전위를 상기 제1 패스전압보다 상기 임계치만큼 낮춘 제3 패스전압을 인가하면서 프로그램 동작을 수행하는 단계를 더 포함하는 반도체 장치의 동작 방법.
제2항에 있어서,
상기 제3 패스전압은 상기 프로그램 전압에 비례하여 점진적으로 상승하는 반도체 장치의 동작 방법.
제1항에 있어서,
상기 제1 비선택 워드라인들에 상기 제2 패스전압을 인가할 때,
상기 제1 비선택 워드라인들에 인접한 제2 비선택 워드라인들에 점진적으로 낮아지는 제4 패스전압을 인가하는 단계; 및
상기 제4 패스전압과 상기 제2 패스전압 간의 전압차가 상기 임계치에 도달하면, 상기 제2 비선택 워드라인들에 상기 프로그램 전압에 비례하여 점진적으로 상승하는 제5 패스전압을 인가하는 단계를 더 포함하는 반도체 장치의 동작 방법.
제4항에 있어서,
상기 제2 비선택 워드라인들에 상기 제5 패스전압을 인가할 때,
상기 제2 비선택 워드라인들에 각각 인접한 제3 비선택 워드라인들에 점진적으로 낮아지는 제6 패스전압을 인가하는 단계; 및
상기 제6 패스전압과 상기 제1 패스전압 간의 전압차가 상기 임계치에 도달하면, 상기 제3 비선택 워드라인들에, 일정한 제7 패스전압을 인가하는 단계를 더 포함하는 반도체 장치의 동작 방법.
제1항에 있어서,
상기 제1 비선택 워드라인들에 상기 제2 패스전압을 인가할 때,
상기 제1 비선택 워드라인들에 순차적으로 인접한 제2 및 제3 비선택 워드라인들에 점진적으로 낮아지는 제4 패스전압을 인가하는 단계; 및
상기 제4 패스전압과 상기 제2 패스전압 간의 전압차가 상기 임계치에 도달하면, 제2 비선택 워드라인들에는 상기 프로그램 전압에 비례하여 점진적으로 상승하는 제5 패스전압을 인가하고, 상기 제3 비선택 워드라인들에는 상기 제1 패스전압과의 전압차가 상기 임계치에 도달할 때까지 상기 제4 패스전압을 계속 인가하는 단계를 더 포함하는 반도체 장치의 동작 방법.
제6항에 있어서,
상기 제3 비선택 워드라인들에 인가하는 상기 제4 패스전압과 상기 제1 패스전압 간의 전압차가 상기 임계치에 도달하면, 상기 제3 비선택 워드라인에 일정한 제8 패스전압을 인가하는 반도체 장치의 동작 방법.
선택된 워드라인에는 점진적으로 상승하는 프로그램 전압을 인가하고, 나머지 비선택된 워드라인들에는 상기 프로그램 전압보다 낮은 레벨로 점진적으로 상승하는 제9 패스전압을 인가하여 상기 선택된 워드라인에 연결된 선택된 메모리 셀들을 프로그램하는 단계; 및
상기 선택된 메모리 셀들을 프로그램하는 동안, 상기 프로그램 전압과 상기 제9 패스전압 간의 전압차이가 임계치에 도달하면, 상기 선택된 워드라인에 인접한 제1 비선택 워드라인들에 상기 프로그램 전압에 비례하여 점진적으로 상승하는 제2 패스전압을 인가하면서 상기 선택된 메모리 셀들을 프로그램하는 단계를 포함하는 반도체 장치의 동작 방법.
제8항에 있어서,
상기 제1 비선택 워드라인들에 상기 제2 패스전압을 인가할 때,
상기 제1 비선택 워드라인들에 각각 인접한 제2 비선택 워드라인들의 전위를 상기 제9 패스전압보다 상기 임계치만큼 낮춘 제3 패스전압을 인가하는 단계를 더 포함하는 반도체 장치의 동작 방법.
제9항에 있어서,
상기 제3 패스전압은 상기 프로그램 전압에 비례하여 점진적으로 상승하는 반도체 장치의 동작 방법.
제8항에 있어서,
상기 제1 비선택 워드라인들에 상기 제2 패스전압을 인가할 때,
상기 제1 비선택 워드라인들에 각각 인접한 제2 비선택 워드라인들에 점진적으로 낮아지는 제4 패스전압을 인가하는 단계; 및
상기 제4 패스전압과 상기 제2 패스전압 간의 전압차가 상기 임계치에 도달하면, 상기 제2 비선택 워드라인들에 상기 프로그램 전압에 비례하여 점진적으로 상승하는 제5 패스전압을 인가하는 단계를 더 포함하는 반도체 장치의 동작 방법.
제11항에 있어서,
상기 제2 비선택 워드라인들에 상기 제5 패스전압을 인가할 때,
상기 제2 비선택 워드라인들에 각각 인접한 제3 비선택 워드라인들에 점진적으로 낮아지는 제6 패스전압을 인가하는 단계; 및
상기 제6 패스전압과 상기 제9 패스전압 간의 전압차가 상기 임계치에 도달하면, 상기 제3 비선택 워드라인들에 상기 제9 패스전압에 비례하여 점진적으로 상승하는 제10 패스전압을 인가하는 단계를 더 포함하는 반도체 장치의 동작 방법.
제8항에 있어서,
상기 제1 비선택 워드라인들에 상기 제2 패스전압을 인가할 때,
상기 제1 비선택 워드라인들에 순차적으로 인접한 제2 및 제3 비선택 워드라인들에 점진적으로 낮아지는 제4 패스전압을 인가하는 단계; 및
상기 제4 패스전압과 상기 제2 패스전압 간의 전압차가 상기 임계치에 도달하면, 제2 비선택 워드라인들에는 상기 제2 패스전압에 비례하여 점진적으로 상승하는 제5 패스전압을 인가하고, 상기 제3 비선택 워드라인들에는 상기 제9 패스전압과의 전압차가 상기 임계치에 도달할 때까지 상기 제4 패스전압을 계속 인가하는 단계를 더 포함하는 반도체 장치의 동작 방법.
제13항에 있어서,
상기 제3 비선택 워드라인에 인가하는 상기 제4 패스전압과 상기 제9 패스전압 간의 전압차가 상기 임계치에 도달하면, 상기 제3 비선택 워드라인에 상기 제9 패스전압에 비례하여 점진적으로 상승하는 제11 패스전압을 인가하는 반도체 장치의 동작 방법.
메모리 셀 어레이;
프로그램 전압, 패스전압, 독출전압 및 소거전압을 생성하는 전압 생성 회로;
상기 전압 생성 회로에서 생성된 전압을 상기 메모리 셀 어레이의 워드라인들에 전달하기 위한 로우 디코더;
상기 전압 생성 회로에서 생성된 상기 프로그램 전압 및 상기 패스전압을 비교하고, 비교 결과 전압차가 임계치에 도달하면 임계신호를 출력하는 비교회로; 및
상기 임계신호에 응답하여 상기 전압 생성 회로에서 생성되는 상기 패스전압을 상승 또는 하강시키기 위한 제어회로를 포함하는 반도체 장치.
제15항에 있어서,
프로그램 데이터가 저장되는 래치들을 각각 포함하며, 상기 제어회로에서 출력되는 페이지 버퍼 제어신호들에 따라, 상기 프로그램 데이터를 상기 메모리 셀 어레이에 연결된 비트라인들에 전달하기 위한 페이지 버퍼 그룹을 포함하는 반도체 장치.
제16항에 있어서,
상기 임계치는, 상기 메모리 셀 어레이의 선택된 메모리 셀을 프로그램할 때, 상기 프로그램 전압으로 인해 상기 선택된 메모리 셀에 인접한 비선택된 메모리 셀들의 문턱전압이 낮아지지 않는 최대 전압차인 반도체 장치.