TWI636460B - 半導體裝置 - Google Patents

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TWI636460B
TWI636460B TW104111403A TW104111403A TWI636460B TW I636460 B TWI636460 B TW I636460B TW 104111403 A TW104111403 A TW 104111403A TW 104111403 A TW104111403 A TW 104111403A TW I636460 B TWI636460 B TW I636460B
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韓商愛思開海力士有限公司
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Abstract

一種半導體裝置包含記憶體區塊，其包含複數個記憶胞，其中所述複數個記憶胞被分成複數個頁；以及一操作電路，其適合用於輸出操作電壓至所述記憶體區塊的區域線，以在所述複數個記憶胞上執行一編程迴圈、一抹除迴圈以及一讀取操作，其中所述操作電路適合用於在所述編程迴圈或是抹除迴圈完成之後，施加一具有一正電位的虛設脈衝至所述區域線。

Description

半導體裝置
各種的範例實施例是大致有關於一種半導體裝置，並且更具體而言是有關於一種包含一記憶胞的半導體裝置。
相關申請案的交互參照
本申請案是主張2014年11月18日申請的韓國專利申請案號10-2014-0160704的優先權，所述韓國專利申請案的整個揭露內容是以其整體被納入在此。
一編程迴圈可加以執行，以將資料儲存在一記憶胞中。一讀取操作可加以執行，以讀取儲存在所述記憶胞中的資料。一抹除迴圈可加以執行，以抹除儲存在所述記憶胞中的資料。所述記憶胞的臨界電壓可被感測，以讀取儲存在所述記憶胞中的資料。然而，當一讀取操作是在執行所述編程迴圈或抹除迴圈之後加以執行時，一項錯誤可能會由於所述記憶胞的臨界電壓被錯誤地感測而發生。
一實施例是針對於一種能夠改善操作可靠度及正確性的半導體裝置。
根據本發明的一實施例的一種半導體裝置可包含記憶體區 塊，其包含複數個記憶胞，其中所述複數個記憶胞被分成複數個頁；以及一操作電路，其適合用於輸出操作電壓至所述記憶體區塊的區域線(local line)，以在所述複數個記憶胞上執行一編程迴圈、一抹除迴圈以及一讀取操作，其中所述操作電路適合用於在所述編程迴圈或是抹除迴圈完成之後，施加一具有一正電位的虛設(dummy)脈衝至所述區域線。
根據本發明的另一實施例的一種半導體裝置可包含記憶體區塊，其包含耦接在位元線與一共同的源極線之間並且響應於施加至區域線的操作電壓來操作的記憶體串；以及一操作電路，其適合用於輸出所述操作電壓至所述區域線，以在內含於所述記憶體串中的記憶胞上執行一編程迴圈、一抹除迴圈以及一讀取操作，其中所述操作電路適合用於在執行所述讀取操作之前施加一具有一正電位的虛設脈衝至所述區域線。
110‧‧‧記憶體陣列
110MB‧‧‧記憶體區塊
120‧‧‧控制電路(操作電路)
130‧‧‧電壓供應電路(操作電路)
131‧‧‧電壓產生電路
132_0~132_m‧‧‧耦接電路
133‧‧‧區塊選擇電路
140‧‧‧讀取/寫入電路(操作電路)
1100‧‧‧記憶體系統
1110‧‧‧記憶體控制器
1111‧‧‧SRAM
1112‧‧‧CPU
1113‧‧‧主機介面
1114‧‧‧ECC
1115‧‧‧記憶體介面
1120‧‧‧非揮發性記憶體裝置
1200‧‧‧OneNand快閃記憶體
1210‧‧‧主機介面(I/F)
1220‧‧‧緩衝器RAM
1230‧‧‧控制器
1240‧‧‧控制器
1250‧‧‧NAND快閃胞陣列
1300‧‧‧計算系統
1310‧‧‧記憶體系統
1312‧‧‧快閃記憶體裝置
1320‧‧‧CPU
1330‧‧‧RAM
1340‧‧‧使用者介面
1350‧‧‧數據機
1360‧‧‧系統匯流排
ADD‧‧‧位址信號
BL‧‧‧位元線
C0~C15‧‧‧記憶胞
CMD‧‧‧命令信號
CMDpb‧‧‧操作控制信號
CMDv‧‧‧控制信號
CSL‧‧‧共同的源極線
DATA‧‧‧資料
DSL、DSL1~DSL4‧‧‧汲極選擇線
DST‧‧‧汲極選擇電晶體
GDSL[0：4]‧‧‧全域的選擇線
GPG‧‧‧全域的管道閘極線
GSSL[0：4]‧‧‧全域的選擇線
GWL0~GWL15‧‧‧全域的字線
PAGE‧‧‧頁
PC‧‧‧管道通道層
PG‧‧‧管道閘極
PT‧‧‧管道電晶體
RADD‧‧‧列位址信號
S110~S130‧‧‧步驟
S410~S440‧‧‧步驟
S510~S540‧‧‧步驟
S610~S690‧‧‧步驟
S710~S740‧‧‧步驟
S810~S840‧‧‧步驟
S910~S990‧‧‧步驟
SL‧‧‧共同的源極線
SP1‧‧‧第一垂直的通道層
SP2‧‧‧第二垂直的通道層
SSL、SSL1~SSL4‧‧‧源極選擇線
SST‧‧‧源極選擇電晶體
ST‧‧‧記憶體串
SUB‧‧‧半導體基板
Vdsl‧‧‧選擇電壓
Vdummy‧‧‧虛設脈衝
Verase‧‧‧抹除電壓
Vpass‧‧‧通過電壓
Vpg‧‧‧管道閘極電壓
Vpgm‧‧‧編程電壓
Vread‧‧‧讀取電壓
Vsel_0~Vsel_m‧‧‧區塊選擇信號
Vsl‧‧‧共同的源極電壓
Vssl‧‧‧選擇電壓
Vverify‧‧‧驗證電壓
WL0~WL15‧‧‧字線
圖1是描繪根據一實施例的一種半導體裝置的方塊圖；圖2A至2C是描繪在圖1中所示的一記憶體區塊的圖；圖3是描繪在圖1中所示的一電壓供應電路的詳細方塊圖；圖4至10是描繪根據一實施例的一種操作一半導體裝置的方法的流程圖；圖11是描繪根據一實施例的一種記憶體系統的概要方塊圖；圖12是描繪根據一實施例的執行一編程操作的一種融合式(fusion)記憶體裝置或是一種融合式記憶體系統的概要方塊圖；以及圖13是描繪根據一實施例的一種快閃記憶體裝置的概要方塊圖。
在以下，各種的範例實施例將會參考所附的圖式來加以詳細地描述。在圖式中，構件的厚度及長度可能會為了圖示的便利性而被誇大。在以下的說明中，相關的功能及構造的詳細解說可能會為了解說的簡化及簡潔起見而被省略。相同的元件符號是指整個說明書及圖式中的相似的元件。
圖1是描繪根據一實施例的一種半導體裝置的方塊圖。
參照圖1，所述半導體裝置可包含一記憶體陣列110以及一操作電路120至140。所述記憶體陣列110可包含複數個記憶體區塊110MB。所述記憶體區塊110MB的每一個可包含複數個記憶體串。所述記憶體串的每一個可包含複數個記憶胞(未繪出)。在一快閃記憶體裝置中，每個記憶體區塊可包含快閃記憶胞。所述記憶胞的每一個可包括一包含多晶矽的浮動閘極、或是一包含一氮化物層的電荷儲存層。
所述記憶體區塊的每一個可包含U形記憶體串，所述記憶體串分別耦接至位元線，而且與一共同的源極線並聯耦接。所述記憶體區塊的結構是在以下加以詳細地描述。
圖2A至2C是描繪根據一實施例的圖1的記憶體區塊110MB的圖。詳細的說，圖2C是描繪圖1的記憶體區塊110MB的電路圖，圖2A是描繪內含在圖2C的記憶體區塊110MB中的一記憶體串ST的立體圖，並且圖2B是描繪圖2A的記憶體串ST的電路圖。
參照圖2A及2B，一包含一凹陷部分的管道(pipe)閘極PG可被形成在一半導體基板SUB上，並且一管道通道層PC可被形成在所述管 道閘極PG的凹陷部分中。垂直的通道層SP1及SP2可被形成在所述管道通道層PC之上。一對所述垂直的通道層SP1及SP2的第一垂直的通道層SP1的一頂端部分可以耦接至一共同的源極線SL。所述第二垂直的通道層SP2的一頂端部分可以耦接至一位元線BL。所述垂直的通道層SP1及SP2可包含多晶矽。
複數個導電層DSL以及WL15至WL8可以在不同的高度處被形成，以圍繞所述第二垂直的通道層SP2。此外，複數個導電層SSL以及WL0至WL7可以在不同的高度處被形成，以圍繞所述第一垂直的通道層SP1。一包含一電荷儲存層的多層膜(未繪出)可被形成在所述垂直的通道層SP1及SP2的表面以及所述管道通道層PC的一表面上。所述多層膜可以進一步被形成在所述垂直的通道層SP1及SP2與所述導電層DSL、WL15至WL8、SSL、以及WL0至WL7之間、以及在所述管道通道層PC與管道閘極PG之間。
一圍繞所述第二垂直的通道層SP2的最上面的導電層可以是一汲極選擇線DSL，並且在所述汲極選擇線DSL之下的下方的導電層可以是字線WL15至WL8。一圍繞所述第一垂直的通道層SP1的最上面的導電層可以是一源極選擇線SSL，並且在所述源極選擇線SSL之下的下方的導電層可以是字線WL0至WL7。作為所述字線的導電層中的某些個可以是虛設字線(未繪出)。
換言之，第一導電層SSL及WL0至WL7以及第二導電層DSL及WL15至WL8可被堆疊在所述半導體基板的不同區域中。穿過所述第一導電層SSL以及WL0至WL7的第一垂直的通道層SP1可以在所述共 同的源極線SL與管道通道層PC之間，在一垂直的方向上耦接至所述半導體基板SUB。穿過所述第二導電層DSL以及WL15至WL8的第二垂直的通道層SP2可以在所述位元線BL與管道通道層PC之間，在所述垂直的方向上耦接至所述半導體基板SUB。
一汲極選擇電晶體DST可被形成在所述汲極選擇線DSL圍繞第二垂直的通道層SP2所在之處。主要記憶胞C15至C8可被形成在所述字線WL15至WL8分別圍繞第二垂直的通道層SP2所在的位置處。一源極選擇電晶體SST可被形成在所述源極選擇線SSL圍繞第一垂直的通道層SP1所在之處。主要記憶胞C0至C7可被形成在字線WL0至WL7分別圍繞所述第一垂直的通道層SP1所在之處。
在具有所述上述結構的記憶體區塊110MB中，所述記憶體串ST可包含所述汲極選擇電晶體DST以及主要記憶胞C15至C8，其在所述位元線BL與管道通道層PC之間，在所述垂直的方向上耦接至所述半導體基板SUB；以及所述源極選擇電晶體SST以及主要記憶胞C0至C7，其在所述共同的源極線CSL與管道通道層PC之間，在所述垂直的方向上耦接至所述半導體基板SUB。此外，一虛設胞電晶體(未繪出)可以進一步耦接在所述選擇電晶體DST或SST與主要胞電晶體C15或C0之間，並且一虛設胞電晶體(未繪出)可以進一步耦接在所述主要胞電晶體C8或C7與一管道電晶體之間。
耦接在所述共同的源極線CSL與管道電晶體PT之間的源極選擇電晶體SST以及主要記憶胞C0至C7可以形成一第一垂直的記憶體串。耦接在所述位元線BL與管道電晶體PT之間的汲極選擇電晶體DST以 及主要記憶胞C15至C8可以形成一第二垂直的記憶體串。
參照圖2C，所述記憶體區塊110MB可包含複數個耦接至位元線BL的記憶體串ST。所述具有一U形結構的記憶體串ST的每一個可包含在所述垂直的方向上耦接在所述共同的源極線SL與在所述半導體基板SUB中的管道電晶體PT之間的第一垂直的記憶體串SST及C0至C7；以及在所述垂直的方向上耦接在所述位元線BL與在所述半導體基板SUB中的管道電晶體PT之間的第二垂直的記憶體串C8至C15及DST。所述第一垂直的記憶體串SST及C0至C7可包含所述源極選擇電晶體SST以及記憶胞C0至C7。所述源極選擇電晶體SST可以根據一施加至源極選擇線SSL1至SSL4的電壓來加以控制，並且所述記憶胞C0至C7可以根據一施加至所述堆疊的字線WL0至WL7的電壓來加以控制。所述第二垂直的記憶體串C8至C15及DST可包含所述汲極選擇電晶體DST以及記憶胞C8至C15。所述汲極選擇電晶體DST可以根據一施加至汲極選擇線DSL1至DSL4的電壓來加以控制，並且所述記憶胞C8至C15可以根據一施加至所述堆疊的字線WL8至WL15的電壓來加以控制。
當所述記憶體區塊110MB被選擇時，耦接在一對位在具有所述U形結構的記憶體串的中間的記憶胞C7及C8之間的管道電晶體PT可以將內含在所選的記憶體區塊中的第一垂直的記憶體串SST及C0至C7的通道層以及所述第二垂直的記憶體串C8至C15及DST的通道層彼此電耦接。
在一具有一種二維的(2D)結構的記憶體區塊中，所述記憶體串的每一個可以分別耦接至所述位元線的一個，並且所述記憶體區塊的汲 極選擇電晶體可以藉由單一汲極選擇線來同時加以控制。然而，在具有一種三維的(3D)結構的記憶體區塊110MB中，所述複數個記憶體串ST可以共同耦接至所述位元線BL的每一個。在相同的記憶體區塊110MB中，被共同耦接至所述位元線BL中之一並且藉由相同的字線來加以控制的記憶體串ST的數目可以根據設計來加以改變。
由於所述複數個記憶體串ST是與所述單一位元線BL並聯耦接，因此所述汲極選擇電晶體DST可以根據施加至所述汲極選擇線DSL1至DSL4的選擇電壓來獨立地加以控制，以便於選擇性地耦接所述單一位元線BL至所述記憶體串ST。
在所述記憶體區塊110MB中被耦接在所述垂直的方向上的第一垂直的記憶體串SST及C0至C7的記憶胞C0至C7以及所述第二垂直的記憶體串C8至C15及DST的記憶胞C8至C15可以分別根據施加至所述堆疊的字線WL0至WL7以及堆疊的字線WL8至WL15的操作電壓來加以控制。所述字線WL0至WL15可被分成記憶體區塊的單元。
所述選擇線DSL1至DSL4、SSL1至SSL4以及所述字線WL0至WL15可以是所述記憶體區塊110MB的區域線。所述源極選擇線SSL1至SSL4以及字線WL0至WL7可以是所述第一垂直的記憶體串的區域線，並且所述字線WL8至WL15以及汲極選擇線DSL1至DSL4可以是所述第二垂直的記憶體串的區域線。在所述記憶體區塊110MB中的管道電晶體PT的管道閘極PG可以是彼此共同耦接的。
在所述記憶體區塊110MB中耦接至不同的位元線並且共用一汲極選擇線(例如是DSL4)的記憶胞可以形成單一頁PAGE。所述記憶體區 塊110MB可以是用於一抹除迴圈的基本單元，並且所述頁PAGE可以是用於一編程迴圈以及一讀取操作的基本單元。
再次參照圖1及2B，所述操作電路120至140可被配置以在耦接至一例如是WL0的所選的字線的記憶胞C0上執行一編程迴圈、一抹除迴圈以及一讀取操作。所述編程迴圈可包含一編程操作以及一編程驗證操作，並且所述抹除迴圈可包含一抹除操作以及一抹除驗證操作。在所述抹除迴圈之後，所述操作電路120至140可以執行一編程操作(或是後編程操作)，以控制記憶胞的臨界電壓分布所在的一抹除位準。
為了執行所述編程迴圈、抹除迴圈以及讀取操作，所述操作電路120至140可被配置以選擇性地輸出所述操作電壓至所選的記憶體區塊的區域線SSL、WL0至WL15、PG及DSL以及共同的源極線SL，控制在所述位元線BL上的預充電/放電、或是感測在所述位元線BL上的電流流動(或是電壓變化)。
在一種NAND快閃記憶體中，所述操作電路120至140可包含一控制電路120、一電壓供應電路130以及一讀取/寫入電路140。
所述控制電路120可以響應於從一外部的裝置輸入的一命令信號CMD，以控制電壓供應電路130來產生具有目標位準的操作電壓Verase、Vpgm、Vread、Vverify、Vpass、Vdsl、Vssl、Vsl、以及Vpg，以執行所述編程迴圈、抹除迴圈以及讀取操作，並且施加所述操作電壓至所選的記憶體區塊的區域線SSL、WL0至WL15、PG及DSL以及共同的源極線SL。所述控制電路120可以接收一位址信號ADD以及所述命令信號CMD，以輸出一控制信號CMDv以及一列位址信號RADD至所述電壓供應電路 130。此外，所述控制電路120可以控制讀取/寫入電路140，以在所述讀取操作或編程驗證操作期間響應於待被儲存在記憶胞中的資料來控制在所述位元線BL上的預充電/放電、或是感測在所述位元線BL上的一電流流動(或是電壓變化)，以執行所述編程迴圈、抹除迴圈以及讀取操作。所述控制電路120可以輸出一操作控制信號CMDpb至所述讀取/寫入電路140。
所述電壓供應電路130可以響應於來自控制電路120的控制信號CMDv，以產生在記憶胞上執行所述編程迴圈、抹除迴圈以及讀取操作所必要的操作電壓。所述操作電壓可包含一抹除電壓Verase、一編程電壓Vpgm、一讀取電壓Vread、一驗證電壓Vverify、一通過電壓Vpass、選擇電壓Vdsl及Vssl、一共同的源極電壓Vsl、以及一管道閘極電壓Vpg。此外，所述電壓供應電路130可以響應於來自控制電路120的列位址信號RADD以輸出所述操作電壓至所選的記憶體區塊110MB的區域線SSL、WL0至WL15、PG及DSL以及共同的源極線SL。
所述讀取/寫入電路140可包含複數個透過所述位元線BL來耦接至記憶體陣列110的頁緩衝器(page buffer)(未繪出)。更明確地說，所述頁緩衝器的每一個可以分別耦接至所述位元線BL的一個。換言之，所述頁緩衝器可以一對一地耦接至所述位元線。在所述編程操作期間，響應於來自所述控制電路120的操作控制信號CMDpb以及待被儲存在記憶胞中的資料DATA，所述頁緩衝器可以選擇性地預充電位元線BL。在所述編程驗證操作或讀取操作期間，所述控制電路120可以控制頁緩衝器以預充電位元線BL、感測在位元線BL上的電壓變化或是電流、以及閂鎖從記憶胞讀取的資料。
圖3是描繪在圖1中所示的電壓供應電路130的詳細方塊圖。
參照圖3，所述半導體裝置的電壓供應電路130可包含一電壓產生電路131、耦接電路132_0至132_m以及一區塊選擇電路133。所述記憶體陣列110的記憶體區塊110MB可以是以上參考圖2A至2C所述的記憶體區塊。
所述電壓產生電路131可被配置以輸出所述操作電壓至全域的(global)線GSSL[0：4]、GWL0至GWL15、GPG以及GDSL[0：4]。例如，所述電壓產生電路131可以輸出在記憶胞上執行所述編程迴圈、讀取操作以及抹除迴圈所必要的操作電壓至所述全域的線GSSL[0：4]、GWL0至GWL15、GPG以及GDSL[0：4]。
所述耦接電路132_0至132_m可以耦接在全域的線GSSL[0：4]、GWL0至GWL15、GPG及GDSL[0：4]與所述記憶體區塊110MB的區域線SSL[0：4]、WL0至WL15、PG及DSL[0：4]之間，並且響應於來自所述區塊選擇電路133的區塊選擇信號Vsel_0至Vsel_m來操作。換言之，所述耦接電路132_0至132_m可以響應於來自所述區塊選擇電路133的區塊選擇信號Vsel_0至Vsel_m，選擇性地將所述全域的線GSSL[0：4]、GWL0至GWL15、GPG及GDSL[0：4]分別耦接至所選的記憶體區塊110MB的區域線SSL[0：4]、WL0至WL15、PG及DSL[0：4]，使得從所述電壓產生電路131被輸出至全域的線GSSL[0：4]、GWL0至GWL15、GPG及GDSL[0：4]的操作電壓，例如是圖1的抹除電壓Verase、編程電壓Vpgm、讀取電壓Vread、驗證電壓Vverify、通過電壓Vpass、選擇電壓Vdsl及Vssl、共同的 源極電壓Vsl、以及管道閘極電壓Vpg分別可被傳輸至所選的記憶體區塊110MB的區域線SSL[0：4]、WL0至WL15、PG以及DSL[0：4]。
所述耦接電路132_0至132_m可以進一步包含耦接在所述全域的線GSSL[0：4]、GWL0至GWL15、GPG以及GDSL[0：4]與所述記憶體區塊110MB的區域線SSL[0：4]、WL0至WL15、PG以及DSL[0：4]之間的電晶體(未繪出)。
在所述快閃記憶體裝置中，所述耦接電路132_0至132_m的每一個分別可以對應於所述記憶體區塊110MB的一個，並且所述耦接電路132_0至132_m可以響應於區塊選擇電路133的區塊選擇信號Vsel_0至Vsel_m來選擇性地操作。例如，在所述耦接電路132_0至132_m中，只有響應於區塊選擇信號Vsel_0至Vsel_m所選出的耦接電路才可以選擇性地加以操作。
所述區塊選擇電路133可以響應於列位址信號RADD來分別輸出所述區塊選擇信號Vsel_0至Vsel_m至耦接電路132_0至132_m。響應於所述列位址信號RADD，區塊選擇信號Vsel_0至Vsel_m中之一可被啟動，並且其它的區塊選擇信號可被解除啟動。接收被啟動的區塊選擇信號Vsel_0的耦接電路132_0可以在無電壓降之下，傳輸被輸出至所述全域的線GSSL[0：4]、GWL0至GWL15、GPG以及GDSL[0：4]的操作電壓至所選的記憶體區塊110MB。接收被解除啟動的區塊選擇信號Vsel_m的耦接電路132_m可以阻擋被輸出至所述全域的線GSSL[0：4]、GWL0至GWL15、GPG以及GDSL[0：4]的操作電壓，而不被傳輸至所選的記憶體區塊110MB。
參照圖1及3，所述操作電路120至140可以在所述編程迴 圈或抹除迴圈完成之後，施加一具有一正電位的虛設脈衝Vdummy至所有的記憶體區塊110MB的區域線SSL[0：4]、WL0至WL15、PG以及DSL[0：4]。此外，在執行所述讀取操作之前，所述操作電路120至140可以施加具有所述正電位的虛設脈衝Vdummy至所有的記憶體區塊或是所選的記憶體區塊110MB的區域線SSL[0：4]、WL0至WL15、PG以及DSL[0：4]。
更明確地說，所述電壓產生電路131可以響應於來自控制電路120的控制信號CMDv以輸出所述虛設脈衝Vdummy至全域的線GSSL[0：4]、GWL0至GWL15、GPG以及GDSL[0：4]，並且所述區塊選擇電路133可以響應於來自控制電路120的列位址信號RADD以啟動所有的區塊選擇信號Vsel_0至Vsel_m。所述耦接電路132_0至132_m可以響應於被啟動的區塊選擇信號Vsel_0至Vsel_m，以將所有的記憶體區塊110MB的區域線SSL[0：4]、WL0至WL15、PG以及DSL[0：4]耦接至所述全域的線GSSL[0：4]、GWL0至GWL15、GPG以及GDSL[0：4]。因此，所述虛設脈衝Vdummy可被施加至所有的記憶體區塊110MB的區域線SSL[0：4]、WL0至WL15、PG以及DSL[0：4]。
在另一例子中，所述區塊選擇電路133可以響應於來自控制電路120的列位址信號RADD以啟動單一區塊選擇信號，例如是Vsel_0。所述耦接電路132_0可以響應於被啟動的區塊選擇信號Vsel_0，以將所選的記憶體區塊110MB的區域線SSL[0：4]、WL0至WL15、PG以及DSL[0：4]耦接至所述全域的線GSSL[0：4]、GWL0至GWL15、GPG以及GDSL[0：4]，以執行所述讀取操作。因此，所述虛設脈衝Vdummy可以只被施加至所選的記憶體區塊110MB的區域線SSL[0：4]、WL0至WL15、PG以及DSL[0： 4]，以執行所述讀取操作。
當施加所述虛設脈衝Vdummy時，所述操作電路120至140可以施加一0V的接地電壓至所述記憶體區塊110MB的如同在圖2B中所示的位元線BL以及共同的源極線SL。
藉由在上述的狀況下施加所述虛設脈衝Vdummy，可以避免在所述讀取操作期間發生因為記憶胞的通道區域的初始化所造成的錯誤。
具有上述構件的半導體裝置的操作是在以下加以描述。
圖4至10是描繪根據一實施例的一種操作一半導體裝置的方法的流程圖。
參照圖1、3及4，一所選的頁的一編程迴圈可以在步驟S410加以執行。所述編程迴圈可包含一編程操作以及一編程驗證操作，並且利用一種增量階躍脈衝編程(ISPP)的方法來加以執行。
更明確地說，所述編程操作可以在步驟S411，在所選的頁上加以執行。當一具有所述命令信號CMD、位址信號ADD以及資料DATA的編程命令被輸入時，所述讀取/寫入電路140可以施加一0V的編程許可電壓至編程資料被儲存於其中的記憶胞的位元線BL，並且施加一具有一電源電壓的編程禁止電壓至抹除資料被儲存於其中的記憶胞的位元線BL。
所述電壓供應電路130的電壓產生電路131可以響應於來自所述控制電路120的控制信號CMDv以輸出所述選擇電壓Vssl及Vdsl至全域的選擇線GDSL[0：4]及GSSL[0：4]、輸出所述管道閘極電壓Vpg至全域的管道閘極線GPG、輸出所述編程電壓Vpgm至所選的頁的全域的字線(例如，GWL0)、以及輸出所述通過電壓Vpass至其餘的全域的字線。
所述電壓供應電路130的區塊選擇電路133可以響應於來自控制電路120的列位址信號RADD以啟動對應於包含所選的頁的記憶體區塊的區塊選擇信號(例如，Vsel_0)。所述耦接電路132_0可以響應於被啟動的區塊選擇信號Vsel_0以將所選的記憶體區塊110MB的區域線SSL[0：4]、WL0至WL15、PG以及DSL[0：4]耦接至所述全域的線GSSL[0：4]、GWL0至GWL15、GPG以及GDSL[0：4]。
因此，所述編程操作可以在內含於所選的頁中的記憶胞，亦即耦接至一被施加所述編程電壓Vpgm的字線的記憶胞上加以執行。
在步驟S413，所述編程驗證操作可以在其上被執行所述編程操作的記憶胞上加以執行。所述讀取/寫入電路140可以預充電位元線BL，以執行所述編程驗證操作。
所述電壓供應電路130的電壓產生電路131可以響應於來自所述控制電路120的控制信號CMDv以分別輸出所述選擇電壓Vssl及Vdsl至全域的選擇線GDSL[0：4]及GSSL[0：4]、輸出所述管道閘極電壓Vpg至全域的管道閘極線GPG、輸出所述編程驗證電壓Vverify至所選的頁的全域的字線(例如，GWL0)、以及輸出所述通過電壓Vpass至其餘的全域的字線。這些電壓可被施加至透過所述耦接電路132_0而耦接到全域的線GSSL[0：4]、GWL0至GWL15、GPG以及GDSL[0：4]的所選的記憶體區塊110MB的區域線SSL[0：4]、WL0至WL15、PG以及DSL[0：4]。
所述讀取/寫入電路140可以感測在位元線BL上的電壓變化，並且在其中的一閂鎖電路內儲存一感測結果。
所述控制電路120可以在步驟S415，根據儲存在所述讀取/ 寫入電路140中的感測結果來判斷所述編程操作是成功或是失敗。在步驟S415，當資料未被儲存於其中的記憶胞的數目大於一預設的數目(否(NO))時，所述編程操作可被判斷為失敗的。當所述編程操作失敗時，所述電壓供應電路130可以在步驟S417，響應於來自所述控制電路120的控制信號CMDv來增加所述編程電壓Vpgm一預設的位準。此外，所述電壓供應電路130可以根據在步驟S417被增大的編程電壓Vpgm來再次執行所述編程操作。
當在步驟S415由於所述資料DATA是被正常儲存在記憶胞中而判斷所述編程操作成功(是(YES))時，所述虛設脈衝Vdummy可以在步驟S420予以施加。
所述電壓供應電路130的電壓產生電路131可以輸出所述虛設脈衝Vdummy至所有的全域的線GSSL[0：4]、GWL0至GWL15、GPG以及GDSL[0：4]。所述區塊選擇電路133可以啟動所有的區塊選擇信號Vsel_0至Vsel_m。因此，所述記憶體區塊110MB的區域線SSL[0：4]、WL0至WL15、PG以及DSL[0：4]可以透過所述耦接電路132_0至132_m來耦接至全域的線GSSL[0：4]、GWL0至GWL15、GPG以及GDSL[0：4]。
因此，所述虛設脈衝Vdummy可被施加至所有的記憶體區塊110MB的區域線SSL[0：4]、WL0至WL15、PG以及DSL[0：4]。0V的接地電壓可以藉由所述電壓供應電路130以及讀取/寫入電路140而被施加至所述共同的源極線SL以及位元線BL。
因為所述編程迴圈而異常地剩餘在記憶胞的通道區域中的電荷可以藉由所述虛設脈衝Vdummy而被放電至位元線BL或是共同的源極 線SL，因而所述通道區域可被初始化。因此，即使當一讀取操作被執行時，一臨界電壓的感測錯誤可加以避免，並且可靠度可加以改善。
在步驟S430，可判斷其上完成所述編程迴圈的頁是否為最後一頁。在步驟S430，當其並非最後一頁(否)時，所述控制電路120可以改變列位址信號RADD，使得下一頁可以在步驟S440加以選擇。接著，步驟S410至S430可加以重復。在步驟S430，當其上完成所述編程迴圈的頁是最後一頁(是)時，所有的操作可以是完成的。
如上所述，每當內含在所選的頁中的記憶胞的編程迴圈完成時，所述虛設脈衝Vdummy可被輸出至所述記憶體區塊110MB的區域線SSL[0：4]、WL0至WL15、PG以及DSL[0：4]。然而，在所選的頁的所有編程迴圈完成之後，所述虛設脈衝Vdummy可被施加至所述記憶體區塊的區域線SSL[0：4]、WL0至WL15、PG以及DSL[0：4]一次。
參照圖1、3及5，一編程迴圈可以在步驟S510，在一所選的頁上加以執行。所述編程迴圈可以利用一種增量階躍脈衝編程(ISPP)的方法來加以執行。在步驟S510的編程迴圈可以用和以上在圖4中所述的步驟S410的編程迴圈實質相同的方式來加以執行。
在步驟S520，可以判斷其上完成所述編程迴圈的頁是否為最後一頁。在步驟S520，當其並非最後一頁(否)時，所述控制電路120可以改變列位址信號RADD，使得下一頁可以在步驟S530加以選擇。接著，步驟S510及S520可加以重復。
在步驟S520，當其上完成所述編程迴圈的頁是最後一頁(是)時，所述虛設脈衝Vdummy可以在步驟S540予以施加。所述虛設脈衝 Vdummy可以用和以上在圖4中所述的步驟S420實質相同的方式來予以施加。
如上所述，在內含於複數個頁中的記憶胞的所有編程迴圈完成之後，所述虛設脈衝Vdummy可被輸出至所述記憶體區塊110MB的區域線SSL[0：4]、WL0至WL15、PG以及DSL[0：4]。然而，當一讀取命令是在所有的編程迴圈完成之前被輸入時，所述操作電路120至140可以停止在所述頁上執行所述編程迴圈，施加具有所述正電位的虛設脈衝Vdummy至所述記憶體區塊的區域線，並且執行一讀取操作。在完成所述讀取操作之後，所述操作電路120至140可以恢復繼續所選的頁的編程迴圈。
更明確地說，參照圖1、3及6，一編程迴圈可以在步驟S610，在一所選的頁上加以執行。所述編程迴圈可以利用一種增量階躍脈衝編程(ISPP)的方法來加以執行。在S610的編程迴圈可以用和以上在圖4中所述的步驟S410的編程迴圈實質相同的方式來加以執行。
在步驟S610完成所選的頁的編程迴圈之後，可以在步驟S620檢查是否有一讀取命令被輸入。當在步驟S620檢查出所述讀取命令並未被輸入(否)時，可以在步驟S670判斷其上完成所述編程迴圈的頁是否為最後一頁。
當在步驟S620檢查出具有所述命令信號CMD及位址信號ADD的讀取命令被輸入(是)時，所述虛設脈衝Vdummy可以在步驟S630予以施加。所述虛設脈衝Vdummy可以用和以上在圖4中所述的步驟S420實質相同的方式來予以施加。
接著，其上執行一讀取操作的一頁可以在步驟S640響應於 所述位址信號ADD來加以選擇。例如，所述控制電路120可以在其中的一暫存器內儲存在步驟S610於其上完成所述編程迴圈的頁的一編程位址信號，並且響應於一讀取位址信號以輸出其上執行所述讀取操作的頁的列位址信號RADD。
所述操作電路120至140可以在步驟S650，在所選的頁上執行所述讀取操作。所述讀取/寫入電路140可以預充電位元線BL，以執行所述讀取操作。
所述電壓供應電路130的區塊選擇電路133可以響應於來自控制電路120的列位址信號RADD，以啟動包含所選的頁的記憶體區塊的區塊選擇信號(例如，Vsel_m)。所述耦接電路132_m可以響應於被啟動的區塊選擇信號Vsel_m，以將所選的記憶體區塊110MB的區域線SSL[0：4]、WL0至WL15、PG以及DSL[0：4]耦接至所述全域的線GSSL[0：4]、GWL0至GWL15、GPG以及GDSL[0：4]。
所述電壓供應電路130的電壓產生電路131可以響應於來自所述控制電路120的控制信號CMDv以分別輸出所述選擇電壓Vssl及Vdsl至全域的選擇線GDSL[0：4]及GSSL[0：4]、輸出所述管道閘極電壓Vpg至全域的管道閘極線GPG、輸出所述讀取電壓Vread至所選的頁的全域的字線(例如，GWL0)、以及輸出所述通過電壓Vpass至其餘的全域的字線。
這些電壓可被施加至透過所述耦接電路132_m而耦接至全域的線GSSL[0：4]、GWL0至GWL15、GPG以及GDSL[0：4]的所選的記憶體區塊110MB的區域線SSL[0：4]、WL0至WL15、PG以及DSL[0：4]。
所述讀取/寫入電路140可以感測在位元線BL上的電壓變 化，並且在其中的一閂鎖電路內儲存一感測結果。接著，所述讀取/寫入電路140可以輸出儲存在所述閂鎖電路中的資料DATA。
當所述讀取操作完成時，其上完成所述編程迴圈的頁可以在步驟S660加以選擇。例如，所述控制電路120可以根據在步驟S640儲存於其中的暫存器內的編程位址信號來改變所述列位址信號RADD。
在步驟S670，可以判斷其上完成所述編程迴圈的頁是否為最後一頁。在步驟S670，當其並非最後一頁(否)時，所述控制電路120可以改變列位址信號RADD，使得下一頁可以在步驟S680加以選擇。接著，步驟S610至S670可加以重復。
在步驟S670，當其上完成所述編程迴圈的頁是最後一頁(是)時，所述虛設脈衝Vdummy可以在步驟S690予以施加。所述虛設脈衝Vdummy可以用和以上在圖4中所述的步驟S420實質相同的方式來予以施加。
一種在一抹除迴圈被執行時施加一虛設脈衝的方法是在以下加以描述。
參照圖1、3及7，一所選的記憶體區塊的一抹除迴圈可以在步驟S710加以執行。所述抹除迴圈可包含一抹除操作以及一抹除驗證操作，並且利用一種增量階躍脈衝抹除(ISPE)的方法來加以執行。
更明確地說，所述抹除操作可以在步驟S711，在所選的記憶體區塊上加以執行。由於一種包含一U形記憶體串的三維建構的記憶體區塊的一抹除操作是藉由一眾所周知的方法而被執行，因此其詳細說明是被省略。
所述抹除驗證操作可以在步驟S713，在其上被執行所述抹除操作的記憶體區塊的記憶胞上加以執行。所述抹除驗證操作可以用和以上在圖4中所述的步驟S413的編程驗證操作實質相同的方式來加以執行。然而，所述電壓供應電路130的電壓產生電路131可以響應於來自所述控制電路120的控制信號CMDv以輸出所述抹除驗證電壓Vverify至全域的字線GWL0至GWLn。
在步驟S715，所述控制電路120可以根據在步驟S713的抹除驗證操作的一結果來判斷所述抹除操作成功或是失敗。在步驟S715，當未被抹除的記憶胞的數目大於一預設的數目時，所述抹除操作可被判斷為失敗(否)。當所述抹除操作失敗時，所述電壓供應電路130可以在步驟S717，響應於來自所述控制電路120的控制信號CMDv來改變所述抹除電壓Verase一預設的位準。此外，所述抹除操作可以根據在步驟S717被改變的抹除電壓Verase來再次加以執行。
當所述記憶體區塊的抹除操作在步驟S715被判斷為成功(是)時，所述虛設脈衝Vdummy可以在步驟S720予以施加。所述虛設脈衝Vdummy可以用和在圖4中的步驟S420實質相同的方式來予以施加。
因為所述抹除迴圈而異常地剩餘在記憶胞的通道區域中的電荷可以藉由所述虛設脈衝Vdummy而被放電至所述位元線BL或是共同的源極線SL，因而所述通道區域可被初始化。因此，即使當一讀取操作被執行時，一臨界電壓的感測錯誤可加以避免，並且可靠度可加以改善。
在步驟S730，可以檢查其上完成所述抹除迴圈的記憶體區塊是否為最後一個記憶體區塊。在步驟730，當其並非最後一個記憶體區塊 (否)時，所述控制電路120可以改變列位址信號RADD，使得下一個記憶體區塊可以在步驟S740加以選擇。接著，步驟S710至S730可加以重復。當在步驟S730判斷出其上完成所述抹除迴圈的記憶體區塊為最後一個記憶體區塊(是)時，所述操作可以是完成的。
如上所述，每當所選的記憶體區塊的抹除迴圈完成時，所述虛設脈衝Vdummy可被輸出至所述記憶體區塊110MB的區域線SSL[0：4]、WL0至WL15、PG以及DSL[0：4]。然而，在所選的記憶體區塊的所有抹除迴圈完成之後，所述虛設脈衝Vdummy可被輸出至所述記憶體區塊的區域線SSL[0：4]、WL0至WL15、PG以及DSL[0：4]一次。
參照圖1、3及8，一抹除迴圈可以在步驟S810，在一所選的記憶體區塊上加以執行。在步驟S810的抹除迴圈可以用和以上在圖7中的步驟S710所述的抹除迴圈實質相同的方式來加以執行。
在步驟S820，可以判斷其上完成所述抹除迴圈的記憶體區塊是否為最後一個記憶體區塊。換言之，其可以判斷所選的記憶體區塊的所有抹除迴圈是否完成。在步驟S820，當其並非最後一個記憶體區塊，亦即當仍然有一待被抹除的記憶體區塊(否)時，所述控制電路120可以在步驟S830改變列位址信號RADD以選擇下一個記憶體區塊。接著，步驟S810及S820可加以重復。
在步驟S820，當其上完成所述抹除迴圈的記憶體區塊是最後一個記憶體區塊，亦即當所選的記憶體區塊的抹除迴圈完成(是)時，所述虛設脈衝Vdummy可以在步驟S840予以施加。所述虛設脈衝Vdummy可以用和在圖4中的步驟S420實質相同的方式來予以施加。
如上所述，在複數個記憶體區塊的所有抹除迴圈完成之後，所述虛設脈衝Vdummy可被輸出至所述記憶體區塊110MB的區域線SSL[0：4]、WL0至WL15、PG以及DSL[0：4]。然而，所述操作電路120至140可以在一讀取命令是在所述抹除迴圈完成之前被輸入時，停止在指定的記憶體區塊上執行所述抹除迴圈，施加具有一正電位的虛設脈衝Vdummy至所述記憶體區塊的區域線，並且執行一讀取操作。所述操作電路120至140可以在完成所述讀取操作之後，恢復繼續所指定的記憶體區塊的抹除迴圈。
更明確地說，參照圖1、3及9，一抹除迴圈可以在步驟S910，在一所選的記憶體區塊上加以執行。所述抹除迴圈可以用和以上在圖7中的步驟S710所述的編程迴圈實質相同的方式來加以執行。
在步驟S910的所選的記憶體區塊的抹除迴圈完成之後，在步驟S920可以檢查一讀取命令是否被輸入。當在步驟920檢查出所述讀取命令並未被輸入(否)時，可以在步驟S970判斷其上完成所述抹除迴圈的記憶體區塊是否為最後一個記憶體區塊。換言之，可以檢查所有指定的記憶體區塊的抹除迴圈是否完成。
當具有所述命令信號CMD以及位址信號ADD的讀取命令在步驟S920被輸入時，所述虛設脈衝Vdummy可以在步驟S930予以施加。所述虛設脈衝Vdummy可以用和以上在圖4中所述的步驟S420實質相同的方式來予以施加。
接著，其上執行一讀取操作的一頁可以在步驟S940響應於所述位址信號ADD而被選擇。例如，所述控制電路120可以響應於一讀取 位址信號，以在其中的暫存器內儲存在步驟S910於其上完成所述抹除迴圈的記憶體區塊的一抹除位址信號，並且輸出其上執行所述讀取操作的頁的列位址信號RADD。
所述操作電路120至140可以在步驟S950，在所選的頁上執行所述讀取操作。所述讀取操作可以用和以上在圖6中所述的步驟650的讀取操作實質相同的方式來加以執行。
當所述讀取操作完成時，其上完成所述抹除迴圈的記憶體區塊可以在步驟S960加以選擇。例如，所述控制電路120可以根據在步驟S940儲存在所述暫存器中的抹除位址信號來改變所述列位址信號RADD。
在步驟S970，可以判斷其上完成所述抹除迴圈的記憶體區塊是否為最後一個記憶體區塊。換言之，可以檢查所指定的記憶體區塊的抹除迴圈是否完成。在步驟S970，當其並非最後一個記憶體區塊而仍然有一其上被執行所述抹除迴圈的記憶體區塊(否)時，所述控制電路120可以在步驟S980改變所述列位址信號RADD，以選擇下一個記憶體區塊。接著，步驟S910至S970可加以重復。
在步驟S970，在所指定的記憶體區塊中，當其上完成所述抹除迴圈的記憶體區塊是最後一個記憶體區塊，並且沒有其上待被執行一抹除迴圈的記憶體區塊(是)時，所述虛設脈衝Vdummy可以用和在圖4中的步驟S420實質相同的方式來予以施加。
一用以在一讀取操作被執行時施加所述虛設脈衝Vdummy的操作是在以下加以描述。
參照圖1、3及10，具有所述命令信號CMD的讀取命令可 以在步驟S110加以輸入。所述位址信號ADD亦可被輸入。
所述虛設脈衝Vdummy可在步驟S120予以施加。所述虛設脈衝可以用和在圖4中的步驟S420實質相同的方法來予以施加。
一讀取操作可以在步驟S130加以執行。所述操作電路120至140可以用和以上在圖6中所述的步驟S640的讀取操作實質相同的方式來執行所述讀取操作。
當在所述編程迴圈或是抹除迴圈被執行之後經過一段預設的時間期間時，施加所述虛設脈衝Vdummy的操作可被略過。
圖11是描繪根據一實施例的一種記憶體系統1100的概要方塊圖。
如同在圖11中所繪，根據所述實施例的記憶體系統1100可包含一非揮發性(non-volatile)記憶體裝置1120以及一記憶體控制器1110。
所述非揮發性記憶體裝置1120可以對應於以上參考圖1所述的半導體裝置。此外，所述非揮發性記憶體裝置1120可以藉由如上參考圖3所述的記憶體區塊以及一操作電路來加以配置。具有上述配置的記憶體系統1100可以是一固態硬碟/硬碟機(SSD)或是一記憶卡，而所述記憶體裝置1120以及記憶體控制器1110是被組合於其中。一SRAM 1111可以作為一CPU 1112的一操作記憶體。一主機介面1113可包含用於一耦接至所述記憶體系統1100的主機的一種資料交換協定。此外，一ECC 1114可以偵測及校正內含在從所述非揮發性記憶體裝置1120的一胞區域讀取的資料中的錯誤。一記憶體介面1115可以和所述非揮發性記憶體裝置1120介接。所述CPU 1112可以執行用於和記憶體控制器1110的資料交換的一般性的控制操 作。
儘管未顯示在圖11中，所述記憶體控制器1110可以進一步包含一唯讀記憶體(ROM)，其儲存碼資料以和所述主機介接。所述非揮發性記憶體裝置1120可以是一包含複數個快閃記憶體晶片的多晶片的封裝。所述記憶體系統1100可以是高度可靠的，且具有改善的操作特徵。根據一實施例的快閃記憶體裝置可被設置在一例如是半導體碟片裝置的記憶體系統中，例如是一種正被研究的固態硬碟/硬碟機(SSD)。當所述記憶體系統1100是一SSD時，所述記憶體控制器1110可以透過包含USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI以及IDE的介面協定中之一，以和一例如是主機的外部裝置通訊。
圖12是描繪執行一編程操作的一種融合式記憶體裝置或是一種融合式記憶體系統的概要方塊圖。例如，本發明的技術特點可被應用至一種OneNand快閃記憶體1200，以作為所述融合式記憶體裝置。
參照圖12，所述OneNand快閃記憶體1200可包含一主機介面(I/F)1210、一緩衝器RAM 1220、一控制器1230、一暫存器1240以及一NAND快閃胞陣列1250。所述主機介面1210可被配置以透過一不同的協定，來和一裝置交換各種類型的資訊。所述緩衝器RAM 1220可以儲存用於驅動所述記憶體裝置或是暫時儲存資料的碼。所述控制器1230可被配置以根據外部給予的一控制信號以及一命令，來控制讀取及編程操作以及每一個狀態。所述暫存器1240可被配置以儲存包含指令、位址以及在所述記憶體裝置中界定一系統操作環境的組態設定的資料。所述NAND快閃胞陣列1250可包含操作電路，其包含非揮發性記憶胞以及頁緩衝器。響應於來自 一主機的一寫入請求，所述OneNand快閃記憶體1200可以用前述的方式來編程資料。
圖13是根據本發明的一實施例的一種包含一快閃記憶體裝置1312的計算系統1300的概要方塊圖。
參照圖13，所述計算系統1300可包含電耦接至一系統匯流排1360的一CPU 1320、一RAM 1330、一使用者介面1340、一例如是基頻晶片組的數據機1350、以及一記憶體系統1310。若所述計算系統1300是一種行動裝置，則一電池可被設置以施加操作電壓至所述計算系統1300。儘管未顯示在圖13中，所述計算系統1300可以進一步包含應用晶片組、一相機影像處理器、或是行動DRAM。所述記憶體系統1310可以形成一固態硬碟/硬碟機(SSD)，其使用以上參考圖1所述的非揮發性記憶體以便於儲存資料。所述記憶體系統1310可被提供為一種融合式快閃記憶體，例如是一種OneNAND快閃記憶體。
根據本發明的實施例，一種半導體裝置可以改善操作可靠度以及正確性。
對於熟習此項技術者而言將會明顯的是，可以對於本發明上述的範例實施例做成各種的修改，而不脫離本發明的精神或範疇。因此，所要的是假設此種修改落入所附的申請專利範圍及其等同物的範疇內，則本發明欲涵蓋所有此種修改。

Claims (18)

  1. 一種半導體裝置，其包括：記憶體區塊，其包含複數個記憶胞，其中所述複數個記憶胞被分成複數個頁；以及一操作電路，其適合用於輸出操作電壓至所述記憶體區塊的區域線，以在所述複數個記憶胞上執行一編程迴圈、一抹除迴圈以及一讀取操作，其中所述操作電路適合用於在所述編程迴圈或是所述抹除迴圈完成之後，施加一具有一正電位的虛設脈衝至所述區域線，並且在所選的頁的所有編程迴圈完成之後，輸出所述虛設脈衝至所述記憶體區塊的所述區域線。
  2. 如申請專利範圍第1項之半導體裝置，其中所述操作電路包括：一電壓產生電路，其適合用於輸出所述操作電壓以及所述虛設脈衝至全域的線；一耦接電路，其適合用於耦接所述記憶體區塊的所述區域線至所述全域的線以響應於區塊選擇信號；以及一讀取/寫入電路，其耦接至所述記憶體區塊的位元線。
  3. 如申請專利範圍第2項之半導體裝置，其中所述耦接電路適合用於在所述電壓產生電路輸出所述虛設脈衝至所述全域的線時，將所述記憶體區塊的所述區域線耦接至所述全域的線。
  4. 如申請專利範圍第1項之半導體裝置，其中所述操作電路適合用於在內含於一所選的頁中的所述記憶胞的所述編程迴圈完成時，輸出所述虛設脈衝至所述記憶體區塊的所述區域線。
  5. 如申請專利範圍第1項之半導體裝置，其中所述操作電路適合用於在 一讀取命令在所選的頁的所述編程迴圈完成之前被輸入時，停止所選的頁的所述編程迴圈，施加具有所述正電位的所述虛設脈衝至所述記憶體區塊的所述區域線，並且執行所述讀取操作。
  6. 如申請專利範圍第5項之半導體裝置，其中所述操作電路適合用於在完成所述讀取操作之後，恢復繼續所選的頁的所述編程迴圈。
  7. 如申請專利範圍第1項之半導體裝置，其中所述操作電路適合用於在完成內含於一所選的記憶體區塊中的所述記憶胞的所述抹除迴圈之後，輸出所述虛設脈衝至所述記憶體區塊的所述區域線。
  8. 如申請專利範圍第1項之半導體裝置，其中所述操作電路適合用於在完成內含於所選的記憶體區塊中的所述記憶胞的所有抹除迴圈之後，輸出所述虛設脈衝至所述記憶體區塊的所述區域線。
  9. 如申請專利範圍第8項之半導體裝置，其中所述操作電路適合用於在一讀取命令在所選的記憶體區塊的所述抹除迴圈完成之前被輸入時，停止所述抹除迴圈，施加具有所述正電位的所述虛設脈衝至所述記憶體區塊的所述區域線，並且執行所述讀取操作。
  10. 如申請專利範圍第9項之半導體裝置，其中所述操作電路適合用於在完成所述讀取操作之後，恢復繼續所選的記憶體區塊的所述抹除迴圈。
  11. 如申請專利範圍第1項之半導體裝置，其中所述操作電路適合用於在執行所述讀取操作之前，額外施加具有所述正電位的所述虛設脈衝至所選的記憶體區塊的所述區域線。
  12. 如申請專利範圍第1項之半導體裝置，其中所述操作電路適合用於在所述虛設脈衝被施加至所述區域線時，施加一接地電壓至所述記憶體區 塊的位元線以及一共同的源極線。
  13. 一種半導體裝置，其包括：記憶體區塊，其包含耦接在位元線與一共同的源極線之間並且響應於施加至區域線的操作電壓來操作的記憶體串；以及一操作電路，其適合用於輸出所述操作電壓至所述區域線，以在內含於所述記憶體串中的記憶胞上執行一編程迴圈、一抹除迴圈以及一讀取操作，其中所述操作電路適合用於在執行所述讀取操作之前施加一具有一正電位的虛設脈衝至所述區域線。
  14. 如申請專利範圍第13項之半導體裝置，其中所述操作電路包括：一電壓產生電路，其適合用於輸出所述操作電壓以及所述虛設脈衝至全域的線；耦接電路，其適合用於響應於區塊選擇信號來將所述記憶體區塊的所述區域線耦接至所述全域的線；以及一讀取/寫入電路，其耦接至所述記憶體區塊的所述位元線。
  15. 如申請專利範圍第14項之半導體裝置，其中所述耦接電路適合用於在所述電壓產生電路輸出所述虛設脈衝至所述全域的線時，將所述記憶體區塊的所述區域線耦接至所述全域的線。
  16. 如申請專利範圍第13項之半導體裝置，其中所述操作電路適合用於施加所述虛設脈衝至一所選的記憶體區塊的所述區域線，以執行所述讀取操作。
  17. 如申請專利範圍第13項之半導體裝置，其中所述操作電路適合用於 每當一頁的所述編程迴圈完成時、或是每當所述記憶體區塊的所述抹除迴圈完成時，額外施加所述虛設脈衝至所述區域線。
  18. 如申請專利範圍第13項之半導體裝置，其中所述操作電路適合用於在所述虛設脈衝被施加至所述區域線時，施加一接地電壓至所述記憶體區塊的所述位元線以及所述共同的源極線。
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