JPWO2020095148A5 - 半導体装置 - Google Patents

Claims (5)

1. 第１回路と、前記第１回路上に位置する第２回路と、を有し、
   前記第１回路は、前記第２回路に電気的に接続され、
   前記第１回路は、第１メモリセルと、第２メモリセルと、を有し、
   前記第２回路は、第３回路と、第４回路と、を有し、
   前記第１メモリセルは、前記第３回路に電気的に接続され、
   前記第２メモリセルは、前記第３回路に電気的に接続され、
   前記第３回路は、前記第４回路に電気的に接続され、
   前記第４回路は、前記第１メモリセル又は前記第２メモリセルに書き込むためのデータを前記第３回路に送信する機能を有し、
   前記第３回路は、前記第１メモリセルが不良セルであった場合に、前記第１メモリセルと前記第４回路とを非導通状態にし、前記第２メモリセルと前記第４回路と導通状態にして、前記データを前記第２メモリセルに送信する機能を有する半導体装置。
2. 請求項１において、
   前記第３回路は、第１スイッチ、第２スイッチを有し、
   前記第１メモリセルは、前記第１スイッチの第１端子に電気的に接続され、
   前記第１スイッチの第２端子は、前記第４回路に電気的に接続され、
   前記第２メモリセルは、前記第２スイッチの第１端子に電気的に接続され、
   前記第２スイッチの第２端子は、前記第４回路に電気的に接続されている半導体装置。
3. 請求項２において、
   前記第３回路は、第５回路を有し、
   前記第５回路は、前記第１スイッチの制御端子と、前記第２スイッチの制御端子と、に電気的に接続され、
   前記第５回路は、前記第１メモリセルが不良セルであるという情報を含む信号を受け取ることによって、前記第１スイッチの制御端子に、前記第１スイッチを非導通状態にする電圧を入力し、かつ前記第２スイッチの制御端子に、前記第２スイッチを導通状態にする電圧を入力する機能を有する半導体装置。
4. 請求項１において、
   前記第３回路は、第３スイッチを有し、
   前記第３スイッチは、第１端子と、第２端子と、第３端子と、制御端子と、を有し、
   前記第３スイッチの第１端子は、前記第４回路に電気的に接続され、
   前記第３スイッチの第２端子は、前記第１メモリセルに電気的に接続され、
   前記第３スイッチの第３端子は、前記第２メモリセルに電気的に接続され、
   前記第３スイッチは、制御端子に入力された電圧に応じて、前記第３スイッチの第１端子と、前記第３スイッチの第２端子又は第３端子の一方と、の間を導通状態にし、前記第３スイッチの第１端子と、前記第３スイッチの第２端子又は第３端子の他方と、の間を非導通状態にする機能を有する半導体装置。
5. 請求項４において、
   前記第３回路は、第５回路を有し、
   前記第５回路は、前記第３スイッチの制御端子に電気的に接続され、
   前記第５回路は、前記第１メモリセルが不良セルであるという情報を含む信号を受け取ることによって、前記第３スイッチの制御端子に、前記第３スイッチの第１端子と第２端子との間を非導通状態にし、かつ前記第３スイッチの第１端子と第３端子との間を導通状態にする電圧を入力する半導体装置。