JP2016006708A5 - 記憶装置 - Google Patents

Claims (8)

1. メモリセルと、
   第１回路と、を有し、
   前記メモリセルは、第１トランジスタ、および第１容量素子を有し、
   前記第１トランジスタは、第１配線と第１容量素子の第１端子との間の導通状態を制御する機能を有し、
   前記第１トランジスタのゲートは、第２配線に電気的に接続され、
   前記第１回路は、第２トランジスタ、および第２容量素子を有し、
   前記第２トランジスタは、第３配線と第２容量素子の第１端子との間の導通状態を制御する機能を有し、
   前記第１回路は、前記第２容量素子の前記第１端子の電位が第２電位未満であることを検出する機能と、前記検出結果に基づいて第１信号および第２信号を生成する機能と、前記第２信号に従い、前記第２トランジスタを導通状態にする機能と、前記第２信号に従い、前記第３配線に第３電位を印加する機能と、を有する記憶装置であって、
   前記第１信号に従い、前記メモリセルのリフレッシュ動作を開始する機能を有する記憶装置。
2. 請求項１において、
   前記第１回路は、前記第２信号を遅延させた第３信号を生成する機能を有し、
   前記第３信号が前記第３配線に入力され、
   前記第２信号が前記第２トランジスタのゲートに入力される記憶装置。
3. 請求項１または請求項２において、
   前記第１回路は、増幅回路、およびスイッチを有し、
   前記増幅回路は、前記第２容量素子の前記第１端子の電位と、前記第２電位との差を増幅する機能を有し、
   前記増幅回路は、第３トランジスタを有し、
   前記第３トランジスタは電流源としての機能を有し、
   前記スイッチは、第４電位を供給する機能を有する配線と、前記増幅回路との間の導通状態を制御する機能を有し、
   前記第３トランジスタが非導通状態の期間、導通状態になる記憶装置。
4. 請求項１乃至請求項３の何れか１項において、
   前記第１トランジスタおよび前記第２トランジスタは、チャネルが酸化物半導体を有する記憶装置。
5. 請求項４において、
   前記酸化物半導体は、ｃ軸に配向している結晶部をする記憶装置。
6. 請求項１乃至請求項５の何れか１項において、
   前記メモリセル、前記第１配線、および前記第２配線が複数配列されているメモリセルアレイを有し、
   前記メモリセルアレイは、複数のバンクを有し、
   前記複数のバンクは、それぞれ、前記第１回路を有する記憶装置であって、
   前記第１回路で生成される前記第１信号に従い、対応する前記バンクのリフレッシュ動作を開始する機能を有する記憶装置。
7. 請求項１乃至請求項５の何れか１項において、
   前記メモリセル、前記第１配線、および前記第２配線が複数配列されているメモリセルアレイを有し、
   前記メモリセルアレイは、複数のバンクを有し、
   前記複数のバンクは、それぞれ、複数のブロックを有し、
   前記複数のブロックは、それぞれ、前記第１回路を有する記憶装置であって、
   前記第１回路で生成される前記第１信号に従い、対応する前記ブロックのリフレッシュ動作を開始する機能を有する記憶装置。
8. 請求項１乃至請求項５の何れか１項において、
   前記メモリセル、前記第１配線、および前記第２配線が複数配列されているメモリセルアレイを有し、
   前記メモリセルアレイは、複数のバンクを有し、
   前記複数のバンクは、それぞれ、複数のブロックを有し、
   前記複数のブロックにおいて、それぞれ、前記第１配線ごとに、前記第１回路が設けられる記憶装置であって、
   前記第１回路で生成される前記第１信号に従い、対応する前記第１配線に電気的に接続されている前記メモリセルのリフレッシュ動作を開始する機能を有する記憶装置。