JP2017192124A5 - - Google Patents

Claims (13)

1. 差動対、電流源、負荷、および第１出力端子を有し、
   前記差動対に入力される第１電位と第２電位とを比較し、比較結果に応じた第３電位を前記第１出力端子から出力する半導体装置であって、
   前記負荷は前記差動対に電気的に接続され、
   前記差動対は第１トランジスタおよび前記第２トランジスタを有し、
   前記第１トランジスタおよび前記第２トランジスタはバックゲートを有し、
   前記第１トランジスタおよび前記第２トランジスタのバックゲートには第４電位が入力され、
   前記電流源は前記差動対に電流を供給し、前記電流源は第３トランジスタを有し、
   前記第３トランジスタのソースには第５電位が入力され、
   前記第１電位、および前記第２電位は前記第５電位よりも低く、
   前記第４電位は前記第５電位よりも高い半導体装置。
2. 請求項１において、
   前記第２トランジスタのバックゲートには、前記第４電位よりも高い第６電位が入力される半導体装置。
3. 請求項１または２において、
   前記第３トランジスタはバックゲートを有し、
   前記第３トランジスタのバックゲートには第７電位が入力される半導体装置。
4. 請求項１または２において、
   前記第３トランジスタはバックゲートを有し、
   前記第３トランジスタのバックゲートは、前記第３トランジスタのゲート、または前記第３トランジスタのドレインに電気的に接続されている半導体装置。
5. 請求項１乃至４の何れか１項において、
   前記負荷は、第４トランジスタおよび第５トランジスタを有し、
   前記第４トランジスタ、前記第５トランジスタは、それぞれ、ダイオード接続されたトランジスタであり、
   前記第４トランジスタのソースは、前記第１トランジスタのドレインに電気的に接続され
   前記第５トランジスタのソースは、前記第２トランジスタのドレインに電気的に接続され、
   前記第４および前記第５トランジスタのチャネル形成領域は、金属酸化物を有する半導体装置。
6. 請求項１乃至５の何れか１項において、
   前記第１乃至前記第３トランジスタのチャネル形成領域は、金属酸化物を有する半導体装置。
7. 請求項１乃至６の何れか１項において、
   前記第５電位は接地電位である半導体装置。
8. 第１電位生成部、第２電位生成部、第１電位保持部、電位比較部、制御部、および第２出力端子を有する半導体装置であって、
   前記電位比較部は、請求項１乃至７の何れか１項に記載の半導体装置を有し、
   前記電位比較部の前記差動対の入力端子の一方は、前記第２電位生成部の出力端子に電気的に接続され、他方の入力端子は、前記第２出力端子に電気的に接続され、
   前記第１電位生成部は、前記第２出力端子に負電位を供給し、
   前記第１電位保持部は、前記第２出力端子の電位を保持し、
   前記第２電位生成部は、前記電位比較部の前記第入力１端子に負電位を供給し、
   前記制御部は、前記電位比較部で生成される前記第３電位に応じて前記第１電位生成部を制御する機能を有する半導体装置。
9. 請求項８において、
   前記制御部は、前記電位比較部で生成される前記第３電位に応じて、前記第１および前記第２電位生成部を制御する半導体装置。
10. チップおよびリードを有し、
    前記リードは前記チップに電気的に接続され、
    前記チップには、請求項１乃至９の何れか１項に記載の半導体装置が設けられている電子部品。
11. チップおよびリードを有する電子部品であって、
    前記リードは前記チップに電気的に接続され、
    前記チップには、請求項８または９に記載の半導体装置が設けられ、
    前記チップには、記憶装置、プロセッサコアの少なくとも一方が設けられている電子部品。
12. チップおよびリードを有する電位部品であって、
    前記リードは前記チップに電気的に接続され、
    前記チップには、請求項８または９に記載の半導体装置が設けられ、
    前記チップには、画素アレイが設けられ、
    前記画素アレイは、行列状に配置された複数の撮像素子を有する電子部品。
13. 請求項１０乃至１２の何れか１項に記載の電子部品と、
    表示部、タッチセンサ、マイク、スピーカ、操作キー、及び筐体の少なくとも一と、を有する電子機器。