JP2017076789A5 - - Google Patents

Claims (17)

1. 第１トランジスタと、
   第２トランジスタと、
   第３トランジスタと、
   第１配線と、
   第２配線と、を有し、
   前記第１トランジスタは、第１ゲート及び第２ゲートを有し、
   前記第１ゲートと前記第２ゲートは、半導体を間に介して、互いに重なる領域を有し、
   前記第１配線は高電源電位を伝えることができる機能を有し、
   前記第２配線は低電源電位を伝えることができる機能を有し、
   前記第１トランジスタの第１端子は、前記第１ゲートに電気的に接続され、
   前記第１トランジスタの前記第１端子は、前記第１配線に電気的に接続され、
   前記第１トランジスタの第２端子は、前記第２ゲートに電気的に接続され、
   前記第１トランジスタの前記第２端子は、前記第２トランジスタ及び前記第３トランジスタを介して、前記第２配線に電気的に接続され、
   前記第１トランジスタ乃至前記第３トランジスタはｎチャネル型トランジスタであることを特徴とする半導体装置。
2. 請求項１において、
   前記第２トランジスタのゲートはデータＡを入力される機能を有し、
   前記第３トランジスタのゲートはデータＢを入力される機能を有し、
   前記第１トランジスタの前記第２端子はデータＺを出力する機能を有し、
   前記データＡ、前記データＢ及び前記データＺはブーリアン型のデータであり、
   前記データＺは、ＮＯＴ（Ａ×Ｂ）で表されることを特徴とする半導体装置。
3. 請求項１または請求項２において、
   前記半導体は、酸化物半導体を含むことを特徴とする半導体装置。
4. 第１トランジスタと、
   第２トランジスタと、
   第１配線と、
   第２配線と、を有し、
   前記第１トランジスタは、第１ゲート及び第２ゲートを有し、
   前記第１ゲートと前記第２ゲートは、第１半導体を間に介して、互いに重なる領域を有し、
   前記第２トランジスタは、第３ゲート及び第４ゲートを有し、
   前記第３ゲートと前記第４ゲートは、第２半導体を間に介して、互いに重なる領域を有し、
   前記第１配線は高電源電位を伝えることができる機能を有し、
   前記第２配線は低電源電位を伝えることができる機能を有し、
   前記第１トランジスタの第１端子は、前記第１ゲートに電気的に接続され、
   前記第１トランジスタの前記第１端子は、前記第１配線に電気的に接続され、
   前記第１トランジスタの第２端子は、前記第２ゲートに電気的に接続され、
   前記第１トランジスタの前記第２端子は、前記第２トランジスタを介して、前記第２配線に電気的に接続され、
   前記第１トランジスタ及び前記第２トランジスタはｎチャネル型トランジスタであることを特徴とする半導体装置。
5. 請求項４において、
   前記第３ゲートはデータＡを入力される機能を有し、
   前記第４ゲートはデータＢを入力される機能を有し、
   前記第１トランジスタの前記第２端子はデータＺを出力する機能を有し、
   前記データＡ、前記データＢ及び前記データＺはブーリアン型のデータであり、
   前記データＺは、ＮＯＴ（Ａ＋Ｂ）で表されることを特徴とする半導体装置。
6. 請求項４または請求項５において、
   前記第１半導体及び前記第２半導体は、酸化物半導体を含むことを特徴とする半導体装置。
7. 第１トランジスタと、
   第２トランジスタと、
   第３トランジスタと、
   第１配線と、
   第２配線と、を有し、
   前記第１トランジスタは、第１ゲート及び第２ゲートを有し、
   前記第１ゲートと前記第２ゲートは、半導体を間に介して、互いに重なる領域を有し、
   前記第１配線は高電源電位を伝えることができる機能を有し、
   前記第２配線は低電源電位を伝えることができる機能を有し、
   前記第１トランジスタの第１端子は、前記第１ゲートに電気的に接続され、
   前記第１トランジスタの前記第１端子は、前記第２配線に電気的に接続され、
   前記第１トランジスタの第２端子は、前記第２ゲートに電気的に接続され、
   前記第１トランジスタの前記第２端子は、前記第２トランジスタ及び前記第３トランジスタを介して、前記第１配線に電気的に接続され、
   前記第１トランジスタ乃至前記第３トランジスタはｐチャネル型トランジスタであることを特徴とする半導体装置。
8. 請求項７において、
   前記第２トランジスタのゲートはデータＡを入力される機能を有し、
   前記第３トランジスタのゲートはデータＢを入力される機能を有し、
   前記第１トランジスタの前記第２端子はデータＺを出力する機能を有し、
   前記データＡ、前記データＢ及び前記データＺはブーリアン型のデータであり、
   前記データＺは、ＮＯＴ（Ａ＋Ｂ）で表されることを特徴とする半導体装置。
9. 第１トランジスタと、
   第２トランジスタと、
   第１配線と、
   第２配線と、を有し、
   前記第１トランジスタは、第１ゲート及び第２ゲートを有し、
   前記第１ゲートと前記第２ゲートは、第１半導体を間に介して、互いに重なる領域を有し、
   前記第２トランジスタは、第３ゲート及び第４ゲートを有し、
   前記第３ゲートと前記第４ゲートは、第２半導体を間に介して、互いに重なる領域を有し、
   前記第１配線は高電源電位を伝えることができる機能を有し、
   前記第２配線は低電源電位を伝えることができる機能を有し、
   前記第１トランジスタの第１端子は、前記第１ゲートに電気的に接続され、
   前記第１トランジスタの前記第１端子は、前記第２配線に電気的に接続され、
   前記第１トランジスタの第２端子は、前記第２ゲートに電気的に接続され、
   前記第１トランジスタの前記第２端子は、前記第２トランジスタを介して、前記第１配線に電気的に接続され、
   前記第１トランジスタ及び前記第２トランジスタはｐチャネル型トランジスタであることを特徴とする半導体装置。
10. 請求項９において、
    前記第３ゲートはデータＡを入力される機能を有し、
    前記第４ゲートはデータＢを入力される機能を有し、
    前記第１トランジスタの前記第２端子はデータＺを出力する機能を有し、
    前記データＡ、前記データＢ及び前記データＺはブーリアン型のデータであり、
    前記データＺは、ＮＯＴ（Ａ×Ｂ）で表されることを特徴とする半導体装置。
11. 第１トランジスタと、
    第２トランジスタと、
    第３トランジスタと、
    第１配線と、
    第２配線と、を有し、
    前記第１トランジスタは、第１ゲート及び第２ゲートを有し、
    前記第１ゲートと前記第２ゲートは、第１半導体を間に介して、互いに重なる領域を有し、
    前記第２トランジスタは、第３ゲート及び第４ゲートを有し、
    前記第３ゲートと前記第４ゲートは、第２半導体を間に介して、互いに重なる領域を有し、
    前記第１配線は高電源電位を伝えることができる機能を有し、
    前記第２配線は低電源電位を伝えることができる機能を有し、
    前記第１トランジスタの第１端子は、前記第１ゲートに電気的に接続され、
    前記第１トランジスタの前記第１端子は、前記第１配線に電気的に接続され、
    前記第１トランジスタの第２端子は、前記第２ゲートに電気的に接続され、
    前記第１トランジスタの前記第２端子は、前記第２トランジスタ及び前記第３トランジスタを介して、前記第２配線に電気的に接続され、
    前記第１トランジスタ乃至前記第３トランジスタはｎチャネル型トランジスタであることを特徴とする半導体装置。
12. 請求項１１において、
    前記第３ゲートはデータＡを入力される機能を有し、
    前記第４ゲートはデータＢを入力される機能を有し、
    前記第３トランジスタのゲートはデータＣを入力される機能を有し、
    前記第１トランジスタの前記第２端子はデータＺを出力する機能を有し、
    前記データＡ、前記データＢ、前記データＣ及び前記データＺはブーリアン型のデータであり、
    前記データＺは、ＮＯＴ（（Ａ＋Ｂ）×Ｃ）で表されることを特徴とする半導体装置。
13. 請求項１１において、
    前記第３トランジスタは、第５ゲート及び第６ゲートを有し、
    前記第５ゲートと前記第６ゲートは、第３半導体を間に介して、互いに重なる領域を有し、
    前記第３ゲートはデータＡを入力される機能を有し、
    前記第４ゲートはデータＣを入力される機能を有し、
    前記第５ゲートはデータＢを入力される機能を有し、
    前記第６ゲートは前記データＣを入力される機能を有し、
    前記第１トランジスタの前記第２端子はデータＺを出力する機能を有し、
    前記データＡ、前記データＢ、前記データＣ及び前記データＺはブーリアン型のデータであり、
    前記データＺは、ＮＯＴ（（Ａ×Ｂ）＋Ｃ）で表されることを特徴とする半導体装置。
14. 請求項１１乃至請求項１３のいずれか一において、
    前記第１半導体及び前記第２半導体は、酸化物半導体を含むことを特徴とする半導体装置。
15. 第１トランジスタと、
    第２トランジスタと、
    第３トランジスタと、
    第１配線と、
    第２配線と、を有し、
    前記第１トランジスタは、第１ゲート及び第２ゲートを有し、
    前記第１ゲートと前記第２ゲートは、第１半導体を間に介して、互いに重なる領域を有し、
    前記第２トランジスタは、第３ゲート及び第４ゲートを有し、
    前記第３ゲートと前記第４ゲートは、第２半導体を間に介して、互いに重なる領域を有し、
    前記第１配線は高電源電位を伝えることができる機能を有し、
    前記第２配線は低電源電位を伝えることができる機能を有し、
    前記第１トランジスタの第１端子は、前記第１ゲートに電気的に接続され、
    前記第１トランジスタの前記第１端子は、前記第１配線に電気的に接続され、
    前記第１トランジスタの第２端子は、前記第２ゲートに電気的に接続され、
    前記第１トランジスタの前記第２端子は、前記第２トランジスタ及び前記第３トランジスタを介して、前記第２配線に電気的に接続され、
    前記第１トランジスタ乃至前記第３トランジスタはｐチャネル型トランジスタであることを特徴とする半導体装置。
16. 請求項１５において、
    前記第３ゲートはデータＡを入力される機能を有し、
    前記第４ゲートはデータＢを入力される機能を有し、
    前記第３トランジスタのゲートはデータＣを入力される機能を有し、
    前記第１トランジスタの前記第２端子はデータＺを出力する機能を有し、
    前記データＡ、前記データＢ、前記データＣ及び前記データＺはブーリアン型のデータであり、
    前記データＺは、ＮＯＴ（（Ａ×Ｂ）＋Ｃ）で表されることを特徴とする半導体装置。
17. 請求項１５において、
    前記第３トランジスタは、第５ゲート及び第６ゲートを有し、
    前記第５ゲートと前記第６ゲートは、第３半導体を間に介して、互いに重なる領域を有し、
    前記第３ゲートはデータＡを入力される機能を有し、
    前記第４ゲートはデータＣを入力される機能を有し、
    前記第５ゲートはデータＢを入力される機能を有し、
    前記第６ゲートは前記データＣを入力される機能を有し、
    前記第１トランジスタの前記第２端子はデータＺを出力する機能を有し、
    前記データＡ、前記データＢ、前記データＣ及び前記データＺはブーリアン型のデータであり、
    前記データＺは、ＮＯＴ（（Ａ＋Ｂ）×Ｃ）で表されることを特徴とする半導体装置。