JP6895265B2 - 半導体装置、電子部品、および電子機器 - Google Patents

Description

本出願の明細書、図面、および特許請求の範囲（以下、本明細書等と呼ぶ）で開示する本発明の一形態は、半導体装置、その動作方法、その使用方法、およびその作製方法等に関する。なお、本発明の一形態は例示した技術分野に限定されるものではない。

接地電位よりも低い負電位が用いられる半導体装置が知られている。例えば、サブシュレッショルドリーク電流を低減するため、ｎチャネル型ＭＯＳトランジスタの基板バイアス電位は負電位であり、Ｐチャネル型ＭＯＳトランジスタの基板バイアス電位は正電位である（特許文献１）。また、フラッシュメモリでは、動作に応じて、負電位が用いられる（特許文献２）。

チャージポンプ回路によって負電圧を生成することができる。特許文献２および３には、負電圧を高精度に生成するための技術が開示されている。特許文献２および３では、チャージポンプ回路から出力される負電圧を正電圧に変換し、この正電圧と正の基準電圧との差異を比較回路によって検出し、検出結果に基づいて、チャージポンプ回路の動作を制御している。

チャネル形成領域に金属酸化物を有するトランジスタ（以下、「酸化物半導体トランジスタ」、または「ＯＳトランジスタ」と呼ぶ場合がある。）が知られている。ＯＳトランジスタとＳｉトランジスタとのハイブリッドＣＭＯＳプロセスによって、様々な半導体装置が作製されている（非特許文献１−６）。非特許文献６が示すように、ＯＳトランジスタはＳｉトランジスタに積層して設けることが可能である。また、ＯＳトランジスタに、第１ゲート電極（ゲート、またはフロントゲートともいう。）、および第２ゲート電極（バックゲートともいう。）を設けることが可能である。

特許文献４には、第１ゲート電極と第２ゲート電極を有するＯＳトランジスタを用いた記憶装置が開示されている。データの保持時間を長くするために、第２ゲート電極に接地電位よりも低い電位を入力している。第２ゲート電極の電位を負電位とすることで、ＯＳトランジスタのしきい値電圧をプラス側にシフトさせて、ＯＳトランジスタのオフ電流を小さくしている。

特開平１１−１９１６１１号公報 特開平７−２３１６４７号公報 特開平１１−１５０２３０号公報 特開２０１２−６９９３２号公報

Ｔ．Ａｔｓｕｍｉ ｅｔ ａｌ．，"ＤＲＡＭ Ｕｓｉｎｇ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｏｒ Ａｃｃｅｓｓ Ｔｒａｎｓｉｓｔｏｒｓ ａｎｄ ｎｏｔ Ｒｅｑｕｉｒｉｎｇ Ｒｅｆｒｅｓｈ ｆｏｒ Ｍｏｒｅ Ｔｈａｎ Ｔｅｎ Ｄａｙｓ，"ＩＭＷ，２０１２，ｐｐ．９９−１０２． Ｔ．Ｉｓｈｉｚｕ ｅｔ ａｌ．，"ＳＲＡＭ ｗｉｔｈ Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：Ｐｏｗｅｒ Ｌｅａｋａｇｅ Ｒｅｄｕｃｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ｃａｃｈｅｓ，"ＩＭＷ，２０１４，ｐｐ．１０３−１０６． Ｔ．Ａｏｋｉ ｅｔ ａｌ．，"Ｎｏｒｍａｌｌｙ−Ｏｆｆ Ｃｏｍｐｕｔｉｎｇ ｗｉｔｈ Ｃｒｙｓｔａｌｌｉｎｅ ＩｎＧａＺｎＯ−ｂａｓｅｄ ＦＰＧＡ，"ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，２０１４，ｐｐ．５０２−５０３． Ｔ．Ｍａｔｓｕｚａｋｉ ｅｔ ａｌ．，"Ａ １２８ｋｂ ４ｂｉｔ／Ｃｅｌｌ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ ｗｉｔｈ Ｃｒｙｓｔａｌｌｉｎｅ Ｉｎ−Ｇａ−Ｚｎ Ｏｘｉｄｅ ＦＥＴ Ｕｓｉｎｇ Ｖｔ Ｃａｎｃｅｌ Ｗｒｉｔｅ Ｍｅｔｈｏｄ，"ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，２０１５，ｐｐ．３０６−３０７． Ｔ．Ｏｈｍａｒｕ１ ｅｔ ａｌ．，"２５．３μＷ ａｔ ６０ｆｐｓ ２４０×１６０−Ｐｉｘｅｌ Ｖｉｓｉｏｎ Ｓｅｎｓｏｒ ｆｏｒ Ｍｏｔｉｏｎ Ｃａｐｔｕｒｉｎｇ ｗｉｔｈ Ｉｎ−Ｐｉｘｅｌ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ａｎａｌｏｇ Ｍｅｍｏｒｙ Ｕｓｉｎｇ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，"ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，２０１５，ｐｐ．１１８−１１９． Ｈ．Ｔａｍｕｒａ ｅｔ ａｌ．，"Ｅｍｂｅｄｄｅｄ ＳＲＡＭ ａｎｄ Ｃｏｒｔｅｘ−Ｍ０ Ｃｏｒｅ Ｕｓｉｎｇ ａ ６０−ｎｍ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，"ＩＥＥＥ ＭＩＣＲＯ，２０１４，Ｖｏｌ．３４，Ｎｏ．６，ｐｐ．４２−５３．

本発明の一形態の課題は、新規な半導体装置を提供すること、新規な半導体装置の動作方法を提供すること、新規な半導体装置の使用方法を提供すること、２つの負電位を直接的に比較することを可能にすること、高精度な負電位の生成を可能にすること、小型化すること、および単一電源で動作する半導体装置を提供すること等である。

なお、本発明の一形態はこれらの課題の全てを解決する必要はない。複数の課題の記載は互いの課題の存在を妨げるものではない。列記した以外の課題は本明細書等の記載から自ずと明らかになり、これらの課題も本発明の一形態の課題となり得る。

（１）本発明の一形態に係る半導体装置は、差動対、電流源、負荷を有し、差動対に入力される第１負電位と第２電位とを比較し、比較結果に応じた第３電位を生成する。差動対は第１トランジスタと第２トランジスタを有し、電流源は第３トランジスタを有する。第１トランジスタ、および第２トランジスタはバックゲートを有し、各バックゲートには第４電位が入力され、第３トランジスタのソースには第５電位が入力される。第１電位、および前記第２電位は前記第５電位よりも低く、第４電位は第５電位よりも高い。

（２）本発明の一形態は、上記形態（１）において、第２トランジスタのバックゲートは第４電位よりも高い第６電位が入力される半導体装置である。

（３）本発明の一形態は、形態（１）または（２）において、第３トランジスタはバックゲートを有し、第３トランジスタのバックゲートには第７電位が入力される半導体装置である。

（４）本発明の一形態は、形態（１）または（２）において、第３トランジスタはバックゲートを有し、第３トランジスタのバックゲートは、第３トランジスタのゲート、または第３トランジスタのドレインに電気的に接続されている半導体装置である。

（５）形態（１）乃至（３）において、第１乃至第３トランジスタのチャネル形成領域は、それぞれ、金属酸化物を有していてもよい。

（６）本発明の一形態は、第１電位生成部、第２電位生成部、第１電位保持部、電位比較部、制御部、および第２出力端子を有する半導体装置であって、電位比較部は、上掲形態（１）乃至（５）の何れか１に係る半導体装置を有し、電位比較部の前記差動対の入力端子の一方は第２電位生成部の出力端子に電気的に接続され、他方の入力端子は前記第２出力端子に電気的に接続され、第１電位生成部は、出力端子に負電位を供給すし、第１電位保持部は出力端子の電位を保持し、第２電位生成部は電位比較部の第１端子に負電位を供給し、制御部は電位比較部で生成される第３電位に応じて第１電位生成部を制御する機能を有する半導体装置である。

（７）形態（６）において、制御部は、電位比較部で生成される第３電位に応じて、第１および第２電位生成部を制御する。

本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置である場合があり、又は半導体装置を有している場合がある。

本明細書等では、接地電位を０Ｖとみなし、正電位、負電位とは接地電位を０Ｖ基準にした電位である。

本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソースまたはドレインとして機能する２つの入出力ノードは、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。

ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。

電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。

本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

本明細書等において、「第１」、「第２」、「第３」という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。

本発明の一形態によって、新規な半導体装置を提供すること、新規な半導体装置の動作方法を提供すること、新規な半導体装置の使用方法を提供すること、２つの負電位を直接的に比較すること、高精度に負電位を生成すること、小型化すること、および単一電源で動作する半導体装置を提供すること等を実現することができる。

本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。

Ａ、Ｂ：比較回路の構成例を示す回路図。Ｃ：ＯＳトランジスタのドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特性を模式的に示す図。 Ａ−Ｃ：比較回路の構成例を示す回路図。 ：比較回路の構成例を示す回路図。 Ａ−Ｃ：比較回路の構成例を示す回路図。 Ａ−Ｃ：比較回路の構成例を示す回路図。 Ａ、Ｂ：比較回路の構成例を示す回路図。 比較回路の構成例を示す回路図。 Ａ、Ｂ：比較回路の構成例を示す回路図。 Ａ：電位生成システムの構成例を示すブロック図。Ｂ：制御部の構成例を示すブロック図。 Ａ：負電位生成部の構成例を示す回路図。Ｂ：クロック生成回路の構成例を示す回路図。Ｃ−Ｅ：チャージポンプ回路の構成例を示す回路図。 電位保持部の構成例を示す回路図。 電位生成システムの動作例を示すタイミングチャート。 Ａ：電位生成システムの構成例を示すブロック図。Ｂ、Ｃ：制御部の構成例を示すブロック図。 電位生成システムの構成例を示すブロック図。 Ａ：記憶装置の構成例を示すブロック図。Ｂ：メモリセルの構成例を示す回路図。 Ａ：記憶装置の構成例を示すブロック図。Ｂ：メモリセルの構成例を示す回路図。 Ａ−Ｅ：メモリセルの構成例を示す回路図。 マイクロコントローラユニット（ＭＣＵ）の構成例を示すブロック図。 フリップフロップの構成例を示す回路図。 Ａ−Ｃ：フリップフロップの動作例を示す回路図。 Ａ：撮像装置の構成例を示すブロック図。Ｂ：画素の構成例を示す回路図。 Ａ：電子部品の作製方法例を示すフローチャート。Ｂ：半導体ウエハの上面図。Ｃ：半導体ウエハの部分拡大図。Ｄ：チップの構成例を示す模式図。Ｅ：電子部品の構成例を示す斜視模式図。 Ａ−Ｃ：電子機器の構成例を示す図。 Ａ−Ｅ：電子機器の構成例を示す図。 Ａ：ＯＳ（酸化物半導体）トランジスタの構成例を示す平面図。Ｂ、Ｃ：図２５ＡのＯＳトランジスタの断面図。 Ａ：ＯＳトランジスタの構成例を示す平面図。Ｂ、Ｃ：図２６ＡのＯＳトランジスタの断面図。 Ａ：ＯＳトランジスタの構成例を示す平面図。Ｂ、Ｃ：図２７ＡのＯＳトランジスタの断面図。 Ａ：ＯＳトランジスタの構成例を示す平面図。Ｂ、Ｃ：図２８ＡのＯＳトランジスタの断面図。 Ａ：ＯＳトランジスタの構成例を示す平面図。Ｂ、Ｃ：図２９ＡのＯＳトランジスタの断面図。 Ａ：ＯＳトランジスタの構成例を示す平面図。Ｂ、Ｃ：図３０ＡのＯＳトランジスタの断面図。 Ａ：ＯＳトランジスタの構成例を示す平面図。Ｂ、Ｃ：図３１ＡのＯＳトランジスタの断面図。 ＯＳトランジスタのエネルギーバンド図。 ＭＣＵの構成例を示す断面図。 ＭＣＵの構成例を示す断面図。 ＭＣＵの構成例を示す断面図。 比較回路の構成例を示す回路図。

以下に本発明の実施の形態を示す。ただし、本明細書に記載された実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に複数の構成例（動作例、製造方法例も含む）が示される場合は、互いに構成例を適宜組み合わせることが可能である。また、本発明は、多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

図面において、大きさ、層の厚さ、および領域等は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、本発明の一形態の回路ブロックの配置は、これに限定されない。ブロック図において、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うように設けられている場合もある。

〔実施の形態１〕
本実施の形態では、２つの負電圧を直接的に比較する機能を備える半導体装置などについて説明する。

＜＜比較回路の構成例１＞＞
図１Ａは、比較回路の構成例を示す回路図である。比較回路２０は、端子ＩＮ１、ＩＮ２、ＯＵＴ１、ＶＨ１、ＶＬ１、ＢＩＳ、ＯＢＧ１、およびＯＢＧ３を有する。比較回路２０は、端子ＩＮ１の電位Ｖｉ１と端子ＩＮ２の電位Ｖｉ２とを比較する機能、および、比較結果に応じた電位レベルを持つ電位Ｖｃｍｐを端子ＯＵＴ１から出力する機能を有する。

図１Ａの例では、端子ＩＮ１が非反転入力端子（端子（＋））であり、端子ＩＮ２が反転出力端子（端子（−））であるため、Ｖｉ１＜Ｖｉ２であれば、端子ＯＵＴ１から出力される電位Ｖｃｍｐは低レベルであり、Ｖｉ１＞Ｖｉ２であれば、電位Ｖｃｍｐは高レベルである。

端子ＶＨ１は、高電源電位Ｖｄｄ（以下、電位Ｖｄｄと呼ぶ。）用の入力端子である。端子ＶＬ１は、低電源電位Ｖｓｓ（以下、電位Ｖｓｓと呼ぶ。）用の入力端子である。端子ＢＩＳ、ＯＢＧ１、ＯＢＧ３は、それぞれ、バイアス電位用の入力端子である。

図１Ｂに比較回路２０のより具体的な構成例を示す。図１Ｂは、比較回路２０を、差動対を有する差動増幅回路で構成した例である。比較回路２０はトランジスタＭＰ１、ＭＰ２、Ｍ１−Ｍ３、を有する。これらトランジスタにより差動増幅回路が構成されている。

トランジスタＭ１、Ｍ２は差動対を構成するトランジスタである。トランジスタＭ１のゲートは端子ＩＮ１に電気的に接続され、トランジスタＭ２のゲートは端子ＩＮ２に電気的に接続されている。トランジスタＭ１、Ｍ２のバックゲートは端子ＯＢＧ１に電気的に接続されている。トランジスタＭ２のドレインは端子ＯＵＴ１に電気的に接続されている。

トランジスタＭ３は、電流Ｉｓｓを供給する電流源として機能する。トランジスタＭ３のゲートは端子ＢＩＳに、バックゲートは端子ＯＢＧ３に、ソースは端子ＶＬ１に、それぞれ電気的に接続されている。端子ＯＢＧ３には、トランジスタＭ３のバックゲート電位を制御するバイアス電位Ｖｂｇ３（以下、電位Ｖｂｇ３と呼ぶ。）が入力される。例えば、端子ＯＢＧ３に電位Ｖｓｓが入力される。端子ＢＩＳには、電流Ｉｓｓの大きさを決めるバイアス電位Ｖｂｓ（以下、電位Ｖｂｓと呼ぶ。）が入力される。

トランジスタＭＰ１はトランジスタＭ１の負荷として機能し、トランジスタＭＰ２はトランジスタＭ２の負荷として機能する。ここでは、トランジスタＭＰ１とトランジスタＭＰ２とでカレントミラー回路が構成されている。

トランジスタＭＰ１、ＭＰ２はｐチャネル型トランジスタであり、トランジスタの種類に特段の制約はない。トランジスタＭＰ１、ＭＰ２は、例えば、Ｓｉトランジスタである。

トランジスタＭ１−Ｍ３は、バックゲートを有するｎチャネル型トランジスタである。トランジスタＭ１−Ｍ３には、チャネル形成領域を挟んでバックゲートとゲートとが対向しているトランジスタを用いることができる。

トランジスタＭ１のチャネル形成領域に用いられる半導体としては、金属酸化物でなる半導体（酸化物半導体）、シリコン等を挙げることができる。トランジスタＭ１の信頼性、電気特性を確保するために、半導体は結晶性半導体であることが好ましい。トランジスタＭ１は、ＯＳトランジスタであることが好ましく、半導体領域に結晶性金属酸化物を有することがより好ましい。トランジスタＭ２、Ｍ３も同様である。Ｓｉトランジスタに積層されていても、結晶性金属酸化物を有するＯＳトランジスタは、優れた電気特性をもつことができるからである。

チャネル形成領域を構成する金属酸化物、ＯＳトランジスタ、およびＳｉトランジスタとＯＳトランジスタとが積層されている半導体装置等については、実施の形態４−６で説明する。

＜＜比較回路の動作例＞＞
特許文献１乃至３では、チャージポンプ回路が生成した負電位を監視するために比較回路が用いられている。例えば、特許文献２の比較回路は、チャージポンプ回路が生成した負電位を分圧回路によって、正電位に変換し、この正電位と正の基準電位とを比較している。特許文献３の比較回路も同様である。これに対して、比較回路２０は、２つの負電位を直接的に比較することが可能であり、２つの入力電位Ｖｉ１、Ｖｉ２を負電位にすることができる。以下、このことを説明する。

まず、図３６を用いて、比較例を説明する。図３６に示す比較回路２は、比較回路２０のトランジスタＭ１−Ｍ３をバックゲートの無いトランジスタＭＮ１−ＭＮ３に変更した回路である。ここで、トランジスタＭＮ１−ＭＮ３はトランジスタＭＰ１、ＭＰ２と同一のシリコンウエハに形成されているＳｉトランジスタを想定する。トランジスタＭＮ１−ＭＮ３のしきい値電圧（以下、Ｖｔと呼ぶ場合がある。）は０Ｖよりも大きい。

比較回路２が、電位Ｖｉｎ１と電位Ｖｉｎ２とを比較する機能を発現するには、トランジスタＭＮ１、ＭＮ２が導通し、かつトランジスタＭＮ３が電流Ｉｓｓを流すことが必要である。例えば、電位Ｖｄｄは３Ｖ、電位Ｖｂｓは３Ｖ、電位Ｖｉｎ１は−２Ｖ、電位Ｖｉｎ２は−３Ｖである場合、電位Ｖｓｓは−３Ｖよりも低くする必要がある。つまり、電位Ｖｉｎ１、Ｖｉｎ２が負電位であることで、比較回路２の電位Ｖｓｓが負電位となってしまう。比較回路２が高精度の比較を行うためには、高精度に電位Ｖｓｓを供給することが要求されるが、電位Ｖｓｓが負電位であることは、比較精度の低下の原因となる。そのため、２つの負電位を高精度に比較するには、比較回路２よりも複雑な比較回路を用いることとなる。

比較回路２において、基板電位が接地電位（＝０Ｖ）であると、ｎチャネル型トランジスタ（トランジスタＭＮ３）のソースに負の電位Ｖｓｓを入力する場合、ｐ型ウエルとソース領域との間の寄生ダイオード（ｐｎ接合ダイオード）には順方向バイアス電位が印加される。そのため、基板からソース領域に大電流が逆流することとなる。電流の逆流を防止するために、通常、ｎチャネル型トランジスタを、ｎ型ウエルで取り囲むトリプルウエル構造（例えば、特許文献３の図３（ｂ）、図５参照。）としている。しかしながら、ｎチャネル型トランジスタをトリプルウエル構造とすることで、比較回路２の面積が大きくなってしまう。

本実施の形態により、上掲の問題点を解消した比較回路２０を提供することが可能である。図１Ｂ、図１Ｃを用いて、比較回路２０の動作例を説明する。ここでは、電位Ｖｄｄが３Ｖ、電位Ｖｂｓが３Ｖ、電位Ｖｉ１が−２Ｖ、電位Ｖｉ２が−３Ｖである場合を例に、比較回路２０の動作について説明する。

図１Ｃは、トランジスタＭ１、Ｍ２のドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特性を模式的に示した図である。曲線５は、電位Ｖｂｇ１が０ＶのときのＩｄ−Ｖｇ特性を表し、曲線６は、電位Ｖｂｇ１が正電位のときのＩｄ−Ｖｇ特性を表す。

電位Ｖｂｇ１が０Ｖである場合、電位Ｖｓｓが接地電位（以下、電位ＧＮＤと呼ぶ場合がある。）であるときは、トランジスタＭ１、Ｍ２のＶｔが電位Ｖｉ１、Ｖｉ２よりも高いので、比較回路２０は動作しない。

端子ＯＢＧ１に正電位を入力することで、トランジスタＭ１、Ｍ２のＶｔを負電位側にシフトさせ、電位Ｖｉ１、Ｖｉ２よりも低くすることができる。例えば、端子ＯＢＧ１、ＯＢＧ３にそれぞれ電位Ｖｄｄを入力することで、動作に必要な電位の数を増やさずに、トランジスタＭ１―Ｍ３のＶｔを負電位側にシフトさせることができる。

トランジスタＭ１、Ｍ２が曲線６に示す電気特性を持つことで、電位Ｖｓｓが０Ｖ（接地電位）であっても、トランジスタＭ１、Ｍ２をオン状態にできる。したがって、比較回路２０は動作可能であり、電位Ｖｉ１と電位Ｖｉ２との差分を検出する。ここでは、Ｖｉ１＞Ｖｉ２であるので、比較回路２０は高レベルの電位Ｖｃｍｐを出力する。

上掲したように、比較回路２０は、複雑な回路構成を持たずに、２つの負電位を直接的に比較することが可能である。電位Ｖｓｓを０Ｖ（接地電位）にすることができるため、比較回路２０の精度を向上できる。トランジスタＭ１−Ｍ３をＯＳトランジスタとすることで、トリプルウエル構造を採用せずに、トランジスタＭ１−Ｍ３のチャネル形成領域を基板から絶縁した状態とすることができる。そのため、比較回路２０の回路面積を縮小できる。

以下、図２Ａ−図８Ｂを参照して、比較回路の他の構成例を説明する。

＜比較回路の構成例２−４＞
ここでは、比較回路２０の電流源の変形例について示す。図２Ａに示す比較回路２１は、トランジスタＭ３に代えてバックゲートを有さないトランジスタＭ１３が設けられている。トランジスタＭ１３の構成は、バックゲートが設けられていないことの他は、トランジスタＭ３と同様である。

電流源に、バックゲートを備えるトランジスタＭ３を用いることで、例えば、次のような効果が得られる。図１Ｃから理解できるように、トランジスタＭ３のバックゲートに正の電位Ｖｂｇ３を入力することで、電位Ｖｂｓを低くすることができ、例えばＧＮＤとすることが可能である。電位Ｖｂｇ３によって、比較回路２０のトランスコンダクタンスを制御することができるので、比較回路２０の高速化が図れる。

比較回路２２、２３、は比較回路２０の変形例である（図２Ａ、図２Ｂ）。比較回路２２では、トランジスタＭ３のバックゲートがゲートに電気的に接続されている。比較回路２３では、トランジスタＭ３のバックゲートがドレインに電気的に接続されている。

＜比較回路の構成例５＞
ここでは、差動対の変形例を示す。図３に示す比較回路２４は、端子ＯＢＧ２を有する。端子ＯＢＧ２はバイアス電位入力用の端子であり、電位Ｖｂｇ２が入力される。端子ＯＢＧ２にはトランジスタＭ２のバックゲートが電気的に接続されている。

例えば、端子ＯＢＧ３に、電位Ｖｓｓ、Ｖｂｇ１、Ｖｂｇ２の何れかを入力することで、比較回路２４が使用する電位の数を低減できる。また、電位Ｖｂｇ１、電位Ｖｂｇ２の一方が電位Ｖｄｄであることで、比較回路２４が使用する電位の数を低減できる。

比較回路２４では、トランジスタＭ１のバックゲート電位とトランジスタＭ２のバックゲート電位とを独立して制御することができる。トランジスタＭ１とトランジスタＭ２は、同じ電気特性をもつように設計されるが、実際には、プロセスばらつきによりトランジスタＭ１とトランジスタＭ２の電気特性は完全に一致しない。そのため、オフセット電圧がキャンセルされるように、電位Ｖｂｇ１、Ｖｂｇ２を決めればよい。

図４Ａ−図５Ｃに、負荷の変形例を示す。

＜比較回路の構成例６−８＞
図４Ａに示す比較回路２５では、トランジスタＭＰ１、ＭＰ２を定電流源として機能させている。トランジスタＭＰ１、ＭＰ２のゲートは、端子ＢＩＳ２に電気的に接続されている。端子ＢＩＳ２にはバイアス電位Ｖｂｓ２が入力される。

図４Ｂに示す比較回路２６では、トランジスタＭＰ１、ＭＰ２はそれぞれダイオード接続されたトランジスタである。

図４Ｃに示す比較回路２７では、トランジスタＭＰ１に代えて抵抗素子Ｒ１が設けられ、トランジスタＭＰ２に代えて抵抗素子Ｒ２が設けられている。

＜比較回路の構成例９−１１＞
図５Ａ−図５Ｃに示す比較回路は、負荷を２個のｎチャネル型トランジスタで構成した例である。

図５Ａに示す比較回路３０では、端子ＯＢＧ４、およびトランジスタＭ４、Ｍ５を有する。トランジスタＭ４、Ｍ５は、ダイオード接続されたトランジスタであり、負荷として機能する。

トランジスタＭ４、Ｍ５はバックゲートを有する。トランジスタＭ４、Ｍ５は、トランジスタＭ１と同様、ＯＳトランジスタとすることができる。トランジスタＭ４、Ｍ５のバックゲートは端子ＯＢＧ４に電気的に接続されている。端子ＯＢＧ４はバイアス電位入力用の端子であり、電位Ｖｂｇ４が入力される。電位Ｖｂｇ４によって、トランジスタＭ４、Ｍ５のバックゲート電位を調節することで、トランジスタＭ４、Ｍ５を流れるドレイン電流を調整することができる。例えば電位Ｖｂｇ４を正電位とすることで、トランジスタＭ４、Ｍ５の電流駆動能力を向上することができる。

図５Ｂに示す比較回路３１は、比較回路３０の変形例である。比較回路３１は、端子ＯＢＧ５を有し、トランジスタＭ５のバックゲートが端子ＯＢＧ５電気的に接続されている。端子ＯＢＧ５はバイアス電位入力用の端子であり、電位Ｖｂｇ５が入力される。

比較回路３１では、トランジスタＭ４のバックゲート電位とトランジスタＭ５のバックゲート電位とを独立して制御することができる。つまり、電位Ｖｂｇ４、Ｖｂｇ５の入力によって、トランジスタＭ４のＶｔのシフト量と、トランジスタＭ５のＶｔのシフト量を独立して設定することができる。トランジスタＭ４とトランジスタＭ５の電気特性のばらつきがキャンセルされるように、電位Ｖｂｇ４、Ｖｂｇ５を決めるとよい。

図５Ｃに示す比較回路３２は、比較回路３０の変形例である。比較回路３１には、トランジスタＭ４、Ｍ５に代えて、バックゲートを有さないトランジスタＭ１４、Ｍ１５が設けられている。トランジスタＭ１４、Ｍ１５は、トランジスタＭ１と同様にＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。

＜比較回路の構成例１２、１３＞
図６Ａに示す比較回路３７は、比較回路２１の変形例である。比較回路３７において、トランジスタＭ１のバックゲートに端子ＩＮ１を電気的に接続し、トランジスタＭ２のバックゲートに端子ＩＮ２を接続し、トランジスタＭ１のゲート及びトランジスタＭ２のゲートに端子ＶＨ１を電気的に接続している。比較回路３７において、端子ＶＨ１には電位Ｖｄｄではなく、電位Ｖｅｎが与えられる。電位Ｖｅｎはイネーブル信号である。電位Ｖｅｎおよび電位Ｖｂｓに高電位が与えられている間、比較回路３７は動作を行う。比較回路３７が待機状態のときは、電位Ｖｅｎおよび電位Ｖｂｓを０Ｖ（接地電位）にすればよい。

比較回路３７は、これまでに説明した比較回路と同様に、Ｖｉ１＜Ｖｉ２であれば、端子ＯＵＴ１から出力される電位Ｖｃｍｐは低レベルであり、Ｖｉ１＞Ｖｉ２であれば、電位Ｖｃｍｐは高レベルである。

例えば、電位Ｖｉ１として−２Ｖ、電位Ｖｉ２として−３Ｖを与えるとする。図６Ｂに、この条件におけるトランジスタＭ１、Ｍ２のＩｄ−Ｖｇ特性を模式的に示す。曲線７はトランジスタＭ１のＩｄ−Ｖｇ特性を表し、曲線８はトランジスタＭ２のＩｄ−Ｖｇ特性を表す。

バックゲートに与えられた電位が大きいほどｎチャネル型トランジスタのＶｔはマイナスにシフトすることから、Ｖｔ（トランジスタＭ１）＜Ｖｔ（トランジスタＭ２）となる。端子ＶＨ１に＋３Ｖ（＝Ｖｅｎ）を、端子ＢＩＳに＋３Ｖ（＝Ｖｂｓ）を入力すると、比較回路３７はアクティブになる。トランジスタＭ１の方がトランジスタＭ２よりもより多くのドレイン電流を流すので、電位Ｖｃｍｐは高レベルとなる。

トランジスタＭ１のバックゲート側のゲート絶縁層は、ゲート側の絶縁層よりも厚く形成することが好ましい。トランジスタＭ１のゲートの入力電位Ｖｅｎの絶対値よりも、トランジスタＭ１のバックゲートに入力する電位Ｖｉ１の絶対値を大きくすることができる。トランジスタＭ２についても同様である。これにより、比較回路３７は大きな負電位を比較することが可能になる。

比較回路３７において、トランジスタＭ１３はＳｉトランジスタでもよいし、ＯＳトランジスタでもよい。トランジスタＭ１３をＯＳトランジスタにすることで、トランジスタＭ１３にバックゲートを設けることができる。

比較回路３７は、複雑な回路構成を持たずに、２つの負電位を直接的に比較することが可能である。電位Ｖｓｓを０Ｖにすることができるため、比較回路３７の精度を向上できる。トランジスタＭ１、Ｍ２をＯＳトランジスタとすることで、トリプルウエル構造を採用せずに、トランジスタＭ１、Ｍ２のチャネル形成領域を基板から絶縁した状態とすることができる。そのため、比較回路３７の回路面積を縮小できる。

図７に示す比較回路３８は比較回路３７の変形例である。比較回路３８において、トランジスタＭ２のゲートに端子ＩＮ２を接続し、トランジスタＭ２のバックゲートに端子ＶＬ２を接続している。端子ＶＬ２は、端子ＶＬ１と同様に、電位Ｖｓｓ用の入力端子である。比較回路３７と同様に、電位Ｖｅｎおよび電位Ｖｂｓに高電位が与えられている間、比較回路３８は動作を行う。比較回路３８が待機状態のときは、電位Ｖｅｎおよび電位Ｖｂｓを０Ｖ（接地電位）にすればよい。

比較回路３８は、電位Ｖｉ１として負電位を与え、電位Ｖｉ２として正電位を与えることができる。例えば、電位Ｖｅｎとして＋３Ｖ、電位Ｖｂｓとして＋３Ｖ、電位Ｖｉ２として＋２Ｖを与えるとする。トランジスタＭ２はオン状態となりドレイン電流が流れる。すなわち、トランジスタＭ２はある抵抗値を有する抵抗素子とみなすことができる。トランジスタＭ１もゲートに高電位が与えられているのでドレイン電流が流れるが、トランジスタＭ１は電位Ｖｉ１によって、チャネル抵抗を変化させることができる。すなわちトランジスタＭ１を可変抵抗とみなすことができる。電位Ｖｉ１を変化させ、トランジスタＭ１のチャネル抵抗がトランジスタＭ２のチャネル抵抗よりも小さい場合は、端子ＯＵＴ１から出力される電位Ｖｃｍｐは高レベルである。逆に、トランジスタＭ１のチャネル抵抗がトランジスタＭ２のチャネル抵抗よりも大きい場合は、端子ＯＵＴ１から出力される電位Ｖｃｍｐは低レベルである。上記動作によって、比較回路３８は端子ＩＮ１と端子ＩＮ２にそれぞれ与えられた電位の比較を行う。

比較回路３８において、トランジスタＭ１３はＳｉトランジスタでもよいし、ＯＳトランジスタでもよい。トランジスタＭ１３をＯＳトランジスタにすることで、トランジスタＭ１３にバックゲートを設けることができる。

比較回路３８は、複雑な回路構成を持たずに、負電位と正電位を直接的に比較することが可能である。電位Ｖｓｓを０Ｖにすることができるため、比較回路３８の精度を向上できる。トランジスタＭ１−Ｍ２をＯＳトランジスタとすることで、トリプルウエル構造を採用せずに、トランジスタＭ１−Ｍ２のチャネル形成領域を基板から絶縁した状態とすることができる。そのため、比較回路３８の回路面積を縮小できる。

＜比較回路の構成例１４、１５＞
図８Ａ、図８Ｂに、リセットが可能な比較回路の構成例を示す。

図８Ａに示す比較回路４０は、比較回路２０に、トランジスタＭＮ３０を設けた回路に相当する。図８Ｂに示す比較回路４１は、比較回路２０に、トランジスタＭＮ３１、ＭＮ３２を設けた回路に相当する。なお、比較回路４０として、他の構成例の比較回路を設けてもよい。比較回路４１も同様である。

比較回路４０のトランジスタＭＮ３０は、端子ＩＮ１と端子ＩＮ２とを等電位にするためのスイッチとして機能する。トランジスタＭＮ３０のゲートには信号ＲＳＴ（リセット信号）が入力される。

比較回路４１のトランジスタＭＮ３１は、端子ＩＮ１の電位を電位Ｖｒｓｔにリセットする機能を有し、トランジスタＭＮ３２は、端子ＩＮ２の電位を電位Ｖｒｓｔにリセットする機能を有する。トランジスタＭＮ３１、ＭＮ３２のゲートには信号ＲＳＴが入力される。例えば、電位Ｖｒｓｔとして、電位Ｖｓｓを入力する。

トランジスタＭＮ３０はＳｉトランジスタでもよいし、ＯＳトランジスタでもよい。ＯＳトランジスタである場合、トランジスタＭＮ３０に、ゲートに電気的に接続されているバックゲートを設けることができる。トランジスタＭＮ３０はｐチャネル型トランジスタであってもよい。トランジスタＭＮ３１、ＭＮ３２についても同様である。

〔実施の形態２〕
本実施の形態では、実施の形態１に係る比較回路を備える半導体装置について説明する。

＜＜電位生成システムの構成例１＞＞
以下に、負電位を生成する機能を有する半導体装置について説明する。図９Ａは、電位生成システムの構成例を示すブロック図である。電位生成システム１００は、電位Ｖｎｐ１を生成し、出力する機能を有する。電位Ｖｎｐ１は負電位である。電位生成システム１００は、制御部１０５、クロック生成部１１１、電位比較部１１５、電位生成部１２０、電位保持部１３１、端子ｄ１を有する。端子ｄ１は電位Ｖｎｐ１の出力端子である。電位生成システム１００には、電位Ｖｄｄ、ＧＮＤが入力される。電位ＧＮＤは低電源電位Ｖｓｓに用いられる電位である。

クロック生成部１１１は基準クロック信号を生成する。基準クロック信号は制御部１０５に入力される。

制御部１０５は電位生成システム１００を統括的に制御する機能を有する。制御部１０５は、電位Ｖｂｓを生成する機能、電位生成部１２０を制御する制御信号を生成する機能を有する。電位比較部１１５に、比較回路４０または４１（図８Ａ、図８Ｂ参照。）が適用されている場合は、制御部１０５は信号ＲＳＴを生成する機能を備える。

電位生成部１２０は負電位生成部１２１、１２２を有する。負電位生成部１２１は、端子ｄ１に負電位を供給する機能を有する。電位保持部１３１は、端子ｄ１の電位を保持する機能を有する。

電位Ｖｃｐ１は、負電位生成部１２１の出力電位である。電位Ｖｎｐ１は電位保持部１３１が保持している電位である。電位Ｖｎｐ１は端子ｄ１及び電位比較部１１５の端子ＩＮ１に入力される。負電位生成部１２２は、電位比較部１１５の端子ＩＮ２に基準電位Ｖｎｒｅｆ１を供給する機能を有する。ここでは、負電位生成部１２２の出力電位Ｖｃｐ２が基準電位Ｖｎｒｅｆ１に用いられる。電位Ｖｎｐ１、Ｖｃｐ１、Ｖｃｐ２は負電位である。

＜負電位生成部＞
負電位生成部１２１、１２２は、チャージポンプ回路で構成することができる。以下に、負電位生成部１２１の構成例を示す。なお、以下に示す構成例は、負電位生成部１２２にも適用できる。

図１０Ａに示す負電位生成回路１５０は、チャージポンプ回路１６０、クロックバッファ回路１７０、を有する。

（クロックバッファ回路）
クロックバッファ回路１７０は、インバータ７０−７５、端子ａ１−ａ３を有する。クロックバッファ回路１７０は、信号ＣＬＫ＿ｃｐから信号ＣＫ１＿ｃｐ、ＣＫＢ１＿ｃｐを生成する機能を有する。端子ａ１は信号ＣＬＫ＿ｃｐの入力端子であり、端子ａ２、ａ３は、信号ＣＫ１＿ｃｐ、ＣＫＢ１＿ｃｐの出力端子である。信号ＣＬＫ＿ｃｐは、制御部１０５から出力されるクロック信号である。例えば、制御部１０５は、基準クロック信号を分周して、信号ＣＬＫ＿ｃｐを生成する。信号ＣＫ１＿ｃｐと信号ＣＫＢ１＿ｃｐとは相補関係にあるクロック信号である。

レベルシフタ（ＬＳ）をクロックバッファ回路に設けてもよい。そのような構成例を図１０Ｂに示す。図１０Ｂに示すクロックバッファ回路１７１は、ＬＳ１７２、インバータ７６−７９を有する。ＬＳ１７２は信号ＣＬＫ＿ｃｐをレベルシフトし、信号ＣＫ１＿ＬＳ、ＣＫＢ１＿ＬＳを生成する。インバータ７７から信号ＣＫ１＿ｃｐが出力され、インバータ７９から信号ＣＫＢ１＿ｃｐが出力される。

ここでは、クロックバッファ回路１７０に、６個のインバータを設けているが、インバータの数は６に限定されない。クロックバッファ回路１７０は、少なくともインバータ７０、７１を有していればよい。クロックバッファ回路１７０は、信号ＣＬＫ＿ｃｐの遅延回路としての機能をもたせることができる。そのため、遅延時間に応じて、インバータの数を決めればよい。クロックバッファ回路１７１についても同様である。

（チャージポンプ回路）
チャージポンプ回路１６０は、降圧型チャージポンプ回路であり、電位ＧＮＤを降圧して、電位Ｖｃｐ１を生成する機能を有する。なお、入力電位は電位ＧＮＤに限定されない。チャージポンプ回路１６０は、トランジスタＭＮ６１−ＭＮ６５、容量素子Ｃ６１−Ｃ６５を有する。チャージポンプ回路１６０の段数は５であるが、段数はこれに限定されない。

トランジスタＭＮ６１−ＭＮ６５はダイオード接続されたｎチャネル型Ｓｉトランジスタである。トランジスタＭＮ６１−ＭＮ６５に代えて、ダイオード接続されたｐチャネル型Ｓｉトランジスタを設けてもよいし、ダイオード接続されたＯＳトランジスタを設けてもよい。ＯＳトランジスタを設ける場合、バックゲートを有するＯＳトランジスタを設けてもよい。そのような構成例を図１０Ｃ―図１０Ｅに示す。

図１０Ｃに示すチャージポンプ回路１６１は、トランジスタＭ６１−Ｍ６５、容量素子Ｃ６１−Ｃ６５を有する。図１０Ｄ、図１０Ｅに示すチャージポンプ回路１６２、１６３は、チャージポンプ回路１６１の変形例である。

ここでは、負電位生成部１２１に、ディクソン型チャージポンプ回路を設ける例を示したが、コッククロフト−ウォルトン型チャージポンプ回路を設けてもよい。

＜電位保持部＞
図１１に電位保持部１３１の構成例を示す。電位保持部１３１は、トランジスタＭ８０、容量素子Ｃ８０、端子ｄ２、ｄ３を有する。端子ｄ２には、端子ｄ１、および電位比較部１１５の端子ＩＮ１が電気的に接続されている。端子ｄ３には負電位生成部１２１の出力端子が電気的に接続され、電位Ｖｃｐ１が入力される。トランジスタＭ８０はバックゲートを有するＯＳトランジスタである。トランジスタＭ８０はダイオード接続されたトランジスタである。容量素子Ｃ８０の第１端子には、トランジスタＭ８０のドレイン、ゲート、およびバックゲートが電気的に接続されている。

負電位生成部１２１が動作すると、端子ｄ３と共に端子ｄ２も降圧される。図１１の構成例の場合、端子ｄ２の電位Ｖｎｐ１、端子ｄ３の電位Ｖｃｐ１、およびトランジスタＭ８０のしきい値電圧（Ｖｔ＿ｍ８０）の関係は、Ｖｎｐ１＝Ｖｃｐ１−Ｖｔ＿ｍ８０で表される。電位Ｖｎｐ１が０Ｖよりも低くなるように、負電位生成部１２１は電位Ｖｃｐ１を生成する。

ここでは、Ｖｔ＿ｍ８０＜０Ｖである。よって、Ｖｎｐ１＞Ｖｃｐ１である。負電位生成部１２１の動作を停止することで、ダイオード接続されたトランジスタＭ８０に逆バイアス電圧が入力された状態となり、容量素子Ｃ８０において、０Ｖよりも低い電位Ｖｎｐ１を保持することができる。

電位保持部１３１において、電位Ｖｎｐ１の保持状態では、トランジスタＭ８０にバックゲートに負電位が入力されているので、トランジスタＭ８０のカットオフ電流を低減できるため、容量素子Ｃ８０から電荷がリークすることを抑えることができる。よって、負電位生成部１２１が待機状態である時間を長くできるので、電位生成システム１００の消費電力を効果的に低減できる。

なお、カットオフ電流とは、トランジスタのゲートーソース間電圧が０Ｖのときのドレイン電流のことをいう。

なお、トランジスタＭ８０はＳｉトランジスタでもよいし、ＯＳトランジスタでもよい。特に、トランジスタＭ８０をＯＳトランジスタにすることで、オフ電流を小さくすることができて好ましい。また、トランジスタＭ８０をＯＳトランジスタにすることで、ソースとドレイン間の耐圧を高くすることができて好ましい。

酸化物半導体のバンドギャップは２ｅＶ以上あるため、ＯＳトランジスタは、オフ電流を極めて小さくすることができる。具体的には、ソースとドレイン間の電圧が３．５Ｖ、室温（２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０^−２０Ａ未満、１×１０^−２２Ａ未満、あるいは１×１０^−２４Ａ未満とすることができる。すなわち、ドレイン電流のオン／オフ電流比を２０桁以上１５０桁以下とすることができる。

酸化物半導体はエネルギーギャップが大きく、電子が励起されにくく、ホールの有効質量が大きい半導体である。このため、ＯＳトランジスタは、Ｓｉトランジスタと比較して、アバランシェ崩壊等が生じにくい。アバランシェ崩壊に起因するホットキャリア劣化等が抑制されることでＯＳトランジスタはソースとドレイン間の絶縁耐圧をＳｉトランジスタよりも高い。

＜負電位比較部＞
電位比較部１１５には、実施の形態１の比較回路が適用される。ここでは、電位比較部１１５に比較回路２０を適用する。端子ＩＮ２には電位Ｖｒｅｆ１が入力され、端子ＩＮ１には、電位Ｖｎｐ１が入力される。例えば、端子ＯＢＧ１、ＯＢＧ３には電位Ｖｄｄを入力する。端子ＯＧＢ１、ＯＢＧ３に入力する電位を制御部１０５で生成してもよい。

電位比較部１１５は、電位Ｖｎｐ１が基準電位Ｖｎｒｅｆ１よりも低い電位であることを監視する機能をもつ。電位Ｖｎｐ１が基準電位Ｖｎｒｅｆ１よりも低ければ、電位Ｖｃｍｐ１は低レベルである。電位Ｖｎｐ１が基準電位Ｖｎｒｅｆ１以上であれば、電位Ｖｃｍｐ１は高レベルである。

＜制御部＞
図９Ｂに制御部１０５の構成例を示す。制御部１０５は、クロック生成部１８０、ロジック部１８５を有する。クロック生成部１８０は、クロック生成部１８１、１８２を有する。

クロック生成部１８１は信号ＧＣＬＫ１を生成し、クロック生成部１８２は信号ＧＣＬＫ２を生成する。信号ＧＣＬＫ１は、負電位生成部１２１に供給するクロック信号であり、信号ＧＣＬＫ２は負電位生成部１２２に供給するクロック信号である。

ロジック部１８５は、クロック生成部１８０の制御信号を生成する機能を有する。ロジック部１８５はカウンタ１８６を有する。カウンタ１８６は信号ＧＣＬＫ１のクロック数をカウントする機能を有する。ロジック部１８５は、カウンタ１８６のカウント値をもとにクロック生成部１８１の制御信号を生成する機能、および電位Ｖｃｍｐ１をもとにクロック生成部１８１の制御信号を生成する機能を有する。

＜＜動作例＞＞
電位保持部１３１が設けられているので、負電位生成部１２１を常時動作させる必要がない。動作させる必要がないときは、負電位生成部１２１を待機状態にすることができる。制御部１０５は、電位Ｖｃｍｐ１に応じて、負電位生成部１２１を待機状態にするか、動作させるかの制御を行う。図１２を参照して、電位生成システム１００の動作例を説明する。図１２は電位生成システム１００の動作例を示すタイミングチャートである。ｔ１乃至ｔ４は時刻を表す。

この例では、負電位生成部１２１に信号ＧＣＬＫ１をＮ_０クロック入力することで、電位Ｖｃｐ１が設定電位ｖｎａに到達するように、負電位生成部１２１は設計されている。負電位生成部１２２も同様であり、電位ｖｎｂが負電位生成部１２２の設定電位である。信号ＧＫ１は、ロジック部１８５が生成するクロック生成部１８１の制御信号であり、信号ＧＣＬＫ１の生成を停止させるための信号である。

なお、図１２では、時刻ｔ２において、Ｖｃｐ１＝ｖｎａ、Ｖｃｐ２＝ｖｎｂであるように、図示しているが、電位ｖｎａ、ｖｎｂの値は、仕様上の値であり、時刻ｔ２におけるＶｃｐ１、Ｖｃｐ２の値は誤差を含んでいる。

時刻ｔ１で、負電位生成部１２１、１２２にそれぞれ信号ＧＣＬＫ１、ＧＣＬＫ２が入力される。時刻ｔ１でカウンタ１８６は信号ＧＣＬＫ１のクロック数をカウント開始する。時刻ｔ２でカウンタ１８６のカウント値がＮ_０になると、ロジック部１８５は、信号ＧＫ１を生成し、クロック生成部１８１に出力する。信号ＧＫ１の入力によって、クロック生成部１８１は信号ＧＣＬＫ１の生成を停止する。時刻ｔ２以降、信号ＧＣＬＫ１として電位ＧＮＤが負電位生成部１２１に入力され、負電位生成部１２１は待機状態となる。時刻ｔ２以降も、クロック生成部１８２は動作し、信号ＧＣＬＫ２を負電位生成部１２２に出力する。

電位生成システム１００から出力される電位Ｖｎｐ１は、他の半導体装置に供給される。電位保持部１３１のトランジスタＭ８０のリーク電流等の原因により、電位Ｖｎｐ１と共に電位Ｖｃｐ１も上昇する。

時刻ｔ３で電位Ｖｎｐ１が電位Ｖｎｒｅｆ１を超えると、電位Ｖｃｍｐ１は低レベルから高レベルに遷移する。制御部１０５のロジック部１８５は、電位Ｖｃｍｐ１が高レベルになったことを検知すると、クロック生成部１８１を動作させる信号を生成し、クロック生成部１８１に出力する。時刻ｔ４で、信号ＧＣＬＫ１が負電位生成部１２１に入力され、負電位生成部１２１は待機状態から動作状態に復帰する。電位Ｖｃｍｐ１は、信号ＧＣＬＫ１が入力された後しばらくは高レベルであるが、電位Ｖｎｐ１が電位Ｖｎｒｅｆ１以下となると、低レベルになる。

制御部１０５では、時刻ｔ４で、カウンタ１８６が信号ＧＣＬＫ１のカウントを開始しており、カウンタ１８６のカウント値がＮ_０になると、信号ＧＫ１を生成する。

以上の動作が繰り返されることで、電位生成システム１００は電位Ｖｎｐ１を安定的に出力することができる。電位比較部１１５によって、２つの負電位、電位Ｖｎｐ１と基準電位Ｖｎｒｅｆとを直接的に比較することができるので、回路構成を複雑化せずに、信頼性の高い電位生成システム１００を提供することができる。

時刻ｔ３乃至ｔ４の間、制御部１０５はクロックゲーティングによって、負電位生成部１２１を待機状態にしているが、必要に応じて、パワーゲーティングによって、負電位生成部１２１を待機状態にしてもよい。

＜＜電位生成システムの構成例２＞＞
図１３Ａに電位生成システムの他の構成例を示す。図１３Ａに示す電位生成システム１０１は、電位生成システム１００に電位保持部１３２を追加した構成をもつ。電位保持部１３２は端子ＩＮ２の電位を保持する機能を有する。このことにより、負電位生成部１２２も、負電位生成部１２１と同様に、常時降圧動作をする必要がない。

電位保持部１３２は、電位保持部１３１と同様の回路構成をもつ。電位保持部１３２で保持している電位が、基準電位Ｖｎｒｅｆ２として電位比較部１１５の端子ＩＮ２に入力される。電位生成システム１０１の動作は、電位生成システム１００と同様である。

また、電位生成システム１０１は、制御部１０５に代えて、制御部１０６を有する。図１３Ｂに、制御部１０６の構成例を示す。図１３Ｂに示す制御部１０６は、ロジック部１８５にさらに、カウンタ１８７を有する。カウンタ１８７は、信号ＧＣＬＫ２のクロック数をカウントする機能を有する。よって、ロジック部１８５は、上掲の機能に加えて、カウンタ１８７のカウント値をもとにクロック生成部１８２の制御信号を生成する機能、および電位Ｖｃｍｐ１をもとにクロック生成部１８２の制御信号を生成する機能を有する。信号ＧＣＬＫ１と信号ＧＣＬＫ２とのクロック数を独立してカウントできるので、異なるタイミングで、負電位生成部１２１と負電位生成部１２２の動作を停止することができる。

他方、負電位生成部１２１に連動して、負電位生成部１２２を動作させることができる場合、制御部１０６には、信号ＧＣＬＫ２を生成するためのクロック生成部１８２は設けなくてもよい。図１３Ｃにそのような構成例の制御部１０６を示す。図１３Ｃの例では、信号ＧＣＬＫ１がクロック生成部１８１から負電位生成部１２１、１２２に供給される。

＜＜電位生成システムの構成例３＞＞
図１４に電位生成システムの他の構成例を示す。図１４に示す電位生成システム１０２は、複数の電位を生成する機能を備える。

図１４に示す電位生成システム１０２は、電位Ｖｎｐ１−Ｖｎｐ３、Ｖｐｐ１−Ｖｐｐ３を生成する機能を有する。電位Ｖｎｐ１−Ｖｎｐ３は負電位であり、電位Ｖｐｐ１−ｖｐｐ３は正電位である。

電位生成システム１０２は制御部１１０、クロック生成部１１１、電位生成部１２０、電位比較部１１４、電位保持部１３０、端子ｄ１１−ｄ１３、ｄ２１−２３を有する。制御部１１０は、電位生成部１２０および電位比較部１１４を制御する機能を有する。端子ｄ１１−ｄ１３は、電位Ｖｎｐ１−Ｖｎｐ３の出力端子である。端子ｄ２１−ｄ２３は、電位Ｖｐｐ１−Ｖｐｐ３の出力端子である。

電位生成部１２０は、正電位生成部１２５Ａ−１２５Ｃ、負電位生成部１２１Ａ−１２１Ｃ、１２２Ａ−１２２Ｃを有する。電位保持部１３０は、電位保持部１３１Ａ−１３１Ｃ、１３２Ａ−１３２Ｃを有する。電位比較部１１４は、電位比較部１１５Ａ−１１５Ｃを有する。

正電位生成部１２５Ａ−１２５Ｃは、電位Ｖｄｄおよび／又は電位ＧＮＤから、それぞれ電位Ｖｐｐ１−Ｖｐｐ３を生成する機能を有する。正電位生成部１２５Ａは、チャージポンプ回路、またはレギュレータ等で構成すればよい。正電位生成部１２５Ｂ、１２５Ｃも同様である。

負電位生成部１２１Ａ、１２１Ｂ、１２１Ｃはそれぞれ、電位Ｖｃｐａ１、Ｖｃｐｂ１、Ｖｃｐｃ１を生成する。これらの構成および機能は負電位生成部１２１と同様である。負電位生成部１２２Ａ、１２２Ｂ、１２２Ｃは、それぞれ、電位Ｖｃｐａ２、Ｖｃｐｂ２、Ｖｃｐｃ２を生成する。これらの構成および機能は、負電位生成部１２２と同様である。

電位保持部１３１Ａ、１３１Ｂ、１３１Ｃは、それぞれ、端子ｄ１１、ｄ１２、ｄ１３の電位を保持する機能を有する。端子ｄ１１は電位比較部１１５Ａの端子ＩＮ１に電気的に接続されている。端子ｄ１２、ｄ１３も同様である。

電位保持部１３２Ａは、電位比較部１１５Ａの端子ＩＮ２の電位を保持する機能を有する。電位保持部１３２Ｂ、１３２Ｃも同様である。電位保持部１３２Ａ−１３２Ｃが保持する電位が、基準電位Ｖｎｒｅｆ１−Ｖｎｒｅｆ３として、それぞれ、電位比較部１１５Ａ−１１５Ｃに出力される。

電位比較部１１５Ａ、１１５Ｂ、１１５Ｃの構成および機能は電位比較部１１５と同様である。電位比較部１１５Ａ、１１５Ｂ、１１５Ｃは、それぞれ、電位Ｖｃｍｐ１、Ｖｃｍｐ２、Ｖｃｍｐ３を出力する。制御部１１０は、制御部１０６と同様な機能をもつ。制御部１１０では、電位Ｖｃｍｐ１に基づいて負電位生成部１２１Ａ、１２２Ａの動作を制御し、電位Ｖｃｍｐ２に基づいて負電位生成部１２１Ｂ、１２２Ｂの動作を制御し、電位Ｖｃｍｐ３に基づいて負電位生成部１２１Ｃ、１２２ｃの動作を制御する。

本構成例では、２個の負電位生成部、２個の電位保持部および１の電位比較部を備えるユニット１１６が、負電位生成のための基本ユニットである。出力させる負電位の数に応じた個数のユニット１１６が、電位生成システム１０２に設けられる。なお、一部、または全てのユニットにおいて、基準電位を保持するための電位保持部を省略することができる。また、本構成例では、出力する正電位の数に応じた個数の正電位生成部を設ければよい。

本実施の形態に係る電位生成システムは、各種半導体装置の電源回路で好適である。本電位生成システムが電源回路に用いられる半導体装置には、例えば、基板バイアス電位を負電位とする各種の半導体装置（例えば、ＤＲＡＭ、イメージセンサ）、負電位によって駆動する半導体装置（例えば、フラッシュメモリなどの記憶装置）、バックゲートを持つＯＳトランジスタを備える半導体装置などがある。実施の形態３において、本電位生成システムを備える半導体装置の構成例を示す。

〔実施の形態３〕
＜＜記憶装置２００＞＞
図１５Ａに示す記憶装置２００は、電位生成部２０１、制御部２０２、セルアレイ２０３、周辺回路２０８を有する。周辺回路２０８は、センスアンプ回路２０４、ドライバ２０５、メインアンプ２０６、入出力回路２０７を有する。

セルアレイ２０３は、複数のメモリセル２０９を有する。メモリセル２０９は、配線ＷＬ、ＬＢＬ（またはＬＢＬＢ）、ＢＧＬに電気的に接続されている。配線ＷＬはワード線であり、配線ＬＢＬ、ＬＢＬＢはローカルビット線である。

図１５Ｂにメモリセル２０９の構成例を示す。メモリセル２０９は、トランジスタＭＷ１、容量素子ＣＳ１を有する。メモリセル２０９は、ＤＲＡＭのメモリセルと同様の回路構成を有する。ここでは、トランジスタＭＷ１はバックゲートをもつＯＳトランジスタである。トランジスタＭＷ１のバックゲートは配線ＢＧＬに電気的に接続されている。トランジスタＭＷ１がＯＳトランジスタであるので、データを保持している間は、メモリセル２０９は電力を消費しない、長期間データを保持可能な低消費電力なメモリセルである。

ドライバ２０５には、複数の配線ＷＬ、ＣＳＥＬが電気的に接続されている。ドライバ２０５は、複数の配線ＷＬ、ＣＳＥＬに出力する信号を生成する。

セルアレイ２０３は、センスアンプ回路２０４に積層して設けられている。センスアンプ回路２０４は、複数のセンスアンプＳＡを有する。センスアンプＳＡは隣接する配線ＬＢＬ、ＬＢＬＢ（ローカルビット線対）、配線ＧＢＬ、ＧＢＬＢ（グローバルビット線対）、複数の配線ＣＳＥＬに電気的に接続されている。センスアンプＳＡは配線ＬＢＬと配線ＬＢＬＢとの電位差を増幅する機能を有する。

センスアンプ回路２０４には、４本の配線ＬＢＬに対して、１本の配線ＧＢＬが設けられ、４本の配線ＬＢＬＢに対して１本の配線ＧＢＬＢが設けられているが、センスアンプ回路２０４の構成は、図１５Ａの構成例に限定されない。

メインアンプ２０６は、センスアンプ回路２０４および入出力回路２０７に接続されている。メインアンプ２０６は、配線ＧＢＬと配線ＧＢＬＢの電位差を増幅する機能を有する。メインアンプ２０６は省略することができる。

入出力回路２０７は、書き込みデータに対応する電位を配線ＧＢＬに入力する機能、配線ＧＢＬの電位またはメインアンプ２０６の出力電位を読み出しデータとして外部に出力する機能を有する。

配線ＣＳＥＬの信号によって、データを読み出すセンスアンプＳＡ、およびデータを書き込むセンスアンプＳＡを選択することができる。そのため、入出力回路２０７は、マルチプレクサなどの選択回路が不要であるため、回路構成を簡単化でき、占有面積を縮小することができる。

制御部２０２は、記憶装置２００を制御する機能を有する。例えば、制御部２０２は、ドライバ２０５、メインアンプ２０６、および入出力回路２０７を制御する。

記憶装置２００には、電源電位として、電位Ｖｄｄ、ＧＮＤが入力される。電位Ｖｄｄ、ＧＮＤ以外の電位は、電位生成部２０１で生成される。電位生成部２０１で生成した電位は記憶装置２００の各内部回路に入力される。電位Ｖｄｄは、ＯＳトランジスタ（トランジスタＭＷ１）の駆動電位に用いられている。ＯＳトランジスタの駆動電位を電位生成部２０１で生成してもよい。

電位生成部２０１は、電位Ｖｂｇ＿ｗ１を生成する機能を有する。電位Ｖｂｇ＿ｗ１は、配線ＢＧＬに入力される。例えば、電位Ｖｂｇ＿ｗ１を負電位にして、トランジスタＭＷ１のＶｔを正電位側にシフトさせることで、メモリセル２０９の保持時間を長くすることができる。

電位生成部２０１には、電位生成システム１０２を適用することができる。電位生成部２０１を設けることで、記憶装置２００の単一電源化ができる。また、記憶装置２００の各回路は、１個のＩＣチップに集積することができる。

図１５Ａの例では、折り返しビット線方式のランダムアクセスメモリ（ＲＡＭ）の例であるが開放ビット線方式のＲＡＭとすることができる。

＜＜記憶装置２２０＞＞
図１６Ａに示す記憶装置２２０は、電位生成部２２１、制御部２２２、セルアレイ２２３、周辺回路２２４を有する。周辺回路２２４は、入力回路２２５、出力回路２２６、プレデコーダ２３０、行デコーダ２３１、列デコーダ２３２、行ドライバ２３３、列ドライバ２３４を有する。

記憶装置２２０において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。また、記憶装置２２０の入力信号および出力信号の構造（例えば、ビット長。）は、記憶装置２２０に接続されるホスト装置のアーキテクチャ、記憶装置２２０の動作モード、およびセルアレイ２２３の構成等に基づいて設定される。

信号ＣＬＫ、ＣＥ、ＧＷ、ＢＷ、ＡＤＤＲ、ＷＤＡは外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。信号ＣＥ、ＧＷ、およびＢＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータ信号であり、信号ＲＤＡは読み出しデータ信号である。

制御部２２２は、記憶装置２２０の動作全般を制御する機能を有するロジック回路である。例えば、制御部２２２は、信号ＣＥ、ＧＷ、およびＢＷを論理演算して、動作モードを決定する。制御部２２２は、この動作モードが実行されるように、周辺回路２２４の制御信号を生成する。制御部２２２は、信号ＣＬＫから内部クロック信号を生成する機能等の機能を有していてもよい。

セルアレイ２２３は、複数のメモリセル２２７、並びに、複数の配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬ、ＳＬ、ＢＧＬを有する。複数のメモリセル２２７は行列状に配置されている。同じ行のメモリセル２２７は、その行の配線ＷＷＬ、ＲＷＬ、ＢＧＬに電気的に接続されている。同じ列のメモリセルは、その列の配線ＷＢＬ、ＲＢＬおよびＳＬに電気的に接続されている。配線ＷＷＬは書き込みワード線であり、配線ＲＷＬは読み出しワード線であり、配線ＷＢＬは書き込みビット線であり、配線ＲＢＬは読み出しビット線であり、配線ＳＬはソース線である。

図１６Ｂに、セルアレイ２２３の構成例を示す。ここでは、メモリセル２２７は２トランジスタ型のゲインセルである。メモリセル２２７は、トランジスタＭＷ２、トランジスタＭＲ２、容量素子ＣＳ２を有する。トランジスタＭＷ２はバックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。配線ＢＧＬには、電位Ｖｂｇ＿ｗ２が入力される。電位Ｖｂｇ＿ｗ２は、電位生成部２２１で生成される電位である。

トランジスタＭＷ２がＯＳトランジスタであるので、メモリセル２２７は、データ保持に電力を消費しない、長期間データを保持可能な低消費電力なメモリセルである。よって、記憶装置２２０を、不揮発性記憶装置として用いることができる。トランジスタＭＷ２、容量素子Ｃ２は、トランジスタＭＲ２に積層して設けることができるため、セルアレイ２２３の集積度を向上することができる。

周辺回路２２４は、セルアレイ２２３に対するデータの書き込みおよび読み出しをするための回路である。例えば、周辺回路２２４は配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬおよびＳＬを駆動する機能を有する。

プレデコーダ２３０、行デコーダ２３１および列デコーダ２３２は、信号ＡＤＤＲをデコードする機能を有する。プレデコーダ２３０は、セルアレイ２２３を複数のブロックに分割した場合等に設ければよい。この場合、プレデコーダ２３０は、アクセスするブロックを指定する機能を有する。行デコーダ２３１は、アクセスする行を指定する機能を有し、列デコーダ２３２は、アクセスする列を指定する機能を有する。

列ドライバ２３４は、データをセルアレイ２２３に書き込む機能、セルアレイ２２３からデータを読み出す機能、読み出したデータを増幅する機能、読み出したデータを保持する機能等を有する。列ドライバ２３４のより具体的な機能には、例えば、ＷＢＬ、ＲＢＬ、およびＳＬの電圧を制御する機能がある。

行ドライバ２３３は、行デコーダ２３１が指定する行のＷＷＬおよびＲＷＬをアクティブにする機能を有する。ＷＷＬをアクティブにすることで、該当する行のメモリセル２２７が選択され、選択状態のメモリセル２２７には、列ドライバ２３４によってデータが書き込まれる。ＲＷＬをアクティブにすることで、該当する行のメモリセル２２７が選択される。選択状態のメモリセル２２７は、列ドライバ２３４によってデータが読み出される。

入力回路２２５は、ＷＤＡを保持する機能有する。入力回路２２５が保持するデータは、配線ＧＷＢＬ（グローバル書き込みビット線）を介して、列ドライバ２３４に出力される。Ｄｉｎは入力回路２２５の出力データであり、セルアレイ２２３に書き込むデータである。

列ドライバ２３４がメモリセルから読み出したデータ信号Ｄｏｕｔは、配線ＧＲＢＬ（グローバル読み出しビット線）を介して、出力回路２２６に出力される。出力回路２２６は、データ信号Ｄｏｕｔを保持する機能を有する。出力回路２２６は、保持しているデータを記憶装置２２０外部に出力する。出力回路２２６から出力されるデータ信号が信号ＲＤＡである。

記憶装置２２０には、電源電位として、電位Ｖｄｄ、ＧＮＤが入力される。電位Ｖｄｄ、ＧＮＤ以外の電位は、電位生成部２２１で生成され、これらは記憶装置２００の各内部回路に入力される。電位Ｖｄｄは、ＯＳトランジスタ（トランジスタＭＷ２）の駆動電位に用いられている。もちろん、ＯＳトランジスタの駆動電位を、電位生成部２０１で生成してもよい。

例えば、電位生成部２２１は、電位Ｖｂｇ＿ｗ２を生成する機能を有する。例えば、電位Ｖｂｇ＿ｗ２を負電位にして、トランジスタＭＷ２のＶｔをプラス側にシフトさせることで、メモリセル２２７の保持時間を長くすることができる。

電位生成部２２１には、電位生成システム１０２を適用することができる。電位生成部２２１を電源回路に用いることで、記憶装置２００の単一電源化ができる。記憶装置２２０の各回路は、１個のＩＣチップに集積することができる。

（セルアレイ）
図１７Ａ−図１７Ｅにセルアレイの他の構成例を示す。各図には１行１列分の構成例が示されている。

図１７Ａは、３トランジスタ型のゲインセルを有するセルアレイの構成例を示す。図１７Ａに示すセルアレイには、行ごとに配線ＲＣＬが設けられている。メモリセル２４１は、配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬ、ＳＬ、ＲＳＬ、ＢＧＬに電気的に接続されている。メモリセル２４１はトランジスタＭＷ３、ＭＲ３、ＭＲ４、容量素子ＣＳ３を有する。トランジスタＭＷ３はバックゲートをもつＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。トランジスタＭＲ４、ＭＲ３はｐチャネル型Ｓｉトランジスタである。

図１７Ｂに示すセルアレイは図１６Ｂの変形例であり、図１７Ｃに示すセルアレイは図１７Ａの変形例である。これらのセルアレイでは、配線ＷＢＬ、ＲＢＬの代わりに、書き込みおよび読み出し用のビット線（配線ＢＬ）が設けられている。

図１７Ｄに示すセルアレイは図１６Ｂの変形例であり、トランジスタＭＲ２をｎチャネル型Ｓｉトランジスタにした例である。図１７Ｄに示すメモリセル２４２は、配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬ、ＳＬ、ＢＧＬに電気的に接続されている。メモリセル２４２は、トランジスタＭＷ５、ＭＲ５、容量素子ＣＳ５を有する。トランジスタＭＷ５はバックゲートを有するＯＳトランジスタである。トランジスタＭＲ５はｎチャネル型Ｓｉトランジスタである。図１７Ｄのセルアレイも、図１７Ｂのように、配線ＷＢＬ、ＲＢＬに代えて配線ＢＬを設けてもよい。

なお、図１７Ｄに示すセルアレイを、記憶装置２２０に適用する場合、非選択の行の配線ＲＷＬには負電位を入力し、選択行の配線ＲＷＬには正電位を入力することが好ましい。配線ＲＷＬに入力する負電位は、電位生成部２２１で生成すればよい。

図１７Ｅに示すセルアレイは図１７Ａの変形例であり、トランジスタＭＲ３、ＭＲ４をｎチャネル型Ｓｉトランジスタにした例である。図１７Ｅに示すメモリセル２４３は、配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬ、ＢＧＬ、および電位ＧＮＤが入力される配線に電気的に接続されている。メモリセル２４３は、トランジスタＭＷ６、ＭＲ６、ＭＲ７、容量素子ＣＳ６を有する。トランジスタＭＷ６はバックゲートを有するＯＳトランジスタである。トランジスタＭＲ６、ＭＲ７はｎチャネル型Ｓｉトランジスタである。図１７Ｅのセルアレイも、図１７Ｃのように、配線ＷＢＬ、ＲＢＬに代えて配線ＢＬを設けてもよい。

＜＜ＭＣＵ２５０＞＞
図１８にマイクロコントローラユニット（ＭＣＵ）の構成例を示す。図１８に示すＭＣＵ２５０はクロックゲーティングおよびパワーゲーティングが可能な半導体装置である。

ＭＣＵ２５０は、電源管理ユニット（ＰＭＵ）２６０、電位生成ユニット２６１、バス２６２、パワースイッチ２６４、２６５、ＬＳ（レベルシフタ）およびバッファ回路２６７、プロセッサコア２７０（以下、コア２７０と呼ぶ。）、メモリ２８０を有する。ＰＭＵ２６０、コア２７０、およびメモリ２８０と間のデータ等やり取りは、バス２６２を介して行われる。

半導体装置の消費電力削減のため、パワーゲーティング、またはクロックゲーティングにより、動作させる必要のない回路を停止させることが行われている。フリップフロップは、半導体装置に多く含まれる順序回路（状態を保持する記憶回路）の１つである。よって、フリップフロップの消費電力の削減は、フリップフロップを組み込んだ半導体装置の消費電力の低減に効果的である。一般的なフリップフロップは、電源を遮断すると保持している状態（データ）が失われてしまうため、半導体装置をパワーゲーティングするためには、フリップフロップの状態をバックアップすることが必要になる。

コア２７０は、複数のフリップフロップ２７１を有する。フリップフロップ２７１は、コア２７０の各種のレジスタに設けられる。フリップフロップ２７１は、バックアップ回路２７２およびスキャンフリップフロップ２７３を有する。つまり、フリップフロップ２７１は、バックアップ回路を搭載したスキャンフリップフロップである。

クロックゲーティング、およびパワーゲーティング時にフリップフロップ２７１のデータを退避するために、フリップフロップ２７１にはバックアップ回路２７２が設けられている。バックアップ回路２７２には、バックゲートをもつ複数のＯＳトランジスが設けられている。バックアップ回路２７２はＳｉトランジスタを有さない回路構成とすることで、Ｓｉトランジスタでなる論理セル上に積層することができる。

メモリ２８０は、制御部２８１、周辺回路２８２、およびセルアレイ２８３を有する。セルアレイ２８３には、ＯＳトランジスタを有する複数のメモリセルを有する。メモリ２８０には、上掲の記憶装置を適用することができる。

ＭＣＵ２５０には、電源電位として、電位Ｖｄｄ、電位ＧＮＤが入力される。電位Ｖｄｄ、ＧＮＤ以外の正電位および負電位は電位生成ユニット２６１で生成される。電位生成ユニット２６１は、例えば、負電位として電位Ｖｂｇ＿ｆｆ、Ｖｂｇ＿ｍｃ、を生成する。電位Ｖｂｇ＿ｆｆはバックアップ回路２７２のＯＳトランジスタのバックゲートに入力される。電位Ｖｂｇ＿ｍｃはセルアレイ２８３のＯＳトランジスタのバックゲートに入力される。ここでは、電位Ｖｄｄは、ＯＳトランジスタ用の駆動電位である。電位Ｖｄｄは、ＬＳおよびバッファ回路２６７、セルアレイ２８３に供給される。電位生成ユニット２６１は、正電位として、参照電圧、Ｓｉトランジスタを駆動するための高電源電位等を生成する。もちろん、電位生成ユニット２６１でＯＳトランジスタ用の駆動電位を生成してもよい。

ＭＣＵ２５０には、クロック信号、割り込み要求信号等が外部から入力される。外部クロック信号はＰＭＵ２６０に入力され、割り込み要求信号はＰＭＵ２６０、コア２７０、に入力される。

ＰＭＵ２６０は、クロックゲーティング、およびパワーゲーティングを制御する機能を有する。ＰＭＵ２６０は外部クロック信号からゲーティドクロック信号（以下、信号ＧＣＬＫと呼ぶ。）を生成する。信号ＧＣＬＫは、コア２７０、メモリ２８０に入力される。ＰＭＵ２６０は各種の制御信号を生成する。制御信号は、パワースイッチ２６４、２６５の制御信号、バックアップ回路２７２の制御信号、スキャンフリップフロップ２７３の制御信号（例えば、リセット信号）を含む。

バックアップ回路２７２の制御信号はＬＳおよびバッファ回路２６７に入力される。ＬＳおよびバッファ回路２６７は、制御信号をレベルシフトする機能、レベルシフトした制御信号を保持する機能を有する。ＬＳおよびバッファ回路２６７が保持する制御信号は、バックアップ回路２７２に入力される。

パワースイッチ２６４により、コア２７０への正電位の供給が制御される。パワースイッチ２６５により、メモリ２８０への正電位の供給が制御される。コア２７０が複数の電源ドメインを有する場合、各電源ドメインに対応したパワースイッチをパワースイッチ２６４に設ければよい。パワースイッチ２６５も同様である。電位Ｖｄｄの他に、回路構成に応じた複数の正電位がパワースイッチ２６５を介してメモリ２８０に入力される。メモリ２８０に入力される正電位には、制御部２８１の電源電位、周辺回路２８２の電源電位、ビット線のプリチャージ用の電位、データ読み出し用の参照電位などである。

コア２７０からＰＭＵ２６０に信号ＳＬＥＥＰが出力される。信号ＳＬＥＥＰは、コア２７０をスリープモード（待機モード）に移行するためのトリガとなる信号である。ＰＭＵ２６０は、信号ＳＬＥＥＰが入力されると、アクティブモードからスリープモードに移行するための制御信号を制御対象の機能回路に出力する。割り込み要求信号によってコア２７０をアクティブモードからスリープモードに移行することができる。

アクティブモードからスリープモードに移行するため、まず、ＰＭＵ２６０は、コア２７０へのクロック信号の供給を停止する。次に、スキャンフリップフロップ２７３のデータをバックアップ回路２７２に書き込む。必要に応じて、パワースイッチ２６４を制御し、コア２７０への正電位の供給を停止する。

コア２７０をスリープモードからアクティブモードへ復帰するための処理は、例えば、割り込み要求信号の入力により実行される。ＰＭＵ２６０は、割り込み要求信号に従い、スリープモードからアクティブモードに移行するための制御信号を制御対象の機能回路に出力する。ＰＭＵ２６０はパワースイッチ２６４、２６５を制御して、コア２７０、メモリ２８０への電位の供給を再開する。次に、バックアップ回路２７２で保持しているデータをスキャンフリップフロップ２７３に書き戻す。最後に、コア２７０、メモリ２８０クロック信号の供給を再開する。

ＰＭＵ２６０は、コア２７０と同様に、メモリ２８０のクロックゲーティング、およびパワーゲーティングを行う。

ＰＭＵ２６０に、時間を計測するためのタイマ回路を設け、タイマ回路の計測時間をもとに、コア２７０、およびメモリ２８０のパワーゲーティングを行ってもよい。

＜フリップフロップ２７１＞
図１９にフリップフロップ２７１（バックアップ回路２７２およびスキャンフリップフロップ２７３）の構成例を示す。

スキャンフリップフロップ２７３の回路構成に特段の制約はない．回路ライブラリにイブラリーに用意されているスキャンフリップフロップを用いることができる。スキャンフリップフロップ２７３は、ノードＤ、Ｑ、ＣＫ、ＳＤ、ＳＥ、セレクタ２７５、フリップフロップ２７６を有する。ノードＳＥには信号ＳＩが入力される。信号ＳＩの論理に応じて、セレクタ２７５は、ノードＤまたはノードＳＤの何れか一方を選択し、選択したノード入力されるデータをフリップフロップ２７６に出力する。信号ＳＩはＰＭＵ２６０から出力される。

スキャンフリップフロップ２７３には、電位Ｖｄｄ＿ｃｏｒｅ、ＧＮＤが電源電位として入力される。電位Ｖｄｄ＿ｃｏｒｅは電位生成ユニット２６１で生成された正電位である。電位Ｖｄｄ＿ｃｏｒｅはパワースイッチ２６４を介して、コア２７０に供給される。

バックアップ回路２７２は、ノードＲＥ、ＢＫ、ＳＤＩＮ、ＦＮ、ｂ１、ｂ２、トランジスタＭ７１−Ｍ７３、容量素子Ｃ７１を有する。ノードＦＮはデータ保持ノードである。ノードＦＮには容量素子Ｃ７１が電気的に接続されている。ノードｂ１はノードＱに電気的に接続され、ノードｂ２はノードＳＤに電気的に接続されている。ノードＢＫには、バックアップ信号（ＢＫＵＰ＿ＬＳ）が入力され、ノードＲＥにはリストア信号（ＲＥＳ＿ＬＳ）が入力される。信号ＢＫＵＰ＿ＬＳ、ＲＥＳ＿ＬＳは、ＬＳおよびバッファ回路２６７から出力される。ノードＳＤＩＮはスキャンテストデータの入力ノードである。

トランジスタＭ７１−Ｍ７３はバックゲートを有するＯＳトランジスタである。これらバックゲートには、電位Ｖｂｇ＿ｆｆが入力される。トランジスタＭ７１、Ｍ７３のゲートはノードＢＫに電気的に接続され、トランジスタＭ７２のゲートはノードＲＥに電気的に接続されている。

図２０Ａ−図２０Ｃの回路図を参照して、フリップフロップ２７１の動作例を説明する。図２０Ａ−図２０Ｃでは、トランジスタＭ７１―Ｍ７３をスイッチで表している。

（通常動作）
図２０Ａは、アクティブモードでのフリップフロップ２７１の動作例を示しており、フリップフロップ２７１は通常動作を行う。フリップフロップ２７１は、信号ＧＣＬＫの立ち上がり（または立ち下り）に同期して、ノードＤから入力されるデータを取り込み、保持しているデータをノードＱから出力する。ノードＤからデータを取り込むため、例えば、“Ｌ”（低レベル）の信号ＳＩがノードＳＥに入力される。信号ＢＫＵＰ＿ＬＳ、ＲＥＳ＿ＬＳは“Ｌ”であるので、トランジスタＭ７１−Ｍ７３はオフ状態である。

（バックアップ動作）
スキャンフリップフロップ２７３のデータをバックアップするため、先ず、信号ＧＣＬＫの入力を停止する。このクロックゲーティングによって、ノードＱの論理が確定する。次に、“Ｈ”（高レベル）の信号ＢＫＵＰ＿ＬＳをノードＢＫに入力し、トランジスタＭ７１、Ｍ７３をオンにする（図２０Ｂ）。ノードＦＮとノードＱ間が導通状態となり、ノードＦＮの論理はノードＱと同じになる。ノードＱの論理が“１”であれば、ノードＦＮの論理も“１”となり、ノードＱの論理が“０”であれば、ノードＦＮの論理も“０”となる。

次に、“Ｌ”の信号ＢＫＵＰ＿ＬＳをノードＢＫに入力し、トランジスタＭ７１をオフ状態にする。これにより、ノードＦＮが電気的に浮遊状態となり、バックアップ動作が終了する。バックアップが完了した後、必要応じて、スキャンフリップフロップ２７３への電位Ｖｄｄ＿ｃｏｒｅの電源供給を停止する。トランジスタＭ７１、Ｍ７２が極オフ電流のＯＳトランジスタであるので、バックアップ回路２７２で長時間データを保持することが可能である。

（リストア動作）
スキャンフリップフロップ２７３のデータのリストアを開始するため、まず、スキャンフリップフロップ２７３への電位Ｖｄｄ＿ｃｏｒｅの供給を再開する。次に、“Ｈ”の信号ＳＩをノードＳＥに入力し、スキャンフリップフロップ２７３をノードＳＤのデータが入力される状態にする。“Ｈ”の信号ＲＥＳ＿ＬＳをノードＲＥに入力して、トランジスタＭ７２をオン状態にする。ノードＦＮとノードＳＤ間が導通状態となり、ノードＦＮのデータがノードＳＤに書き込まれる（図２０Ｃ）。次に、１クロックサイクル期間、信号ＧＣＬＫを入力して、ノードＳＤのデータをノードＱに書き込む。これにより、スキャンフリップフロップ２７３は、信号ＧＣＬＫの停止直後の状態に復帰する。つまり、スキャンフリップフロップ２７３のノードＱの論理は、信号ＧＣＬＫの停止直後のノードＱと同じ論理になっている。

“Ｌ”の信号ＲＥＳ＿ＬＳをノードＲＥに入力して、トランジスタＭ７２をオフにすることで、リストア動作が終了する。信号ＧＣＬＫの入力を再開することで、スキャンフリップフロップ２７３は通常動作を始める。

トランジスタＭ７１、Ｍ７２が極オフ電流のＯＳトランジスタであるので、バックアップ回路２７２で長時間データを保持することが可能である。トランジスタＭ７１、Ｍ７２のバックゲートに負電位を入力することで、トランジスタＭ７１、Ｍ７２のカットオフ電流を低減できるので、データ保持時間を長くすることに有効である。

トランジスタＭ７１―Ｍ７３をＯＳトランジスタとすることで、スキャンフリップフロップ２７３に積層できる。そのため、スキャンフリップフロップ２７３の設計変更、およびレイアウト変更をせずに、バックアップ回路２７２を設けることが可能である。バックアップ回路２７２による面積オーバーヘッドを実質的にゼロにすることが可能である。

フリップフロップ２７１は、高速でデータのバックアップ、リストアが可能である。例えば、バックアップ動作、リストア動作を数クロック以内で完了することが可能である。また、バックアップ動作、リストア動作はトランジスタＭ７１、Ｍ７２のスイッチング動作によってノードＦＮを充放電することであるため、これらの動作に要するエネルギーはＤＲＡＭセルと同様に小さい。また、バックアップ回路２７２はデータ保持によって電力消費しないため、フリップフロップ２７１のスタンバイ電力を小さくすることができる。通常動作時ではバックアップ回路２７２への電源供給は必要ないので、バックアップ回路２７２を設けても、フリップフロップ２７１のダイナミック電力は実質的に増加しない。

なお、バックアップ回路２７２を設けたことによって、トランジスタＭ７１による寄生容量がノードＱに付加することになるが、ノードＱに接続されている論理回路による寄生容量と比較して小さいので、フリップフロップ２７１の通常動作への影響は無視できる。つまり、バックアップ回路２７２設けても、アクティブモードでのフリップフロップ２７１の性能を実質的に低下させることがない。

本実施形態の半導体装置は、負電位を用いて動作する回路ブロックを有するが、実施の形態２にかかる電位生成システムを備えることで、負電位を高精度に回路ブロックに入力することができるため、半導体装置を安定して動作させることができる。また、電位生成システムを備えることで、負電位が必要な半導体装置であっても単一電源化が容易に実現できる。

＜＜撮像装置＞＞
図２１Ａに示す撮像装置４００は、電位生成ユニット４０１、制御部４０２、画素アレイ４０３、周辺回路４０４を有する。周辺回路４０４は、行ドライバ４０５、列ドライバ４０６を有する。画素アレイ４０３は、行列状に配置された複数の画素４１０を有する。画素４１０は撮像素子であり、光を電荷に変換する機能、電荷を蓄積する機能等を有する。図２１Ｂに画素４１０の一例を示す。

図２１Ｂに示す画素４１０は、フォトダイオードＰＤ１、トランジスタＭＩ１−ＭＩ４、容量素子Ｃ４０、ノードＦＮ４０を有する。ノードＦＮ４０がデータ保持ノードである。容量素子Ｃ４０は、ノードＦＮ４０の電圧を保持するための保持容量である。トランジスタＭＩ１はリセットトランジスタと呼ばれている。トランジスタＭＩ１は、ノードＦＮ４０の電圧をリセットする機能を有する。トランジスタＭＩ２は露光動作を制御する露光トランジスタと呼ばれる。トランジスタＭＩ２はノードＦＮ４０とフォトダイオードＰＤ１との導通状態を制御するパストランジスタである。トランジスタＭＩ２によって露光動作のタイミングが制御できるため、グローバルシャッタ方式での撮像が可能である。トランジスタＭＩ３は増幅トランジスタと呼ばれる。トランジスタＭＩ３はノードＦＮ４０の電圧に応じたオン電流を生成する機能を有する。トランジスタＭＩ４は選択トランジスタと呼ばれる。トランジスタＭＩ４はトランジスタＭＩ３と画素４１０の出力端子との間の導通状態を制御するパストランジスタである。

ここでは、トランジスタＭＩ１、ＭＩ２はバックゲートを有するＯＳトランジスタであり、トランジスタＭＩ３はｎチャネル型Ｓｉトランジスタであり、トランジスタＭＩ４はｐチャネル型Ｓｉトランジスタである。トランジスタＭＩ１、ＭＩ２のバックゲートには、電位Ｖｂｇ＿ｉｍが入力される。

フォトダイオードＰＤ１には、シリコン基板に形成されたｐｎ接合またはｐｉｎ接合ダイオード素子、並びに非単結晶シリコン膜（非晶質シリコン膜、微結晶シリコン膜）を用いたｐｉｎ型ダイオード素子などを用いることができる。なお、画素４１０は光電変換素子にフォトダイオードが用いられているが、他の光電変換素子であってもよい。例えば、ダイオード接続のトランジスタを用いてもよい。また、光電効果を利用した可変抵抗などをシリコン、ゲルマニウム、セレンなど用いて形成してもよい。また、アバランシェ増倍という現象を利用したセレンを用いた光電変換素子を用いてもよい。当該光電変換素子では、入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ればよい。なお結晶セレンの結晶粒径を画素ピッチよりも小さくすることで、画素４１０ごとの特性ばらつきを低減することができる。

撮像装置４００には、電源電位として、電位Ｖｄｄ、ＧＮＤが入力される。電位Ｖｄｄは、ＯＳトランジスタ（トランジスタＭＩ１、ＭＩ２）の駆動電位に用いられている。もちろん、ＯＳトランジスタの駆動電位を、電位生成部２０１で生成してもよい。

電位Ｖｄｄ、ＧＮＤ以外の電位は、電位生成ユニット４０１で生成され、これらは撮像装置４００の各内部回路に入力される。電位生成部２２１は、電位Ｖｂｇ＿ｗ２を生成する機能を有する。電位Ｖｂｇ＿ｉｍを負電位とすることで、トランジスタＭＩ１、ＭＩ２のカットオフ電流を低減できるため、ノードＦＮ４０の電位の変動をより抑えることができ、撮像装置４００の高精度の撮像が行える。

〔実施の形態４〕
本実施の形態では、半導体装置の一例として、ＩＣチップ、電子部品、電子機器等について説明する。

＜電子部品の作製方法例＞
図２２Ａは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図２２Ａに示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳＴ７１）した後、基板の裏面を研削する。この段階で基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。次に、基板を複数のチップに分離するダイシング工程を行う（ステップＳＴ７２）。

図２２Ｂは、ダイシング工程が行われる前の半導体ウエハ７１００の上面図である。図２２Ｃは、図２２Ｂの部分拡大図である。半導体ウエハ７１００には、複数の回路領域７１０２が設けられている。
回路領域７１０２には、本発明の形態に係る半導体装置（例えば、記憶装置、撮像装置、ＭＣＵ等）が設けられている。

複数の回路領域７１０２は、それぞれが分離領域７１０４に囲まれている。分離領域７１０４と重なる位置に分離線（「ダイシングライン」ともいう。）７１０６が設定される。ダイシング工程ＳＴ７２では、分離線７１０６に沿って半導体ウエハ７１００切断することで、回路領域７１０２を含むチップ７１１０を半導体ウエハ７１００から切り出す。図２２Ｄにチップ７１１０の拡大図を示す。

分離領域７１０４に導電層や半導体層を設けてもよい。分離領域７１０４に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１０４に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。

ステップＳＴ７２を行った後、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴ７３）。ダイボンディング工程におけるチップとリードフレームとの接着方法は製品に適した方法を選択すればよい。例えば、接着は樹脂やテープによって行えばよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳＴ７４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳＴ７５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳＴ７６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳＴ７７）。検査工程（ステップＳＴ７８）を経て、電子部品が完成する（ステップＳＴ７９）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。

完成した電子部品の斜視模式図を図２２Ｅに示す。図２２Ｅでは、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図２２Ｅに示すように、電子部品７０００は、リード７００１及びチップ７１１０を有する。

電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の内部に設けられる。電子部品７０００を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。

電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、カメラ（ビデオカメラ、デジタルスチルカメラ等）、表示装置、パーソナルコンピュータ（ＰＣ）、携帯電話、携帯型を含むゲーム機、携帯型情報端末（スマートフォン、タブレット型情報端末など）、電子書籍端末、ウエアラブル型情報端末（時計型、ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、家庭用電化製品などが挙げられる。

以下に、図２３Ａ−図２４Ｅを参照して、電子機器の構成例を示す。図２３Ａ等の電子機器の表示部には、タッチセンサを有するタッチパネル装置を用いることが好ましい。タッチパネル装置を用いることで、表示部を電子機器の入力部としても機能させることができる。

図２３Ａに示す情報端末２０１０は、筐体２０１１に組み込まれた表示部２０１２の他、操作ボタン２０１３、外部接続ポート２０１４、スピーカ２０１５、マイクロフォン２０１６を有する。ここでは、表示部２０１２の表示領域は、湾曲している。情報端末２０１０は、バッテリで駆動する携帯型情報端末であり、タブレット型情報端末、あるいはスマートフォンとして使用することができる。情報端末２０１０は、電話、電子メール、手帳、インターネット接続、音楽再生等の機能を有する。指などで表示部２０１２に触れることで、情報を入力することができる。また、電話を掛ける、文字を入力する、表示部２０１２の画面切り替え動作などの各種の操作は、指などで表示部２０１２に触れることで行われる。また、マイクロフォン２０１６から音声を入力することで、情報端末２０１０を操作することもできる。操作ボタン２０１３の操作により、電源のオン／オフ動作や、表示部２０１２の画面切り替え動作などの各種の操作を行うこともできる。

図２３Ｂに腕時計型の情報端末の一例を示す。情報端末２０３０は、筐体２０３１、表示部２０３２、リュウズ２０３３、ベルト２０３４、検知部２０３５を有する。リュウズ２０３３を回転することで情報端末２０３０を操作することができる。表示部２０３２を指で触れることで、情報端末２０３０を操作することができる。

検知部２０３５は、例えば、使用環境の情報、生体情報を取得する機能を備える。マイクロフォン、撮像素子、加速度センサ、方位センサ、圧力センサ、温度センサ、湿度センサ、照度センサ、測位センサ（例えば、ＧＰＳ（全地球測位システム））等を検知部２０３５に設けてもよい。

情報端末２０１０および情報端末２０３０に同じ規格の無線通信装置を組み込み、無線信号２０２０により双方向の通信を行うようにしてもよい。例えば、情報端末２０１０が電子メール、電話などを着信すると、情報端末２０３０の表示部２０３２に着信を知らせる情報が表示される。

図２３Ｃに、眼鏡型の情報端末の例を示す。情報端末２０４０は、装着部２０４１、筐体２０４２、ケーブル２０４５、バッテリ２０４６、表示部２０４７を有する。バッテリ２０４６は装着部２０４１に収納されている。表示部２０４７は筐体２０４２に設けられている。筐体２０４２は、プロセッサ、無線通信装置、記憶装置、各種の電子部品を内蔵する。ケーブル２０４５を介してバッテリ２０４６から筐体２０４２内の表示部２０４７および電子部品に電力が供給される。表示部２０４７には無線によって送信された映像等の各種の情報が表示される。

筐体２０４２にカメラを設けてもよい。カメラによって、使用者の眼球やまぶたの動きを検知し知ることで、情報端末２０４０を操作することができる。

装着部２０４１に、温度センサ、圧力センサ、加速度センサ、生体センサ等の各種センサを設けてもよい。例えば、生体センサによって、使用者の生体情報を取得し、筐体２０４２内の記憶装置に記憶させる。例えば、無線信号２０２１によって、情報端末２０１０と情報端末２０４０間で双方向の通信可能にする。情報端末２０４０は、記憶している生体情報を情報端末２０１０に送信する。情報端末２０１０は、受信した生体情報から使用者の疲労度、活動量などを算出する。

図２４Ａに示すノート型ＰＣ（パーソナルコンピュータ）２０５０は、筐体２０５１、表示部２０５２、キーボード２０５３、ポインティングデバイス２０５４を有する。表示部２０５２のタッチ操作で、ノート型ＰＣ２０５０を操作することができる。

図２４Ｂ示すビデオカメラ２０７０は、筐体２０７１、表示部２０７２、筐体２０７３、操作キー２０７４、レンズ２０７５、接続部２０７６を有する。表示部２０７２は筐体２０７１に設けられ、操作キー２０７４およびレンズ２０７５は筐体２０７３に設けられている。筐体２０７１と筐体２０７３とは、接続部２０７６により接続されており、筐体２０７１と筐体２０７３間の角度は、接続部２０７６により変更が可能である。接続部２０７６における筐体２０７１と筐体２０７３間の角度に従って、表示部２０７２の映像を切り替える構成としてもよい。表示部２０７２のタッチ操作によって、録画の開始および停止の操作、倍率ズーム調整、撮影範囲の変更などの各種の操作を実行できる。

図２４Ｃに示す携帯型遊技機２１１０は、筐体２１１１、表示部２１１２、スピーカ２１１３、ＬＥＤランプ２１１４、操作キーボタン２１１５、接続端子２１１６、カメラ２１１７、マイクロフォン２１１８、記録媒体読込部２１１９を有する。

図２４Ｄに示す電気冷凍冷蔵庫２１５０は、筐体２１５１、冷蔵室用扉２１５２、および冷凍室用扉２１５３等を有する。

図２４Ｅに示す自動車２１７０は、車体２１７１、車輪２１７２、ダッシュボード２１７３、およびライト２１７４等を有する。実施の形態２のプロセッサは、自動車２１７０内の各種のプロセッサに用いられる。

〔実施の形態５〕
本実施の形態では、酸化物半導体トランジスタ等について説明する。

＜＜ＯＳトランジスタの構成例１＞＞
図２５ＡはＯＳトランジスタの構成例を示す上面図である。図２５Ｂは、図２５ＡのＸ１−Ｘ２線断面図であり、図２５ＣはＹ１−Ｙ２線断面図である。ここでは、Ｘ１−Ｘ２線の方向をチャネル長方向と、Ｙ１−Ｙ２線方向をチャネル幅方向と呼称する場合がある。図２５Ｂは、ＯＳトランジスタのチャネル長方向の断面構造を示す図であり、図２５Ｃは、ＯＳトランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図２５Ａでは、一部の構成要素が省略されている。

ＯＳトランジスタ５０１は絶縁表面に形成される。ここでは、絶縁層５２１上に形成されている。ＯＳトランジスタ５０１は、絶縁層５２８、５２９で覆われている。ＯＳトランジスタ５０１は、絶縁層５２２−５２７、金属酸化物層５１１−５１３、導電層５５０−５５３を有する。

なお、図中の絶縁層、金属酸化物層、導電体等は、単層でも積層でもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザ堆積法（ＰＬＤ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。

金属酸化物層５１１−５１３をまとめて酸化物層５１０と呼ぶ。図２５Ｂ、図２５Ｃに示すように、酸化物層５１０は、金属酸化物層５１１、金属酸化物層５１２、金属酸化物層５１３の順に積層している部分を有する。ＯＳトランジスタ５０１がオン状態のとき、チャネルは酸化物層５１０の金属酸化物層５１２に主に形成される。

ＯＳトランジスタ５０１のゲート電極は導電層５５０で構成され、ソース電極またはドレイン電極として機能する一対の電極は、導電層５５１、５５２で構成される。バックゲート電極は導電層５５３で構成される。導電層５５３は、導電層５５３ａ、５５３ｂを有する。なお、ＯＳトランジスタ５０１はバックゲート電極を有さない構造としてもよい。後述するＯＳトランジスタ５０２−５０７も同様である。

ゲート（フロントゲート）側のゲート絶縁層は絶縁層５２７で構成され、バックゲート側のゲート絶縁層は、絶縁層５２４−５２６の積層で構成される。絶縁層５２８は層間絶縁層である。絶縁層５２９はバリア層である。

金属酸化物層５１３は、金属酸化物層５１１、５１２、導電層５５１、５５２でなる積層体を覆っている。絶縁層５２７は金属酸化物層５１３を覆っている。導電層５５１、５５２はそれぞれ、金属酸化物層５１３、絶縁層５２７を介して、導電層５５０と重なる領域を有する。

導電層５５１、５５２は、金属酸化物層５１１と金属酸化物層５１２との積層を形成するために使用されるハードマスクから作製されている。例えば、次のような工程を経て、金属酸化物層５１１、５１２、導電層５５１、５５２を作製することができる。２層の金属酸化物膜を形成する。金属酸化物膜上に導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。ハードマスクを用いて、２層の金属酸化物膜をエッチングして、金属酸化物層５１１と金属酸化物層５１２の積層を形成する。次に、ハードマスクをエッチングして、導電層５５１および導電層５５２を形成する。このような工程を経て形成されるため、導電層５５１、５５２は、金属酸化物層５１１、５１２の側面に接する領域を有していない。

（導電層）
導電層５５０―５５３に用いられる導電材料には、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。

導電層５５０に仕事関数の高い導電性材料を用いることで、ＯＳトランジスタ５０１のＶｔを大きくし、カットオフ電流を下げることができる。導電層５５０としては、仕事関数が好ましくは、４．８ｅＶ以上、さらに好ましくは５．０ｅＶ以上、さらに好ましくは５．２ｅＶ以上、さらに好ましくは５．４ｅＶ以上、さらに好ましくは５．６ｅＶ以上の導電性材料を用いればよい。仕事関数の大きな導電性材料として、例えば、モリブデン、酸化モリブデン、Ｐｔ、Ｐｔシリサイド、Ｎｉシリサイド、インジウム錫酸化物、窒素添加されたＩｎ−Ｇａ−Ｚｎ酸化物などが挙げられる。

なお、カットオフ電流とは、ゲートーソース間電圧が０Ｖであるときのドレイン電流のことをいう。

例えば、導電層５５０は窒化タンタル、またはタングステン単層である。あるいは、導電層５５０が２層構造、および３層構造の場合、次のような組み合わせがある。先に記載した導電体が絶縁層５２７側の層を構成する。（アルミニウム、チタン）、（窒化チタン、チタン）、（窒化チタン、タングステン、（窒化タンタル、タングステン）、（窒化タングステン、タングステン）、（チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、窒化チタン）。

導電層５５１と導電層５５２は同じ層構造をもつ。例えば、導電層５５１が単層である場合、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いればよい。導電層５５１が２層構造、および３層構造の場合、次のような組み合わせがある。先に記載した導電体が絶縁層５２７側の層を構成する。（チタン、アルミニウム）、（タングステン、アルミニウム）、（タングステン、銅）（銅−マグネシウム−アルミニウム合金、銅）、（チタン、銅）、（チタン又は窒化チタン、アルミニウムまたは銅、チタンまたは窒化チタン）、（モリブデンまたは窒化モリブデン、アルミニウムまたは銅、モリブデンまたは窒化モリブデン）。

例えば、導電層５５３ａは、水素に対するバリア性を有する導電層（例えば、窒化タンタル層）とし、導電層５５３ｂは、導電層５５３ａよりも導電率の高い導電層（例えばタングステン層）とすることが好ましい。このような構造であることで、導電層５５３は配線としての機能と、酸化物層５１０への水素の拡散を抑制する機能とをもつ。

（絶縁体）
絶縁層５２１−５２９に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層５２１−５２９はこれらの絶縁材料でなる単層、または積層して構成される。絶縁層５２１−５２９を構成する層は、複数の絶縁材料を含んでいてもよい。

なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。

酸化物層５１０の酸素欠損の増加を抑制するため、絶縁層５２６−５２８は、酸素を含む絶縁層であることが好ましい。絶縁層５２６―５２８の少なくとも１つは、加熱により酸素が放出される絶縁膜（以下、「過剰酸素を含む絶縁膜」という。）で形成されることがより好ましい。過剰酸素を含む絶縁膜から酸化物層５１０に酸素を供給することで、酸化物層５１０の酸素欠損を補償することができる。したがって、ＯＳトランジスタ５０１の信頼性および電気特性を向上することができる。

過剰酸素を含む絶縁膜とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×１０^１８［分子／ｃｍ^３］以上である膜とする。酸素分子の放出量は、３．０×１０^２０［分子／ｃｍ^３］以上であることが好ましい。

過剰酸素を含む絶縁膜は、絶縁膜に酸素を添加する処理を行って形成することができる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて行うことができる。酸素を添加するためのガスとしては、^１６Ｏ_２もしくは^１８Ｏ_２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。

酸化物層５１０の水素濃度の増加を防ぐために、絶縁層５２１―５２９中の水素濃度を低減することが好ましい。特に絶縁層５２３−５２８の水素濃度を低減することが好ましい。具体的には、水素濃度は、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下であり、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下が好ましく、１×１０^１９ａｔｏｍｓ／ｃｍ^３以下がより好ましく、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下がさらに好ましい。

酸化物層５１０の窒素濃度の増加を防ぐために、絶縁層５２３―５１８の窒素濃度を低減することが好ましい。具体的には、窒素濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満であり、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下であり、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下がより好ましく、５×１０^１７ａｔｏｍｓ／ｃｍ^３以下がより好ましい。

上掲の水素濃度、窒素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定された値である。

ＯＳトランジスタ５０１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バリア層）によって酸化物層５１０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層５１０から酸素が放出されること、酸化物層５１０に水素が侵入することを抑えることができるので、ＯＳトランジスタ５０１の信頼性、電気特性を向上できる。

例えば、絶縁層５２９をバリア層として機能させ、かつ絶縁層５２１、５２２、５２４の少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。

酸化物層５１０と導電層５５０の間に、バリア層をさらに設けてもよい。もしくは、金属酸化物層５１３として、酸素および水素に対してバリア性をもつ金属酸化物層を設けてもよい。

絶縁層５２４、絶縁層５２５、絶縁層５２６の膜厚をそれぞれ薄くすることで、導電層５５０の電圧によるＯＳトランジスタのしきい値電圧の制御が容易になり、好ましい。例えば、絶縁層５２４−５２６の各膜厚は５０ｎｍ以下にする。各膜厚は３０ｎｍ以下が好ましく、１０ｎｍ以下がより好ましく、５ｎｍ以下がさらに好ましい。

絶縁層５２１−５２８の構成例を記す。この例では、絶縁層５２１、５２２、５２５、５２９は、それぞれ、バリア層として機能する。絶縁層５２６―５２８は過剰酸素を含む酸化物層である。絶縁層５２１は窒化シリコンであり、絶縁層５２２は酸化アルミニウムであり、絶縁層５２３は酸化窒化シリコンである。バックゲート側のゲート絶縁層（５２４−５２６）は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層（５２７）は、酸化窒化シリコンである。層間絶縁層（５２８）は、酸化シリコンである。絶縁層５２９は酸化アルミニウムである。

（金属酸化物層）
金属酸化物層５１１―５１３の各厚さは３ｎｍ以上５００ｎｍ以下であり、は３ｎｍ以上１００ｎｍ以下が好ましく、３ｎｍ以上６０ｎｍ以下がさらに好ましい。

ＯＳトランジスタ５０１のオフ電流の低減のために、金属酸化物層５１２は、例えば、エネルギーギャップが大きいことが好ましい。金属酸化物層５１２のエネルギーギャップは、２．５ｅＶ以上４．２ｅＶ以下であり、２．８ｅＶ以上３．８ｅＶ以下が好ましく、３ｅＶ以上３．５ｅＶ以下がさらに好ましい。

酸化物層５１０は、結晶性金属酸化物層であることが好ましい。少なくとも、金属酸化物層５１２は結晶性金属酸化物層であることが好ましい。信頼性、および電気特性の良いＯＳトランジスタ５０１を実現できる。

金属酸化物層５１２に適用できる酸化物は、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）である。金属酸化物層５１２は、インジウムを含む酸化物層に限定されない。金属酸化物層５１２は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物、Ｚｎ−Ｍｇ酸化物等で形成することができる。金属酸化物層５１１、５１３も、金属酸化物層５１２と同様の酸化物で形成することができる。金属酸化物層５１１、５１３は、それぞれ、Ｇａ酸化物で形成することができる。この場合、金属酸化物層５１２はＧａを含む金属酸化物層であることが好ましい。

金属酸化物層５１２と金属酸化物層５１１の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、ＯＳトランジスタ５０１のしきい値電圧が変動してしまう。そのため、金属酸化物層５１１は、構成要素として、金属酸化物層５１２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物層５１２と金属酸化物層５１１の界面には、界面準位が形成されにくくなり、ＯＳトランジスタ５０１のしきい値電圧等の電気特性のばらつきを低減することができる。

金属酸化物層５１３は、構成要素として、金属酸化物層５１２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物層５１２と金属酸化物層５１３との界面では、界面散乱が起こりにくくなり、キャリアの動きが阻害されにくくなるので、ＯＳトランジスタ５０１の電界効果移動度を高くすることができる。

金属酸化物層５１１−５１３のうち、金属酸化物層５１２のキャリア移動度が最も高いことが好ましい。これにより、絶縁層５２６、５２７から離間している金属酸化物層５１２にチャネルを形成することができる。

例えば、Ｉｎ−Ｍ−Ｚｎ酸化物等のＩｎ含有金属酸化物は、Ｉｎの含有率を高めることで、キャリア移動度を高めることができる。Ｉｎ−Ｍ−Ｚｎ酸化物では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より多くのｓ軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少ない酸化物と比較して移動度が高くなる。そのため、酸化物半導体膜にインジウムの含有量が多い酸化物を用いることで、キャリア移動度を高めることができる。

例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物で金属酸化物層５１２を形成し、Ｇａ酸化物で金属酸化物層５１１、５１３を形成する。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物で、金属酸化物層５１１−５１３を形成する場合、３層のうち、金属酸化物層５１１を最もＩｎ含有率が高いＩｎ−Ｍ−Ｚｎ酸化物層とする。Ｉｎ−Ｍ−Ｚｎ酸化物をスパッタリング法で形成する場合、ターゲットの金属元素の原子数比を変えることで、Ｉｎ含有率を変化させることができる。

例えば、金属酸化物層５１２の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：１：１、３：１：２、または４：２：４．１が好ましい。例えば、金属酸化物層５１１、５１３の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：３：２、または１：３：４が好ましい。Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１のターゲットで成膜したＩｎ−Ｍ−Ｚｎ酸化物の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。

ＯＳトランジスタ５０１に安定した電気特性を付与するには、酸化物層５１０の不純物濃度を低減することが好ましい。金属酸化物において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンおよび炭素は酸化物半導体中で不純物準位の形成に寄与する。不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。

例えば、酸化物層５１０は、シリコン濃度が２×１０^１８ａｔｏｍｓ／ｃｍ^３以下の領域を有する。この領域シリコン濃度は、２×１０^１７ａｔｏｍｓ／ｃｍ^３以下が好ましい。酸化物層５１０の炭素濃度も同様である。

酸化物層５１０は、アルカリ金属濃度が１×１０^１８ａｔｏｍｓ／ｃｍ^３以下の領域を有する。この領域のアルカリ金属濃度は、２×１０^１６ａｔｏｍｓ／ｃｍ^３以下が好ましい。アルカリ土類金属の濃度についても同様である。

酸化物層５１０は、窒素濃度が５×１０^１９ａｔｏｍｓ／ｃｍ^３未満の領域を有する。領域の窒素濃度は、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下が好ましく、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下がより好ましく、は５×１０^１７ａｔｏｍｓ／ｃｍ^３以下がさらに好ましい。

酸化物層５１０は、水素濃度が１×１０^２０ａｔｏｍｓ／ｃｍ^３未満の領域を有する。領域の水素濃度は、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満が好ましく、５×１０^１８ａｔｏｍｓ／ｃｍ^３未満がより好ましく、１×１０^１８ａｔｏｍｓ／ｃｍ^３未満がさらに好ましい。

上掲した酸化物層５１０の不純物濃度は、ＳＩＭＳにより得られる値である。

金属酸化物層５１２が酸素欠損を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。その結果、ＯＳトランジスタ５０１のオン電流を減少させてしまう。酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物層５１２中の酸素欠損を低減することで、ＯＳトランジスタ５０１のオン電流を大きくできる場合がある。よって、金属酸化物層５１２の水素を低減することで、酸素欠損のサイトに水素が入りこまないようにすることが、オン電流特性の向上に有効である。

金属酸化物に含まれる水素は、金属原子に結合している酸素と反応して水になるため、酸素欠損を形成することがある。酸素欠損に水素が入ることで、キャリアである電子が生成されることがある。また、水素の一部が金属原子に結合している酸素と結合して、キャリアである電子を生成することがある。金属酸化物層５１２にチャネル形成領域が設けられるので、金属酸化物層５１２に水素が含まれていると、ＯＳトランジスタ５０１はノーマリーオン特性となりやすい。このため、金属酸化物層５１２中の水素はできる限り低減されていることが好ましい。

図２５は、酸化物層５１０が３層構造の例であるが、これに限定されない。例えば、酸化物層５１０を金属酸化物層５１１または金属酸化物層５１３のない２層構造とすることができる。または、金属酸化物層５１１の上もしくは下、または金属酸化物層５１３上もしくは下に、金属酸化物層５１１、金属酸化物層５１２および金属酸化物層５１３として例示した酸化物半導体層のいずれか一を有する４層構造とすることもできる。または、酸化物層５１０の任意の層の間、酸化物層５１０の上、酸化物層５１０の下のいずれか二箇所以上に、金属酸化物層５１１―５１３と同様の金属酸化物層を１層または複数を設けることができる。

（エネルギーバンド構造）
図３２を参照して、金属酸化物層５１１―５１３の積層によって得られる効果を説明する。図３２は、ＯＳトランジスタ５０１のチャネル形成領域のエネルギーバンド構造の模式図である。ここでは、ＯＳトランジスタ５０１を例に説明するが、金属酸化物層５１１―５１３の積層による効果は、後述するＯＳトランジスタ５０２、５０３でも同様である。

Ｅｃ５２６、Ｅｃ５１１、Ｅｃ５１２、Ｅｃ５１３、Ｅｃ５２７は、それぞれ、絶縁層５２６、金属酸化物層５１１、金属酸化物層５１２、金属酸化物層５１３、絶縁層５２７の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。

絶縁層５２６、５２７は絶縁体であるため、Ｅｃ５２６とＥｃ５２７は、Ｅｃ５１１、Ｅｃ５１２、およびＥｃ５１３よりも真空準位に近い（電子親和力が小さい）。

金属酸化物層５１２は、金属酸化物層５１１、５１３よりも電子親和力が大きい。例えば、金属酸化物層５１２と金属酸化物層５１１との電子親和力の差、および金属酸化物層５１２と金属酸化物層５１３との電子親和力の差は、それぞれ、０．０７ｅＶ以上１．３ｅＶ以下である。電子親和力の差は、０．１ｅＶ以上０．７ｅＶ以下が好ましく、０．１５ｅＶ以上０．４ｅＶ以下がさらに好ましい。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

ＯＳトランジスタ５０１のゲート電極（導電層５５０）に電圧を印加すると、金属酸化物層５１１、金属酸化物層５１２、金属酸化物層５１３のうち、電子親和力が大きい金属酸化物層５１２に主にチャネルが形成される。

インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物層５１３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。

また、金属酸化物層５１１と金属酸化物層５１２との間には金属酸化物層５１１と金属酸化物層５１２の混合領域が存在する場合がある。また、金属酸化物層５１３と金属酸化物層５１２との間には金属酸化物層５１３と金属酸化物層５１２の混合領域が存在する場合がある。混合領域は、界面準位密度が低くなるため、金属酸化物層５１１−５１３の積層体（酸化物層５１０）は、それぞれの界面近傍においてエネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。

このようなエネルギーバンド構造を有する酸化物層５１０において、電子は主に金属酸化物層５１２を移動することになる。そのため、金属酸化物層５１１と絶縁層５２６との界面に、または、金属酸化物層５１３と絶縁層５２７との界面に準位が存在したとしても、これらの界面準位により、酸化物層５１０中を移動する電子の移動が阻害されにくくなるため、ＯＳトランジスタ５０１のオン電流を高くすることができる。

また、図３２に示すように、金属酸化物層５１１と絶縁層５２６の界面近傍、および金属酸化物層５１３と絶縁層５２７の界面近傍には、それぞれ、不純物や欠陥に起因したトラップ準位Ｅｔ５２６、Ｅｔ５２７が形成され得るものの、金属酸化物層５１１、５１３があることにより、金属酸化物層５１２をトラップ準位Ｅｔ５２６、Ｅｔ５２７から離間することができる。

なお、Ｅｃ５２１とＥｃ５２２との差が小さい場合、金属酸化物層５１２の電子が該エネルギー差を越えてトラップ準位Ｅｔ５２６に達することがある。トラップ準位Ｅｔ５２６に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。Ｅｃ５２１とＥｃ５２３とのエネルギー差が小さい場合も同様である。

ＯＳトランジスタ５０１のしきい値電圧の変動が低減され、ＯＳトランジスタ５０１の電気特性を良好なものとするため、Ｅｃ５２１とＥｃ５２２との差、Ｅｃ５２３とＥｃ５２２と差は、それぞれ０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。

＜＜ＯＳトランジスタの構成例２＞＞
図２６Ａ−図２６Ｃに示すＯＳトランジスタ５０２は、ＯＳトランジスタ５０１の変形例である。ＯＳトランジスタ５０２の導電層５５０は、導電層５５０ａ、導電層５５０ｂ、導電層５５０ｃを有する。

導電層５５０ａは、熱ＣＶＤ法、ＭＯＣＶＤ法またはＡＬＤ法を用いて形成する。特に、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することが好ましい。ＡＬＤ法等により形成することで、絶縁層５２７に対するプラズマによるダメージを減らすことができる。また、被覆性を向上させることができるため、導電層５５０ａはＡＬＤ法等により形成することが好ましい。従って、信頼性が高いＯＳトランジスタ５０２を提供することができる。

導電層５５０ｂは、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いて形成する。さらに、導電層５５０ｂ上に形成する導電層５５０ｃは、窒化タングステンなどの酸化しづらい導電体を用いて形成することが好ましい。絶縁層５２８に酸素が脱離する酸化物材料を用いる場合、導電層５５０が、脱離した酸素により酸化することを防止することができる。従って、導電層５５０の酸化を抑制し、絶縁層５２８から、脱離した酸素を効率的に酸化物層５１０へと供給することができる。

過剰酸素領域を有する絶縁層５２８と接する面積が大きい導電層５５０ｃに酸化しにくい導電体を用いることで、絶縁層５２８の過剰酸素が導電層５５０に吸収されることを抑制することができる。また、導電層５５０ｂに導電性が高い導電体を用いることで、消費電力が小さいＯＳトランジスタ５０２を提供することができる。

＜＜ＯＳトランジスタの構成例３＞＞
図２７Ａ−図２７Ｃに示すＯＳトランジスタ５０３は、ＯＳトランジスタ５０１の変形例である。ＯＳトランジスタ５０３では、導電層５５０をエッチングマスクに用いて、金属酸化物層５１３および絶縁層５２７がエッチングされている。

＜＜ＯＳトランジスタの構成例４＞＞
図２８Ａ−図２８Ｃに示すＯＳトランジスタ５０４は、ＯＳトランジスタ５０１の変形例である。

導電層５５０は導電層５５０ａと導電層５５０ｂの２層構造である。導電層５５０は絶縁層５３０に覆われている。

例えば、絶縁層５３０は、酸素に対してバリア性を有する絶縁層とする。これにより、絶縁層５２８等から離脱した酸素によって、導電層５５０が酸化することを抑制することができる。この場合、絶縁層５３０には、酸化アルミニウムなどの金属酸化物を用いることができる絶縁層５３０の厚さは、導電層５５０の酸化を防止できる程度であればよく、例えば、１ｎｍ以上１０ｎｍ以下であり、好ましくは３ｎｍ以上７ｎｍ以下である。

なお、ＯＳトランジスタ５０４も、ＯＳトランジスタ５０３と同様に、金属酸化物層５１３と絶縁層５２７を部分的に除去し、導電層５５１、５５２の上面の一部を露出させてもよい。あるいは、絶縁層５２７のみを部分的に除去してもよい。

＜＜ＯＳトランジスタの構成例５＞＞
図２９Ａ−図２９Ｃに示すＯＳトランジスタ５０５は、ＯＳトランジスタ５０１の変形例である。

導電層５５１は導電層５５１ａと導電層５５１ｂの２層構造であり、導電層５５２は導電層５５２ａと導電層５５２ｂの２層構造である。

導電層５５１、５５２において、導電層５５１ａ、５５２ａは金属酸化物層５１２との密着性が高い導電膜で形成することが好ましい。この導電膜をＡＬＤ法で成膜することは、被覆性を向上させることができるので、好ましい。導電層５５１ｂ、５５２ｂは、導電層５５１ａ、５５２ａよりも高い導電率をもつ導電体で形成することが好ましい。導電層５５１ａ、５５２ａを設けることで、導電層５５１ｂ、５５２ｂに用いることのできる導電体材料の制約が小さくなる。導電層５５１ａ、５５２ａに、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いることで、ＯＳトランジスタ５０５で構成される回路の消費電力を低減できる。

＜＜ＯＳトランジスタの構成例６＞＞
図３０Ａ−図３０Ｃに示すＯＳトランジスタ５０６は、ＯＳトランジスタ５０１の変形例であり、主に、ゲート電極の構造が異なる。

絶縁層５２８に形成された開口部には、金属酸化物層５１３、絶縁層５２７、導電層５５０が設けられている。つまり、絶縁層５２８の開口部を利用して、ゲート電極を自己整合的に形成することができる。よって、ＯＳトランジスタ５０６では、ゲート電極（５５０）は、ゲート絶縁層（５２７）を介してソース電極およびドレイン電極（５５１、５５２）と重なる領域を有していない。そのためゲートーソース間の寄生容量、ゲートードレイン間の寄生容量が低減でき、周波特性を向上できる。また、絶縁層５２８の開口によってゲート電極幅を制御できるため、チャネル長の短いＯＳトランジスタの作製が容易である。

＜＜ＯＳトランジスタの構成例７＞＞
図３１Ａ−図３１Ｃに示すＯＳトランジスタ５０７は、ＯＳトランジスタ５０６の変形例である。

酸化物層５１０は、さらに金属酸化物層５１４を有する。金属酸化物層５１４は、金属酸化物層５１１、５１２、導電層５５１、５５２を覆っている。

金属酸化物層５１４によって、金属酸化物層５１２は絶縁層５２８から離間される。酸化物層５１０において、金属酸化物層５１２に主にチャネルが形成されるため、金属酸化物層５１２が絶縁層５２８と接している領域が存在しないようにすることで、チャネル近傍に浅い準位が生じることが抑制できる。よって、ＯＳトランジスタ５０７の信頼性を向上できる。

＜＜半導体装置の構成例＞＞
図３３−図３５を参照して、ＯＳトランジスタとＳｉトランジスタとで構成されている半導体装置の構成例を説明する。

図３３、図３４は、ＭＣＵ２５０（図１８）の積層構造を説明するための断面図である。図３３にはフリップフロップ２７１の要部を示す。図３４には、電位生成ユニット２６１の要部を示す。

ＭＣＵ２５０は、ＣＭＯＳ層５７０、配線層Ｗ_１−Ｗ_５、ＯＳＦＥＴ層５７１、配線層Ｗ_６、Ｗ_７の積層で構成されている。

ＣＭＯＳ層５７０には、ＭＣＵ２５０を構成するＳｉトランジスタが設けられている。Ｓｉトランジスタの活性層は単結晶シリコンウエハ５６０に設けられている。

ＯＳＦＥＴ層５７１には、ＭＣＵ２５０のＯＳトランジスタが設けられている。ＯＳＦＥＴ層５７１には、フリップフロップ２７１のＯＳトランジスタ、電位生成ユニット２６１のＯＳトランジスタ、およびメモリ２８０のＯＳトランジスタが、ＯＳＦＥＴ層５７１に設けられる。図３３には、フリップフロップ２７１（バックアップ回路２７２）のトランジスタＭ７１、Ｍ７２を代表的に示す。図３４には、電位生成ユニット２６１（負電位比較部）のトランジスタＭ１、Ｍ３を代表的に示す。トランジスタＭ７１、Ｍ７２、Ｍ１、Ｍ３はＯＳトランジスタ５０３（図２７Ａ−図２７Ｃ）と同様の構造を有する。これらのバックゲート電極は、配線層Ｗ_５に設けられている。配線層Ｗ_６には、バックアップ回路２７２の容量素子Ｃ７１が設けられている。

図３５は、ＯＳＦＥＴ層５７１に、ＯＳトランジスタ５０４（図２８Ａ−図２８Ｃ）と同様の構造を有するトランジスタを設けた例を示している。図３５は、図３４と同様にフリップフロップ２７１の要部を示す図である。

〔実施の形態６〕
本実施の形態では、酸化物半導体について説明する。酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。

また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。

非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。

即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。

（ＣＡＡＣ−ＯＳ）
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。

ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数の結晶部（ナノ結晶）が連結し、歪みを有した結晶構造となっている。結晶部一つの大きさは１ｎｍ以上、または３ｎｍ以上である。よって、ＣＡＡＣ−ＯＳの結晶部をナノ結晶と称することができ、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。

ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。

不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。

酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。

（ｎｃ−ＯＳ）
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。結晶部（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。

ｎｃ−ＯＳの結晶は配向性を有さないので、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。

なお、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満である。

なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。

以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。酸化物半導体の構造は、Ｘ線回折（ＸＲＤ）、ナノビーム電子回折、ＴＥＭ（透過型電子顕微鏡）観察などによって、特定することができる。

＜酸化物半導体のキャリア密度＞
次に、酸化物半導体のキャリア密度について説明する。酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖ_Ｏ）、または酸化物半導体中の不純物などが挙げられる。

酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。

ＯＳトランジスタにおいて、Ｖｔのマイナスシフトを抑制する、またはオフ電流を低減するためには、酸化物半導体のキャリア密度が低い方が好ましい。酸化物半導体のキャリア密度を低くするには、酸化物半導体中の不純物濃度を低くして、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。

ＯＳトランジスタにおいて、オン電流の増加、電界効果移動度の増加のためには、酸化物半導体のキャリア密度を高くする方が好ましい場合がある。酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めることで、酸化物半導体のキャリア密度を高くすることができる。例えば、ＯＳトランジスタのオフ電流に対するオフ電流比（Ｉｏｎ／Ｉｏｆｆ）がとれる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。

また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、電子親和力がより大きな酸化物半導体を用いた場合には、ＯＳトランジスタのＶｔはより低くなる。

キャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」型の酸化物半導体と呼称してもよい。

高純度真性の酸化物半導体のキャリア密度は、例えば、８×１０^１５ｃｍ^−３未満であり、１×１０^１１ｃｍ^−３未満が好ましく、１×１０^１０ｃｍ^−３未満がさらに好ましく、１×１０^−９ｃｍ^−３以上であるとよい。

実質的に高純度真性の酸化物半導体のキャリア密度は、例えば、１×１０^５ｃｍ^−３以上１×１０^１８ｃｍ^−３未満であり、１×１０^７ｃｍ^−３以上１×１０^１７ｃｍ^−３以下が好ましく、１×１０^９ｃｍ^−３以上５×１０^１６ｃｍ^−３以下がより好ましく、１×１０^１０ｃｍ^−３以上１×１０^１６ｃｍ^−３以下がさらに好ましく、１×１０^１１ｃｍ^−３以上１×１０^１５ｃｍ^−３以下がさらに好ましい。

２：比較回路、 ５、６、７、８：曲線、
２０、２１、２２、２３、２４、２５、２６、２７、３０、３１、３２、３７、３８、４０、４１：比較回路、
７２、７３、７４、７５、７６、７７、７８、７９：インバータ、
１００、１０１、１０２、１０５、１０６、１１０：制御部、
１１１、１１４、１１５、１１５Ａ、１１５Ｂ、１１５Ｃ：電位比較部、
１１６、１２０、１２１、１２１Ａ、１２１Ｂ、１２１Ｃ、１２２、１２２Ａ、１２２Ｂ、１２２Ｃ：負電位生成部、
１２５Ａ、１２５Ｂ、１２５Ｃ：正電位生成部、
１３０、１３１、１３１Ａ、１３１Ｂ、１３１Ｃ、１３２、１３２Ａ、１３２Ｂ、１３２Ｃ：電位保持部、
１５０：負電位生成回路、
１６０、１６１、１６２、１６３：チャージポンプ回路、
１７０、１７１：クロックバッファ回路、
１７２、１８０、１８１、１８２：クロック生成部、
１８５、１８６、１８７：カウンタ、
２００：記憶装置、 ２０１：電位生成部、 ２０２：制御部、 ２０３：セルアレイ、 ２０４：センスアンプ回路、 ２０５：ドライバ、 ２０６：メインアンプ、 ２０７：入出力回路、 ２０８：周辺回路、 ２０９：メモリセル、
２２０：記憶装置、 ２２１：電位生成部、 ２２２：制御部、 ２２３：セルアレイ、 ２２４：周辺回路、 ２２５：入力回路、 ２２６：出力回路、 ２２７：メモリセル、 ２３０：プレデコーダ、 ２３１：行デコーダ、 ２３２：列デコーダ、 ２３３：行ドライバ、 ２３４：列ドライバ、 ２４１、２４２、２４３：メモリセル、
２５０：ＭＣＵ（マイクロコントローラユニット）、 ２６０：ＰＭＵ（電源管理ユニット）、 ２６１：電位生成ユニット、 ２６２：バス、 ２６４、２６５：パワースイッチ、 ２６７：レベルシフタおよびバッファ回路、 ２７０：プロセッサコア、 ２７１：フリップフロップ、 ２７２：バックアップ回路、 ２７３：スキャンフリップフロップ、 ２７５：セレクタ、 ２７６：フリップフロップ、 ２８０：メモリ、 ２８１：制御部、 ２８２：周辺回路、 ２８３：セルアレイ、
４００：撮像装置、 ４０１：電位生成ユニット、 ４０２：制御部、 ４０３：画素アレイ、 ４０４：周辺回路、 ４０５：行ドライバ、 ４０６：列ドライバ、 ４１０：画素、
５０１、５０２、５０３、５０４、５０５、５０６、５０７：ＯＳトランジスタ、 ５１０、５１１、５１２、５１３、５１４：金属酸化物層、 ５２１、５２２、５２３、５２４、５２５、５２６、５２７、５２８、５２９、５３０：絶縁層、 ５５０、５５０ａ、５５０ｂ、５５０ｃ、５５１、５５１ａ、５５１ｂ、５５２、５５２ａ、５５２ｂ、５５３、５５３ａ、５５３ｂ：導電層、 ５６０：単結晶シリコンウエハ、 ５７０：ＣＭＯＳ層、 ５７１：ＯＳＦＥＴ層、
２０１０：情報端末、 ２０１１：筐体、 ２０１２：表示部、 ２０１３：操作ボタン、 ２０１４：外部接続ポート、 ２０１５：スピーカ、 ２０１６：マイクロフォン、 ２０２０：無線信号、 ２０２１：無線信号、 ２０３０：情報端末、 ２０３１：筐体、 ２０３２：表示部、 ２０３３：リュウズ、 ２０３４：ベルト、 ２０３５：検知部、 ２０４０：情報端末、 ２０４１：装着部、 ２０４２：筐体、 ２０４５：ケーブル、 ２０４６：バッテリ、 ２０４７：表示部、 ２０５０：ノート型ＰＣ（パーソナルコンピュータ）、 ２０５１：筐体、 ２０５２：表示部、 ２０５３：キーボード、 ２０５４：ポインティングデバイス、 ２０７０：ビデオカメラ、 ２０７１：筐体、 ２０７２：表示部、 ２０７３：筐体、 ２０７４：操作キー、 ２０７５：レンズ、 ２０７６：接続部、 ２１１０：携帯型遊技機、 ２１１１：筐体、 ２１１２：表示部、 ２１１３：スピーカ、 ２１１４：ＬＥＤランプ、 ２１１５：操作キーボタン、 ２１１６：接続端子、 ２１１７：カメラ、 ２１１８：マイクロフォン、 ２１１９：記録媒体読込部、 ２１５０：電気冷凍冷蔵庫、 ２１５１：筐体、 ２１５２：冷蔵室用扉、 ２１５３：冷凍室用扉、 ２１７０：自動車、 ２１７１：車体、 ２１７２：車輪、 ２１７３：ダッシュボード、 ２１７４：ライト、
７０００：電子部品、 ７００１：リード、 ７００２：プリント基板、 ７００４：回路基板、 ７１００：半導体ウエハ、 ７１０２：回路領域、 ７１０４：分離領域、 ７１０６：分離線、 ７１１０：チップ、
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ１３、Ｍ１４、Ｍ１５、Ｍ６１、Ｍ６２、Ｍ６３、Ｍ６４、Ｍ６５、Ｍ７１、Ｍ７２、Ｍ７３、Ｍ８０、ＭＩ１、ＭＩ２、ＭＩ３、ＭＩ４、ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ３０、ＭＮ３１、ＭＮ３２、ＭＮ６１、ＭＮ６２、ＭＮ６３、ＭＮ６４、ＭＮ６５、ＭＰ１、ＭＰ２、ＭＲ２、ＭＲ３、ＭＲ４、ＭＲ５、ＭＲ６、ＭＲ７、ＭＷ１、ＭＷ２、ＭＷ３、ＭＷ５、ＭＷ６：トランジスタ、
Ｃ４０、Ｃ６１、Ｃ６２、Ｃ６３、Ｃ６４、Ｃ６５、Ｃ７１、Ｃ８０、ＣＳ１、ＣＳ２、ＣＳ３、ＣＳ５、ＣＳ６：容量素子、
ＰＤ１、Ｒ１、Ｒ２：抵抗素子、
ＢＧＬ、ＢＬ、ＣＳＥＬ、ＧＢＬ、ＧＢＬＢ、ＧＲＢＬ、ＧＷＢＬ、ＬＢＬ、ＬＢＬＢ、ＲＢＬ、ＲＣＬ、ＲＷＬ、ＳＬ、ＷＢＬ、ＷＬ、ＷＷＬ：配線、
ａ１、ａ２、ａ３、ＢＩＳ２、ＢＩＳ、ｄ１、ｄ２、ｄ３、ｄ１１、ｄ１２、ｄ１３、ｄ２１、ｄ２２、ｄ２３、ＩＮ１、ＩＮ２、ＯＢＧ１、ＯＢＧ２、ＯＢＧ３、ＯＢＧ４、ＯＢＧ５、ＯＵＴ１、ＶＨ１、ＶＬ１、ＶＬ２：端子、
ｂ１、ｂ２、ＢＫ、ＣＫ、Ｄ、ＦＮ、ＦＮ４０、Ｑ、ＲＥ、ＳＤ、ＳＤＩＮ、ＳＥ：ノード

Claims (12)

1. 差動対、電流源、負荷、および第１出力端子を有し、
   前記差動対に入力される第１電位と第２電位とを比較し、比較結果に応じた第３電位を前記第１出力端子から出力する半導体装置であって、
   前記負荷は前記差動対および高電源電位に電気的に接続され、
   前記差動対は第１トランジスタおよび前記第２トランジスタを有し、
   前記第１トランジスタおよび前記第２トランジスタはバックゲートを有し、
   前記第１トランジスタおよび前記第２トランジスタのバックゲートには第４電位が入力され、
   前記電流源は前記差動対に電流を供給し、前記電流源は第３トランジスタを有し、
   前記第１トランジスタおよび前記第２トランジスタのチャネル形成領域は、金属酸化物を有し、
   前記第３トランジスタのソースには第５電位が入力され、
   前記第３トランジスタのドレインは前記差動対に電気的に接続され、
   前記第１電位、および前記第２電位は前記第５電位よりも低く、
   前記第４電位は前記第５電位よりも高く、
   前記第２トランジスタのバックゲートには、前記第４電位よりも高い第６電位が入力される半導体装置。
2. 請求項１において、
   前記第３トランジスタはバックゲートを有し、
   前記第３トランジスタのバックゲートには第７電位が入力される半導体装置。
3. 請求項１において、
   前記第３トランジスタはバックゲートを有し、
   前記第３トランジスタのバックゲートは、前記第３トランジスタのゲート、または前記第３トランジスタのドレインに電気的に接続されている半導体装置。
4. 請求項１乃至３の何れか１項において、
   前記負荷は、第４トランジスタおよび第５トランジスタを有し、
   前記第４トランジスタ、前記第５トランジスタは、それぞれ、ダイオード接続されたトランジスタであり、
   前記第４トランジスタのソースは、前記第１トランジスタのドレインに電気的に接続され
   前記第５トランジスタのソースは、前記第２トランジスタのドレインに電気的に接続され、
   前記第４および前記第５トランジスタのチャネル形成領域は、金属酸化物を有する半導体装置。
5. 請求項１乃至４の何れか１項において、
   前記第１乃至前記第３トランジスタのチャネル形成領域は、金属酸化物を有する半導体装置。
6. 請求項１乃至５の何れか１項において、
   前記第５電位は接地電位である半導体装置。
7. 第１電位生成部、第２電位生成部、第１電位保持部、電位比較部、制御部、および第２出力端子を有する半導体装置であって、
   前記電位比較部は、請求項１乃至６の何れか１項に記載の半導体装置を有し、
   前記電位比較部の前記差動対の入力端子の一方は、前記第２電位生成部の出力端子に電気的に接続され、他方の入力端子は、前記第２出力端子に電気的に接続され、
   前記第１電位生成部は、前記第２出力端子に負電位を供給し、
   前記第１電位保持部は、前記第２出力端子の電位を保持し、
   前記第２電位生成部は、前記電位比較部の前記第入力１端子に負電位を供給し、
   前記制御部は、前記電位比較部で生成される前記第３電位に応じて前記第１電位生成部を制御する機能を有する半導体装置。
8. 請求項７において、
   前記制御部は、前記電位比較部で生成される前記第３電位に応じて、前記第１および前記第２電位生成部を制御する半導体装置。
9. チップおよびリードを有し、
   前記リードは前記チップに電気的に接続され、
   前記チップには、請求項１乃至８の何れか１項に記載の半導体装置が設けられている電子部品。
10. チップおよびリードを有する電子部品であって、
    前記リードは前記チップに電気的に接続され、
    前記チップには、請求項７または８に記載の半導体装置が設けられ、
    前記チップには、記憶装置、プロセッサコアの少なくとも一方が設けられている電子部品。
11. チップおよびリードを有する電位部品であって、
    前記リードは前記チップに電気的に接続され、
    前記チップには、請求項７または８に記載の半導体装置が設けられ、
    前記チップには、画素アレイが設けられ、
    前記画素アレイは、行列状に配置された複数の撮像素子を有する電子部品。
12. 請求項９乃至１１の何れか１項に記載の電子部品と、
    表示部、タッチセンサ、マイク、スピーカ、操作キー、及び筐体の少なくとも一と、を有する電子機器。

Images