JP2018073453A5 - 記憶装置 - Google Patents

Claims (7)

1. ゲインセルと、
   キャンセル回路と、
   書き込みワード線と、読み出しワード線と、書き込みビット線と、読み出しビット線と、を有し、
   前記ゲインセルは、書き込みトランジスタ、および読み出しトランジスタを有し、
   前記ゲインセルは、前記書き込みワード線、前記読み出しワード線、前記書き込みビット線、および前記読み出しビット線に電気的に接続され、
   前記キャンセル回路は、非選択状態の前記ゲインセルが前記読み出しビット線に供給するリーク電流を相殺するための電流を、前記読み出しビット線に供給する機能を有する記憶装置。
2. 請求項１において、
   前記キャンセル回路は第１トランジスタを有し、
   前記第１トランジスタの第１端子に第１電位が入力され、
   前記第１トランジスタのゲートに第２電位が入力され、
   前記読み出しビット線に前記第１トランジスタの第２端子が電気的に接続されている記憶装置。
3. 請求項１において、
   前記キャンセル回路は第１トランジスタおよび第２トランジスタを有し、
   前記第１トランジスタの第１端子に第１電位が入力され、
   前記第１トランジスタのゲート、および前記第２トランジスタのゲートに第２電位が入力され、
   前記第１トランジスタの第２端子と前記第２トランジスタの第１端子とが電気的に接続され、
   前記読み出しビット線に前記第２トランジスタの第２端子が電気的に接続されている記憶装置。
4. 請求項１において、
   前記キャンセル回路は第１トランジスタおよびインバータ回路を有し、
   前記第１トランジスタの第１端子に第１電位が入力され、
   前記第１トランジスタのゲートに前記インバータ回路の出力端子が電気的に接続され、
   前記読み出しビット線に、前記第１トランジスタの第２端子および前記インバータ回路の入力端子が電気的に接続されている記憶装置。
5. 請求項１において、
   前記キャンセル回路は、第１トランジスタ、第２トランジスタ、およびインバータ回路を有し、
   前記第１トランジスタの第１端子に第１電位が入力され、
   前記第１トランジスタのゲートに第２電位が入力され、
   前記第２トランジスタのゲートに前記インバータ回路の出力端子が電気的に接続され、
   前記第１トランジスタの第２端子と前記第２トランジスタの第１端子とが電気的に接続され、
   前記読み出しビット線に、前記第２トランジスタの第２端子および前記インバータ回路の入力端子が電気的に接続されている記憶装置。
6. 請求項１乃至５の何れか１項において、
   前記ゲインセルは、選択トランジスタを有する記憶装置。
7. 請求項１乃至６の何れか１項において、
   前記書き込みトランジスタのチャネル形成領域は金属酸化物を有する記憶装置。