KR102448587B1 - 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치 - Google Patents

반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치 Download PDF

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Abstract

산화물 반도체막을 포함하는 트랜지스터에서, 전계 효과 이동도 및 신뢰성을 향상시킨다. 반도체 장치는 산화물 반도체막을 포함하는 트랜지스터를 포함한다. 상기 트랜지스터는 0V보다 크고 10V 이하의 게이트 전압에서 트랜지스터의 전계 효과 이동도의 최대값이 40 이상 150 미만인 영역, 문턱 전압이 마이너스 1V 이상 1V 이하인 영역, 및 S값이 0.3V/decade 미만인 영역을 포함한다.

Description

반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치{SEMICONDUCTOR DEVICE AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명의 일 형태는 산화물 반도체막을 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치에 관한 것이다.
또한 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태의 기술분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 본 발명의 일 형태는 특히, 산화물 반도체, 또는 그 산화물 반도체의 제작 방법에 관한 것이다. 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 및 이들의 제작 방법에 관한 것이다.
본 명세서 등에서 반도체 장치는 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 뜻한다. 트랜지스터 등의 반도체 소자, 반도체 회로, 연산 장치, 및 기억 장치는 각각 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지 및 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 각각 반도체 장치를 포함하여도 좋다.
절연 표면을 가지는 기판 위에 형성된 반도체 박막을 사용한 트랜지스터(FET(field-effect transistor) 또는 TFT(thin film transistor)라고도 함)를 형성하기 위한 기술이 주목을 받고 있다. 이러한 트랜지스터는 집적 회로(IC) 또는 화상 표시 장치(표시 장치) 등 광범위한 전자 기기에 적용된다. 실리콘으로 대표되는 반도체 재료는, 트랜지스터에 사용될 수 있는 반도체 박막을 위한 재료로서 널리 알려져 있다. 또 다른 재료로서는 산화물 반도체가 주목을 받고 있다. 예를 들어, In-Ga-Zn계 산화물 반도체를 사용하여 트랜지스터가 제작되는 기술이 개시되어 있다(특허문헌 1 참조).
또한, 복수의 산화물 반도체층을 적층하고, 상기 복수의 산화물 반도체층에서 채널로서 기능하는 산화물 반도체층이 인듐 및 갈륨을 포함하고, 인듐의 비율이 갈륨의 비율보다 높은 구조에 의하여 높은 전계 효과 이동도(단순히 이동도 또는 μFE라고 하는 경우가 있음)를 달성한 반도체 장치가 개시되어 있다(특허문헌 1 참조).
비특허문헌 1에는 In1- x Ga1+ x O3(ZnO) m (-1≤x≤이고, m은 자연수)로 나타내어지는 동족 계열(homologous series)이 개시되어 있다. 또한, 비특허문헌 1에는 동족 계열의 고용체 범위(solid solution range)가 개시되어 있다. 예를 들어, m이 1인 경우의 동족 계열의 고용체 범위에서, x는 -0.33부터 0.08까지의 범위에 있고, m이 2인 경우의 동족 계열의 고용체 범위에서는, x는 -0.68부터 0.32까지의 범위에 있다.
일본 공개특허공보 특개2007-96055호 일본 공개특허공보 특개2014-007399호
M. Nakamura, N. Kimizuka, 및 T. Mohri, "The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃," J. Solid State Chem., 1991, Vol. 93, pp. 298-315.
산화물 반도체막을 채널 영역으로서 사용하는 트랜지스터의 전계 효과 이동도는, 가능한 한 높은 것이 바람직하다. 그러나, 전계 효과 이동도가 증가되면, 트랜지스터는 그 특성에 문제, 즉 트랜지스터가 노멀리 온이 되기 쉽다는 문제를 가진다. 또한, "노멀리 온"이란, 게이트 전극에 전압을 인가하지 않아도 채널이 존재하고, 트랜지스터를 통하여 전류가 흐르는 상태를 의미한다.
또한, 산화물 반도체막을 채널 영역에 사용하는 트랜지스터에서, 산화물 반도체막에 형성되는 산소 빈자리는 트랜지스터 특성에 악영향을 미친다. 예를 들어, 산화물 반도체막에 형성된 산소 빈자리는 수소와 결합되어 캐리어 공급원으로서 기능한다. 산화물 반도체막에 생기는 캐리어 공급원은, 산화물 반도체막을 포함하는 트랜지스터의 전기 특성의 변화, 대표적으로는 문턱 전압의 변동을 일으킨다.
예를 들어, 산화물 반도체막 중에서 산소 결손의 양이 지나치게 많으면, 음의 방향으로 트랜지스터의 문턱 전압이 변동되어 트랜지스터는 노멀리 온 특성을 가진다. 따라서, 특히 산화물 반도체막 채널 영역에서는, 산소 빈자리의 양이 적거나, 또는 노멀리 온 특성이 나타나지 않는 양인 것이 바람직하다.
또한, 비특허문헌 1에는 In x Zn y Ga z O w 의 예가 개시되어 있고, x, y, 및 z를 ZnGa2O4 근방의 조성이 얻어지도록, 즉 x, y, 및 z가 각각 0, 1, 및 2에 가깝게 되도록 설정되면, 스피넬 결정 구조가 형성되거나 또는 혼합되기 쉽다. 스피넬 결정 구조를 가진 화합물로서, AB 2O4(A 및 B는 금속)로 나타내어지는 화합물이 알려져 있다.
그러나, 스피넬 결정 구조가 In-Ga-Zn계 산화물 반도체에 형성되거나 또는 혼합되면, In-Ga-Zn계 산화물 반도체를 포함하는 반도체 장치(예를 들어, 트랜지스터)의 전기 특성 또는 신뢰성은 스피넬 결정 구조에 의하여 악영향을 받는 경우가 있다.
상술한 문제를 감안하여, 본 발명의 일 형태의 과제는, 산화물 반도체막을 포함하는 트랜지스터에서 전계 효과 이동도 및 신뢰성을 향상시키는 것이다. 본 발명의 일 형태의 과제는, 산화물 반도체막을 포함하는 트랜지스터의 전기 특성의 변화를 방지하는 것, 그리고 트랜지스터의 신뢰성을 향상시키는 것이다. 본 발명의 일 형태의 과제는, 소비전력이 낮은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 과제는 전기 특성이 양호한 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 과제는 신규 산화물 반도체를 제공하는 것이다. 본 발명의 일 형태의 과제는 신규 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 과제는 신규 표시 장치를 제공하는 것이다.
또한 상술한 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서, 이들 과제 모두를 달성할 필요는 없다. 상기 과제 이외의 과제는 명세서 등의 기재로부터 명백해질 것이며 추출될 수 있다.
본 발명의 일 형태는 절연막, 제 1 도전막, 제 2 도전막, 제 3 도전막, 및 산화물 반도체막을 포함하는 트랜지스터를 포함하는 반도체 장치이다. 제 1 도전막은 산화물 반도체막과 접촉하는 영역을 포함한다. 제 2 도전막은 산화물 반도체막과 접촉하는 영역을 포함한다. 제 3 도전막은 절연막을 개재(介在)하여 산화물 반도체막과 중첩되는 영역을 포함한다. 상기 트랜지스터는, 게이트 전압이 0V보다 높고 10V 이하인 트랜지스터의 전계 효과 이동도의 최대값이 40cm2/Vs 이상 150cm2/Vs 미만인 영역, 문턱 전압이 -1V 이상 1V 이하인 영역, S값이 0.3V/decade 미만인 영역, 오프 상태 전류가 1×10-12A/cm2 미만인 영역을 포함하고, μFE(max)가 트랜지스터의 전계 효과 이동도의 최대값을 나타내고, μFE(V g=2V)가 2V의 게이트 전압에서의 트랜지스터의 전계 효과 이동도의 값을 나타내는 경우에 μFE(max)/μFE(V g=2V)는 1 이상 1.5 미만이 된다.
본 발명의 일 형태는 제 1 게이트 전극, 제 1 게이트 전극 위의 제 1 절연막, 제 1 절연막 위의 산화물 반도체막, 산화물 반도체막 위의 제 2 절연막, 제 2 절연막 위의 제 2 게이트 전극, 및 산화물 반도체막 및 제 2 게이트 전극 위의 제 3 절연막을 포함하는 트랜지스터를 포함하는 반도체 장치이다. 산화물 반도체막은 게이트 전극과 중첩되는 채널 영역, 제 3 절연막과 접촉되는 소스 영역, 및 제 3 절연막과 접촉되는 드레인 영역을 포함한다. 제 1 게이트 전극과 제 2 게이트 전극은 서로 전기적으로 접속된다. 상기 트랜지스터는, 게이트 전압이 0V보다 높고 10V 이하인 트랜지스터의 전계 효과 이동도의 최대값이 40cm2/Vs 이상 150cm2/Vs 미만인 영역, 문턱 전압이 -1V 이상 1V 이하인 영역, S값이 0.3V/decade 미만인 영역, 오프 상태 전류가 1×10-12A/cm2 미만인 영역을 포함하고, μFE(max)가 트랜지스터의 전계 효과 이동도의 최대값을 나타내고, μFE(V g=2V)가 2V의 게이트 전압에서의 트랜지스터의 전계 효과 이동도의 값을 나타내는 경우에 μFE(max)/μFE(V g=2V)는 1 이상 1.5 미만이 된다.
상술한 형태에서 산화물 반도체막은 얕은 결함 준위의 밀도가 1.0×10-12cm-2 미만인 영역을 포함하는 것이 바람직하다.
본 발명의 일 형태는 절연막, 제 1 도전막, 제 2 도전막, 제 3 도전막, 및 산화물 반도체막을 포함하는 트랜지스터를 포함하는 반도체 장치이다. 제 1 도전막은 산화물 반도체막과 접촉되는 영역을 포함한다. 제 2 도전막은 산화물 반도체막과 접촉되는 영역을 포함한다. 제 3 도전막은 절연막을 개재하여 산화물 반도체막과 중첩되는 영역을 포함한다. 상기 트랜지스터는, 게이트 전압이 0V보다 높고 10V 이하인 트랜지스터의 전계 효과 이동도의 최대값이 40cm2/Vs 이상 150cm2/Vs 미만인 영역, 문턱 전압이 -1V 이상 1V 이하인 영역, S값이 0.3V/decade 미만인 영역, 오프 상태 전류가 1×10-12A/cm2 미만인 영역을 포함하고, μFE(max)가 트랜지스터의 전계 효과 이동도의 최대값을 나타내고, μFE(V g=2V)가 2V의 게이트 전압에서의 트랜지스터의 전계 효과 이동도의 값을 나타내는 경우에 μFE(max)/μFE(V g=2V)는 1.5 이상 3 미만이 된다.
본 발명의 일 형태는 제 1 게이트 전극, 제 1 게이트 전극 위의 제 1 절연막, 제 1 절연막 위의 산화물 반도체막, 산화물 반도체막 위의 제 2 절연막, 제 2 절연막 위의 제 2 게이트 전극, 및 산화물 반도체막 및 제 2 게이트 전극 위의 제 3 절연막을 포함하는 트랜지스터를 포함하는 반도체 장치이다. 산화물 반도체막은 게이트 전극과 중첩되는 채널 영역, 제 3 절연막과 접촉되는 소스 영역, 및 제 3 절연막과 접촉되는 드레인 영역을 포함한다. 제 1 게이트 전극 및 제 2 게이트 전극은 서로 전기적으로 접속된다. 상기 트랜지스터는, 게이트 전압이 0V보다 높고 10V 이하인 트랜지스터의 전계 효과 이동도의 최대값이 40cm2/Vs 이상 150cm2/Vs 미만인 영역, 문턱 전압이 -1V 이상 1V 이하인 영역, S값이 0.3V/decade 미만인 영역, 오프 상태 전류가 1×10-12A/cm2 미만인 영역을 포함하고, μFE(max)가 트랜지스터의 전계 효과 이동도의 최대값을 나타내고, μFE(V g=2V)가 2V의 게이트 전압에서의 트랜지스터의 전계 효과 이동도의 값을 나타내는 경우에 μFE(max)/μFE(V g=2V)는 1.5 이상 3 미만이 된다.
상술한 형태에서, 산화물 반도체막은 얕은 결함 준위의 밀도가 1.0×10-12cm-2 이상 2.0×10-12cm-2 미만인 영역을 포함하는 것이 바람직하다.
본 발명의 일 형태는 절연막, 제 1 도전막, 제 2 도전막, 제 3 도전막, 및 산화물 반도체막을 포함하는 트랜지스터를 포함하는 반도체 장치이다. 제 1 도전막은 산화물 반도체막과 접촉되는 영역을 포함한다. 제 2 도전막은 산화물 반도체막과 접촉되는 영역을 포함한다. 제 3 도전막은 절연막을 개재하여 산화물 반도체막과 중첩되는 영역을 포함한다. 상기 트랜지스터는, 게이트 전압이 0V보다 높고 10V 이하인 트랜지스터의 전계 효과 이동도인 최대값이 10cm2/Vs 이상 100cm2/Vs 미만인 영역, 문턱 전압이 -1V 이상 1V 이하인 영역, S값이 0.3V/decade 미만인 영역, 오프 상태 전류가 1×10-12A/cm2 미만인 영역을 포함하고, μFE(max)가 트랜지스터의 전계 효과 이동도의 최대값을 나타내고, μFE(V g=2V)가 2V의 게이트 전압에서의 트랜지스터의 전계 효과 이동도의 값을 나타내는 경우에 μFE(max)/μFE(V g=2V)는 3 이상 10 미만이 된다.
본 발명의 일 형태는 제 1 게이트 전극, 제 1 게이트 전극 위의 제 1 절연막, 제 1 절연막 위의 산화물 반도체막, 산화물 반도체막 위의 제 2 절연막, 제 2 절연막 위의 제 2 게이트 전극, 및 산화물 반도체막 및 제 2 게이트 전극 위의 제 3 절연막을 포함하는 트랜지스터를 포함하는 반도체 장치이다. 산화물 반도체막은 게이트 전극과 중첩되는 채널 영역, 제 3 절연막과 접촉되는 소스 영역, 및 제 3 절연막과 접촉되는 드레인 영역을 포함한다. 제 1 게이트 전극 및 제 2 게이트 전극은 서로 전기적으로 접속된다. 상기 트랜지스터는, 게이트 전압이 0V보다 높고 10V 이하인 트랜지스터의 전계 효과 이동도의 최대값이 10cm2/Vs 이상 100cm2/Vs 미만인 영역, 문턱 전압이 -1V 이상 1V 이하인 영역, S값이 0.3V/decade 미만인 영역, 오프 상태 전류가 1×10-12A/cm2 미만인 영역을 포함하고, μFE(max)가 트랜지스터의 전계 효과 이동도의 최대값을 나타내고, μFE(V g=2V)가 2V의 게이트 전압에서의 트랜지스터의 전계 효과 이동도의 값을 나타내는 경우에 μFE(max)/μFE(V g=2V)는 3 이상 10 미만이 된다.
상술한 형태에서, 산화물 반도체막은 얕은 결함 준위의 밀도가 2.0×10-12cm-2 이상 3.0×10-12cm-2 미만인 영역을 포함하는 것이 바람직하다.
상술한 형태에서, 산화물 반도체막은 제 1 영역 및 제 2 영역이 혼합된 복합 산화물 반도체를 포함하고, 상기 제 1 영역은 인듐, 아연, 및 산소로부터 선택된 하나 또는 복수를 주성분으로서 포함하는 복수의 제 1 클러스터를 포함하고, 상기 제 2 영역은 인듐, 원소 M, 아연, 및 산소로부터 선택된 하나 또는 복수를 주성분으로서 포함하는 복수의 제 2 클러스터를 포함하고, 상기 원소 M은 Al, Ga, Y, 또는 Sn이고, 상기 제 1 영역은 복수의 제 1 클러스터가 서로 접속되는 부분을 포함하고, 상기 제 2 영역은 복수의 제 2 클러스터가 서로 접속되는 부분을 포함한다.
상술한 형태에서, 인듐, 원소 M, 및 아연의 원자수비는 In:M:Zn=4:2:3 또는 4:2:3 근방이고, In이 4인 경우, 원소 M은 1.5 이상 2.5 이하이며 Zn은 2 이상 4 이하인 것이 바람직하다. 상술한 형태에서, 인듐, 원소 M, 및 아연의 원자수비는 In:M:Zn=5:1:6 또는 5:1:6 근방이고, In이 5인 경우, M은 0.5 이상 1.5 이하이며 Zn은 5 이상 7 이하인 것이 바람직하다.
상술한 형태에서, 제 1 클러스터는 전기적으로 도전성을 가지고, 제 2 클러스터는 전기적으로 반도체성을 가지는 것이 바람직하다.
상술한 형태에서, 제 1 클러스터는 각각 0.5nm 이상 1.5 nm 이하의 부분을 포함하는 것이 바람직하다.
본 발명의 일 형태는 표시 소자 및 상술한 형태 중 어느 하나의 반도체 장치를 포함하는 표시 장치이다. 본 발명의 일 형태는 표시 장치 및 터치 센서를 포함하는 표시 모듈이다. 본 발명의 일 형태는 상술한 형태 중 어느 하나의 반도체 장치, 표시 장치, 또는 표시 모듈, 및 조작키 또는 배터리를 포함하는 전자 기기이다. 본 발명의 일 형태는 상술한 형태 중 어느 하나의 반도체 장치, 및 인버터 또는 컨버터를 포함하는 전자 기기이다.
본 발명의 일 형태는 산화물 반도체막을 포함하는 트랜지스터에서의 전계 효과 이동도 및 신뢰성을 향상시킬 수 있다. 본 발명의 일 형태는 산화물 반도체막을 포함하는 트랜지스터에서의 전기 특성의 변화를 방지할 수 있고, 트랜지스터의 신뢰성을 향상시킬 수 있다. 본 발명의 일 형태는, 소비전력이 낮은 반도체 장치를 제공할 수 있다. 본 발명의 일 형태는 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 본 발명의 일 형태는 신규 산화물 반도체를 제공할 수 있다. 본 발명의 일 형태는 신규 반도체 장치를 제공할 수 있다. 본 발명의 일 형태는 신규 표시 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 모든 효과를 달성할 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 추출될 수 있다.
도 1은 트랜지스터의 I d-V g 특성을 나타낸 것이다.
도 2는 트랜지스터의 I d-V g 특성을 나타낸 것이다.
도 3은 트랜지스터의 I d-V g 특성을 나타낸 것이다.
도 4의 (A) 및 (B)는 복합 산화물 반도체를 도시한 상면 모식도 및 단면 모식도이다.
도 5의 (A) 및 (B)는 복합 산화물 반도체를 도시한 상면 모식도 및 단면 모식도이다.
도 6의 (A) 및 (B)는 복합 산화물 반도체를 도시한 상면 모식도 및 단면 모식도이다.
도 7의 (A) 및 (B)는 복합 산화물 반도체를 도시한 상면 모식도 및 단면 모식도이다.
도 8은 산화물 반도체의 원자수비를 도시한 것이다.
도 9의 (A) 및 (B)는 스퍼터링 장치를 도시한 것이다.
도 10은 복합 산화물 반도체의 제작 방법을 나타낸 공정 흐름도이다.
도 11의 (A) 및 (B)는 타깃 근방의 단면을 나타낸 것이다.
도 12의 (A) 및 (B)는 타깃 근방의 단면을 나타낸 것이다.
도 13은 HAADF-STEM 관찰을 나타낸 것이다.
도 14의 (A) 및 (B)는 트랜지스터의 I d-V g 특성 및 I d-V d 특성을 나타낸 것이다.
도 15는 GCA에 기초하여 계산된 I d-V g 특성 및 선형 및 포화 이동도 곡선을 나타낸 것이다.
도 16은 CAAC-OS를 포함하는 FET의 I d-V g 특성 및 전계 효과 이동도의 곡선을 나타낸 것이다.
도 17의 (A)는 트랜지스터의 상면도이고, 도 17의 (B) 및 도 17의 (C)는 트랜지스터의 단면도이다.
도 18은 트랜지스터의 실효적인 채널 길이의 개념을 도시한 모식도이다.
도 19의 (A) 내지 (C)는 각각 도너 밀도를 도시한 모식도이다.
도 20은 I d-V g 특성을 나타낸 것이다.
도 21은 I d-V g 특성을 나타낸 것이다.
도 22는 계면 준위의 밀도의 계산 결과를 나타낸 것이다.
도 23의 (A) 및 (B)는 I d-V g 특성을 나타낸 것이다.
도 24는 이동도 곡선의 형상을 나타낸 것이다.
도 25는 I d-V g 특성에서의 드리프트 전류 및 확산 전류의 기여를 나타내는 모식도이다.
도 26은 sDOS가 가정되지 않는 경우의, CAAC-OS를 각각 포함하는 BGTC dual-gate FET의 I d-V g 특성 및 이동도 곡선을 나타낸 것이다.
도 27은 두께 방향에서의 밴드도이다.
도 28은 sDOS가 가정되는 경우의, CAAC-OS를 각각 포함하는 BGTC dual-gate FET의 I d-V g 특성 및 이동도 곡선을 나타낸 것이다.
도 29는 IGZO막 두께의 전계 효과 이동도(최대값)의 의존성을 나타낸 것이다.
도 30의 (A) 및 (B)는 IGZO막에서의 sDOS 분포 및 이동도 곡선의 형상을 도시한 것이다.
도 31의 (A)는 저항 및 FET를 도시한 회로도이고, 도 31의 (B)는 채널 영역의 저항이 저감됨으로써 형셩된 소스 및 드레인 영역과 전계 효과 이동도와의 사이의 관계를 도시한 그래프이다.
도 32는 이동도가 온도에 의존하는 경우의 포화 이동도를 도시한 그래프이다.
도 33은 FET의 포화 이동도 곡선을 나타낸 것이다.
도 34는 이동도 곡선의 형상에 대한 실효적인 채널 길이의 감소의 영향을 도시한 그래프이다.
도 35의 (A) 내지 (C)는 다른 조건하에서 디바이스 시뮬레이션에 의하여 얻어지는 이동도 곡선을 나타낸 것이다.
도 36의 (A) 및 (B)는 반도체 장치를 도시한 단면도이다.
도 37의 (A) 및 (B)는 반도체 장치를 도시한 단면도이다.
도 38의 (A) 및 (B)는 반도체 장치를 도시한 단면도이다.
도 39의 (A) 및 (B)는 반도체 장치를 도시한 단면도이다.
도 40의 (A) 및 (B)는 반도체 장치를 도시한 단면도이다.
도 41의 (A) 및 (B)는 반도체 장치를 도시한 단면도이다.
도 42의 (A) 및 (B)는 반도체 장치를 도시한 단면도이다.
도 43의 (A) 및 (B)는 반도체 장치를 도시한 단면도이다.
도 44의 (A) 내지 (C)는 밴드 구조를 나타낸 것이다.
도 45의 (A) 내지 (C)는 반도체 장치를 도시한 상면도 및 단면도이다.
도 46의 (A) 내지 (C)는 반도체 장치를 도시한 상면도 및 단면도이다.
도 47의 (A) 내지 (C)는 반도체 장치를 도시한 상면도 및 단면도이다.
도 48의 (A) 내지 (C)는 반도체 장치를 도시한 상면도 및 단면도이다.
도 49의 (A) 및 (B)는 반도체 장치를 도시한 단면도이다.
도 50의 (A) 및 (B)는 반도체 장치를 도시한 단면도이다.
도 51의 (A) 내지 (C)는 반도체 장치를 도시한 상면도 및 단면도이다.
도 52는 표시 장치의 일 형태를 도시한 상면도이다.
도 53은 표시 장치의 일 형태를 도시한 단면도이다.
도 54는 표시 장치의 일 형태를 도시한 단면도이다.
도 55는 표시 장치의 일 형태를 도시한 단면도이다.
도 56은 표시 장치의 일 형태를 도시한 단면도이다.
도 57은 표시 장치의 일 형태를 도시한 단면도이다.
도 58의 (A) 내지 (D)는 EL층을 형성하는 방법을 도시한 단면도이다.
도 59는 액적 토출 장치를 도시한 개념도이다.
도 60의 (A) 내지 (C)는 표시 장치를 도시한 블록도 및 회로도이다.
도 61은 표시 모듈을 도시한 것이다.
도 62의 (A) 내지 (E)는 전자 기기를 도시한 것이다.
도 63의 (A) 내지 (G)는 전자 기기를 도시한 것이다.
도 64의 (A) 내지 (E)는 전자 기기를 도시한 것이다.
도 65의 (A) 및 (B)는 표시 장치를 도시한 사시도이다.
도 66의 (A) 및 (B)는 표시 장치를 도시한 사시도이다.
도 67의 (A) 및 (B)는 각각 일 형태의 반도체 장치의 회로도이다.
도 68은 일 형태의 반도체 장치의 단면 구조를 도시한 것이다.
도 69는 일 형태의 반도체 장치의 단면 구조를 도시한 것이다.
도 70은 본 발명의 일 형태의 기억 장치를 도시한 회로도이다.
도 71은 본 발명의 일 형태의 기억 장치를 도시한 회로도이다.
도 72의 (A) 내지 (C)는 본 발명의 일 형태를 도시한 회로도 및 타이밍 차트이다.
도 73의 (A) 내지 (C)는 본 발명의 일 형태를 도시한 그래프 및 회로도이다.
도 74의 (A) 및 (B)는 본 발명의 일 형태를 도시한 회로도 및 타이밍 차트이다.
도 75의 (A) 및 (B)는 본 발명의 일 형태를 도시한 회로도 및 타이밍 차트이다.
도 76의 (A) 내지 (E)는 본 발명의 일 형태를 도시한 블록도, 회로도, 및 파형도이다.
도 77의 (A) 및 (B)는 본 발명의 일 형태를 도시한 회로도 및 타이밍 차트이다.
도 78의 (A) 및 (B)는 각각 본 발명의 일 형태를 도시한 회로도이다.
도 79의 (A) 내지 (C)는 각각 본 발명의 일 형태를 도시한 회로도이다.
도 80의 (A) 및 (B)는 각각 본 발명의 일 형태를 도시한 회로도이다.
도 81의 (A) 내지 (C)는 각각 본 발명의 일 형태를 도시한 회로도이다.
도 82의 (A) 및 (B)는 각각 본 발명의 일 형태를 도시한 회로도이다.
도 83은 본 발명의 일 형태의 반도체 장치를 도시한 블록도이다.
도 84는 본 발명의 일 형태의 반도체 장치를 도시한 회로도이다.
도 85의 (A) 및 (B)는 본 발명의 일 형태의 반도체 장치를 도시한 상면도이다.
도 86의 (A) 및 (B)는 본 발명의 일 형태를 도시한 흐름도 및 반도체 장치의 사시도이다.
도 87의 (A) 내지 (C)는 본 발명의 일 형태의 전자 기기를 도시한 사시도이다.
도 88의 (A) 내지 (E)는 평면의 HAADF-STEM 이미지 및 EDX 매핑 이미지를 나타낸 것이다.
도 89의 (A) 내지 (E)는 단면의 HAADF-STEM 이미지 및 EDX 매핑 이미지를 나타낸 것이다.
도 90은 트랜지스터의 I d-V g 특성을 나타낸 것이다.
이하, 실시형태에 대하여 도면을 참조하여 설명한다. 그러나, 실시형태를 많은 상이한 모드로 실행할 수 있고, 본 발명의 취지 및 범위로부터 벗어남이 없이 그 모드 및 상세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자에 의하여 용이하게 이해된다. 따라서, 본 발명은 이하의 실시형태의 설명에 한정하여 해석되는 것은 아니다.
도면에서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 본 발명의 형태는 이러한 스케일에 한정되지는 않는다. 또한, 도면은 이상적인 예를 나타낸 모식도이고, 본 발명의 형태는 도면에 나타낸 형상 또는 값에 한정되지 않는다.
또한, 본 명세서에서, "제 1", "제 2", 및 "제 3" 등의 서수사는, 구성 요소들끼리의 혼동을 피하기 위하여 사용되고, 이 용어가 구성 요소를 수적으로 한정하지 않는다.
또한, 본 명세서에서 "위에", "상에", "아래에", 및 "밑에" 등 배치를 설명하는 용어는, 도면을 참조하여 구성 요소 간의 위치 관계를 설명함에 있어서 편의상 사용한 것이다. 또한, 구성 요소 간의 위치 관계는, 각 구성 요소를 설명하는 방향에 따라 적절히 달라진다. 따라서, 위치 관계는 본 명세서에 사용된 용어로 설명되는 것에 한정되지 않고, 상황에 따라 적절히 다른 용어로 설명할 수 있다.
본 명세서 등에서, 트랜지스터는 게이트, 드레인, 및 소스의 적어도 3개의 단자를 가진 소자이다. 또한, 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 가지고, 채널 영역을 통하여 드레인과 소스 사이에 전류가 흐를 수 있다. 또한 본 명세서 등에 있어서, 채널 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한, 소스와 드레인의 기능은, 예를 들어 다른 극성을 가지는 트랜지스터를 채용하거나, 또는 회로 동작에서 전류 흐름의 방향이 변화될 때 전환될 수 있다. 그러므로, 본 명세서 등에서 "소스" 및 "드레인"이라는 용어를 전환할 수 있다.
또한, 본 명세서 등에서, "전기적으로 접속"이라는 표현은 "어떤 전기적 작용을 가지는 물체"를 통하여 구성 요소가 접속되는 경우를 포함한다. "어떤 전기적 작용을 가지는 물체"에는, 그 물체를 통하여 접속된 구성 요소들 사이에서 전기 신호가 송수신될 수 있는 한, 특별한 한정은 없다. "어떤 전기적 작용을 가지는 물체"의 예에는 전극 및 배선뿐만 아니라, 트랜지스터 등의 스위칭 소자, 레지스터, 인덕터, 커패시터, 및 다양한 기능을 가지는 소자가 포함된다.
본 명세서 등에서 "평행"이라는 용어는 두 직선 사이에 형성되는 각도가 -10° 이상 10° 이하임을 나타내기 때문에, 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. "수직"이라는 용어는 두 직선 사이에 형성되는 각도가 80° 이상 100° 이하임을 나타내기 때문에, 그 각도가 85° 이상 95° 이하인 경우도 포함한다.
본 명세서 등에서, "막" 및 "층"이라는 용어는 서로 교체될 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 변경할 수 있는 경우가 있다. 또는, "절연막"이라는 용어를 "절연층"이라는 용어로 변경할 수 있는 경우가 있다.
달리 지정되지 않는 한, 본 명세서 등에서의 오프 상태 전류는 오프 상태(비도통 상태 및 컷 오프 상태라고도 함)의 트랜지스터의 드레인 전류를 말한다. 달리 지정되지 않는 한, n채널 트랜지스터의 오프 상태는 그 게이트와 소스 간의 전압(V gs)이 문턱 전압(V th)보다 낮은 것을 의미하고, p채널 트랜지스터의 오프 상태는 게이트-소스 전압(V gs)이 문턱 전압(V th)보다 높은 것을 의미한다. 예를 들어, n채널 트랜지스터의 오프 상태 전류는 게이트-소스 전압(V gs)이 문턱 전압(V th)보다 낮을 때에 흐르는 드레인 전류를 말하는 경우가 있다.
트랜지스터의 오프 상태 전류는 V gs에 의존하는 경우가 있다. 따라서, "트랜지스터의 오프 상태 전류가 I 이하"란, "트랜지스터의 오프 상태 전류가 I 이하가 되는 V gs가 있다"라는 것을 의미한다. 또한, "트랜지스터의 오프 상태 전류"란, "소정의 V gs에서의 오프 상태 시의 오프 상태 전류", "소정의 범위 내의 V gs에서의 오프 상태 시의 오프 상태 전류", 또는 "충분히 저감된 오프 상태 전류가 얻어지는 V gs에서의 오프 상태 시의 오프 상태 전류" 등을 의미한다.
일례로서, 문턱 전압(V th)이 0.5V이고, 드레인 전류가 V gs 0.5V에서 1×10-9A, V gs 0.1V에서 1×10-13A, V gs -0.5V에서 1×10-19A, 그리고 V gs -0.8V에서 1×10-22A인 n채널 트랜지스터를 상정한다. 상기 트랜지스터의 드레인 전류는 V gs -0.5V에서 또는 V gs -0.8V 내지 -0.5V의 범위에서 1×10-19A 이하이기 때문에, 상기 트랜지스터의 오프 상태 전류는 1×10-19A 이하라고 할 수 있다. 상기 트랜지스터의 드레인 전류가 1×10-22A 이하인 V gs가 있기 때문에, 상기 트랜지스터의 오프 상태 전류는 1×10-22A 이하라고 하는 경우가 있다.
본 명세서 등에서는, 채널 폭(W)을 가진 트랜지스터의 오프 상태 전류를 채널 폭(W)당 전류값 또는 소정의 채널 폭(예를 들어, 1μm)당 전류값으로 나타내는 경우가 있다. 후자(後者)의 경우, 오프 상태 전류는 길이당 전류의 차원을 가진 단위(예를 들어, A/μm)나타내어질 수 있다.
트랜지스터의 오프 상태 전류는 온도에 의존하는 경우가 있다. 달리 지정되지 않는 한, 본 명세서에서의 오프 상태 전류는 실온, 60℃, 85℃, 95℃, 또는 125℃에서의 오프 상태 전류이어도 좋다. 또는, 오프 상태 전류는 상기 트랜지스터를 포함하는 반도체 장치 등에 요구되는 신뢰성이 보장되는 온도, 또는 상기 트랜지스터를 포함하는 반도체 장치 등이 사용되는 온도(예를 들어, 5℃ 내지 35℃의 범위의 온도)에서의 오프 상태 전류이어도 좋다. "트랜지스터의 오프 상태 전류가 I 이하"라는 기재는, 실온, 60℃, 85℃, 95℃, 125℃, 상기 트랜지스터를 포함하는 반도체 장치 등에 요구되는 신뢰성이 보장되는 온도, 또는 상기 트랜지스터를 포함하는 반도체 장치 등이 사용되는 온도(예를 들어, 5℃ 내지 35℃의 범위의 온도)에서 트랜지스터의 오프 상태 전류가 I 이하인 V gs가 있는 상황을 말하는 경우가 있다.
트랜지스터의 오프 상태 전류는 드레인과 소스 사이의 전압(V ds)에 의존하는 경우가 있다. 달리 지정되지 않는 한, 본 명세서에서의 오프 상태 전류는, V ds 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V에서의 오프 상태 전류인 경우가 있다. 또는, 오프 상태 전류는 상기 트랜지스터를 포함하는 반도체 장치 등이 요구되는 신뢰성이 보장되는 V ds, 또는 상기 트랜지스터를 포함하는 반도체 장치 등에 사용되는 V ds에서의 오프 상태 전류이어도 좋다. "트랜지스터의 오프 상태 전류가 I 이하"라는 기재는, V ds 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V, 상기 트랜지스터를 포함하는 반도체 장치 등이 요구되는 신뢰성이 보장되는 V ds, 또는 상기 트랜지스터를 포함하는 반도체 장치 등이 사용되는 V ds에서 트랜지스터의 오프 상태 전류가 I 이하인 V gs가 있는 상황을 말하는 경우가 있다.
상술한 오프 상태 전류의 설명에서, 드레인은 소스와 치환될 수 있다. 즉, 오프 상태 전류는 오프 상태의 트랜지스터의 소스를 통하여 흐르는 전류를 말하는 경우가 있다.
본 명세서 등에서, "누설 전류"라는 용어는 오프 상태 전류와 같은 뜻을 표현하는 경우가 있다. 본 명세서 등에서, 오프 상태 전류는 예를 들어, 트랜지스터가 오프일 때 소스와 드레인 사이에 흐르는 전류를 말하는 경우가 있다.
본 명세서 등에서, 트랜지스터의 문턱 전압이란, 트랜지스터에 채널이 형성된 게이트 전압(V g)을 말한다. 구체적으로는, 가로축이 게이트 전압(V g)을 나타내고 세로축이 드레인 전류(I d)의 제곱근을 나타내는 그래프에서, 트랜지스터의 문턱 전압은 드레인 전류(I d)의 제곱근이 0(I d=0A)일 때와, 플롯된 곡선(V g-√I d 특성)에 대한 최대 기울기와의 접선인 외삽된 직선의 교점에서의 게이트 전압(V g)을 말할 수 있다. 또는, 트랜지스터의 문턱 전압이란, L을 채널 길이로 하고, W를 채널 폭으로 한 I d[A]×L[μm]/W[μm]의 값이 1×10-9[A]인 게이트 전압(V g)을 말할 수 있다.
본 명세서 등에서, "반도체"는 예를 들어 도전성이 충분히 낮은 경우에는 "절연체"의 특성을 가질 수 있다. 또한, "반도체" 및 "절연체"는 "반도체"와 "절연체" 사이의 경계가 명백하지 않기 때문에, 서로를 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에서 "반도체"를 "절연체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서 등에서 "절연체"를 "반도체"라고 부를 수 있는 경우가 있다. 본 명세서 등에서 "절연체"를 "반절연체"라고 부를 수 있는 경우가 있다.
본 명세서 등에서, "반도체"는 예를 들어 도전성이 충분히 ?뗌? 경우에는 "도전체"의 특성을 가질 수 있다. 또한, "반도체" 및 "도전체"는, "반도체"와 "도전체" 사이의 경계가 명백하지 않기 때문에, 서로를 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에서 "반도체"를 "도전체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서 등에서의 "도전체"를 "반도체"라고 부를 수 있는 경우가 있다.
본 명세서 등에서, 반도체 내의 불순물은, 반도체의 주성분이 아닌 원소를 말한다. 예를 들어, 농도가 0.1atomic% 미만인 원소는 불순물이다. 반도체가 불순물을 포함하면, 예를 들어 반도체 내에 DOS(density of states)가 형성되거나, 캐리어 이동도가 저감되거나, 또는 결정성이 저하될 수 있다. 반도체가 산화물 반도체를 포함하는 경우, 반도체의 특성을 변화시키는 불순물의 예에는, 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 제 14 족 원소, 제 15 족 원소, 주성분 이외의 전이 금속 이 포함되고, 구체적인 예에는 수소(물에도 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소가 포함된다. 반도체가 산화물 반도체인 경우, 예를 들어, 수소 등의 불순물이 들어감으로써 산소 빈자리가 형성될 수 있다. 또한 반도체가 실리콘을 포함하는 경우, 반도체의 특성을 변화시키는 불순물의 예에는 산소, 수소 이외의 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 및 제 15 족 원소가 포함된다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치에 대하여 도 1 내지 도 35의 (C)를 참조하여 설명한다.
본 발명의 일 형태는 트랜지스터를 포함하는 반도체 장치이다. 트랜지스터는 제 1 게이트 전극, 상기 제 1 게이트 전극 위의 제 1 절연막, 상기 제 1 절연막 위의 산화물 반도체막, 상기 산화물 반도체막 위의 제 2 절연막, 제 2 절연막 위의 제 2 게이트 전극, 및 상기 산화물 반도체막 및 상기 제 2 게이트 전극 위의 제 3 절연막을 포함한다. 산화물 반도체막은 게이트 전극과 중첩되는 채널 영역, 제 3 절연막과 접촉하는 소스 영역, 및 제 3 절연막과 접촉하는 드레인 영역을 포함한다. 제 1 게이트 전극 및 제 2 게이트 전극은 서로 전기적으로 접속된다.
상기 트랜지스터는, 0V보다 크고 10V 이하의 게이트 전압에서 트랜지스터의 전계 효과 이동도의 최대값이 40cm2/Vs 이상 150cm2/Vs 미만인 제 1 영역, 문턱 전압이 -1V 이상 1V 이하인 제 2 영역, S값이 0.3V/decade 미만인 제 3 영역, 및 오프 상태 전류가 1×10-12A/cm2 미만인 제 4 영역을 포함하고, μFE(max)가 트랜지스터의 전계 효과 이동도의 최대값을 나타내고 μFE(V g=2V)가 2V의 게이트 전압에서의 트랜지스터의 전계 효과 이동도의 값을 나타낸 경우에 μFE(max)/μFE(V g=2V)는 1 이상 1.5 미만이 된다.
상기 트랜지스터에서, μFE(max)/μFE(V g=2V)가 1.5 이상 3 미만인 경우가 있다.
상기 구조는 다음과 같이 설명될 수도 있다. 본 발명의 일 형태의 반도체 장치는 산화물 반도체막이 채널 영역에 포함되고, 트랜지스터의 전계 효과 이동도, 문턱 전압, 오프 상태 전류 및 S값이 우수한 트랜지스터이다. 이와 같은 반도체 장치는 유기 EL 디스플레이의 화소의 트랜지스터 또는 유기 EL 디스플레이의 구동 회로의 트랜지스터로서 적합하게 사용할 수 있다.
상기 트랜지스터는, 0V보다 크고 10V 이하의 게이트 전압에서 트랜지스터의 전계 효과 이동도의 최대값이 10cm2/Vs 이상 100cm2/Vs 미만인 제 1 영역, 문턱 전압이 -1V 이상 1V 이하인 제 2 영역, S값이 0.3V/decade 미만인 제 3 영역, 및 오프 상태 전류가 1×10-12A/cm2 미만인 제 4 영역을 포함하고, μFE(max)가 트랜지스터의 전계 효과 이동도의 최대값을 나타내고 μFE(V g=2V)가 2V의 게이트 전압에서의 트랜지스터의 전계 효과 이동도의 값을 나타낸 경우에 μFE(max)/μFE(V g=2V)는 3 이상 10 미만이 되는 경우가 있다.
상기 구조는 다음과 같이 설명될 수도 있다. 본 발명의 일 형태의 반도체 장치는 산화물 반도체막이 채널 영역에 포함되는 트랜지스터이고, 상기 트랜지스터는 내열성이 높고, 물성의 안정성이 높기 때문에 신뢰성이 높다. 이와 같은 반도체 장치를 파워 디바이스로서 적합하게 사용할 수 있다. 예를 들어, 이와 같은 반도체 장치는 인버터 또는 컨버터 등의 전력 변환기에서의 반도체 장치로서 적합하게 사용할 수 있다. 다른 예로서는, 이와 같은 반도체 장치는 전기 자동차, 하이브리드 자동차, 또는 에어컨디셔너 등의 인버터 제어, 또는 다양한 범용 모터 등에 사용될 수 있다. 본 실시형태에서는 본 발명의 일 형태인 산화물 반도체에 대하여 설명한다.
<1-1. 산화물 반도체막>
우선, 본 발명의 일 형태의 트랜지스터에 사용할 수 있는 산화물 반도체막에 대하여 도 4의 (A) 내지 도 13을 참조하여 설명한다.
인듐은 산화물 반도체막에 포함되는 것이 바람직하다. 특히, 인듐 및 아연이 포함되는 것이 바람직하다. 또한 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되는 것이 바람직하다. 또한, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 하나 이상의 원소를 포함하여도 좋다.
여기서는, 산화물 반도체막이 인듐, 원소 M, 및 아연을 포함하는 경우에 대하여 생각한다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등이다. 원소 M으로서 사용될 수 있는 다른 원소에는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘을 포함한다. 또한, 원소 M으로서, 상술한 원소 중 2개 이상을 조합하여 사용하여도 좋다. 산화물 반도체막에 포함되는 인듐, 원소 M, 및 아연의 원자수비의 항을 각각 [In], [M], 및 [Zn]으로 나타내었다.
<1-2. 산화물 반도체막의 구조>
도 4의 (A) 및 (B)는 본 발명의 일 형태에서의 산화물 반도체막의 모식도이다.
도 4의 (A)는 산화물 반도체막의 상면(a-b면 방향)의 모식도이고, 도 4의 (B)는 기판(Sub) 위에 형성된 산화물 반도체막의 단면(c축 방향)의 모식도이다.
도 4의 (A) 및 (B)는 산화물 반도체막이 기판 위에 형성되는 예가 도시된 것이지만, 본 발명의 일 형태는 이 예에 한정되지 않고, 기판과 산화물 반도체막 사이에 하지막 또는 층간막 등의 절연막, 또는 산화물 반도체막 등의 다른 반도체막이 형성되어도 좋다.
본 발명의 일 형태의 산화물 반도체막은, 도 4의 (A) 및 (B)에 나타낸 바와 같이 영역(A1) 및 영역(B1)이 혼합된 구조를 가지는 복합 산화물 반도체이다. 그러므로, 이하의 설명에서는 산화물 반도체막을 복합 산화물 반도체라고 하는 경우가 있다.
도 4의 (A) 및 (B)에 나타낸 영역(A1)은, [In]:[M]:[Zn]=x:y:z (x>0, y≥0, z≥0)로 In이 높다. 한편, 영역(B1)은 [In]:[M]:[Zn]=a:b:c(a>0, b≥0, c≥0)로 In이 낮다.
또한, 본 명세서에서 예를 들어, 영역(A1)의 원소 M에 대한 In의 원자수비가 영역(B1)의 원소 M에 대한 In의 원자수비보다 클 때, 영역(A1)은 영역(B1)보다 In의 농도가 높다. 따라서, 본 명세서에서 영역(A1)을 In-rich 영역이라고도 하고, 영역(B1)을 In-poor 영역이라고도 한다.
예를 들어 영역(A1)의 In 농도는 영역(B1)의 In 농도보다 1.1배 이상, 바람직하게는 2배 내지 10배이다. 영역(A1)은 적어도 In을 포함하는 산화물이고, 원소 M과 Zn을 반드시 포함할 필요는 없다.
여기서는, 본 발명의 일 형태의 복합 산화물 반도체에 포함되는 원소의 원자수비에 대하여 설명한다.
복합 산화물 반도체에서 영역(A1)이 In, 원소 M, 및 Zn을 포함하는 경우, 원소들의 원자수비를 나타내기 위하여 도 8의 상태도가 사용될 수 있다. In, 원소 M, 및 Zn의 원자수비는 x:y:z로 나타낸어진다. 원자수비는 좌표(x:y:z)로서 도 8에서 나타내어진다. 또한 산소 원자의 비율은 도 8에 도시되지 않았다.
도 8에서, 파선은 [In]:[M]:[Zn]=(1+α):(1-α):1(-1≤α≤1)의 원자수비를 나타내는 라인, [In]:[M]:[Zn]=(1+α):(1-α):2의 원자수비를 나타내는 라인, [In]:[M]:[Zn]=(1+α):(1-α):3의 원자수비를 나타내는 라인, [In]:[M]:[Zn]=(1+α):(1-α):4의 원자수비를 나타내는 라인, 및 [In]:[M]:[Zn]=(1+α):(1-α):5의 원자수비를 나타내는 라인에 상당한다.
일점쇄선은, [In]:[M]:[Zn]=1:1:β(β=0)의 원자수비를 나타내는 라인, [In]:[M]:[Zn]=1:2:β의 원자수비를 나타내는 라인, [In]:[M]:[Zn]=1:3:β의 원자수비를 나타내는 라인, [In]:[M]:[Zn]=1:4:β의 원자수비를 나타내는 라인, [In]:[M]:[Zn]=1:7:β의 원자수비를 나타내는 라인, [In]:[M]:[Zn]=2:1:β의 원자수비를 나타내는 라인, 및 [In]:[M]:[Zn]=5:1:β의 원자수비를 나타내는 라인에 상당한다.
도 8에서, [In]:[M]:[Zn]=0:2:1 또는 그 근방의 원자수비를 가진 산화물 반도체는 스피넬 결정 구조를 가지는 경향이 있다.
도 8에서의 영역(A2)은, 영역(A1)에 포함되는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위의 예를 나타낸 것이다. 또한, 영역(A2)은 [In]:[M]:[Zn]=(1+γ):0:(1-γ)(-1≤γ≤1)의 원자수비를 나타내는 라인 위의 원자수비를 포함한다.
도 8에서의 영역(B2)은, 영역(B1)에 포함되는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위의 예를 나타낸 것이다. 또한 영역(B2)은 [In]:[M]:[Zn]=4:2:3 내지 [In]:[M]:[Zn]=4:2:4.1 및 그 근방의 원자수비를 포함한다. 상기 근방에는 [In]:[M]:[Zn]=5:3:4의 원자수비가 포함된다. 영역(B2)은 [In]:[M]:[Zn]=5:1:6 및 그 근방의 원자수비를 포함한다.
In 농도가 높은 영역(A2)은 영역(B2)보다 도전성이 높고, 캐리어 이동도(전계 효과 이동도)를 높이는 기능을 가진다. 따라서, 영역(A1)을 포함하는 산화물 반도체막을 사용한 트랜지스터의 온 상태 전류 및 캐리어 이동도를 높일 수 있다.
한편, In 농도가 낮은 영역(B2)은 영역(A2)보다 도전성이 낮고, 누설 전류를 저하시키는 기능을 가진다. 따라서, 영역(B1)을 포함하는 산화물 반도체막을 사용한 트랜지스터의 오프 상태 전류를 저하시킬 수 있다.
본 발명의 일 형태의 산화물 반도체막에서, 영역(A1) 및 영역(B1)은 복합체를 형성한다. 즉, 영역(A1)에서는 캐리어 이동이 쉽게 일어나고, 영역(B1)에서는 캐리어 이동이 쉽게 일어나지 않는다. 그러므로, 본 발명의 일 형태의 산화물 반도체는 캐리어 이동도가 높고, 스위칭 특성이 우수하고, 반도체 특성이 양호한 재료로서 사용할 수 있다.
예를 들어, 도 4의 (A)에 나타낸 바와 같이, 복수의 영역(A1)은 a-b면 방향 및 c축 방향에서 입자 형상(클러스터 형상)으로 존재한다. 또한, 클러스터는 불균등하게 및 불규칙하게 분산되어도 좋다. 복수의 클러스터는, 서로 중첩되거나 또는 서로 접속되는 경우가 있다. 예를 들어, 다른 클러스터와 중첩되는 클러스터를 각각 포함하는 형상은 서로 접속되어, 영역(A1)은 클라우드상(cloud-like)으로 확장되는 것으로 관찰되는 경우가 있다.
또한, 모든 영역(A1)이 a-b면 방향에서 접속되는 경우, 트랜지스터의 스위칭 특성이 악화되므로(예를 들어, 트랜지스터의 오프 상태 전류가 상승됨), 도 4의 (A) 및 (B)에 나타낸 바와 같이, 영역(A1)은 영역(B1)에서 점재하는 것이 바람직하다. 따라서, 영역(A1)은 영역(B1)으로 3차원적으로 둘러싸인 상태에서 존재할 수 있다. 즉, 영역(A1)은 영역(B1)에 의하여 둘러 싸여 있다.
영역(B1)은 영역(A1)에 포함되는 클러스터(제 1 클러스터라고도 함)와 다른 클러스터(제 2 클러스터라고도 함)를 포함하는 구조를 가지는 것으로 간주할 수도 있다. 상기 구조에서, 영역(B1)은 복수의 제 2 클러스터를 포함하고, 제 2 클러스터가 서로 접속된 부분을 포함한다. 바꿔 말하면, 영역(A1)에 포함되는 제 1 클러스터는 제 1 클러스터 및 다른 제 1 클러스터가 클라우드상으로 서로 접속된 부분을 포함하고, 영역(B1)에 포함되는 제 2 클러스터는 제 2 클러스터 및 다른 제 2 클러스터가 클라우드상으로 서로 접속된 부분을 포함한다.
또한, 점재하는 영역(A1)의 비율은 예를 들어, 복합 산화물 반도체의 형성 조건 또는 조성을 변화시킴으로써 조정할 수 있다. 예를 들어, 영역(A1)의 비율이 낮은 복합 산화물 반도체 또는 영역(A1)의 비율이 높은 복합 산화물 반도체를 형성할 수 있다. 예를 들어, 도 5의 (A) 및 (B)는, 도 4의 (A) 및 (B)에 나타낸 복합 산화물 반도체의 영역(A1)의 비율보다 영역(A1)의 비율이 낮은 복합 산화물 반도체를 나타낸 것이다. 도 5의 (A)는 도 4의 (A)에 대응하는 모식도이고, 도 5의 (B)는 도 4의 (B)에 대응하는 모식도이다. 본 발명의 일 형태의 복합 산화물 반도체에서, 영역(A1)의 비율은 항상 영역(B1)의 비율보다 낮다는 것이 아니다. 영역(A1)의 비율이 매우 높은 복합 산화물 반도체에서, 관찰 범위에 따라 영역(B1)이 영역(A1)에 형성되는 경우가 있다. 영역(A1)의 입자 영역의 크기는 예를 들어 복합 산화물 반도체의 형성 조건 또는 조성을 변화시킴으로써 적절히 조정할 수 있다.
영역(A1)과 영역(B1) 사이의 경계는 명확하게 관찰되지 않는 경우가 있다. 영역(A1)과 영역(B1)의 크기는 EDX(energy dispersive X-ray spectroscopy)에 의하여 얻어진 EDX 매핑 이미지를 사용하여 측정할 수 있다. 예를 들어, 영역(A1)의 클러스터의 직경은, 단면 사진 또는 평면 사진의 EDX 매핑 이미지에서 0.1nm 이상 2.5nm 이하인 경우가 있다. 또한, 클러스터의 직경은 0.5nm 이상 1.5nm 이하인 것이 바람직하다.
상술한 바와 같이, 본 발명의 일 형태의 산화물 반도체는, 영역(A1) 및 영역(B1)이 혼합되어 있고, 상보적인 다른 기능을 가지는 복합 산화물 반도체이다. 예를 들어, 본 발명의 일 형태의 산화물 반도체가 원소 M으로서 Ga이 사용된 In-Ga-Zn 산화물(이하, IGZO라고 함)인 경우, 본 발명의 일 형태의 산화물 반도체를 Complementary IGZO(약칭: C/IGZO)라고 부를 수 있다.
한편, 영역(A1) 및 영역(B1)이 층상으로 적층된 경우, 예를 들어 영역(A1)과 영역(B1) 사이에 상호 작용이 일어나지 않거나 또는 일어나기 어렵기 때문에, 영역(A1)의 기능 및 영역(B1)의 기능은 독립적으로 수행되는 경우가 있다. 이 경우, 영역(A1)에 의하여 캐리어 이동도가 증가되더라도 트랜지스터의 오프 상태 전류는 증가될 수 있다. 따라서, 본 발명의 일 형태의 산화물 반도체를 상술한 복합 산화물 반도체 또는 C/IGZO로 하는 경우, 높은 캐리어 이동도를 달성하는 기능 및 우수한 스위칭 특성을 달성하는 기능을 동시에 얻을 수 있다. 이것은 본 발명의 일 형태의 복합 산화물 반도체를 사용함으로써 얻어지는 유리한 효과이다.
또한, 산화물 반도체를 스퍼터링 장치를 사용하여 퇴적하는 경우, 타깃의 원자수비에서 벗어난 원자수비를 가진 막이 형성된다. 특히 아연에 대해서는, 퇴적 중의 기판 온도에 따라 [Zn]은 퇴적막의 원자수비가 타깃의 원자수비보다 작은 경우가 있다.
또한, 본 발명의 일 형태의 복합 산화물 반도체 특성은 원자수비에 의하여 일의적으로 결정되지 않는다. 따라서, 도시된 영역은 복합 산화물 반도체의 영역(A1) 및 영역(B1)의 바람직한 원자수비를 나타내고, 그 사이의 경계는 명확하지 않다.
본 발명에 따른 산화물 반도체는 상기 설명에 한정되지 않는다. 도 6의 (A) 및 (B) 및 도 7의 (A) 및 (B)는 상술된 산화물 반도체막의 구조와 다른 구조를 가진 산화물 반도체막의 모식도이다. 도 6의 (A) 및 도 7의 (A)는 복합 산화물 반도체의 상면(a-b면 방향)의 모식도이다. 도 6의 (B) 및 도 7의 (B)는 기판(Sub) 위에 각각 형성된 복합 산화물 반도체의 단면(c축 방향)의 모식도이다. 또한, 도 6의 (A) 및 (B) 및 도 7의 (A) 및 (B)에 나타낸 산화물 반도체막의 구조에 대해서는, 후술하는 점을 제외하여 도 4의 (A) 및 (B)에 나타낸 산화물 반도체막의 구조의 설명을 참조할 수 있다.
산화물 반도체는, 단결정 산화물 반도체와 비단결정 산화물 반도체로 대별된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
CAAC-OS는 c축 배향을 가지고, a-b면 방향에서 나노 결정이 접속되고, 결정 구조는 변형을 가진다. 또한 CAAC-OS에서의 변형이란, 균일한 격자 배열을 가진 영역과 균일한 격자 배열을 가진 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분이다.
도 6의 (A) 및 도 7의 (A)에서, 복수의 나노 결정은 파선에 의하여 모식적으로 나타내어진다. 나노 결정의 형상은 기본적으로는 육각형이다. 그러나, 그 형상은 반드시 정육각형인 것은 아니고, 비정육각형인 경우도 있다. 변형에는, 오각형 나노 결정 또는 칠각형 나노 결정 등의 다각형 나노 결정이 포함되는 경우가 있다.
또한 CAAC-OS의 변형 근방에서도 명확한 결정립계를 관찰할 수 없다. 즉, 격자 배열이 변형됨으로써 결정립계의 형성이 억제된다. 이것은, a-b면 방향에서 산소 원자의 배열의 밀도가 낮은 것, 그리고 금속 원소의 치환에 의하여 원자간 결합 거리가 변화되는 것 등에 의하여 CAAC-OS가 변형을 허용할 수 있기 때문이라고 생각된다.
또한, 도 6의 (B) 및 도 7의 (B)는 나노 결정이 c축 배향을 가지고, CAAC-OS막이 형성되는 면(형성 표면이라고도 함) 또는 CAAC-OS막의 상면에 대하여, c축이 실질적으로 수직인 방향으로 배향되어 있는 것을 모식적으로 나타낸 것이다. CAAC-OS는, c축 배향을 가진 층상 결정 구조(층상 구조라고도 함)를 가지고, 인듐 및 산소를 포함하는 층(이하, In층이라고 함)과, 원소 M, 아연, 및 산소를 포함하는 층(이하, (M, Zn)층이라고 함)이 적층된 것을 포함한다.
또한, 인듐 및 원소 M은 서로 치환되는 경우가 있다. 따라서, (M, Zn)층의 원소 M의 일부가 인듐과 치환되면, 상기 층을 (In, M, Zn)층이라고 할 수도 있다. 이 경우, In층 및 (In, M, Zn)층은 층상 구조에서 적층된다.
nc-OS에서, 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 크기의 영역, 특히 1nm 이상 3nm 이하의 크기의 영역)이 주기적인 원자 배열을 가진다. nc-OS에서 상이한 나노 결정들 간에 결정 배향의 규칙성은 없다. 따라서, 막 전체의 배향이 관찰되지 않는다. 따라서, 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없다.
a-like OS는 nc-OS 및 비정질 산화물 반도체의 중간의 구조를 가진다. a-like OS는 공동(void) 또는 밀도가 낮은 영역을 포함한다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여, 불안정한 구조를 가진다.
산화물 반도체는 다양한 구조 및 다양한 특성을 가진다. 본 발명의 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상을 포함하는 복합 산화물 반도체이어도 좋다. 영역(A1) 및 영역(B1)은 다른 결정성을 가져도 좋다.
예를 들어, 영역(A1)은 비단결정인 것이 바람직하다. 또한, 영역(A1)이 결정성을 가지는 경우, 영역(A1)이 인듐으로 형성되면 영역(A1)은 정방정 구조를 가지는 경향이 있다. 또한, 영역(A1)이 산화 인듐([In]:[M]:[Zn]=x:0:0(x>0))으로 형성되면 영역(A1)은 빅스비아이트(bixbyite) 결정 구조를 가지는 경향이 있다. 또한, 영역(A1)이 In-Zn 산화물([In]:[M]:[Zn]=x:0:z(x>0, z>0))로 형성되면 영역(A1)은 층상 결정 구조를 가지는 경향이 있다.
영역(B1)은 CAAC-OS를 포함한다. 또한, 영역(B1)은 CAAC-OS만을 포함할 필요는 없고, 다결정 산화물 반도체 또는 nc-OS 등의 영역을 포함하여도 좋다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 한편, CAAC-OS에서는, 명확한 결정립계를 관찰할 수 없기 때문에, 결정립계에 기인하는 전자 이동도의 감소가 일어나기 어렵다. 불순물의 침입 또는 결함의 형성 등은 산화물 반도체의 결정성을 저하시킬 수 있다. 이는, CAAC-OS는 불순물 및 결함(예를 들어, 산소 빈자리)의 양이 적다는 것을 의미한다. 따라서, CAAC-OS를 가짐으로써 복합 산화물 반도체는 물리적으로 안정되어, 내열성이 있고 신뢰성이 높은 복합 산화물 반도체가 제공될 수 있다.
또한, 점재하는 영역(A1)의 비율은 예를 들어 복합 산화물 반도체의 형성 조건 또는 조성을 변경함으로써 조정될 수 있다. 예를 들어, 도 7의 (A) 및 (B)에 나타낸 바와 같이, 영역(A1)의 비율이 낮은 복합 산화물 반도체 또는 영역(A1)의 비율이 높은 복합 산화물 반도체를 형성할 수 있다.
<1-3. 산화물 반도체막을 포함하는 트랜지스터>
다음에, 상술한 산화물 반도체막이 트랜지스터에 사용되는 경우에 대하여 설명한다.
트랜지스터에 복합 산화물 반도체를 사용함으로써, 트랜지스터는 높은 캐리어 이동도 및 높은 스위칭 특성을 가질 수 있다. 또한, 트랜지스터는 높은 신뢰성을 가질 수 있다.
캐리어 밀도가 낮은 산화물 반도체막은 트랜지스터에 사용되는 것이 바람직하다. 예를 들어, 캐리어 밀도가 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 또는 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상인 산화물 반도체막이 산화물 반도체막으로서 사용된다.
산화물 반도체막의 캐리어 밀도를 저감하기 위해서는, 산화물 반도체막의 불순물 농도를 저감하여 결함 준위의 밀도를 저감할 수 있다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위의 밀도가 낮은 상태를 고순도 진성 또는 실질적으로 고순도 진성의 상태라고 한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적으므로 낮은 캐리어 밀도를 가질 수 있다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위의 밀도가 낮기 때문에 트랩 준위 밀도가 낮은 경우가 있다.
산화물 반도체막에서의 트랩 준위에 의하여 포획된 전하는 방출될 때까지 걸리는 시간이 길고 고정 전하처럼 작용할 수 있다. 따라서 트랩 준위 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 불안정한 전기 특성을 가지는 경우가 있다.
트랜지스터의 안정적인 전기 특성을 얻기 위해서는, 산화물 반도체막 내의 불순물 농도를 저감시키는 것이 효과적이다. 산화물 반도체막에서의 불순물 농도를 저감시키기 위해서는, 산화물 반도체막에 인접한 막에서의 불순물 농도를 저감시키는 것이 바람직하다. 불순물의 예로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 및 실리콘 등이 있다.
여기서, 산화물 반도체막에서의 불순물의 영향에 대하여 설명한다.
제 14 족 원소 중 하나인 실리콘 또는 탄소가 산화물 반도체막에 포함되면, 결함 준위가 형성된다. 따라서, 산화물 반도체에서의, 그리고 산화물 반도체와의 계면 근방에서의 실리콘 또는 탄소의 농도(SIMS(secondary ion mass spectrometry)에 의하여 측정됨)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 설정한다.
산화물 반도체막이 알칼리 금속 또는 알칼리 토금속을 포함하면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속을 포함하는 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 그러므로, 산화물 반도체막에서의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 산화물 반도체막 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 설정한다.
산화물 반도체막이 질소를 포함하면, 캐리어로서 기능하는 전자의 생성 및 캐리어 밀도의 증가에 의하여 산화물 반도체막이 n형화되기 쉽다. 따라서, 반도체가, 질소를 포함하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 이러한 이유로, 상기 산화물 반도체에서의 질소는 가능한 한 저감되는 것이 바람직하고, SIMS에 의하여 측정되는 질소의 농도를 예를 들어, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 설정한다.
산화물 반도체막에 포함되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 산소 빈자리(Vo)를 일으키는 경우가 있다. 산소 빈자리(Vo)로 수소가 들어가는 것으로 인하여, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 또한, 수소의 일부가, 금속 원자와 결합되는 산소와 결합됨으로써, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 따라서, 수소를 포함하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 이로써, 산화물 반도체 내의 수소는 가능한 한 저감되는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 산화물 반도체의 수소 농도는, 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만이다.
산화물 반도체막으로 산소를 도입함으로써 산화물 반도체막 내의 산소 빈자리(Vo)를 저감시킬 수 있다. 즉, 산소 빈자리(Vo)가 산소로 충전되면, 산화물 반도체막 내의 산소 빈자리(Vo)는 소멸된다. 따라서, 산화물 반도체막에서의 산소의 확산으로, 트랜지스터 내의 산소 빈자리(Vo)를 저감하고, 트랜지스터의 신뢰성을 향상시킬 수 있다.
산소를 산화물 반도체막으로 도입하는 방법으로서는, 예를 들어 산화물 반도체막에 접촉하여 화학량론적 조성보다 산소 함유량이 높은 산화물이 제공된다. 즉, 산화물에는, 화학량론적 조성을 초과하여 산소를 포함하는 영역(이후, 과잉 산소 영역이라고도 함)을 형성하는 것이 바람직하다. 특히, 트랜지스터에 산화물 반도체막을 사용하는 경우, 과잉 산소 영역을 포함하는 산화물을, 트랜지스터 근방의 하지막 또는 층간막 등에 제공함으로써, 트랜지스터의 산소 빈자리가 저감되어, 신뢰성을 향상시킬 수 있다.
불순물 농도가 충분히 저감된 산화물 반도체막이 트랜지스터의 채널 형성 영역에 사용되면, 트랜지스터는 안정된 전기 특성을 가질 수 있다.
<1-4. 복합 산화물 반도체의 제작 방법>
도 4의 (A) 및 (B)에 나타낸 복합 산화물 반도체의 제작 방법의 예에 대하여 도 9의 (A) 및 (B), 도 10, 도 11의 (A) 및 (B), 도 12의 (A) 및 (B), 그리고 도 13을 참조하여 설명한다. 본 발명의 일 형태의 복합 산화물 반도체는 스퍼터링 장치를 사용하여 형성될 수 있다.
<1-5. 스퍼터링 장치>
도 9의 (A)는 스퍼터링 장치의 퇴적 체임버(2501)의 단면도이다. 도 9의 (B)는 스퍼터링 장치의 마그넷 유닛(2530a) 및 마그넷 유닛(2530b)의 평면도이다.
도 9의 (A)에 도시된 퇴적 체임버(2501)는 타깃 홀더(2520a), 타깃 홀더(2520b), 백킹 플레이트(2510a), 백킹 플레이트(2510b), 타깃(2500a), 타깃(2500b), 부재(2542), 및 기판 홀더(2570)를 포함한다. 또한 타깃(2500a)은 백킹 플레이트(2510a) 위에 배치된다. 백킹 플레이트(2510a)는 타깃 홀더(2520a) 위에 배치된다. 마그넷 유닛(2530a)은 백킹 플레이트(2510a)를 개재하여 타깃(2500a) 아래에 배치된다. 타깃(2500b)은 백킹 플레이트(2510b) 위에 배치된다. 백킹 플레이트(2510b)는 타깃 홀더(2520b) 위에 배치된다. 마그넷 유닛(2530b)은 백킹 플레이트(2510b)를 개재하여 타깃(2500b) 아래에 배치된다.
도 9의 (A) 및 (B)에 도시된 바와 같이, 마그넷 유닛(2530a)은 마그넷(2530N1), 마그넷(2530N2), 마그넷(2530S), 및 마그넷 홀더(2532)를 포함한다. 마그넷 유닛(2530a)에서, 마그넷(2530N1), 마그넷(2530N2), 및 마그넷(2530S)은 마그넷 홀더(2532) 위에 배치된다. 마그넷(2530N1), 마그넷(2530N2) 및 마그넷(2530S)은 간격을 두고 배치된다. 또한 마그넷 유닛(2530b)은 마그넷 유닛(2530a)과 비슷한 구조를 가진다. 기판(2560)을 퇴적 체임버(2501)로 이동시킬 때, 기판(2560)은 기판 홀더(2570)와 접촉하여 배치된다.
타깃(2500a), 백킹 플레이트(2510a), 및 타깃 홀더(2520a)는 부재(2542)에 의하여 타깃(2500b), 백킹 플레이트(2510b), 및 타깃 홀더(2520b)와 분리된다. 또한 부재(2542)는 절연체인 것이 바람직하다. 부재(2542)가 도전체 또는 반도체이어도 좋다. 부재(2542)는 표면이 절연체로 덮인 도전체 또는 반도체이어도 좋다.
타깃 홀더(2520a) 및 백킹 플레이트(2510a)는 나사(예를 들어, 볼트)에 의하여 서로 고정되고, 같은 전위를 가진다. 타깃 홀더(2520a)는 백킹 플레이트(2510a)를 개재하여 타깃(2500a)을 지지하는 기능을 가진다. 타깃 홀더(2520b) 및 백킹 플레이트(2510b)는 나사(예를 들어, 볼트)에 의하여 서로 고정되고, 같은 전위를 가진다. 타깃 홀더(2520b)는 백킹 플레이트(2510b)를 개재하여 타깃(2500b)을 지지하는 기능을 가진다.
백킹 플레이트(2510a)는 타깃(2500a)을 고정하는 기능을 가진다. 백킹 플레이트(2510b)는 타깃(2500b)을 고정하는 기능을 가진다.
마그넷 유닛(2530a)에 의하여 형성된 자력선(2580a 및 2580b)은 도 9의 (A)에 도시된 것이다.
도 9의 (B)에 도시된 바와 같이, 마그넷 유닛(2530a)은 직사각형 형상 또는 실질적으로 직사각형 형상을 가지는 마그넷(2530N1), 직사각형 형상 또는 실질적으로 직사각형 형상을 가지는 마그넷(2530N2), 및 직사각형 형상 또는 실질적으로 직사각형 형상을 가지는 마그넷(2530S)이 마그넷 홀더(2532)에 고정된 구성을 가진다. 마그넷 유닛(2530a)은 도 9의 (B)에서의 화살표에 의하여 나타낸 바와 같이 수평으로 진동시킬 수 있다. 예를 들어, 마그넷 유닛(2530a)을 0.1Hz 이상 1kHz 이하의 비트로 진동시켜도 좋다.
타깃(2500a) 위의 자기장은 마그넷 유닛(2530a)이 진동함에 따라 변화된다. 자기장이 강한 영역은 고밀도 플라스마 영역이기 때문에, 이 영역 근방에 타깃(2500a)의 스퍼터링이 일어나기 쉽다. 이는 마그넷 유닛(2530b)에도 마찬가지로 적용된다.
<1-6. 복합 산화물 반도체의 제작 흐름도>
도 10은 복합 산화물 반도체의 제작 방법을 나타낸 공정 흐름도이다.
도 4의 (A) 및 (B)에 나타낸 복합 산화물 반도체는, 도 10에 나타낸 적어도 제 1 내지 제 4 공정을 통하여 제작된다.
[제 1 공정: 퇴적 체임버에서 기판을 배치하는 공정]
제 1 공정은 퇴적 체임버에서 기판을 배치하는 단계를 포함한다(도 10의 단계 S101 참조).
제 1 공정에서는, 예를 들어, 도 9의 (A) 및 (B)에 나타낸 퇴적 체임버(2501)의 기판 홀더(2570)에 기판(2560)을 배치한다.
기판(2560)의 온도는 실온(25℃) 이상 200℃ 이하, 바람직하게는 실온 이상 130℃ 이하로 설정할 수 있다. 상술한 범위에서의 기판 온도는, 대형 유리 기판을 사용하는 경우에 적합하다. 특히, 복합 산화물 반도체의 퇴적 시에서의 기판 온도는 실온으로 하면, 즉, 기판을 의도적으로 가열하지 않으면, 기판이 굽히거나 휘어지는 것을 방지할 수 있어 적합하다.
기판 홀더(2570)에 제공된 냉각 기구 등을 사용하여 기판(2560)을 냉각하여도 좋다.
기판(2560)의 온도를 100℃ 이상 130℃ 이하로 설정하는 경우에, 복합 산화물 반도체의 물은 제거될 수 있다. 이런 식으로 불순물로서의 물을 제거함으로써 도 5의 (A) 및 (B)에 나타낸 복합 산화물 반도체는 쉽게 형성될 수 있다. 따라서, 전계 효과 이동도 및 신뢰성은 동시에 향상시킬 수 있다.
또한, 기판(2560)의 온도를 100℃ 이상 130℃ 이하로 설정하는 경우, 스퍼터링 장치가 과열로 인하여 휘어지는 것을 방지할 수 있다. 따라서, 향상된 생산성으로 반도체 장치를 제작할 수 있다. 따라서, 생산성은 안정되어, 대규모의 제작 장치를 사용하기 쉽다. 따라서, 대형 기판을 포함하는 대형 표시 장치를 쉽게 제작할 수 있다.
[제 2 공정: 퇴적 체임버로 가스를 도입하는 공정]
제 2 공정은 퇴적 체임버로 가스를 도입하는 단계를 포함한다(도 10의 단계 S201 참조).
제 2 공정에서는, 예를 들어 가스는 도 9의 (A) 및 (B)에서의 퇴적 체임버(2501)로 도입된다. 가스로서는 아르곤 가스 및 산소 가스 중 한쪽 또는 양쪽이 도입된다. 또한, 아르곤 가스 대신에 헬륨, 제논, 또는 크립톤 등의 불활성 가스가 사용될 수 있다.
산소 가스를 사용하여 복합 산화물 반도체를 형성할 때 퇴적 가스 전체 중 산소의 비율을 산소 유량비라고 하는 경우가 있다. 복합 산화물 반도체를 형성할 때의 산소 유량비는 0% 이상 30% 이하, 바람직하게는 5% 이상 30% 이하, 더 바람직하게는 7% 이상 15% 이하이다.
도 5의 (A) 및 (B)에 나타낸 복합 산화물 반도체를 퇴적하는 경우, 실온 퇴적에서 산소 유량비는 30%보다 높고 70% 미만, 바람직하게는 30%보다 높고 50% 이하로 설정된다. 또한, 가열 퇴적(예를 들어 70℃ 이상 150℃ 이하의 온도)에서 산소 유량비는 10% 이상 50% 이하, 바람직하게는 30% 이상 50% 이하로 설정된다.
도 6의 (A) 및 (B)에 나타낸 복합 산화물 반도체 또는 도 7의 (A) 및 (B)에 나타낸 복합 산화물 반도체를 형성하는 경우, 희가스 및 산소의 혼합 가스가 사용되고, 희가스에 대한 산소의 비율이 70% 이상 100% 이하로 설정된다.
또한, 가스의 순도를 높일 필요가 있다. 예를 들어, 가스로서 사용되는 산소 가스 또는 아르곤 가스로서, 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하, 더욱 바람직하게는 -120℃ 이하가 되도록 고순도화된 가스를 사용함으로써, 수분 등이 복합 산화물 반도체로 들어가는 것을 최소화할 수 있다.
퇴적 체임버(2501)는, 복합 산화물 반도체에 대하여 불순물인 물 등을 가능한 한 제거하도록, 크라이오펌프(cryopump) 등의 흡착형 진공 배기 펌프를 사용하여 고진공 배기(5×10-7Pa 내지 1×10-4Pa 정도)으로 배기되는 것이 바람직하다. 특히, 스퍼터링 장치의 대기 모드에서의 퇴적 체임버(2501) 내의 H2O에 상당하는 가스 분자(m/z=18에 상당하는 가스 분자)의 부분 압력은 1×10-4Pa 이하가 바람직하고, 5×10-5Pa 이하가 더 바람직하다.
[제 3 공정: 타깃에 전압을 인가하는 공정]
제 3 공정은 타깃에 전압을 인가하는 단계를 포함한다(도 10의 단계 S301 참조).
제 3 공정에서는, 예를 들어 도 9의 (A) 및 (B)에서의 타깃 홀더(2520a) 및 타깃 홀더(2520b)에 전압이 인가된다. 예로서는, 타깃 홀더(2520a)에 접속되는 단자(V1)에 인가되는 전위는, 기판 홀더(2570)에 접속되는 단자(V2)에 인가되는 전위보다 낮다. 타깃 홀더(2520b)에 접속되는 단자(V4)에 인가되는 전위는 기판 홀더(2570)에 접속되는 단자(V2)에 인가되는 전위보다 낮다. 기판 홀더(2570)에 접속되는 단자(V2)에 인가되는 전위는 접지 전위이다. 마그넷 홀더(2532)에 접속되는 단자(V3)에 인가되는 전위는 접지 전위이다.
또한, 단자(V1, V2, V3, 및 V4)에 인가되는 전위는, 상술한 전위에 한정되지 않는다. 타깃 홀더(2520), 기판 홀더(2570), 및 마그넷 홀더(2532) 모두에 전위가 공급될 필요는 없다. 예를 들어, 기판 홀더(2570)는 전기적으로 부유 상태이어도 좋다. 또한, 단자(V1)에 인가되는 전위를 제어할 수 있는 전원이 단자(V1)에 전기적으로 접속되는 것으로 한다. 전원으로서는 DC 전원, AC 전원, 또는 RF 전원을 사용하여도 좋다.
타깃(2500a) 및 타깃(2500b)으로서는, 인듐, 원소 M(M은 Al, Ga, Y, 또는 Sn), 아연, 및 산소를 포함하는 타깃을 사용하는 것이 바람직하다. 예를 들어, 타깃(2500a) 및 타깃(2500b)으로서 In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비]) 또는 In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=5:1:7[원자수비])을 사용할 수 있다. 이하의 설명에서, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용하는 경우에 대하여 설명한다.
또한, 타깃(2500a) 및 타깃(2500b)으로서 복수의 결정립을 가지는 다결정 산화물을 포함하는 스퍼터링 타깃을 사용함으로써, 도 4의 (A) 및 (B) 또는 도 8에 나타낸 결정성을 가진 복합 산화물 반도체가 쉽게 얻어진다.
[제 4 공정: 기판 위에 복합 산화물 반도체를 퇴적하는 공정]
제 4 공정은, 스퍼터링 입자가 타깃으로부터 방출되고, 복합 산화물 반도체가 기판 위에 퇴적되는 단계를 포함한다(도 10의 단계 S401 참조).
제 4 공정에서, 예를 들어 도 9의 (A) 및 (B)에 도시된 퇴적 체임버(2501)에서 아르곤 가스 또는 산소 가스는 양이온 및 전자로 분리되도록 전리되고 플라스마가 생성된다. 그 후, 플라스마 중의 양이온은 타깃 홀더(2520a) 및 타깃 홀더(2520b)에 인가된 전위에 의하여 타깃(2500a) 및 타깃(2500b)을 향하여 가속된다. 양이온이 In-Ga-Zn 금속 산화물 타깃에 충돌되면, 스퍼터링 입자가 생성되어, 스퍼터링 입자가 기판(2560) 위에 퇴적된다.
또한, 타깃(2500a 및 2500b)으로서 사용되는, In:Ga:Zn=4:2:4.1 또는 5:1:7의 원자수비를 가지는 In-Ga-Zn 금속 산화물 타깃에는, 상이한 조성을 가지는 복수의 결정립이 포함되는 경우가 있다. 대부분의 경우, 예를 들어 복수의 결정립의 직경은 각각 10μm 이하이다. 예를 들어, In의 비율이 높은 결정립이 In-Ga-Zn 금속 산화물 타깃에 포함되는 경우에, 상술한 영역(A1)의 비율이 증가되는 경우가 있다.
<1-7. 퇴적 모델>
제 4 공정에서, 도 11의 (A) 및 (B)에 나타낸 퇴적 모델에 대하여 추정할 수 있다.
도 11의 (A) 및 (B)는 도 9의 (A) 및 (B)에 나타낸 타깃(2500a) 근방의 단면도이다. 또한, 도 11의 (A) 및 (B)에서는 백킹 플레이트(2510a), 타깃(2500a), 플라스마(2190), 양이온(2192), 및 스퍼터링 입자(2194) 등이 나타내어진다.
[제 1 단계]
도 11의 (A)에서, 아르곤 가스 또는 산소 가스는 전리되어 양이온(2192) 및 전자(도시되지 않았음)로 분리되고, 플라스마(2190)가 생성된다. 그 후, 플라스마(2190) 내의 양이온(2192)은 타깃(2500a)(여기서는, In-Ga-Zn 금속 산화물 타깃)을 향하여 가속된다. 양이온(2192)이 In-Ga-Zn 금속 산화물 타깃에 충돌됨으로써 스퍼터링 입자(2194)가 생성되고, In-Ga-Zn 금속 산화물 타깃으로부터 방출된다. 또한, 스퍼터링 입자(2194)로서 Ga 및 Zn이 In-Ga-Zn 금속 산화물 타깃으로부터 우선적으로 스퍼터링된다.
구체적으로, 양이온(2192)이 In-Ga-Zn 금속 산화물 타깃에 충돌됨으로써, In보다 상대 원자 질량이 낮은 Ga 및 Zn이 우선적으로 In-Ga-Zn 금속 산화물 타깃으로부터 방출된다. 방출된 In, Ga, 및 Zn은 산소와 결합된 후, 기판 위에 퇴적됨으로써 도 4의 (A) 및 (B)에 나타낸 영역(B1)이 형성된다.
또한, 도 11의 (A)에 나타낸 바와 같이, 스퍼터링 입자(2194)로서의 Ga 및 Zn의 우선적인 스퍼터링으로 타깃(2500a)의 표면(여기서는 In-Ga-Zn 금속 산화물 타깃의 표면) 위에서 In이 편석된 상태가 되는 경우가 있다. 또한, 도 11의 (A)에서는 편석된 In을 클러스터(2196)로서 나타낸다.
[제 2 단계]
그러고 나서, 도 11의 (B)에 나타낸 바와 같이, In이 편석된 후, 즉 클러스터(2196)가 형성된 후에 클러스터(2196)(여기서는 In을 포함하는 클러스터)는 In-Ga-Zn 금속 산화물 타깃으로부터 스퍼터링된다.
구체적으로는, In-Ga-Zn 금속 산화물 타깃의 표면에서 편석된 In은 복수의 클러스터와 같은 구조로서 In-Ga-Zn 금속 산화물 타깃으로부터 방출된다. 복수의 클러스터와 같은 구조를 가지는 편석된 In이 산소와 결합되고, 앞서 퇴적된 영역(B1)에 충돌함으로써 영역(A1)은 클러스터 형상(입자 형상)으로 퇴적된다. 또한, 편석된 In이 방출되기 때문에, In-Ga-Zn 금속 산화물 타깃의 표면에서 In, Ga, 및 Zn은 원래 원자수비에 가까운 상태로 존재한다.
또한, 도 11의 (B)에 나타낸 바와 같이, 타깃(2500a)의 표면의 한 영역에서는 In이 편석되고, 타깃(2500a)의 표면의 다른 영역에서는 편석된 In이 방출된다. 즉, In 편석의 기구, 및 편석된 In의 방출의 기구가 동시에 작용하여, 영역(A1)은 영역(B1)으로 둘러싸여 불균등하게 및 불규칙하게 분산되는 구조가 된다.
제 1 단계와 제 2 단계를 포함하는 퇴적 모델을 반복함으로써, 도 4의 (A) 및 (B)에 나타낸 본 발명의 일 형태의 복합 산화물 반도체를 얻을 수 있다.
또한, 형성 방법은 스퍼터링법에 한정되지 않고, PLD(pulsed laser deposition)법, PECVD(plasma-enhanced chemical vapor deposition)법, 열 CVD(thermal chemical vapor deposition)법, ALD(atomic layer deposition)법, 또는 진공 증착법 등을 사용하여도 좋다. 열 CVD법의 예로서는, MOCVD(metal organic chemical vapor deposition)법을 들 수 있다.
<1-8. 퇴적 모델의 검증>
상술한 퇴적 모델을 검증하기 위하여, 이하에서 설명하는 시료 Z1을 형성하였다.
[시료 Z1]
시료 Z1에서, 절연막(82), 절연막(84), 산화물 반도체막(88), 및 절연막(86)이 유리 기판 위에 순차적으로 형성되었다.
절연막(82) 및 절연막(84)은 하지막으로서 기능한다. 절연막(82)으로서는, PECVD 장치를 사용하여 두께 400nm의 질화 실리콘막이 형성되었다. 절연막(84)으로서는, PECVD 장치를 사용하여 두께 50nm의 산화질화 실리콘막이 형성되었다.
산화물 반도체막(88)으로서는, 스퍼터링 장치를 사용하여 두께 40nm의 In-Ga-Zn 산화물막이 형성되었다. 또한, 산화물 반도체막(88)은 기판 온도가 170℃이고, 유량 35sccm의 아르곤 가스 및 유량 15sccm의 산소 가스를 체임버로 도입하고, 압력이 0.2Pa이고, 스퍼터링 장치에 위치한 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])에 1500W의 AC 전력을 공급하는 조건하에서 형성되었다.
또한, 본 실시형태에서는 산화물 반도체막(88)이 복합 산화물 반도체를 형성하기 위한 스퍼터링 타깃인 것으로 상정된다.
산화물 반도체막(88)이 형성된 후, 아르곤 가스를 사용하여 산화물 반도체막(88)의 표면 위에서 플라스마 처리가 수행된다. 이는 스퍼터링 장치에서 스퍼터링되는 것을 상정한다. 플라스마 처리는, 유량비 100sccm의 아르곤 가스를 체임버로 도입하고, 체임버 내의 압력을 40Pa로 설정하고, 1000W의 전력을 RF 전원(27.12MHz)에 공급하는 조건하에서 수행되었다.
플라스마 처리 후에, 절연막(86)을 산화물 반도체막(88) 위에 형성하였다. 절연막(86)은 보호 절연막으로서 기능한다. 절연막(86)으로서, 두께 100nm의 산화질화 실리콘막을 PECVD 장치를 사용하여 형성하였다.
상기 공정을 거쳐, 퇴적 모델을 검증하기 위한 시료 Z1을 형성하였다.
다음에, 시료 Z1의 단면의 HAADF(high-angle annular dark field)-STEM 이미지를 관찰하였다. 또한, HAADF-STEM 관찰에는 가속 전압이 200kV인 조건하에서 JEOL Ltd.에 의하여 제작된 JEM-ARM200F가 사용되었다.
도 13은 시료 Z1의 HAADF-STEM 관찰을 나타낸 것이다.
도 13에 나타낸 바와 같이, 구조체(90)는 산화물 반도체막(88) 위에 형성되었다. 또한, HAADF-STEM 관찰로부터, 산화물 반도체막(88)의 두께는 약 36nm이고, 구조체(90)의 두께는 약 11nm이다.
구조체(90)의 조성을 평가하기 위하여, 산화물 반도체막(88) 내에 나타내는 point 1과 구조체(90) 내에 나타내는 point 2의 원소 분석을 실시하였다. 또한, 상기 원소 분석은 EDX 장치 JET-2300T를 사용하여 실시하였다. 원소 분석의 빔의 직경은 0.1nmφ로 설정하였다.
표 1은 EDX 분석 결과를 나타낸 것이다.
[표 1]
Figure 112021111238014-pat00001
표 1에 나타낸 point 1의 값을 금속 산화물 타깃의 In의 값으로 정규화하면, 원자수비는 In:Ga:Zn:O=4:2:2.4:7.2이다. Zn 원자의 비율은 금속 산화물 타깃의 조성에서의 Zn 원자의 비율로부터 약간 떨어져 있지만, 산화물 반도체막(88)의 조성은 금속 산화물 타깃의 조성과 대략 일치한다. 한편, 표 1에 나타낸 바와 같이 구조체(90)는 In의 비율이 높다. 따라서, 구조체(90)는 In의 석출물 또는 인듐 산화물의 석출물이라고도 할 수 있다.
In의 석출물 또는 인듐 산화물의 석출물은 상술한 퇴적 모델의 In-Ga-Zn 금속 산화물 타깃의 표면에서 편석된 In(즉, 클러스터(2196))으로서 상정될 수 있다. 이는 상기 퇴적 모델이 매우 적절하다는 것을 나타낸다.
또한, 도 6의 (A) 및 (B)에 나타낸 본 발명의 일 형태의 복합 산화물 반도체를 퇴적하는 경우에는, 제 4 공정에서 도 12의 (A) 및 (B)에 나타낸 퇴적 모델을 추정할 수 있다.
도 12의 (A) 및 (B)는 도 9의 (A) 및 (B)에 나타낸 타깃(2500a) 근방의 단면도이다. 또한, 도 12의 (A) 및 (B)에서는 백킹 플레이트(2510a), 타깃(2500a), 플라스마(2190), 양이온(2192), 및 스퍼터링 입자(2194) 등이 나타내어진다.
도 12의 (A)에 도시된 퇴적 체임버(2501)에서는, 아르곤 가스 또는 산소 가스는 전리되어 양이온(2192) 및 전자(도시되지 않았음)로 분리되고, 플라스마(2190)가 생성된다. 그 후, 플라스마(2190) 내의 양이온(2192)은 타깃(2500a)(여기서는, In-Ga-Zn 금속 산화물 타깃)을 향하여 가속된다. 양이온(2192)이 In-Ga-Zn 금속 산화물 타깃에 충돌됨으로써 스퍼터링 입자(2194)가 생성되고, In-Ga-Zn 금속 산화물 타깃으로부터 방출된다.
여기서, 타깃(2500a 및 2500b)은 복수의 결정립을 포함하는 다결정 구조를 가진다. 대부분의 경우, 복수의 결정립의 직경은 각각 10μm 이하이다. 또한, 예를 들어 복수의 결정립은 In:Ga:Zn=4:2:4.1 또는 5:1:7의 원자수비를 가지는 In-Ga-Zn 금속 산화물 타깃에서 상이한 조성을 가지는 경우가 있다.
예를 들어, 도 12의 (A)에서, 타깃(2500a)은 적어도 In 원자의 비율이 타깃 내의 In 원자의 비율보다 낮은 영역(2502a) 및 In 원자의 비율이 타깃 내의 In 원자의 비율보다 높은 영역(2504a)을 포함한다.
우선, 타깃(2500a)에서 In의 비율이 낮은 영역(2502a)에 대하여 설명한다.
도 12의 (A)에 나타낸 바와 같이, 고밀도 플라스마 영역에서 생성된 양이온(2192)은 전계에 의하여 타깃(2500a) 측을 향하여 가속되고, 이어서 타깃(2500a)에 포함되는 영역(2502a)과 충돌한다. 이때, 평판 형상의 나노 결정인 클러스터(2198)가 영역(2502a)으로부터 분리된다. 대부분의 경우, 클러스터는 2개의 M-Zn-O층과 그 사이의 In-O층을 포함한다. 또한, 클러스터(2198)의 분리에 따라, 스퍼터링 입자(2194)도 타깃(2500a)으로부터 방출된다.
클러스터(2198)는 삼각형 평면, 예를 들어, 정삼각형 평면을 포함하는 경우가 있다. 클러스터(2198)는 육각형 평면, 예를 들어, 정육각형 평면을 포함하는 경우가 있다. 그러나, 클러스터(2198)의 평면 형상은 삼각형 또는 육각형에 한정되지 않는다. 예를 들어, 평면은 2개 이상의 삼각형이 조합되어 형성된 형상을 가져도 좋다. 예를 들어, 2개의 삼각형(예를 들어, 정삼각형)이 조합되어 형성된 사각형(예를 들어, 마름모)이 형성되어도 좋다.
클러스터(2198)의 두께는 퇴적 가스의 종류 등에 따라 결정된다. 예를 들어, 클러스터(2198)의 두께는 0.4nm 이상 1nm 이하, 바람직하게는 0.6nm 이상 0.8nm 이하이다. 또한 예를 들어, 클러스터(2198)의 폭은 1nm 이상 3nm 이하, 바람직하게는 1.2nm 이상 2.5nm 이하이다.
스퍼터링 입자(2194)가 플라스마(2190)를 통과할 때, 스퍼터링 입자(2194)의 표면이 음 또는 양으로 대전될 수 있다. 예를 들어, 스퍼터링 입자(2194)는 플라스마(2190)에 존재한 O2 -로부터 음의 전하를 받는 경우가 있다. 결과적으로, 스퍼터링 입자(2194)의 표면 위의 산소 원자가 음으로 대전될 수 있다. 또한, 플라스마(2190)를 통과할 때, 스퍼터링 입자(2194)는 플라스마(2190) 내의 In, 원소 M, Zn, 또는 산소 등과 결합되어 성장하는 경우가 있다. 따라서, 스퍼터링 입자(2194)는 하나의 원자 또는 몇 개의 원자의 집합체를 가진다.
플라스마(2190)를 통과한 클러스터(2198) 및 스퍼터링 입자(2194)는 기판의 표면에 도달한다. 클러스터(2198)는 평판 형상을 가지기 때문에, 평면이 기판의 표면과 대향되도록 퇴적된다. 또한 스퍼터링 입자(2194)는 질량이 작기 때문에, 진공 펌프 등에 의하여 스퍼터링 입자(2194)의 일부가 외부로 배출된다.
스퍼터링 입자(2194)는 기판의 표면에 도달한다. 스퍼터링 입자(2194)는 클러스터(2198)의 상면보다 클러스터(2198)의 측면에 결합되는 경향이 있다. 스퍼터링 입자(2194)는, 클러스터(2198)가 형성되지 않는 영역을 채우도록 클러스터(2198)의 측면에 우선적으로 퇴적된다. 스퍼터링 입자(2194)의 결합손(available bonds)이 활성화되기 때문에, 스퍼터링 입자(2194)는 클러스터(2198)에 화합적으로 결합되어 수평 성장부를 형성한다. 바꿔 말하면, 스퍼터링 입자(2194)는 하나의 클러스터와 다른 클러스터 사이의 영역에 들어간다.
수평 성장부는 하나의 클러스터와 다른 클러스터 사이의 영역(LGBR(lateral growth buffer region)이라고도 함)을 채우도록 수평 방향으로 더 성장한다. 수평 방향은 예를 들어, 클러스터에서의 c축에 대하여 수직인 방향을 가리킨다.
스퍼터링 입자가 클러스터의 수평 성장부에 부착되고, LGBR을 통하여 확산된 산소가 스퍼터링 입자에 부착되고, 스퍼터링된 다른 입자가 마찬가지로 부착된다는 반응이 일어나기 쉽다. 그 반응의 반복에 의하여 수평 방향의 고상 성장이 일어난다고 추정한다. 이와 같은 클러스터의 수평 성장을 자기 조립화(self-assembly)라고 할 수도 있다.
수평 성장부는 옆으로 더 성장하여 서로 충돌한다. 수평 성장부가 서로 충돌된 부분을 접속부로서 사용하여 인접된 클러스터가 서로 접속된다. 바꿔 말하면, 스퍼터링 입자는 클러스터의 측면에서 수평 성장부를 형성하고 수평 성장을 일으킴으로써 하나의 클러스터와 다른 클러스터 사이의 영역을 채운다. 이와 같이, 수평 성장부는 클러스터가 형성되지 않는 영역을 채울 때까지 형성된다. 이 기구는 ALD법의 퇴적 기구와 비슷하다.
따라서, 복수의 형성된 클러스터가 다른 방향으로 배향되는 경우에도, 스퍼터링 입자가 하나의 클러스터와 다른 클러스터 사이의 갭을 채우기 위하여 옆으로 성장하기 때문에 명확한 결정립계를 형성하지 않고 CAAC-OS를 포함하는 영역(B1)이 형성된다.
또한, CAAC-OS에서 층상 결정 구조는 광범위한 조성에서 안정되며, 금속 원자와 산소 원자 사이의 결합 강도 및 평형 거리는 금속 원자에 의존한다. 따라서, CAAC-OS의 결정 구조는 변형에 내성이 있다고 추정된다. 즉, 클러스터는 스퍼터링 입자에 의하여 매끄럽게 접속(앵커링)되기 때문에 단결정 및 다결정과 다른 결정 구조가 접석부에서 형성된다. 바꿔 말하면, 인접된 클러스터 사이의 접속부에 변형된 결정 구조가 형성된다. 이에 따라, 예를 들어, 접속부에서 결정 구조의 육각형 상면의 형상이 오각형 또는 칠각형으로 변경되는 경우가 있다.
다음에, 타깃(2500a)에서 In의 비율이 높은 영역(2504a)에 대하여 설명한다.
고밀도 플라스마 영역에서 발생된 양이온(2192)은 전기장에 의해 타깃(2500a) 측을 향하여가속되고, 그 후 타깃(2500a)에 포함되는 영역(2504a)과 충돌한다. In-Ga-Zn 금속 산화물 타깃을 사용하는 경우, 스퍼터링 입자(2194)로서 Ga 및 Zn이 우선적으로 스퍼터링된다. 즉, 양이온(2192)이 In-Ga-Zn 금속 산화물 타깃에 충돌함으로써, In보다 상대 원자 질량이 낮은 Ga 및 Zn이 In-Ga-Zn 금속 산화물 타깃으로부터 우선적으로 방출된다. 상술한 바와 같이, 방출된 스퍼터링 입자(2194)는 기판에 퇴적되어, 영역(2502a)으로부터 방출되고 기판에 퇴적된 클러스터들(2198) 사이의 영역을 채움으로써 영역(B1)이 형성된다.
또한, 도 12의 (A)에 나타낸 바와 같이, 스퍼터링 입자(2194)로서 Ga 및 Zn이 우선적으로 스퍼터링된 후, In의 비율이 높은 영역(2504a)의 표면에서 In이 편석된 상태가 얻어진다. 또한, 도 12의 (A)에서는 편석된 In을 클러스터(2196)로서 나타내었다. 클러스터(2196)의 직경은 약 0.5nm 이상 1.5nm 이하인 것이 바람직하다.
도 12의 (B)에 나타낸 바와 같이, In이 편석된 후, 즉, 클러스터(2196)가 형성된 후, 클러스터(2196)는 In의 비율이 높은 영역(2504a)으로부터 스퍼터링된다.
구체적으로는, In-Ga-Zn 금속 산화물 타깃의 표면에서 편석된 In이 복수의 입상 클러스터와 같은 구조로서 In-Ga-Zn 금속 산화물 타깃으로부터 방출된다. 복수의 클러스터와 같은 구조를 가진 편석된 In은 산소와 결합되고, 앞서 톼적된 영역(B1)과 충돌함으로써, 입상 클러스터를 가진 영역(A1)이 퇴적된다. 또한, 편석된 In이 방출되기 때문에, 영역(2504a)의 표면에 존재하는 In, Ga, 및 Zn은 원래 원자수비에 가까운 원자수비를 가진다.
또한, 도 12의 (A) 및 (B)에 나타낸 바와 같이, 타깃(2500a)에서 In의 비율이 높은 영역(2504a)의 표면의 한 영역에서는 In이 편석되고, 표면의 다른 영역에서는 편석된 In이 방출된다. 즉, In 편석의 기구 및 편석된 In의 방출의 기구가 동시에 작용한다.
따라서, In의 비율이 높은 영역(2504a)에는 클러스터(2196)가 쉽게 형성되기 때문에, 영역(2504a)은 영역(A1)을 형성하는 경향이 있다. 한편, In의 비율이 낮은 영역(2502a)은 방출된 클러스터와 산소에 결합된 스퍼터링 입자가 기판에 퇴적됨으로써 영역(B1)을 형성하는 경향이 있다.
결과적으로, 영역(A1) 및 영역(B1)은 클라우드상으로 연장되고 불균등하게 및 불규칙하게 분포된다. 상술한 식으로 도 6의 (A) 및 (B)에 나타낸 본 발명의 일 형태의 복합 산화물 반도체를 얻을 수 있다.
<1-9. 산화물 반도체의 분류>
다음에, 산화물 반도체의 분류에 대하여 설명한다.
산화물 반도체는, 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는, CAAC-OS, 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와 결정성 산화물 반도체로 분류된다. 결정성 산화물 반도체의 예에는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS가 포함된다.
예를 들어, 비정질 구조는 일반적으로, 등방적이며 불균질 구조를 가지지 않고, 준안정 상태에 있고 원자 배치가 고정되어 있지 않고, 결합 각도가 유연하고, 단거리 질서를 가지지만 장거리 질서를 가지지 않다고 생각되고 있다.
바꿔 말하면, 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체라고 할 수는 없다. 또한, 등방적이지 않은 산화물 반도체(예를 들어, 미소한 영역에서 주기 구조를 가진 산화물 반도체)를 완전한 비정질 산화물 반도체라고 할 수는 없다. 한편, 등방적이지 않은 a-like OS는 공동을 포함하는 불안정한 구조를 가진다. 불안정하기 때문에, a-like OS는 비정질 산화물 반도체와 비슷한 물성을 가진다.
(CAAC-OS)
먼저, CAAC-OS에 대하여 설명한다.
CAAC-OS는 산화물 반도체 중 하나이고, c축 배향된 복수의 결정부(펠릿이라고도 함)를 가진다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 불순물의 침입 또는 결함의 형성 등은 산화물 반도체의 결정성을 저하시킬 수 있다. 이는, CAAC-OS는 적은 불순물 및 결함(예를 들어, 산소 빈자리)을 가진 것을 의미한다.
또한 불순물이란 수소, 탄소, 실리콘, 또는 전이 금속(transition metal) 원소 등 산화물 반도체의 주성분 외의 원소를 의미한다. 예를 들어, 산화물 반도체에 포함되는 금속 원소보다 산소에 대한 결합력이 높은 원소(구체적으로는 실리콘 등)는 산화물 반도체로부터 산소를 추출하고, 이로 인하여 산화물 반도체의 원자 배열이 흐트러지거나 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하고 결정성을 저하시킨다.
(nc-OS)
다음에, nc-OS에 대하여 설명한다.
XRD에 의한 nc-OS의 분석에 대하여 설명한다. nc-OS의 구조를 out-of-plane법에 의하여 분석하면 배향성을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향성을 가지지 않는다.
nc-OS는 비정질 산화물 반도체보다 높은 규칙성을 가진 산화물 반도체이다. 따라서 nc-OS는 a-like OS 및 비정질 산화물 반도체보다 결함 준위의 밀도가 낮다. 또한, nc-OS에서 상이한 펠릿들 간에 결정 배향의 규칙성은 없다. 따라서, nc-OS는 CAAC-OS보다 결함 준위의 밀도가 높아지는 경우가 있다.
[a-like OS]
a-like OS는 nc-OS의 구조와 비정질 산화물 반도체의 구조 사이의 구조를 가진다.
a-like OS는 공동 또는 밀도가 낮은 영역을 포함한다. a-like OS는 공동을 포함하기 때문에 불안정한 구조를 가진다.
a-like OS는 공동을 포함하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로, a-like OS의 밀도는 같은 조성을 가진 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS의 밀도 및 CAAC-OS의 밀도는 각각 같은 조성을 가진 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 단결정 산화물 반도체의 밀도의 78% 미만의 밀도를 가진 산화물 반도체는 퇴적하기 어렵다.
예를 들어 원자수비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우에는 능면체정 구조를 가진 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서, 예를 들어 원자수비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우에는, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 예를 들어, 원자수비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우에는, nc-OS의 밀도 및 CAAC-OS의 밀도는 각각 5.9g/cm3 이상 6.3g/cm3 미만이다.
특정의 조성을 가진 산화물 반도체가 단결정 상태로 존재하지 않는 경우에는, 조성이 상이한 단결정 산화물 반도체를 적절한 비율로 조합함으로써, 원하는 조성을 가진 단결정 산화물 반도체의 밀도와 동등한 밀도를 계산할 수 있다. 원하는 조성을 가진 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체의 조합비에 대하여 가중 평균을 사용하여 계산할 수 있다. 또한, 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하여 밀도를 계산하는 것이 바람직하다.
상술한 바와 같이 산화물 반도체는 다양한 구조와 다양한 특성을 가진다. 본 발명의 일 형태의 산화물 반도체막에는 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상이 혼합되어도 좋다.
또한, 상술한 영역(A1)은 비단결정인 것이 바람직하다. 영역(B1)은 비단결정인 것이 바람직하다. 영역(A1) 및 영역(B1)은 다른 결정성을 가져도 좋다.
<1-10. 트랜지스터의 특성>
다음에, 트랜지스터의 일반적인 특성에 대하여 도 14의 (A) 및 (B), 도 15, 도 16, 및 도 17의 (A) 내지 (C)를 참조하여 설명한다.
[트랜지스터의 I d-V g 특성]
우선, 트랜지스터의 드레인 전류-게이트 전압 특성(I d-V g 특성)에 대하여 설멸한다. 도 14의 (A)는 트랜지스터의 I d-V g 특성의 예를 도시한 것이다. 도 14의 (A)는, 쉽게 이해하기 위하여 트랜지스터의 활성층에 다결정 실리콘이 사용되는 경우를 나타낸다. 도 14의 (A)에서, 세로축 및 가로축은 각각 I d 및 V g를 나타낸다.
도 14의 (A)에 도시된 바와 같이, I d-V g 특성은 3개의 영역으로 크게 나누어진다. 제 1 영역, 제 2 영역, 및 제 3 영역은 각각 오프 영역(OFF 영역), 서브스레숄드 영역, 온 영역(ON 영역)이라고도 한다. 서브스레숄드 영역과 온 영역 사이의 경계에서의 게이트 전압을 문턱 전압(V th)이라고 한다.
트랜지스터의 바람직한 특성을 얻기 위해서는, 오프 영역에서의 드레인 전류(오프 상태 전류 또는 I off라고도 함)는 낮고, 온 영역에서의 드레인 전류(온 상태 전류 또는 I on이라고도 함)는 높은 것이 바람직하다. 트랜지스터의 온 상태 전류의 지표로서는, 전계 효과 이동도를 사용하는 경우가 많다. 전계 효과 이동도의 자세한 사항은 나중에 설명한다.
트랜지스터를 저전압으로 구동시키기 위해서는, 서브스레숄드 영역에서의 I d-V g 특성의 기울기가 가파른 것이 바람직하다. 서브스레숄드 영역에서의 I d-V g 특성의 변화 정도의 지표는 SS(subthreshold swing) 또는 S값이라고 한다. S값은 이하의 식(1)으로 나타낼 수 있다.
[식 1]
Figure 112021111238014-pat00002
S값은 서브스레숄드 영역에서 드레인 전류가 한 자릿수 변화하는 데 필요한 게이트 전압의 변화량의 최소값이다. 그 S값이 작을수록, 온 상태와 오프 상태 사이의 스위칭 동작을 급속히 수행할 수 있다.
[트랜지스터의 I d-V d 특성]
다음에, 트랜지스터의 드레인 전류-드레인 전압 특성(I d-V d 특성)에 대하여 설멸한다. 도 14의 (B)는 트랜지스터의 I d-V d 특성의 예를 도시한 것이다. 도 14의 (B)에서, 세로축 및 가로축은 각각 I d 및 V d를 나타낸다.
도 14의 (B)에 도시된 바와 같이, 온 영역은 2개의 영역으로 더 나누어진다. 제 1 영역 및 제 2 영역은 각각 선형 영역(linear region) 및 포화 영역(saturation region)이라고 한다. 선형 영역에서, 드레인 전압의 증가에 따라 드레인 전류는 포물선 형태로 증가한다. 한편, 포화 영역에서 드레인 전압이 변화되더라도 드레인 전류는 크게 변화되지 않는다. 진공관에 따라, 선형 영역 및 포화 영역을 3극관 영역 및 5극관 영역이라고 하는 경우가 있다.
선형 영역이란 V g가 V d보다 높은(V d<V g) 상태를 가리키는 경우가 있다. 포화 영역이란 V d가 V g보다 높은 상태(V d>V g)를 가리키는 경우가 있다. 그러나, 실제로는 트랜지스터의 문턱 전압을 고려할 필요가 있다. 따라서, 트랜지스터의 문턱 전압을 게이트 전압으로부터 뺌으로써 얻어진 값이, 드레인 전압보다 높은(V d<V g-V th) 상태를 선형 영역이라고 하는 경우가 있다. 마찬가지로, 트랜지스터의 문턱 전압을 게이트 전압으로부터 뺌으로써 얻어진 값이, 드레인 전압보다 낮은 상태(V g-V th<V d)를 포화 영역이라고 하는 경우가 있다.
포화 영역의 전류가 일정한 트랜지스터의 I d-V d 특성을 "바람직한 포화"라고 표현하는 경우가 있다. 트랜지스터의 바람직한 포화는, 특히 트랜지스터가 유기 EL 디스플레이에 사용되는 경우에 중요하다. 예를 들어, 바람직한 포화를 가진 트랜지스터가 유기 EL 디스플레이의 화소의 트랜지스터로서 사용됨으로써, 드레인 전압이 변화되더라도 화소의 휘도의 변화를 억제할 수 있다.
[드레인 전류의 분석 모델]
다음에, 드레인 전류의 분석 모델에 대하여 설명한다. 드레인 전류의 분석 모델로서는, GCA(gradual channel approximation)를 기준으로 한 분석 공식/해석 공식이 알려져 있다. GCA를 기준으로 하면, 트랜지스터의 드레인 전류는 이하의 식(2)으로 나타낼 수 있다.
[식 2]
Figure 112021111238014-pat00003
식(2)에서, 위쪽의 식은 선형 영역에서의 드레인 전류에 대한 식이고, 아래쪽의 식은 포화 영역에서의 드레인 전류에 대한 식이다. 식(2)에서 I d는 드레인 전류를 나타내고, μ은 활성층의 이동성을 나타내고, L은 트랜지스터의 채널 길이를 나타내고, W은 트랜지스터의 채널 폭을 나타내고, C OX는 게이트 용량을 나타내고, V g는 게이트 전압을 나타내고, V d는 드레인 전압을 나타내고, V th는 트랜지스터의 문턱 전압을 나타낸다.
[전계 효과 이동도]
다음에, 전계 효과 이동도에 대하여 설명한다. 트랜지스터의 전류 구동 능력의 지표로서는, 전계 효과 이동도가 사용된다. 상술한 바와 같이, 트랜지스터의 온 영역은 선형 영역 및 포화 영역으로 나누어진다. 상기 영역들의 특성으로부터, 트랜지스터의 전계 효과 이동도는 GCA에 기초한 드레인 전류의 분석 공식에 의거하여 계산될 수 있다. 선형 영역에서의 전계 효과 이동도 및 포화 영역에서의 전계 효과 이동도는, 그들을 서로 구별할 필요가 있으면, 각각 선형 이동도(linear mobility) 및 포화 이동도(saturation mobility)라고 한다. 선형 이동도는 다음 식(3)에 의하여 나타내어지고, 포화 이동도는 다음 식(4)에 의하여 나타내어진다.
[식 3]
Figure 112021111238014-pat00004
[식 4]
Figure 112021111238014-pat00005
본 명세서 등에서, 식(3) 및 식(4)으로부터 산출되는 곡선을 이동도 곡선이라고 한다. 도 15는 GCA를 기준으로 한 드레인 전류의 분석 공식으로부터 산출된 이동도 곡선을 나타낸 것이다. 도 15에서는, GCA가 효과적이라고 가정한 경우의 V d=10V에서의 I d-V g 특성과, 선형 이동도 및 포화 이동도의 이동도 곡선을 함께 나타낸다.
도 15에서는, GCA를 기준으로 한 드레인 전류의 분석 공식으로부터 I d-V g 특성이 산출된다. 이동도 곡선의 형상은 트랜지스터의 내부의 상태를 이해하는데 도움이 될 수 있다.
예를 들어, 도 16은 CAAC-OS를 포함하는 FET의 측정된 I d-V g 특성을 나타낸 것이다. 도 16에서는, FET의 I d-V g 특성, 포화 이동도 및 선형 이동도의 이동도 곡선을 함께 나타낸 것이다. 또한, FET의 반도체층으로서는 In:Ga:Zn=1:1:1의 원자수비를 가지는 산화물 반도체(IGZO)막이 사용된다. 포화 이동도 및 선형 이동도의 이동도 곡선은 각각 V d=10V에서의 I d-V g 특성으로부터 얻어진다.
도 16에 나타낸 바와 같이, FET의 형상이 GCA에 따른 경우, 포화 이동도의 곡선은 포화 영역에서는 정체 상태(plateau)가 되고, 선형 영역에서는 서서히 내려간다.
<1-11. 특성을 평가하기 위한 트랜지스터의 제작>
다음에, 본 발명의 일 형태에 따른 트랜지스터의 구조에 대하여 설명하고, 제작된 트랜지스터의 전기적 특성의 평가 결과를 나타낸다.
[트랜지스터의 구조예 1]
도 17의 (A)는 트랜지스터(100A)의 상면도이다. 도 17의 (B)는 도 17의 (A)의 일점쇄선 X1-X2를 따라 자른 단면도이다. 도 17의 (C)는 도 17의 (A)의 일점쇄선 Y1-Y2를 따라 자른 단면도이다. 명확하게 하기 위하여 도 17의 (A)에는 절연막(110) 등 일부의 구성요소를 도시하지 않았다. 도 17의 (A)와 같이, 아래에서 설명하는 트랜지스터의 상면도에서는 일부 구성요소가 도시되지 않은 경우가 있다. 또한 일점쇄선 X1-X2의 방향을 채널 길이(L) 방향이라고 하고, 일점쇄선 Y1-Y2의 방향을 채널 폭(W) 방향이라고 하여도 좋다.
도 17의 (A) 내지 (C)에 도시된 트랜지스터(100A)는 기판(102) 위의 도전막(106), 도전막(106) 위의 절연막(104), 절연막(104) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 절연막(110), 절연막(110) 위의 도전막(112), 및 절연막(104), 산화물 반도체막(108), 및 도전막(112) 위의 절연막(116)을 포함한다. 또한, 산화물 반도체막(108)은 도전막(112)과 중첩되는 채널 영역(108i), 절연막(116)과 접촉하는 소스 영역(108s), 및 절연막(116)과 접촉하는 드레인 영역(108d)을 포함한다.
또한, 절연막(116)은 질소 또는 수소를 포함한다. 절연막(116)이 소스 영역(108s) 및 드레인 영역(108d)과 접촉하면, 절연막(116)에 포함되는 질소 또는 수소가 소스 영역(108s) 및 드레인 영역(108d)에 첨가된다. 소스 영역(108s) 및 드레인 영역(108d)은 각각 질소 또는 수소가 첨가되면 캐리어 밀도가 높아진다.
트랜지스터(100A)는 절연막(116) 위의 절연막(118), 절연막(116 및 118)에 제공된 개구부(141a)를 통하여 소스 영역(108s)에 전기적으로 접속되는 도전막(120a), 및 절연막(116 및 118)에 제공된 개구부(141b)를 통하여 드레인 영역(108d)에 전기적으로 접속되는 도전막(120b)을 더 포함하여도 좋다. 또한, 절연막(122)은 절연막(118), 도전막(120a), 및 도전막(120b) 위에 제공되어도 좋다. 절연막(122)이 제공되는 구조를 도 17의 (B) 및 (C)에 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않고, 절연막(122)이 반드시 제공될 필요는 없다.
본 명세서 등에서는, 절연막(104)을 제 1 절연막이라고 하여도 좋고, 절연막(110)을 제 2 절연막이라고 하여도 좋고, 절연막(116)을 제 3 절연막이라고 하여도 좋고, 절연막(118)을 제 4 절연막이라고 하여도 좋고, 절연막(122)을 제 5 절연막이라고 하여도 좋다. 절연막(104)은 제 1 게이트 절연막으로서 기능하고, 절연막(110)은 제 2 게이트 절연막으로서 기능한다. 절연막(116 및 118)은 보호 절연막으로서 기능하고, 절연막(122)은 평탄화 절연막으로서 기능한다.
절연막(110)은 과잉 산소 영역을 포함한다. 절연막(110)이 과잉 산소 영역을 포함하기 때문에, 산화물 반도체막(108)에 포함되는 채널 영역(108i)에 과잉 산소가 공급될 수 있다. 결과적으로, 채널 영역(108i)에 형성될 수 있는 산소 빈자리가 과잉 산소에 의하여 충전될 수 있어, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
산화물 반도체막(108)에 과잉 산소를 공급하기 위해서는, 산화물 반도체막(108) 아래에 형성되는 절연막(104)에 과잉 산소를 공급하여도 좋다. 이 경우, 절연막(104)에 포함되는 과잉 산소는, 산화물 반도체막(108)에 포함되는 소스 영역(108s) 및 드레인 영역(108d)에도 공급될 수 있다. 소스 영역(108s) 및 드레인 영역(108d)에 과잉 산소가 공급되면, 소스 영역(108s) 및 드레인 영역(108d)의 저항이 높아질 수 있다.
한편, 산화물 반도체막(108) 위에 형성되는 절연막(110)이 과잉 산소를 포함하는 구조에서는, 과잉 산소를 채널 영역(108i)에만 선택적으로 공급할 수 있다. 또는, 채널 영역(108i)과 소스 영역 및 드레인 영역(108s 및 108d)에 과잉 산소를 공급한 후, 소스 영역 및 드레인 영역(108s 및 108d)의 캐리어 밀도를 선택적으로 높임으로써, 소스 영역 및 드레인 영역(108s 및 108d)의 저항이 높아지는 것을 방지할 수 있다.
또한, 산화물 반도체막(108)에 포함되는 소스 영역(108s) 및 드레인 영역(108d)은 각각 산소 빈자리를 형성하는 원소 또는 산소 빈자리와 결합되는 원소를 포함하는 것이 바람직하다. 산소 빈자리를 형성하는 원소 또는 산소 빈자리와 결합되는 원소의 대표적인 예에는, 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 염소, 타이타늄, 및 희가스가 포함된다. 희가스 원소의 대표적인 예에는 헬륨, 네온, 아르곤, 크립톤, 및 제논이 있다. 산소 빈자리를 형성하는 원소는, 절연막(116)이 이러한 원소를 하나 이상 포함하는 경우에 절연막(116)으로부터 소스 영역(108s) 및 드레인 영역(108d)으로 확산된다. 또한/또는, 산소 빈자리를 형성하는 상기 원소는 불순물 첨가 처리에 의하여 소스 영역(108s) 및 드레인 영역(108d)에 첨가된다.
산화물 반도체막에 첨가된 불순물 원소는 산화물 반도체막에서 금속 원소와 산소의 결합을 절단하여 산소 빈자리가 형성된다. 또는, 불순물 원소가 산화물 반도체막에 첨가되면, 산화물 반도체막에서 금속 원소와 결합된 산소가 불순물 원소에 결합되고, 금속 원소로부터 산소가 이탈되어 산소 빈자리가 형성된다. 결과적으로, 산화물 반도체막은 캐리어 밀도가 높아지고, 따라서 그 도전성이 높아진다.
도전막(106)은 제 1 게이트 전극으로서 기능하고, 도전막(112)은 제 2 게이트 전극으로서 기능한다. 도전막(120a)은 소스 전극으로서 기능하고, 도전막(120b)은 드레인 전극으로서 기능한다.
도 17의 (C)에 도시된 바와 같이, 개구부(143)는 절연막(104 및 110)에 제공된다. 도전막(106)은 개구부(143)를 통하여 도전막(112)과 전기적으로 접속된다. 그러므로 도전막(106) 및 도전막(112)에 같은 전위가 인가된다. 또한 개구부(143)를 제공하지 않고 도전막(106) 및 도전막(112)에 대하여 상이한 전위가 인가되어도 좋다. 또는, 개구부(143)를 제공하지 않고 도전막(106)을 차광막으로서 사용하여도 좋다. 예를 들어, 도전막(106)을 차광성 재료를 사용하여 형성하는 경우, 채널 영역(108i)에 조사되는 아래로부터의 광을 저감시킬 수 있다.
도 17의 (B) 및 (C)에 도시된 바와 같이, 산화물 반도체막(108)은 제 1 게이트 전극으로서 기능하는 도전막(106) 및 제 2 게이트 전극으로서 기능하는 도전막(112)과 대향하고, 게이트 전극으로서 기능하는 상기 2개의 도전막 사이에 위치한다.
또한, 도전막(112)의 채널 폭 방향의 길이는 산화물 반도체막(108)의 채널 폭 방향의 길이보다 길다. 채널 폭 방향에서는, 산화물 반도체막(108) 전체가 절연막(110)을 개재하여 도전막(112)으로 덮인다. 절연막(104 및 110)에 제공된 개구부(143)를 통하여 도전막(112)이 도전막(106)과 접속되기 때문에, 산화물 반도체막(108)의 채널 폭 방향의 측면은 절연막(110)을 개재하여 도전막(112)과 대향한다.
바꿔 말하면, 트랜지스터(100A)의 채널 폭 방향에서, 도전막(106 및 112)은 절연막(104 및 110)에 제공된 개구부(143)를 통하여 서로 접속되고, 도전막(106 및 112)은 절연막(104 및 110)을 개재하여 산화물 반도체막(108)을 둘러싼다.
이러한 구조에 의하여, 트랜지스터(100A)에 포함되는 산화물 반도체막(108)을, 제 1 게이트 전극으로서 기능하는 도전막(106) 및 제 2 게이트 전극으로서 기능하는 도전막(112)의 전계로 전기적으로 둘러쌀 수 있다. 트랜지스터(100A)와 같이, 제 1 게이트 전극 및 제 2 게이트 전극의 전계가, 채널 영역이 형성되는 산화물 반도체막(108)을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 S-channel(surrounded channel) 구조라고 할 수 있다. 또한, 그 게이트 전극의 개수 때문에, 트랜지스터(100A)를 듀얼 게이트 트랜지스터라고 부를 수도 있다.
트랜지스터(100A)는 S-channel 구조를 가지기 때문에, 채널을 유발시키기 위한 전계를, 도전막(106) 또는 도전막(112)에 의하여 산화물 반도체막(108)에 효과적으로 인가할 수 있어, 트랜지스터(100A)의 전류 구동 능력을 향상시킬 수 있고, 높은 온 상태 전류 특성을 얻을 수 있다. 온 상태 전류를 증가시킬 수 있기 때문에, 트랜지스터(100A)의 사이즈를 축소할 수 있다. 또한 트랜지스터(100A)는, 산화물 반도체막(108)이 도전막(106)과 도전막(112)에 의하여 둘러싸인 구조를 가지기 때문에, 트랜지스터(100A)의 기계적 강도를 높일 수 있다.
또한, 트랜지스터(100A)의 채널 폭 방향에서, 개구부(143)가 형성되지 않은 산화물 반도체막(108) 측에 개구부(143)와 다른 개구부를 형성하여도 좋다.
또한, 산화물 반도체막(108)에 대한 도전막(112)의 위치 및 도전막(112)의 형성 방법 때문에, 트랜지스터(100A)를 TGSA(top-gate self-aligned) FET라고 부를 수도 있다. 또한, 본 발명의 일 형태의 반도체 장치는 이에 한정되지 않고, BGTC(bottom-gate top-contact) FET이어도 좋다.
[트랜지스터의 형성]
다음에, 상술한 트랜지스터(100A)에 상당하는 트랜지스터가 형성되고, 그 트랜지스터의 전기적 특성이 평가되었다. 본 실시형태에서는, 아래에서 설명하는 시료 S1A 내지 S1C가 제작되었다. 시료 S1A 내지 S1C는 각각 2μm의 채널 길이(L) 및 3μm의 채널 폭(W)을 가지는 트랜지스터가 형성된 시료이다. 시료 S1A는 산화물 반도체막(108)으로서 도 4의 (A) 및 (B)에 나타낸 복합 산화물 반도체를 포함하고, 시료 S1B는 산화물 반도체막(108)으로서 도 5의 (A) 및 (B)에서 나타낸 복합 산화물 반도체를 포함하고, 시료 S1C는 산화물 반도체막(108)으로서 도 6의 (A) 및 (B)에서 나타낸 복합 산화물 반도체를 포함한다.
[시료 S1A 내지 S1C의 형성 방법]
먼저, 유리 기판 위에 두께 10nm의 타이타늄막 및 두께 100nm의 구리막을 스퍼터링 장치를 사용하여 형성하였다. 다음에, 도전막은 포토리소그래피법에 의하여 가공되었다.
기판 및 도전막 위에 4개의 절연막을 포함하는 적층을 형성하였다. 절연막은 PECVD(plasma-enhanced chemical deposition) 장치를 사용하여 진공에서 연속하여 형성하였다. 절연막으로서는, 두께 50nm의 질화 실리콘막, 두께 300nm의 질화 실리콘막, 두께 50nm의 질화 실리콘막, 및 두께 50nm의 산화질화 실리콘막을 사용하고 이 순서대로 적층하였다.
다음에, 산화물 반도체막은 절연막 위에 형성되고 섬 형상으로 가공됨으로써, 반도체층이 형성되었다. 산화물 반도체막(108)으로서는, 두께 40nm의 산화물 반도체막이 형성되었다. 또한, 산화물 반도체막은 상술한 복합 산화물 반도체 또는 C/IGZO이다.
시료 S1A의 산화물 반도체막은, 기판 온도를 실온(25℃)으로 하고, 유량 180sccm의 아르곤 가스 및 유량 20sccm의 산소 가스를 스퍼터링 장치의 체임버로 도입하고, 압력을 0.6Pa로 하고, 인듐, 갈륨, 및 아연을 포함하는 금속 산화물 타깃(In:Ga:Zn=4:2:4.1 [원자수비])에 2.5kw의 AC 전력을 인가하는 조건하에서 형성되었다. 시료 S1A의 산화물 반도체막의 퇴적에서의 산소 유량비는 10%이었다.
다음에, 절연막 및 산화물 반도체층 위에 절연막이 형성되었다. 절연막으로서는, 두께 150nm의 산화질화 실리콘막을 PECVD 장치를 사용하여 형성하였다.
다음에, 가열 처리를 수행하였다. 이 가열 처리는 질소와 산소의 혼합 가스 분위기에 있어서 350℃에서 1시간 동안 수행되었다.
절연막의 원하는 영역에 개구부가 형성되었다. 개구부는 드라이 에칭법에 의하여 형성되었다.
그리고, 절연막 위에, 그리고 개구부에 두께 100nm의 산화물 반도체막이 형성되고, 상기 산화물 반도체막을 섬 형상으로 가공함으로써, 도전막을 형성하였다. 또한, 도전막의 형성 후, 잇달아 도전막의 하면과 접촉하는 절연막을 가공함으로써, 절연막을 형성하였다.
도전막으로서는 두께 10nm의 산화물 반도체막, 두께 50nm의 질화 타이타늄막, 및 두께 100nm의 구리막을 이 순서대로 형성하였다. 산화물 반도체막은, 기판 온도를 170℃로 하고, 유량 200sccm의 산소 가스를 스퍼터링 장치의 체임버로 도입하고, 압력을 0.6Pa로 하고, 인듐, 갈륨, 및 아연을 포함하는 금속 산화물 타깃(In:Ga:Zn=4:2:4.1의 원자수비를 가짐)에 2.5kw의 AC 전력을 인가하는 조건하에서 형성하였다. 질화 탄탈럼막 및 구리막은 스퍼터링 장치를 사용하여 형성되었다.
그 후에, 산화물 반도체막, 절연막, 및 도전막 상방으로부터 플라스마 처리를 수행하였다. 이 플라스마 처리는 PECVD 장치를 사용하여 아르곤 가스와 질소 가스를 포함하는 혼합 가스 분위기에서 220℃의 기판 온도로 수행하였다.
그리고, 산화물 반도체막, 절연막, 및 도전막 위에 절연막이 형성되었다. 절연막은 두께 100nm의 질화 실리콘막 및 두께 300nm의 산화질화 실리콘막을 PECVD 장치를 사용하여 적층함으로써 형성되었다.
그리고, 형성된 절연막 위에 마스크를 형성하고, 이 마스크를 사용하여 절연막에 개구부를 형성하였다.
개구부를 충전하도록 도전막을 형성하고 섬 형상으로 가공함으로써, 소스 전극 및 드레인 전극으로서 기능하는 도전막이 형성되었다. 도전막에는, 두께 10nm의 타이타늄막 및 두께 100nm의 구리막이 스퍼터링 장치를 사용하여 형성되었다.
그 후, 절연막은 절연막 및 도전막 위에 형성되었다. 두께 1.5μm의 아크릴계 감광성 수지가 절연막에 사용되었다.
이런 식으로, 시료 S1A는 형성되었다.
산화물 반도체막의 형성 조건을 제외하고, 시료 S1B는 시료 S1A가 형성된 방식과 비슷한 방식으로 형성되었다. 시료 S1B의 산화물 반도체막은, 기판 온도를 실온(25℃)으로 하고, 유량 100sccm의 아르곤 가스 및 유량 100sccm의 산소 가스를 스퍼터링 장치의 체임버로 도입하고, 압력을 0.6Pa로 하고, 인듐, 갈륨, 및 아연을 포함하는 금속 산화물 타깃(In:Ga:Zn=4:2:4.1 [원자수비])에 2.5kw의 AC 전력을 인가하는 조건하에서 형성되었다. 시료 S1B의 산화물 반도체막의 퇴적에서의 산소 유량비는 50%이었다.
산화물 반도체막의 형성 조건을 제외하고, 시료 S1C는 시료 S1A가 형성된 방식과 비슷한 방식으로 형성되었다. 시료 S1C의 산화물 반도체막은, 기판 온도를 실온(25℃)으로 하고, 유량 200sccm의 산소 가스를 스퍼터링 장치의 체임버로 도입하고, 압력을 0.6Pa로 하고, 인듐, 갈륨, 및 아연을 포함하는 금속 산화물 타깃(In:Ga:Zn=4:2:4.1 [원자수비])에 2.5kw의 AC 전력을 인가하는 조건하에서 형성되었다. 시료 S1C의 산화물 반도체막의 퇴적에서의 산소 유량비는 100%이었다.
[트랜지스터의 I d-V g 특성]
다음에, 시료 S1A 내지 S1C의 트랜지스터의 I d-V g 특성을 측정하였다. 각 트랜지스터의 I d-V g 특성을 측정하는 조건으로서는, 제 1 게이트 전극으로서 기능하는 도전막에 인가하는 전압(이후 이 전압을 게이트 전압(V g)이라고도 함), 및 제 2 게이트 전극으로서 기능하는 도전막에 인가하는 전압(이후 이 전압을 백 게이트 전압(V bg)이라고도 함)을 0.25V씩 -10V에서 +10V까지 변화시켰다. 소스 전극으로서 기능하는 도전막에 인가하는 전압(이 전압을 소스 전압(V s)이라고도 함)을 0V(comm)로 하고, 드레인 전극으로서 기능하는 도전막에 인가하는 전압(이 전압을 드레인 전압(V d)이라고도 함)을 0.1V 및 20V로 하였다.
도 1은 시료 S1A의 I d-V g 특성의 결과를 나타내고, 도 2는 시료 S1B의 I d-V g 특성의 결과를 나타내고, 도 3은 시료 S1C의 I d-V g 특성의 결과를 나타낸 것이다. 도 1 내지 도 3에서, 제 1 세로축이 I d(A)를 나타내고, 제 2 세로축이 전계 효과 이동도(μFE)(cm2/Vs)를 나타내고, 가로축이 V g(V)를 나타낸다. 또한 전계 효과 이동도는 V d가 20V일 때 측정하였다.
도 1에 나타낸 바와 같이, 본 발명의 일 형태의 반도체 장치인 트랜지스터는 양호한 전기 특성을 가진다. 표 2는 도 1에 나타낸 트랜지스터 특성을 나타낸 것이다.
[표 2]
Figure 112021111238014-pat00006
표 2에 나타낸 바와 같이, 시료 S1A는 게이트 전압이 0V보다 높고 10V 이하일 때 트랜지스터의 전계 효과 이동도의 최대값이 40cm2/Vs 이상 150cm2/Vs 미만인 제 1 영역, 문턱 전압이 -1V 이상 1V 이하인 제 2 영역, S값이 0.3V/decade 미만인 제 3 영역, 및 오프 상태 전류가 1×10-12A/cm2 미만인 제 4 영역을 포함하고, μFE(max)가 트랜지스터의 전계 효과 이동도의 최대값을 나타내고 μFE(V g=2V)가 게이트 전압이 2V일 때의 트랜지스터의 전계 효과 이동도의 값을 나타내는 경우 μFE(max)/μFE(V g=2V)는 1 이상 1.5 미만이다.
도 2에 나타낸 바와 같이, 본 발명의 일 형태의 반도체 장치인 트랜지스터는 양호한 트랜지스터 특성을 가진다. 표 3은 도 2에 나타낸 트랜지스터 특성을 나타낸 것이다.
[표 3]
Figure 112021111238014-pat00007
표 3에 나타낸 바와 같이, 시료 S1B는 게이트 전압이 0V보다 높고 10V 이하일 때 트랜지스터의 전계 효과 이동도의 최대값이 40cm2/Vs 이상 150cm2/Vs 미만인 제 1 영역, 문턱 전압이 -1V 이상 1V 이하인 제 2 영역, S값이 0.3V/decade 미만인 제 3 영역, 및 오프 상태 전류가 1×10-12A/cm2 미만인 제 4 영역을 포함하고, μFE(max)가 트랜지스터의 전계 효과 이동도의 최대값을 나타내고 μFE(V g=2V)가 게이트 전압이 2V일 때의 트랜지스터의 전계 효과 이동도의 값을 나타내는 경우 μFE(max)/μFE(V g=2V)는 1.5 이상 3 미만이다.
도 3에 나타낸 바와 같이, 본 발명의 일 형태의 반도체 장치인 트랜지스터는 양호한 트랜지스터 특성을 가진다. 표 4는 도 3에 나타낸 트랜지스터 특성을 나타낸 것이다.
[표 4]
Figure 112021111238014-pat00008
표 4에 나타낸 바와 같이, 시료 S1C는 게이트 전압이 0V보다 높고 10V 이하일 때 트랜지스터의 전계 효과 이동도의 최대값이 10cm2/Vs 이상 100cm2/Vs 미만인 제 1 영역, 문턱 전압이 -1V 이상 1V 이하인 제 2 영역, S값이 0.3V/decade 미만인 제 3 영역, 및 오프 상태 전류가 1×10-12A/cm2 미만인 제 4 영역을 포함하고, μFE(max)가 트랜지스터의 전계 효과 이동도의 최대값을 나타내고 μFE(V g=2V)가 게이트 전압이 2V일 때의 트랜지스터의 전계 효과 이동도의 값을 나타내는 경우 μFE(max)/μFE(V g=2V)는 3 이상 10 미만이다.
상기 트랜지스터 특성은 상술한 복합 산화물 반도체 또는 C/IGZO를 사용하여 얻을 수 있다. 반도체층으로서 상술한 복합 산화물 반도체 또는 C/IGZO를 포함한 트랜지스터에서는 높은 캐리어 이동도를 달성하는 기능과, 양호한 스위칭 특성을 달성하는 기능을 동시에 얻을 수 있다.
<1-12. 디바이스 시뮬레이션에 의한 이동도 곡선의 형상의 평가>
다음에, 도 1에 나타낸 트랜지스터의 전계 효과 이동도의 이동도 곡선의 형상을 디바이스 시뮬레이션에 의하여 다양한 관점에서 평가하였다.
디바이스 시뮬레이션에서 이동도 곡선의 형상을 결정하는 요소로서 1. 이동도의 온도 의존성, 2. 채널 영역에서의 도너 밀도 분포, 및 3. 산화물 반도체막 내의 얕은 결함 준위의 밀도(sDOS라고도 함)의 3가지 요소를 상정하였다.
[1. 이동도의 온도 의존성]
산화물 반도체막을 포함한 트랜지스터에서는 자기 가열로 인하여 전계 효과 이동도가 급속히 상승한다. 산화물 반도체막의 전자 이동도(μn)의 온도 의존성은 하기 식(5)으로 나타내어진다.
[식 5]
Figure 112021111238014-pat00009
식(5)에서 μn300은 실온에서의 산화물 반도체막의 전자 이동도를 나타내고, T L은 격자 온도를 나타낸다. 식(5)에 나타낸 바와 같이, 산화물 반도체막을 포함한 트랜지스터의 전계 효과 이동도는 대략 온도 T의 1.5승에 비례하여 상승한다.
[2. 채널 영역에서의 도너 밀도 분포]
여기서 시료 S1A 내지 S1C의 트랜지스터의 실효 채널 길이에 대하여 도 18을 참조하여 설명한다.
도 18은 트랜지스터의 실효 채널 길이의 개념을 도시한 모식도이다.
도 18에서는 GE, GI, 및 OS를 각각 게이트 전극, 게이트 절연막, 및 산화물 반도체막이라고 한다. 산화물 반도체막에 n형 영역이 형성된다. 트랜지스터의 실효 채널 길이(Leff)는 하기 식(6)으로 나타내어진다.
[식 6]
Figure 112021111238014-pat00010
식(6)에서 Lg는 게이트 길이를 나타내고, △L은 채널 길이의 축소폭을 나타낸다.
트랜지스터의 실효 채널 길이는 예를 들어 TLM(transmission line model) 해석에 의하여 얻을 수 있다.
아래의 설명에서는, 상술한 실효 채널 길이에 의거하여 도너 밀도가 n형 영역으로부터 채널 영역에 걸쳐 서서히 저하되는 모델을 가정하였다. 즉 도너는 가우스(Gauss) 분포에 따라 채널 영역으로 향하여 저하된다. 도 19의 (A) 내지 (C)는 채널 영역의 도너 밀도를 도시한 모식도를 나타낸 것이다.
도 19의 (A), (B), 및 (C)는 시료 S1A의 도너 밀도, 시료 S1B의 도너 밀도, 및 시료 S1C의 도너 밀도를 각각 도시한 것이다.
도 19의 (A) 내지 (C)에서는 GE, GI, 및 OS를 각각 게이트 전극, 게이트 절연막, 및 산화물 반도체막이라고 한다. 도 19의 (A) 내지 (C)에 도시된 산화물 반도체막에서, 도너 밀도가 5×1018cm-3 이상인 영역은 회색으로 나타내어지고, 도너 밀도가 1×1016cm-3 이하인 영역은 검색으로 나타내어진다.
도 19의 (A), (B), 및 (C)에 나타낸 결과로부터, 도 19의 (A), (B), 및 (C)에 나타낸 트랜지스터의 실효 채널 길이는 각각 2.0μm, 1.2μm, 및 0.8μm로 어림잡아졌다. 바꿔 말하면 도 19의 (A)에 나타낸 트랜지스터의 △L, 도 19의 (B)에 나타낸 트랜지스터의 △L, 및 도 19의 (C)에 나타낸 트랜지스터의 △L은 각각 0μm, 0.4μm, 및 0.6μm로 어림잡아졌다.
[3. 산화물 반도체막 내의 얕은 결함 준위의 밀도]
다음으로 산화물 반도체막 내의 얕은 결함 준위의 밀도(sDOS라고도 함)에 대하여 설명한다. 산화물 반도체막의 sDOS는 산화물 반도체막을 포함한 트랜지스터의 전기 특성으로부터 어림잡을 수 있다. 아래의 설명에서는 트랜지스터의 계면 준위의 밀도를 평가하였다. 또한 계면 준위의 밀도, 및 계면 준위에 트랩되는 전자수 Ntrap를 고려하여 서브스레시홀드 누설 전류를 어림잡는 방법에 대하여 설명한다.
계면 준위에 트랩되는 전자수 Ntrap는 실제로 측정된 트랜지스터의 드레인 전류-게이트 전압(I d-V g)과, 계산된 드레인 전류-게이트 전압(I d-V g) 특성을 비교함으로써 측정할 수 있다.
도 20은 소스 전압(V s)이 0V이고 드레인 전압(V d)이 0.1V일 때 계산에 의하여 얻어진 이상적인 I d-V g 특성 및 실제로 측정된 트랜지스터의 I d-V g 특성을 도시한 것이다. 또한, 트랜지스터의 측정 결과 중에서 드레인 전류 I d를 용이하게 측정할 수 있는 1×10-13A 이상의 값만을 플롯하였다.
실제로 측정된 I d-V g 특성은 계산에 의하여 얻어진 이상적인 I d-V g 특성보다 게이트 전압(V g)에 대한 드레인 전류(I d)의 변화가 더 완만하다. 이것은 전도대 하단의 에너지(Ec라고 표기함) 가까이에 위치하는 얕은 계면 준위에 전자가 트랩되기 때문이라고 생각된다. 이 측정에서는 페르미 분포 함수를 사용하여, 얕은 계면 준위에 트랩되는(단위 면적 및 단위 에너지당) 전자수 Ntrap를 고려함으로써, 계면 준위의 밀도 Nit를 더 정확히 어림잡을 수 있다.
우선, 계면 트랩 준위에 트랩되는 전자수 Ntrap의 평가 방법에 대하여 도 21에 도시된 모식적인 I d-V g 특성을 사용하여 설명한다. 파선은 계산에 의하여 얻어지는, 트랩 준위가 없는 이상적인 I d-V g 특성을 나타낸다. 드레인 전류가 I d1로부터 I d2로 변화할 때의 게이트 전압(V g)의 변화를 파선에 △Vid로 나타낸다. 실선은 실제로 측정된 I d-V g 특성을 나타낸다. 드레인 전류가 I d1로부터 I d2로 변화할 때의 게이트 전압(V g)의 변화를 실선에 △Vex로 나타낸다. 드레인 전류가 I d1일 때 주목하는 계면에서의 전위, 드레인 전류가 I d2일 때 주목하는 계면에서의 전위, 및 변화량은 각각 φit1, φit2, 및 △φit로 나타내어진다.
도 21에서, 실제로 측정된 값의 기울기는 계산된 값의 기울기보다 작고, 이것은 △Vex는 항상 △Vid보다 큰 것을 시사한다. 여기서, △Vex와 △Vid 사이의 차이는 얕은 계면 준위에 전자를 트랩하는 데 필요한 전위차에 대응한다. 따라서, 트랩된 전자로 인한 전하의 변화량 △Qtrap는 하기 식(7)으로 표현할 수 있다.
[식 7]
Figure 112021111238014-pat00011
Ctg는 단위 면적당 절연체와 반도체의 합성 용량이다. 또한, △Qtrap는 트랩된(단위 면적당 및 단위 에너지당) 전자수 Ntrap를 사용하여, 식(8)으로 표현할 수도 있다. 또한 q는 전기 소량을 나타낸다.
[식 8]
Figure 112021111238014-pat00012
식(7)과 식(8)을 동시에 풂으로써 식(9)이 주어진다.
[식 9]
Figure 112021111238014-pat00013
다음에, 식(9)에서 △φit의 0의 극한(limit)을 취함으로써 식(10)이 주어진다.
[식 10]
Figure 112021111238014-pat00014
바꿔 말하면, 이상적인 I d-V g 특성, 실제로 측정된 I d-V g 특성, 및 식(10)을 사용하여, 계면에 트랩된 전자수 Ntrap를 어림잡을 수 있다. 또한 드레인 전류와 계면에서의 전위의 관계는 상술한 디바이스 시뮬레이터를 사용한 계산에 의하여 얻을 수 있다.
단위 면적당 및 단위 에너지당 전자수 Ntrap와 계면 준위의 밀도 Nit의 관계는 식(11)으로 표현할 수 있다.
[식 11]
Figure 112021111238014-pat00015
여기서, f(E)는 페르미 분포 함수이다. 식(10)으로부터 얻어진 Ntrap를 식(11)으로 피팅함으로써 Nit를 결정한다. 이 Nit를 설정한 디바이스 시뮬레이터에 의하여, I d<0.1pA를 포함하는 전달 특성을 얻을 수 있다.
도 22의 실제로 측정된 I d-V g 특성에 식(10)을 적용하고, Ntrap를 추출한 결과를 도 20의 백색 동그라미로 플롯하였다. 도 22의 세로축은 반도체의 전도대 하단(Ec)에서의 페르미 에너지(Ef)를 나타낸다. 극대값은 Ec의 바로 아래의 파선 상에 위치한다. 식(11)의 Nit로서 식(12)의 테일 분포를 가정하면, 도 22의 파선과 같이 Ntrap를 양호하게 피팅할 수 있다. 결과적으로 피팅 파라미터로서 피크값 Nta=1.67×1013cm-2/eV-1 및 특성폭 Wta=0.105eV가 얻어진다.
[식 12]
Figure 112021111238014-pat00016
얻어진 계면 준위의 피팅 곡선을 디바이스 시뮬레이터를 사용한 계산에 피드백함으로써 I d-V g 특성을 역산한 결과를 도 23의 (A) 및 (B)에 도시하였다. 도 23의 (A)는 드레인 전압(V d)이 0.1V 및 1.8V일 때 계산된 I d-V g 특성, 및 드레인 전압(V d)이 0.1V 및 1.8V일 때 실제로 측정된 I d-V g 특성을 나타낸다. 도 23의 (B)는 도 23의 (A)의 드레인 전류(I d)를 대수(對數)로 한 그래프이다.
계산에 의하여 얻어진 곡선과, 실제로 측정된 값의 플롯이 대략 일치되고, 이것은 계산값과 측정값이 높은 재현성을 가지는 것을 시사한다. 따라서, 상술한 방법은 얕은 결함 준위의 밀도를 계산하는 방법으로서 아주 적절하다.
[4. 이동도 곡선의 계산 결과]
산화물 반도체막의 sDOS는 전계 효과 이동도의 이동도 곡선에 영향을 준다. 특히 문턱 전압의 근방에서는 전자가 sDOS에 의하여 트랩되기 때문에 이동도 곡선의 형상이 변화한다. 산화물 반도체막의 sDOS는 식(12)의 Nta, Wta, 및 두께 tOS의 곱으로 나타내어진다. 다음에, 식(12)에 의거하여 이동도 곡선을 계산하였다. 표 5는 계산에 사용한 파라미터를 나타낸 것이다.
[표 5]
Figure 112021111238014-pat00017
본 실시형태에서는 Wta의 값을 변화시킨 경우의 이동도 곡선을 계산하였다. 도 24는 Wta의 값이 다른 이동도 곡선의 형상을 나타낸 것이다. 도 24에서는 Nta가 2.5×1019cm-3eV-1이고 △L가 0이다. 또한 Wta를 0.015eV, 0.02eV, 0.025eV, 0.03eV, 0.035eV, 0.04eV, 및 0.045eV의 7가지 조건으로 하였다.
도 24에 나타낸 바와 같이, Wta의 값이 작을수록 즉 sDOS의 에너지폭이 좁을수록 이동도 곡선은 더 가파르게 상승된다. 또한 sDOS의 에너지폭이 좁을수록 이동도 곡선의 피크값이 높은 V g측에서 낮은 V g측으로 변동되고 저감되는 것을 알았다.
[5. 이동도 곡선에 대한 확산 전류의 영향]
다음으로 이동도 곡선에 대한 확산 전류의 영향에 대하여 설명한다. FET의 드레인 전류는 하기 식(13)으로 나타내어진다.
[식 13]
Figure 112021111238014-pat00018
식(13)에 나타낸 바와 같이, 드레인 전류는 드리프트 전류의 성분과 확산 전류의 성분의 합이다. 또한 식(13)에서, 1 항(項) 및 2 항은 드리프트 전류 및 확산 전류를 각각 나타낸다. 도 25는 I d-V g 특성에서의 확산 전류와 드리프트 전류의 성분의 기여를 도시한 모식도이다.
이동도 곡선(포화)에 대한 확산 전류의 성분의 영향을 디바이스 시뮬레이션에 의하여 어림잡았다. FET로서는, 활성층이 산화물 반도체이고, 소스 드레인 영역이 n+영역이고, 채널 영역이 진성인 듀얼 게이트 FET를 성정하였다. 표 6은 계산 조건을 나타낸 것이다. 또한 GI와 활성층 사이의 계면 및 활성층 내의 트랩 준위(예를 들어 sDOS)는 성정하지 않는다.
[표 6]
Figure 112021111238014-pat00019
도 26은 시뮬레이션에 의하여 얻어진 I d-V g 특성 및 포화 이동도 곡선을 나타낸 것이다. 또한 도 26에서 I d-V g 특성과 포화 이동도 곡선은 서로 중첩되어 있다. 도 26에 나타낸 바와 같이, 이동도 곡선은 I d-V g 특성의 V th 가까이에 피크를 가진다.
도 27은 듀얼 게이트 FET의 두께 방향에서의 모식 밴드도이다.
도 27에 나타낸 바와 같이, 게이트 전계로 인하여 반도체의 두께 방향에서 밴드가 비교적으로 평평하기 때문에 전류는 반도체의 막 전체를 흐른다. 이러한 밴드를 가지는 듀얼 게이트 FET에서, 서브스레시홀드 영역에서의 드레인 전류는 하기 식(14)으로 나타내어진다.
[식 14]
Figure 112021111238014-pat00020
식(14)에서 k는 볼츠만 상수를 나타내고, T는 온도를 나타내고, n i는 진성 캐리어 밀도를 나타내고, t S는 활성층의 두께를 나타내고, △φ는 진성 페르미 준위와 게이트의 일함수 사이의 차이를 나타낸다. 식(14)은 확산 전류가 소스 영역의 단부에서의 확산 전류 밀도와 드레인 영역의 단부에서의 확산 전류 밀도 사이의 차이에 비례하는 것을 시사한다.
식(14)을 포화 이동도를 정의하는 식에 대입함으로써 식(15)을 얻을 수 있다.
[식 15]
Figure 112021111238014-pat00021
식(15)에 의하면, 포화 이동도 곡선은 V th 가까이에 피크를 가진다. 즉 sDOS 등의 트랩 준위가 상정되지 않은 이상적인 시뮬레이션에서 관측된, 포화 이동도 곡선의 V th 가까이의 피크는 활성층 전체를 흐르는 확산 전류에 기인하는 것 같다.
그러나 IGZO-FET의 실제의 이동도 곡선에서는 V th 가까이에 이러한 날카로운 피크는 관측되지 않는다. OS막 내 또는 OS막과 게이트 절연막 사이의 계면에 얕은 전자 트랩 준위(예를 들어 sDOS)가 존재한다고 가정할 때, 이동도 곡선을 측정된 이동도 곡선의 형상에 가깝게 할 수 있다. 도 28은 OS막 내에 sDOS를 상정한 경우의 디바이스 시뮬레이션 결과를 나타낸 것이다.
도 28은 이동도 곡선이 OS막의 sDOS의 영향을 받는 것을 시사한다. OS의 막 두께가 두꺼워질수록 OS막의 sDOS의 양은 증가한다. 그래서 OS의 막 두께가 두꺼워질수록 전계 효과 이동도는 저하된다. 도 29는 전계 효과 이동도(최대값)와 FET의 OS의 막 두께 사이의 관계를 나타낸 것이다.
도 29에서 세로축은 전계 효과 이동도(최대값)를 나타내고, 가로축은 OS의 막 두께를 나타낸다. 또한 도 29에서 채널 길이 L이 다른 4가지(L=2μm, 3μm, 6μm, 및 10μm) 트랜지스터의 결과는 서로 중첩되어 있다. 도 29에 나타낸 바와 같이, OS의 막 두께가 두꺼워질수록 전계 효과 이동도는 저하된다.
도 30의 (A) 및 (B)는 sDOS의 분포가 다른 조건하에서 계산된 포화 이동도 곡선을 나타낸 것이다. 도 30의 (A)는 OS막의 sDOS 분포를 나타내고, 도 30의 (B)는 이동도 곡선의 형상을 나타낸 것이다. 도 30의 (A) 및 (B)의 화살표로 나타낸 바와 같이, sDOS의 에너지 준위의 양 또는 sDOS의 분포에 따라 포화 이동도 곡선의 형상은 변화한다.
[6. 소스 영역 및 드레인 영역의 기생 저항의 영향]
다음으로 TGSA OS-FET의 소스 영역 및 드레인 영역(SD 영역이라고도 함)의 기생 저항의 영향에 대하여 설명한다. TGSA OS-FET는 활성층의 저항을 저감함으로써 형성된 소스 영역 및 드레인 영역을 채널 영역의 양쪽에 포함한다. 소스 영역 및 드레인 영역은 FET 특성에서 기생 저항으로서 작용하는 경우가 있다. 이 경우의 TGSA OS-FET는 도 31의 (A)와 같은 회로도로 나타내어진다.
도 31의 (A)에 나타낸 회로도의 경우에는, V d는 식(16)에 나타낸 바와 같이, 2개의 기생 저항에 인가되는 전압과, FET에 인가되는 전압으로 분할된다.
[식 16]
Figure 112021111238014-pat00022
식(16)에서, R는 기생 저항을 나타내고, V FET는 FET의 채널의 양쪽 단부에 인가되는 전위차를 나타낸다. GCA식에서는 V FET=V g -V th를 만족시키는 V g 이상인 영역을 선형 영역으로 간주한다. 그래서 도 31의 (A)에 나타낸 바와 같이 기생 저항이 존재하는 경우, 선형 영역이 형성되는 V g, 즉 V FET=V g -V th를 만족시키는 V g는 기생 저항이 존재하지 않은 경우보다 낮다.
도 15에 나타낸 바와 같이, 포화 이동도는 선형 영역에 들어간 후에 저하된다. 이것에 비추어 볼 때, 선형 영역의 하한의 V g는 기생 저항의 저항값이 증가할수록 저하되는 것으로 상정된다. 그래서 소스 영역과 드레인 영역의 크기를 변화시킨 디바이스 시뮬레이션에 의하여, 전계 효과 이동도와 V g 사이의 관계를 얻었다. 도 31의 (B)는 디바이스 시뮬레이션 결과를 나타낸 것이다. 도 31의 (B)에 나타낸 바와 같이, 활성층의 저항을 저감함으로써 형성된 소스 영역 및 드레인 영역의 크기를 크게 하여 기생 저항을 높임으로써, 선형 영역의 하한의 V g, 즉 포화 이동도 곡선이 감소하기 시작하는 V g는 낮아진다.
[7. 자기 발열의 영향]
다음으로 FET의 자기 발열의 영향에 대하여 설명한다. FET는 전류가 FET를 흐를 때 발열한다. 전류량이 증가할수록 발열량이 증가하고, 이것은 줄의 법칙(Joule's law)으로부터 명백하다. 또한 FET의 전류량은 V g가 증가할수록 증가하고, FET의 자기 발열은 줄의 법칙에 따라 V g가 증가할수록 증가한다.
상술한 GCA에 따라, 포화 영역의 드레인 전류는 식(2)에 나타낸 바와 같이 (V g-V th)2에 비례한다. 그래서 드레인 전류의 제곱근을 플롯하면, 포화 영역에서 직선 형상이 얻어진다. 미분에 의하여 이 직선 부분의 기울기를 계산하고 계산 결과를 채널 길이, 채널 폭, 및 게이트 용량으로 규격화하여 이동도로 환산함으로써 포화 이동도를 얻는다.
명백한 온도의 변수가 GCA식에 포함되지 않으므로 포화 이동도는 온도에 의존하지 않는 것으로 보인다. 그러나 OS-FET에서는 GCA에 포함되는 파라미터의 일부는 온도 의존성을 가진다. 그래서 포화 이동도 곡선의 형상은 FET의 자기 발열의 영향에 의하여 변화된다.
온도에 의존하여 변화하는 첫 번째 파라미터는 IGZO의 전자 이동도이다. IGZO의 전자 이동도는 온도가 상승할수록 증가한다. 즉 FET를 흐르는 전류량이 증가하고 FET의 온도가 상승한다면, IGZO의 전자 이동도는 증가한다. 그래서 V g 또는 V d가 높은 조건하에서는, FET의 온도는 자기 발열 때문에 높아져, 전자 이동도가 증가하고 드레인 전류가 증가한다. 따라서 포화 영역에서 √I d-V g 특성의 기울기는 커지고, 포화 이동도는 증가한다. FET의 자기 발열의 영향은 디바이스 시뮬레이션에 의하여 평가한다. 도 32는 디바이스 시뮬레이션 결과를 나타낸 것이다. 도 32에 I d-V g 특성의 계산 결과 및 TGSA CAAC-OS-FET의 포화 이동도 곡선을 나타내었다.
FET의 자기 발열의 영향은 특히 TGSA FET에서 뚜렷하다. 이것은 TGSA FET가 BGTC FET보다 방열하기 어렵기 때문이다.
BGTC FET는 소스 영역 및 드레인 영역이 BGTC FET에서 열이 발생하는 채널 영역 가까이에 위치하기 때문에 우수한 방열 특성을 가진다. 한편으로 TGSA FET는 방열 경로로서 기능하는 전극이 TGSA FET의 채널 영역으로부터 떨어져 있기 때문에 방열 특성이 낮다. 따라서 TGSA FET의 온도는 자기 발열에 의하여 쉽게 상승하고, 이동도 곡선은 자기 발열의 영향을 쉽게 받는다.
온도에 의존하여 변화하는 두 번째 파라미터는 캐리어 전자수이다. 게이트 용량에 축적된, 단위 면적당 전자수는 C ox(V g-V th)로 나타내어진다. 전자 트랩이 존재하는 경우, 축적된 전자의 일부는 전자 트랩에 트랩되어, 캐리어 전자는 감소한다. 상술한 바와 같이, OS는 sDOS라는 전자 트랩을 포함하기 때문에, 게이트 용량에 축적된 전자의 일부는 캐리어로서 기능하지 않는다.
sDOS의 준위는 전도대 하단보다 낮기 때문에, 볼츠만 분포를 고려하면, 트랩된 전자에 대한 캐리어 전자의 비율은 온도가 상승할수록 증가한다. 상술한 바와 같이 FET의 온도는 V g가 증가할수록 상승하기 때문에, 캐리어 전자의 비율은 V g가 증가할수록 증가한다. 따라서 포화 이동도도 V g가 증가할수록 증가한다.
sDOS를 고려하고 CAAC-OS의 전자 이동도가 온도에 의존하지 않는다는 가정하에서, FET의 포화 이동도의 온도 의존성을 디바이스 시뮬레이션에 의하여 계산하였다. 계산 결과는 도 33에 나타내었다. 도 33에 나타낸 바와 같이, 전자 이동도가 온도에 의존하지 않는 경우보다 전자 이동도가 온도에 의존하는 경우에, 이동도는 V g가 증가할수록 더 명확하게 증가한다.
[8. 실효 채널 길이의 축소의 영향]
CAAC-OS FET의 채널 길이는 BGTC 구조에서는 소스 전극과 드레인 전극 사이의 거리에 대응하고 TGSA 구조에서는 게이트 전극의 길이에 대응한다. 그러나 실제의 FET 특성에서 실효 채널 길이는 소스 영역의 n+ 영역과 드레인 영역의 n+ 영역 사이의 거리이다. 프로세스 조건에 따라 n+ 영역과 채널 영역 사이의 경계가 게이트 전극의 단부와 일치하지 않고, n+ 영역이 게이트 전극 단부를 넘어 채널 방향으로 연장되는 경우가 있다. 이 경우, 전계 효과 이동도는 외견상 증가한다. 도 34는 전계 효과 이동도와 V g 사이의 관계를 나타낸 것이다. 도 34에서 세로축은 전계 효과 이동도를 나타내고, 가로축은 V g를 나타낸다.
여기까지의 설명을 상정하면, TGSA OS-FET의 포화 이동도 곡선의 3가지 형상이 얻어진다. 도 35의 (A) 내지 (C)는 TGSA OS-FET의 포화 이동도의 계산 결과를 나타낸 것이다. 도 35의 (A)는 시료 S1A에 대응하고, 도 35의 (B)는 시료 S1B에 대응하고, 도 35의 (C)는 시료 S1C에 대응한다.
도 35의 (A) 내지 (C)에 나타낸 바와 같이, 특히 sDOS의 파라미터를 적절한 값으로 설정함으로써 포화 이동도 곡선의 형상은 다양하게 변화된다. 시료 S1A에 대응하는 반도체 장치의 경우에는, 포화 이동도 곡선은 도 35의 (A)에 나타낸 바와 같은 형상을 가지고, 이것은 sDOS값이 작은 것을 시사한다. 마찬가지로 시료 S1B에 대응하는 반도체 장치의 경우에는, 포화 이동도 곡선은 도 35의 (B)에 나타낸 바와 같은 형상을 가지고, 이것은 sDOS값이 작은 것을 시사한다. 시료 S1C에 대응하는 반도체 장치의 경우에는, 포화 이동도 곡선은 도 35의 (C)에 나타낸 바와 같은 형상을 가진다.
도 1에 나타낸 트랜지스터의 I d-V g 특성을 사용하여, 시료 S1A의 산화물 반도체막의 sDOS값을 측정하였다. 측정 결과에서, 시료 S1A의 산화물 반도체막의 sDOS는 6.4×10-12cm-2이었다. 따라서 본 발명의 일 형태의 산화물 반도체막은 sDOS값이 작은 영역, 즉 얕은 결함 준위의 밀도가 1.0×10-12cm-2 미만인 영역을 포함한다.
도 2에 나타낸 트랜지스터의 I d-V g 특성을 사용하여, 시료 S1B의 산화물 반도체막의 sDOS값을 측정하였다. 측정 결과에서, 시료 S1B의 산화물 반도체막의 sDOS는 1.7×10-12cm-2이었다. 따라서 본 발명의 일 형태의 산화물 반도체막은 sDOS값이 작은 영역, 즉 얕은 결함 준위의 밀도가 1.0×10-12cm-2 이상 2.0×10-12cm-2 미만인 영역을 포함한다.
도 3에 나타낸 트랜지스터의 I d-V g 특성을 사용하여, 시료 S1C의 산화물 반도체막의 sDOS값을 측정하였다. 측정 결과에서, 시료 S1C의 산화물 반도체막의 sDOS는 2.4×10-12cm-2이었다. 따라서 본 발명의 일 형태의 산화물 반도체막은 sDOS값이 작은 영역, 즉 얕은 결함 준위의 밀도가 2.0×10-12cm-2 이상 3.0×10-12cm-2 미만인 영역을 포함한다.
<1-13. 트랜지스터의 구성 요소>
다음으로 도 17의 (A) 내지 (C)의 트랜지스터의 구성 요소의 자세한 사항에 대하여 설명한다.
[기판]
제작 공정에서의 가열 처리를 견디기에 충분히 높은 내열성을 가지는 재료를 기판(102)에 사용할 수 있다.
구체적으로는, 무알칼리 유리, 소다 석회 유리, 칼리 유리(potash glass), 크리스털 유리, 석영, 또는 사파이어 등을 사용할 수 있다. 또는 무기 절연막을 사용하여도 좋다. 이 무기 절연막의 예에는 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 및 산화 알루미늄막이 포함된다.
예를 들어 무알칼리 유리는 0.2mm 이상 0.7mm 이하의 두께를 가지는 것이 바람직하다. 무알칼리 유리를 연마하여 상술한 두께를 얻어도 좋다.
무알칼리 유리를 사용하여, 6세대(1500mm×1850mm), 7세대(1870mm×2200mm), 8세대(2200mm×2400mm), 9세대(2400mm×2800mm), 및 10세대(2950mm×3400mm) 중 어느 크기의 대형 유리 기판을 사용할 수 있다. 이로써 대형 표시 장치를 제작할 수 있다.
또는 실리콘 또는 탄소화 실리콘으로 만들어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄 등으로 만들어진 화합물 반도체 기판, 또는 SOI 기판 등을 기판(102)으로서 사용하여도 좋다.
또는 기판(102)으로써 금속 등의 무기 재료를 사용하여도 좋다. 금속 등의 무기 재료의 예에는 스테인리스강 및 알루미늄이 포함된다.
또는 기판(102)에는 수지, 수지 필름, 또는 플라스틱 등의 유기 재료를 사용하여도 좋다. 이 수지 필름의 예에는 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 폴리우레탄, 아크릴 수지, 에폭시 수지, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에터설폰(PES), 및 실록산 결합을 가지는 수지가 포함된다.
또는 기판(102)에는 무기 재료와 유기 재료를 조합한 복합 재료를 사용하여도 좋다. 이 복합 재료의 예에는 금속판 또는 얇은 유리판이 접합된 수지 필름, 섬유상 또는 입자상의 금속 또는 섬유상 또는 입자상의 유리가 분산된 수지 필름, 및 섬유상 또는 입자상의 수지가 분산된 무기 재료가 포함된다.
또한 기판(102)은 적어도 그 위 또는 아래에 형성되는 막 또는 층을 지지하기만 하면, 절연막, 반도체막, 및 도전막 중 하나 이상을 사용하여 형성할 수 있다.
[제 1 절연막]
절연막(104)은 스퍼터링법, CVD법, 증착법, PLD(pulsed laser deposition)법, 인쇄법, 또는 코팅법 등에 의하여 적절히 형성할 수 있다. 예를 들어 절연막(104)은 산화물 절연막 및/또는 질화물 절연막을 포함한 단층 구조 또는 적층 구조를 가지도록 형성할 수 있다. 산화물 반도체막(108)과의 계면 특성을 향상시키기 위하여, 적어도 산화물 반도체막(108)과 접하는 절연막(104)의 영역은 산화물 절연막을 사용하여 형성하는 것이 바람직하다. 가열에 의하여 산소를 방출하는 산화물 절연막을 사용하여 절연막(104)을 형성하면, 절연막(104)에 포함되는 산소를 가열 처리에 의하여 산화물 반도체막(108)으로 이동시킬 수 있다.
절연막(104)의 두께는 50nm 이상, 100nm 이상 3000nm 이하, 또는 200nm 이상 1000nm 이하로 할 수 있다. 절연막(104)의 두께를 두껍게 함으로써, 절연막(104)으로부터 방출되는 산소량을 증가시킬 수 있고, 절연막(104)과 산화물 반도체막(108) 사이의 계면에서의 계면 준위, 및 산화물 반도체막(108)의 채널 영역(108i)에 포함되는 산소 빈자리를 저감시킬 수 있다.
예를 들어 절연막(104)은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn 산화물 등을 포함한 단층 구조 또는 적층 구조를 가지도록 형성할 수 있다. 본 실시형태에서는 절연막(104)은 질화 실리콘막과 산화질화 실리콘막의 적층 구조를 가진다. 하층으로서 질화 실리콘막과 상층으로서 산화질화 실리콘막을 포함하는 층상 구조를 가지는 절연막(104)을 사용함으로써, 산소를 산화물 반도체막(108)으로 효율적으로 도입할 수 있다.
[산화물 반도체막]
산화물 반도체막(108)으로서는 상술한 복합 산화물 반도체 또는 C/IGZO가 적합하게 사용된다.
[제 2 절연막]
절연막(110)은 산화물 반도체막(108), 특히 채널 영역(108i)에 산소를 공급하는 기능을 가진다. 절연막(110)은 예를 들어 산화물 절연막 또는 질화물 절연막의 단층 구조 또는 적층 구조를 가지도록 형성될 수 있다. 산화물 반도체막(108)과의 계면 특성을 향상시키기 위하여, 절연막(110) 내에 있고 산화물 반도체막(108)과 접하는 영역을 적어도 산화물 절연막을 사용하여 형성하는 것이 바람직하다. 예를 들어 절연막(110)에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 또는 질화 실리콘을 사용할 수 있다.
절연막(110)의 두께는 5nm 이상 400nm 이하, 5nm 이상 300nm 이하, 또는 10nm 이상 250nm 이하로 할 수 있다.
절연막(110)은 결함이 적은 것이 바람직하고, 대표적으로는 전자 스핀 공명(ESR(electron spin resonance)) 분광법에 의하여 관찰되는 시그널이 가능한 한 적은 것이 바람직하다. 상기 시그널의 예에는 g인자가 2.001에 관찰되는 E'센터에 기인하는 시그널이 포함된다. 또한, E'센터는 실리콘의 댕글링 본드에 기인한다. 절연막(110)으로서는 E'센터에 기인한 신호의 스핀 밀도가 3×1017spins/cm3 이하이고, 바람직하게는 5×1016spins/cm3 이하인 산화 실리콘막 또는 산화질화 실리콘막을 사용할 수 있다.
절연막(110)에서는 상술한 시그널에 더하여 이산화 질소(NO2)에 기인하는 시그널이 관찰될 수 있다. 이 시그널은 N의 핵 스핀에 따라, 제 1 시그널, 제 2 시그널, 및 제 3 시그널의 3가지 시그널로 나누어진다. 제 1 시그널은 g인자가 2.037 이상 2.039 이하에서 관찰된다. 제 2 시그널은 g인자가 2.001 이상 2.003 이하에서 관찰된다. 제 3 시그널은 g인자가 1.964 이상 1.966 이하에서 관찰된다.
예를 들어 절연막(110)으로서는 이산화 질소(NO2)에 기인하는 스핀 밀도가 1×1017spins/cm3 이상 1×1018spins/cm3 미만인 절연막을 사용하는 것이 적합하다.
또한 이산화 질소(NO2) 등의 질소 산화물(NO x )은 절연막(110)에 준위를 형성한다. 상기 준위는 산화물 반도체막(108)의 에너지 갭 내에 위치한다. 따라서, 질소 산화물(NO x )이 절연막(110)과 산화물 반도체막(108)의 계면으로 확산되면, 절연막(110) 측에서 전자가 상기 준위에 트랩될 수 있다. 결과적으로, 트랩된 전자가 절연막(110)과 산화물 반도체막(108) 사이의 계면 근방에 잔류하기 때문에, 트랜지스터의 문턱 전압이 양의 방향으로 변동된다. 따라서, 절연막(110)으로서 질소 산화물의 함유량이 적은 막을 사용하면, 트랜지스터의 문턱 전압의 변동을 저감시킬 수 있다.
소량의 질소 산화물(NO x )을 방출하는 절연막으로서는, 예를 들어, 산화질화 실리콘막을 사용할 수 있다. 이 산화질화 실리콘막은 TDS(thermal desorption spectroscopy)에서 질소 산화물(NO x )보다 암모니아를 더 방출하고, 대표적인 암모니아의 방출량은 1×1018/cm3 이상 5×1019/cm3 이하이다. 또한 상기 암모니아의 방출량은 TDS에서 50℃ 내지 650℃ 또는 50℃ 내지 550℃의 범위에서 가열 처리함으로써 방출되는 암모니아의 총량이다.
질소 산화물(NO x )은 가열 처리에서 암모니아 및 산소와 반응하기 때문에, 암모니아의 방출량이 큰 절연막을 사용하면 질소 산화물(NO x )이 저감된다.
또한 절연막(110)을 SIMS에 의하여 분석한 경우, 막 내의 질소 농도가 6×1020atoms/cm3 이하인 것이 바람직하다.
절연막(110)은 하프늄 실리케이트(HfSiO x ), 질소가 첨가된 하프늄 실리케이트(HfSi x O y N z ), 질소가 첨가된 하프늄 알루미네이트(HfAl x O y N z ), 또는 산화 하프늄 등의 high-k 재료를 사용하여 형성하여도 좋다. 이러한 high-k 재료를 사용함으로써 트랜지스터의 게이트 누설을 저감할 수 있다.
[제 3 절연막]
절연막(116)은 질소 또는 수소를 포함한다. 절연막(116)은 플루오린을 포함하여도 좋다. 절연막(116)은 예를 들어 질화물 절연막이다. 상기 질화물 절연막은 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 질화 플루오린화 실리콘, 또는 플루오린화 질화 실리콘 등을 사용하여 형성할 수 있다. 절연막(116)의 수소 농도는 1×1022atoms/cm3 이상인 것이 바람직하다. 또한, 절연막(116)은 산화물 반도체막(108)의 소스 영역(108s) 및 드레인 영역(108d)과 접한다. 따라서, 절연막(116)과 접하는 소스 영역(108s) 및 드레인 영역(108d) 내의 불순물(질소 또는 수소)의 농도가 높아져, 소스 영역(108s) 및 드레인 영역(108d)의 캐리어 밀도가 증가한다.
[제 4 절연막]
절연막(118)으로서는 산화물 절연막을 사용할 수 있다. 또는 절연막(118)으로서는 산화물 절연막과 질화물 절연막을 포함한 적층을 사용할 수 있다. 절연막(118)은 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn 산화물을 사용하여 형성할 수 있다.
또한 절연막(118)은 외부로부터의 수소 및 물 등에 대한 배리어막으로서 기능하는 것이 바람직하다.
절연막(118)의 두께는 30nm 이상 500nm 이하, 또는 100nm 이상 400nm 이하로 할 수 있다.
[제 5 절연막]
절연막(122)은 절연성을 가지고, 무기 재료 또는 유기 재료를 사용하여 형성된다. 무기 재료의 예에는 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘, 산화 알루미늄, 및 질화 알루미늄이 포함된다. 유기 재료의 예에는 아크릴 수지 및 폴리이미드 수지 등의 감광성 수지 재료가 포함된다.
[도전막]
도전막(106, 112, 120a, 및 120b)은 스퍼터링법, 진공 증착법, PLD법, 또는 열 CVD법 등에 의하여 형성할 수 있다. 또한 도전막(106, 112, 120a, 및 120b)으로서는 도전성 금속막, 가시광을 반사하는 기능을 가지는 도전막, 또는 가시광을 투과시키는 기능을 가지는 도전막을 사용할 수 있다.
도전성을 가지는 금속막에는, 알루미늄, 금, 백금, 은, 구리, 크로뮴, 탄탈럼, 타이타늄, 몰리브데넘, 텅스텐, 니켈, 철, 코발트, 팔라듐, 및 마그네슘 중에서 선택된 금속 원소를 포함한 재료를 사용할 수 있다. 또는 상술한 금속 원소들 중 임의의 것을 포함하는 합금을 사용하여도 좋다.
도전성을 가지는 금속막에는, 구체적으로는, 타이타늄막 위에 구리막을 적층한 2층 구조, 질화 타이타늄막 위에 구리막을 적층한 2층 구조, 질화 탄탈럼막 위에 구리막을 적층한 2층 구조, 또는 타이타늄막, 구리막, 및 타이타늄막을 이 순서대로 적층한 3층 구조를 사용할 수 있다. 특히, 구리 원소를 포함하는 도전막을 사용하면 저항이 낮아질 수 있어 바람직하다. 구리 원소를 포함하는 도전막의 예로서는 구리와 망가니즈를 포함하는 합금막을 들 수 있다. 이 합금막은 웨트 에칭법에 의하여 가공될 수 있어 바람직하다.
도전막(106, 112, 120a, 및 120b) 각각으로서 질화 탄탈럼막을 사용하는 것이 바람직하다. 이러한 질화 탄탈럼막은 도전성을 가지고, 구리 또는 수소에 대한 배리어성이 높다. 질화 탄탈럼막은 수소의 방출량이 적기 때문에, 산화물 반도체막(108)과 접하는 금속막 또는 산화물 반도체막(108) 근방의 금속막으로서 가장 바람직하게 사용될 수 있다.
도전성을 가지는 도전막으로서는 도전성 고분자 또는 도전성 폴리머를 사용하여도 좋다.
가시광을 반사하는 기능을 가지는 도전막에는, 금, 은, 구리, 및 팔라듐 중에서 선택된 금속 원소를 포함한 재료를 사용할 수 있다. 특히, 은 원소를 포함하는 도전막은 가시광의 반사율을 향상시킬 수 있어 바람직하게 사용된다.
가시광을 투과시키는 기능을 가지는 도전막에는, 인듐, 주석, 아연, 갈륨, 및 실리콘 중에서 선택된 원소를 포함한 재료를 사용할 수 있다. 구체적으로는, In 산화물, Zn 산화물, In-Sn 산화물(ITO라고도 함), In-Sn-Si 산화물(ITSO라고도 함), In-Zn 산화물, 또는 In-Ga-Zn 산화물 등을 사용할 수 있다.
가시광을 투과시키는 기능을 가지는 도전막으로서는, 그래핀 또는 그래파이트를 포함하는 막을 사용하여도 좋다. 그래핀을 포함하는 막은 산화 그래핀을 포함하는 막을 형성하고 환원함으로써 형성할 수 있다. 환원 방법으로서는, 가열하는 방법 또는 환원제를 사용하는 방법 등을 채용할 수 있다.
도전막(112, 120a, 및 120b)은 무전해 도금에 의하여 형성할 수 있다. 이 무전해 도금에 의하여 형성될 수 있는 재료로서는 예를 들어 Cu, Ni, Al, Au, Sn, Co, Ag, 및 Pd 중 하나 이상을 사용할 수 있다. 특히 Cu 또는 Ag는 도전막의 저항을 저감시킬 수 있어 바람직하다.
도전막을 무전해 도금에 의하여 형성하는 경우에는, 도전막의 구성 원소가 외부로 확산되는 것을 방지하기 위하여 도전막 아래에 확산 방지막을 형성하여도 좋다. 또한 이 확산 방지막과 도전막 사이에, 도전막을 성장시킬 수 있는 시드층(seed layer)을 형성하여도 좋다. 확산 방지막은 예를 들어 스퍼터링법에 의하여 형성할 수 있다. 확산 방지막으로서는 예를 들어 질화 탄탈럼막 또는 질화 타이타늄막을 사용할 수 있다. 무전해 도금법에 의하여 시드층을 형성할 수 있다. 또는 무전해 도금법에 의하여 형성할 수 있는 도전막의 재료와 비슷한 재료를 사용하여 시드층을 형성할 수 있다.
또한 도전막(112)에는 In-Ga-Zn 산화물로 대표되는 산화물 반도체를 사용하여도 좋다. 상기 산화물 반도체는 절연막(116)으로부터 질소 또는 수소가 공급되면 캐리어 밀도가 높아질 수 있다. 바꿔 말하면, 산화물 반도체는 산화물 도전체(OC: oxide conductor)로서 기능한다. 따라서, 산화물 반도체를 게이트 전극에 사용할 수 있다.
예를 들어 도전막(112)은 산화물 도전체(OC)의 단층 구조, 금속막의 단층 구조, 또는 산화물 도전체(OC)와 금속막의 적층 구조를 가질 수 있다.
또한 도전막(112)은 차광성 금속막의 단층 구조, 또는 산화물 도전체(OC)와 차광성 금속막의 적층 구조를 가지면 도전막(112) 아래에 형성되는 채널 영역(108i)이 광으로부터 차단될 수 있기 때문에 적합하다. 도전막(112)이 산화물 반도체 또는 산화물 도전체(OC)와 차광성 금속막의 적층 구조를 가지는 경우, 산화물 반도체 또는 산화물 도전체(OC) 위에 금속막(예를 들어 타이타늄막 또는 텅스텐막)을 형성하면, 금속막의 구성 원소가 산화물 반도체 또는 산화물 도전체(OC) 측으로 확산됨으로써 산화물 반도체 또는 산화물 도전체(OC)의 저항이 저감되는 효과, 금속막의 퇴적 중의 대미지(예를 들어, 스퍼터링 대미지)에 의하여 저항이 저감되는 효과, 그리고 금속막으로 산화물 반도체 또는 산화물 도전체(OC)의 산소가 확산됨으로써 산소 빈자리가 형성될 때 저항이 저감되는 효과 중 임의의 것을 생성한다.
도전막(106, 112, 120a, 및 120b)의 두께는 30nm 이상 500nm 이하, 또는 100nm 이상 400nm 이하로 할 수 있다.
본 실시형태의 적어도 일부를 본 명세서에 기재된 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1의 트랜지스터와 다른 형태의 트랜지스터에 대하여 도 36의 (A) 내지 도 51의 (C)를 참조하여 설명한다.
<2-1. 트랜지스터의 구조예 2>
도 36의 (A) 및 (B)는 트랜지스터(100B)의 단면도이다. 도 37의 (A) 및 (B)는 트랜지스터(100C)의 단면도이다. 도 38의 (A) 및 (B)는 트랜지스터(100D)의 단면도이다. 트랜지스터(100B, 100C, 및 100D)의 상면도는 도 17의 (A)의 트랜지스터(100A)의 상면도와 비슷하기 때문에 도시하지 않았다.
도 36의 (A) 및 (B)에 도시된 트랜지스터(100B)는 도전막(112)의 층상 구조, 도전막(112)의 형상, 및 절연막(110)의 형상이 트랜지스터(100A)와 다르다.
트랜지스터(100B)의 도전막(112)은 절연막(110) 위의 도전막(112_1) 및 도전막(112_1) 위의 도전막(112_2)을 포함한다. 예를 들어 도전막(112_1)으로서 산화물 도전막을 사용함으로써 절연막(110)에 과잉 산소를 첨가할 수 있다. 이 산화물 도전막은 산소 가스를 포함하는 분위기에서 스퍼터링법에 의하여 형성할 수 있다. 이 산화물 도전막으로서는 예를 들어 인듐 및 주석을 포함하는 산화물막, 텅스텐 및 인듐을 포함하는 산화물막, 텅스텐, 인듐, 및 아연을 포함하는 산화물막, 타이타늄 및 인듐을 포함하는 산화물막, 타이타늄, 인듐, 및 주석을 포함하는 산화물막, 인듐 및 아연을 포함하는 산화물막, 실리콘, 인듐, 및 주석을 포함하는 산화물막, 또는 인듐, 갈륨, 및 아연을 포함하는 산화물막을 사용할 수 있다.
도 36의 (B)에 도시된 바와 같이, 도전막(112_2)은 개구부(143)를 통하여 도전막(106)에 접속된다. 도전막(112_1)이 되는 도전막을 형성한 후에 개구부(143)를 형성함으로써, 도 36의 (B)에 도시된 형상을 얻을 수 있다. 산화물 도전막을 도전막(112_1)으로서 사용한 경우에는, 도전막(112_2)이 도전막(106)과 접속된 구조에 의하여 도전막(112)과 도전막(106) 사이의 접촉 저항을 낮출 수 있다.
트랜지스터(100B)의 도전막(112) 및 절연막(110)은 테이퍼 형상을 가진다. 더 구체적으로는 도전막(112)의 하단부는 도전막(112)의 상단부 외측에 위치한다. 절연막(110)의 하단부는 절연막(110)의 상단부 외측에 위치한다. 또한 도전막(112)의 하단부는 절연막(110)의 상단부와 실질적으로 같은 위치에 형성된다.
트랜지스터(100B)의 도전막(112) 및 절연막(110)이 테이퍼 형상을 가지면, 도전막(112) 및 절연막(110)이 직사각형인 트랜지스터(100A)의 경우와 비교하여 절연막(116)의 피복성을 높일 수 있어 적합하다.
트랜지스터(100B)의 다른 구성 요소는 상술한 트랜지스터(100A)의 구성 요소와 비슷하고 비슷한 효과를 가진다.
도 37의 (A) 및 (B)에 도시된 트랜지스터(100C)는 도전막(112)의 층상 구조, 도전막(112)의 형상, 및 절연막(110)의 형상이 트랜지스터(100A)와 다르다.
트랜지스터(100C)의 도전막(112)은 절연막(110) 위의 도전막(112_1) 및 도전막(112_1) 위의 도전막(112_2)을 포함한다. 도전막(112_1)의 하단부는 도전막(112_2)의 하단부 외측에 위치한다. 예를 들어 도전막(112_1), 도전막(112_2), 및 절연막(110)을 하나의 마스크로 가공하고, 도전막(112_2)을 웨트 에칭법에 의하여 가공하고, 도전막(112_1) 및 절연막(110)을 드라이 에칭법에 의하여 가공함으로써 상술한 구조를 얻을 수 있다.
트랜지스터(100C)의 구조에 의하여, 산화물 반도체막(108)에 영역(108f)이 형성되는 경우가 있다. 영역(108f)은 채널 영역(108i)과 소스 영역(108s) 사이 및 채널 영역(108i)과 드레인 영역(108d) 사이에 형성된다.
영역(108f)은 고저항 영역 또는 저저항 영역으로서 기능한다. 고저항 영역은 채널 영역(108i)과 같은 정도의 저항을 가지고, 게이트 전극으로서 기능하는 도전막(112)과 중첩하지 않는다. 영역(108f)이 고저항 영역인 경우, 영역(108f)은 오프셋 영역으로서 기능한다. 트랜지스터(100C)의 온 상태 전류의 저하를 억제하기 위하여, 채널 길이(L) 방향에서 오프셋 영역으로서 기능하는 영역(108f) 각각의 길이를 1μm 이하로 하면 좋다.
저저항 영역은 채널 영역(108i)보다 저항이 낮고, 소스 영역(108s) 및 드레인 영역(108d)보다 저항이 높다. 영역(108f)이 저저항 영역인 경우, 영역(108f)은 LDD(lightly doped drain) 영역으로서 기능한다. LDD 영역으로서 기능하는 영역(108f)은 드레인 영역의 전계를 완화시킬 수 있기 때문에 드레인 영역의 전계로 인한 트랜지스터의 문턱 전압의 변동을 저감시킬 수 있다.
또한 영역(108f)이 LDD 영역으로서 기능하는 경우에는, 예를 들어 절연막(116)으로부터 영역(108f)에 질소, 수소, 및 플루오린 중 하나 이상을 공급하거나, 절연막(110) 및 도전막(112_1)을 마스크로서 사용하여 도전막(112_1) 상방으로부터 불순물 원소를 첨가함으로써, 상기 불순물 원소가 도전막(112_1) 및 절연막(110)을 통하여 산화물 반도체막(108)에 첨가되어, 영역(108f)이 형성된다.
도 37의 (B)에 도시된 바와 같이, 도전막(112_2)은 개구부(143)를 통하여 도전막(106)에 접속된다.
트랜지스터(100C)의 다른 구성 요소는 상술한 트랜지스터(100A)의 구성 요소와 비슷하고 비슷한 효과를 가진다.
도 38의 (A) 및 (B)에 도시된 트랜지스터(100D)는 도전막(112)의 층상 구조, 도전막(112)의 형상, 및 절연막(110)의 형상이 트랜지스터(100A)와 다르다.
트랜지스터(100D)의 도전막(112)은 절연막(110) 위의 도전막(112_1) 및 도전막(112_1) 위의 도전막(112_2)을 포함한다. 도전막(112_1)의 하단부는 도전막(112_2)의 하단부 외측에 위치한다. 또한 절연막(110)의 하단부는 도전막(112_1)의 하단부 외측에 위치한다. 예를 들어 도전막(112_1), 도전막(112_2), 및 절연막(110)을 하나의 마스크로 가공하고, 도전막(112_2) 및 도전막(112_1)을 웨트 에칭법에 의하여 가공하고, 절연막(110)을 드라이 에칭법에 의하여 가공함으로써 상술한 구조를 얻을 수 있다.
트랜지스터(100C)와 같이, 트랜지스터(100D)에서는 산화물 반도체막(108)에 영역(108f)이 형성되는 경우가 있다. 영역(108f)은 채널 영역(108i)과 소스 영역(108s) 사이 및 채널 영역(108i)과 드레인 영역(108d) 사이에 형성된다.
도 38의 (B)에 도시된 바와 같이, 도전막(112_2)은 개구부(143)를 통하여 도전막(106)에 접속된다.
트랜지스터(100D)의 다른 구성 요소는 상술한 트랜지스터(100A)의 구성 요소와 비슷하고 비슷한 효과를 가진다.
<2-2. 트랜지스터의 구조예 3>
도 39의 (A) 및 (B)는 트랜지스터(100E)의 단면도이다. 도 40의 (A) 및 (B)는 트랜지스터(100F)의 단면도이다. 도 41의 (A) 및 (B)는 트랜지스터(100G)의 단면도이다. 도 42의 (A) 및 (B)는 트랜지스터(100H)의 단면도이다. 도 43의 (A) 및 (B)는 트랜지스터(100J)의 단면도이다. 트랜지스터(100E, 100F, 100G, 100H, 및 100J)의 상면도는 도 17의 (A)의 트랜지스터(100A)의 상면도와 비슷하기 때문에 도시하지 않았다.
트랜지스터(100E, 100F, 100G, 100H, 및 100J)는 산화물 반도체막(108)의 구조가 상술한 트랜지스터(100A)와 다르다. 다른 구성 요소는 트랜지스터(100A)의 구성 요소와 비슷하고 비슷한 효과를 가진다.
도 39의 (A) 및 (B)에 도시된 트랜지스터(100E)의 산화물 반도체막(108)은 절연막(104) 위의 산화물 반도체막(108_1), 산화물 반도체막(108_1) 위의 산화물 반도체막(108_2), 및 산화물 반도체막(108_2) 위의 산화물 반도체막(108_3)을 포함한다. 채널 영역(108i), 소스 영역(108s), 및 드레인 영역(108d)의 각각은 산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)의 3층 구조를 가진다.
도 40의 (A) 및 (B)에 도시된 트랜지스터(100F)의 산화물 반도체막(108)은 절연막(104) 위의 산화물 반도체막(108_2) 및 산화물 반도체막(108_2) 위의 산화물 반도체막(108_3)을 포함한다. 채널 영역(108i), 소스 영역(108s), 및 드레인 영역(108d)의 각각은 산화물 반도체막(108_2)과 산화물 반도체막(108_3)의 2층 구조를 가진다.
도 41의 (A) 및 (B)에 도시된 트랜지스터(100G)의 산화물 반도체막(108)은 절연막(104) 위의 산화물 반도체막(108_1) 및 산화물 반도체막(108_1) 위의 산화물 반도체막(108_2)을 포함한다. 채널 영역(108i), 소스 영역(108s), 및 드레인 영역(108d)의 각각은 산화물 반도체막(108_1)과 산화물 반도체막(108_2)의 2층 구조를 가진다.
도 42의 (A) 및 (B)에 도시된 트랜지스터(100H)의 산화물 반도체막(108)은 절연막(104) 위의 산화물 반도체막(108_1), 산화물 반도체막(108_1) 위의 산화물 반도체막(108_2), 및 산화물 반도체막(108_2) 위의 산화물 반도체막(108_3)을 포함한다. 채널 영역(108i)은 산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)의 3층 구조를 가진다. 소스 영역(108s) 및 드레인 영역(108d)의 각각은 산화물 반도체막(108_1)과 산화물 반도체막(108_2)의 2층 구조를 가진다. 또한 트랜지스터(100H)의 채널 폭(W) 방향의 단면에서는 산화물 반도체막(108_3)이 산화물 반도체막(108_1) 및 산화물 반도체막(108_2)의 측면을 덮고 있다.
도 43의 (A) 및 (B)에 도시된 트랜지스터(100J)의 산화물 반도체막(108)은 절연막(104) 위의 산화물 반도체막(108_2), 및 산화물 반도체막(108_2) 위의 산화물 반도체막(108_3)을 포함한다. 채널 영역(108i)은 산화물 반도체막(108_2)과 산화물 반도체막(108_3)의 2층 구조를 가진다. 소스 영역(108s) 및 드레인 영역(108d) 각각은 산화물 반도체막(108_2)의 단층 구조를 가진다. 또한 트랜지스터(100J)의 채널 폭(W) 방향의 단면에서는 산화물 반도체막(108_3)이 산화물 반도체막(108_2)의 측면을 덮고 있다.
채널 영역(108i)의 채널 폭(W) 방향의 측면 또는 그 측면 근방의 영역은 가공에 의하여 대미지를 받기 쉽고, 그 결과 결함(예를 들어 산소 빈자리)이 생기거나, 또는 거기에 부착된 불순물에 의하여 오염되기 쉽다. 따라서 채널 영역(108i)이 실질적으로 진성인 경우에도, 인가되는 전계 등의 스트레스가 채널 영역(108i)의 채널 폭(W) 방향의 측면 또는 그 측면 근방의 영역을 활성화시키고 저저항(n형) 영역으로 쉽게 변화시킨다. 또한 채널 영역(108i)의 채널 폭(W) 방향의 측면 또는 그 측면 근방의 영역이 n형 영역이면, n형 영역이 캐리어 경로로서 기능하므로 기생 채널이 형성될 수 있다.
그래서 트랜지스터(100H) 및 트랜지스터(100J)에서, 채널 영역(108i)은 적층 구조를 가지고, 채널 영역(108i)의 채널 폭(W) 방향의 측면이 적층 중 하나의 층으로 덮여 있다. 이러한 구조를 가지면, 채널 영역(108i)의 측면 또는 그 근방의 결함을 억제하거나, 채널 영역(108i)의 측면 또는 그 측면 근방의 영역에 대한 불순물의 부착을 저감시킬 수 있다.
[밴드 구조]
여기서, 절연막(104), 산화물 반도체막(108_1, 108_2, 및 108_3), 및 절연막(110)의 밴드 구조, 절연막(104), 산화물 반도체막(108_2 및 108_3), 및 절연막(110)의 밴드 구조, 그리고 절연막(104), 산화물 반도체막(108_1 및 108_2), 및 절연막(110)의 밴드 구조에 대하여 도 44의 (A) 내지 (C)를 참조하여 설명한다. 또한 도 44의 (A) 내지 (C) 각각은 채널 영역(108i)의 밴드 구조이다.
도 44의 (A)는 절연막(104), 산화물 반도체막(108_1, 108_2, 및 108_3), 및 절연막(110)을 포함하는 적층의 두께 방향의 밴드 구조의 예를 나타낸 것이다. 도 44의 (B)는 절연막(104), 산화물 반도체막(108_2 및 108_3), 및 절연막(110)을 포함하는 적층의 두께 방향의 밴드 구조의 예를 나타낸 것이다. 도 44의 (C)는 절연막(104), 산화물 반도체막(108_1 및 108_2), 및 절연막(110)을 포함하는 적층의 두께 방향의 밴드 구조의 예를 나타낸 것이다. 이해를 쉽게 하기 위하여, 밴드 구조에는 절연막(104), 산화물 반도체막(108_1, 108_2, 및 108_3), 및 절연막(110)의 전도대 하단(E c)을 나타내었다.
도 44의 (A)의 밴드 구조에서는 절연막(104 및 110) 각각으로서 산화 실리콘막을 사용하고, 산화물 반도체막(108_1)으로서 In 대 Ga 대 Zn의 원자수비가 1:3:2인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108_2)으로서 In 대 Ga 대 Zn의 원자수비가 4:2:4.1인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108_3)으로서 In: Ga: Zn의 원자수비가 1:3:2인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용한다.
도 44의 (B)의 밴드 구조에서는 절연막(104 및 110) 각각으로서 산화 실리콘막을 사용하고, 산화물 반도체막(108_2)으로서 In 대 Ga 대 Zn의 원자수비가 4:2:4.1인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108_3)으로서 In 대 Ga 대 Zn의 원자수비가 1:3:2인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용한다.
도 44의 (C)의 밴드 구조에서는 절연막(104 및 110) 각각으로서 산화 실리콘막을 사용하고, 산화물 반도체막(108_1)으로서 In 대 Ga 대 Zn의 원자수비가 1:3:2인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108_2)으로서는 In 대 Ga 대 Zn의 원자수비가 4:2:4.1인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용한다.
도 44의 (A)에 도시된 바와 같이, 전도대 하단은 산화물 반도체막(108_1, 108_2, 및 108_3) 사이에서 서서히 변화된다. 도 44의 (B)에 도시된 바와 같이, 전도대 하단은 산화물 반도체막(108_2 및 108_3) 사이에서 서서히 변화한다. 도 44의 (C)에 도시된 바와 같이, 전도대 하단은 산화물 반도체막(108_1 및 108_2) 사이에서 서서히 변화된다. 바꿔 말하면, 전도대 하단은 연속적으로 변화하거나 연속적으로 접합한다. 이러한 밴드 구조를 얻기 위해서는 산화물 반도체막들(108_1 및 108_2) 사이의 계면 또는 산화물 반도체막들(108_2 및 108_3) 사이의 계면에서, 트랩 중심 또는 재결합 중심 등의 결함 준위를 형성하는 불순물이 존재하지 않는다.
산화물 반도체막들(108_1, 108_2, 및 108_3) 사이에 연속 접합을 형성하기 위해서는 이 막들을 로드록 체임버가 제공된 멀티 체임버 퇴적 장치(스퍼터링 장치)를 사용하여 대기에 노출시키지 않고 연속적으로 형성할 필요가 있다.
도 44의 (A), (B), 또는 (C)의 밴드 구조로 하면, 산화물 반도체막(108_2)이 웰(well)로서 기능하고, 이 적층 구조를 사용한 트랜지스터에서 채널 영역이 산화물 반도체막(108_2)에 형성된다.
산화물 반도체막(108_1 및 108_3)을 제공함으로써, 산화물 반도체막(108_2)을 결함 준위에서 떨어지게 할 수 있다.
또한 결함 준위는 채널 영역으로서 기능하는 산화물 반도체막(108_2)의 전도대 하단(E c)보다 진공 준위에서 더 멀리 떨어질 수 있어, 전자가 결함 준위에 축적되기 쉽다. 결함 준위에 전자가 축적되면, 전자는 음의 고정 전하가 되어 트랜지스터의 문턱 전압이 양의 방향으로 변동된다. 따라서 결함 준위는 산화물 반도체막(108_2)의 전도대 하단(E c)보다 진공 준위에 가까운 것이 바람직하다. 이러한 구조는 결함 준위에 전자가 축적되는 것을 억제한다. 결과적으로, 트랜지스터의 온 상태 전류 및 전계 효과 이동도를 높일 수 있다.
산화물 반도체막들(108_1 및 108_3) 각각의 전도대 하단은 산화물 반도체막(108_2)보다 진공 준위에 더 가깝다. 산화물 반도체막(108_2)의 전도대 하단과, 산화물 반도체막(108_1 및 108_3) 각각의 전도대 하단 사이의 대표적인 차이는 0.15eV 이상 또는 0.5eV 이상이고 2eV 이하 또는 1eV 이하이다. 즉 산화물 반도체막(108_2)의 전자 친화력은 산화물 반도체막들(108_1 및 108_3)의 전자 친화력보다 크다. 산화물 반도체막들(108_1 및 108_3) 각각의 전자 친화력과 산화물 반도체막(108_2)의 전자 친화력 사이의 차이는 0.15eV 이상 또는 0.5eV 이상이고 2eV 이하 또는 1eV 이하이다.
이러한 구조에서는 산화물 반도체막(108_2)이 전류의 주된 경로로서 기능한다. 바꿔 말하면, 산화물 반도체막(108_2)이 채널 영역으로서 기능하고, 산화물 반도체막(108_1 및 108_3)이 산화물 절연막으로서 기능한다. 산화물 반도체막(108_1 및 108_3) 각각은 채널 영역이 형성되는 산화물 반도체막(108_2)을 구성하는 금속 원소를 하나 이상 포함하는 것이 바람직하다. 이러한 구조로 하면, 산화물 반도체막(108_1)과 산화물 반도체막(108_2) 사이의 계면 또는 산화물 반도체막(108_2)과 산화물 반도체막(108_3) 사이의 계면에서 계면 산란이 일어나기 어렵다. 따라서 이 계면에서는 캐리어의 이동이 저해되지 않기 때문에 트랜지스터는 높은 전계 효과 이동도를 가질 수 있다.
산화물 반도체막들(108_1 및 108_3)의 각각이 채널 영역의 일부로서 기능하는 것을 방지하기 위해서는 산화물 반도체막들(108_1 및 108_3)에 도전율이 충분히 낮은 재료를 사용한다. 그래서 산화물 반도체막들(108_1 및 108_3)을 이러한 물성 및/또는 기능 때문에 산화물 절연막이라고 할 수 있다. 산화물 반도체막(108_1 및 108_3)에는 전자 친화력(진공 준위와 전도대 하단 사이의 차이)이 산화물 반도체막(108_2)보다 작고, 산화물 반도체막(108_1 및 108_3)의 각각과 산화물 반도체막(108_2)의 전도대 하단에 차이(밴드 오프셋)가 있는 재료를 사용한다. 또한 드레인 전압의 값으로 인하여 문턱 전압에 차이가 발생하는 것을 억제하기 위해서는 전도대 하단이 산화물 반도체막(108_2)의 전도대 하단보다 진공 준위에 가까운 재료를 사용하여 산화물 반도체막(108_1 및 108_3)을 형성하는 것이 바람직하다. 예를 들어 산화물 반도체막(108_2)의 전도대 하단과 산화물 반도체막(108_1 및 108_3) 각각의 전도대 하단 사이의 차이는 바람직하게는 0.2eV 이상, 더 바람직하게는 0.5eV 이상이다.
산화물 반도체막(108_1 및 108_3)은 스피넬 결정 구조를 가지지 않는 것이 바람직하다. 이는 산화물 반도체막(108_1 및 108_3)이 스피넬 결정 구조를 가지면, 스피넬 결정 구조와 다른 영역 사이의 계면에서, 도전막(120a 및 120b)의 구성 원소가 산화물 반도체막(108_2)으로 확산될 수 있기 때문이다. 또한 산화물 반도체막들(108_1 및 108_3)의 각각이 후술하는 CAAC-OS막이면, 도전막(120a 및 120b)의 구성 원소, 예를 들어 구리 원소에 대한 높은 차단성을 얻을 수 있어 바람직하다.
본 실시형태에서는 산화물 반도체막(108_1 및 108_3) 각각으로서, In 대 Ga 대 Zn의 원자수비가 1:3:2인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하는 예를 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 산화물 반도체막(108_1 및 108_3) 각각으로서 In 대 Ga 대 Zn의 원자수비가 1:1:1, 1:1:1.2, 1:3:4, 1:3:6, 1:4:5, 1:5:6, 또는 1:10:1인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하여도 좋다. 또는 산화물 반도체막(108_1 및 108_3)으로서 Ga 대 Zn의 원자수비가 10:1인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하여도 좋다. 이 경우, 산화물 반도체막(108_2)으로서 In 대 Ga 대 Zn의 원자수비가 1:1:1인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108_1 및 108_3) 각각으로서 Ga 대 Zn의 원자수비가 10:1인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하면, 산화물 반도체막(108_2)의 전도대 하단과 산화물 반도체막(108_1 또는 108_3)의 전도대 하단 사이의 차이가 0.6eV 이상이 될 수 있어 적합하다.
In 대 Ga 대 Zn의 원자수비가 1:1:1인 금속 산화물 타깃을 사용하여 산화물 반도체막(108_1 및 108_3)을 형성하면, 산화물 반도체막(108_1 및 108_3)에서 In 대 Ga 대 Zn의 원자수비가 1:β1:β2(0≤β1≤2, 0≤β2≤2)가 될 수 있다. In 대 Ga 대 Zn의 원자수비가 1:3:4인 금속 산화물 타깃을 사용하여 산화물 반도체막(108_1 및 108_3)을 형성하면, 산화물 반도체막(108_1 및 108_3)에서 In 대 Ga 대 Zn의 원자수비가 1:β3:β4(1≤β3≤5, 2≤β4≤6)가 될 수 있다. In 대 Ga 대 Zn의 원자수비가 1:3:6인 금속 산화물 타깃을 사용하여 산화물 반도체막(108_1 및 108_3)을 형성하면, 산화물 반도체막(108_1 및 108_3)에서 In 대 Ga 대 Zn의 원자수비가 1:β5:β6(1≤β5≤5, 4≤β6≤8)이 될 수 있다.
<2-3. 트랜지스터의 구조예 4>
도 45의 (A)는 트랜지스터(300A)의 상면도이다. 도 45의 (B)는 도 45의 (A)의 일점쇄선 X1-X2를 따라 자른 단면도이다. 도 45의 (C)는 도 45의 (A)의 일점쇄선 Y1-Y2를 따라 자른 단면도이다. 또한 도 45의 (A)에서, 트랜지스터(300A)의 일부의 구성 요소(예를 들어 게이트 절연막으로서 기능하는 절연막)는 복잡한 것을 피하기 위하여 도시하지 않았다. 일점쇄선 X1-X2 방향을 채널 길이 방향이라고 하고, 일점쇄선 Y1-Y2 방향을 채널 폭 방향이라고 할 수 있다. 도 45의 (A)와 같이, 아래에서 설명하는 트랜지스터의 상면도에서는 일부의 구성 요소를 도시하지 않은 경우가 있다.
도 45의 (A) 내지 (C)에 도시된 트랜지스터(300A)는 기판(302) 위의 도전막(304), 기판(302) 및 도전막(304) 위의 절연막(306), 절연막(306) 위의 절연막(307), 절연막(307) 위의 산화물 반도체막(308), 산화물 반도체막(308) 위의 도전막(312a), 및 산화물 반도체막(308) 위의 도전막(312b)을 포함한다. 트랜지스터(300A) 위, 구체적으로는 도전막(312a 및 312b) 및 산화물 반도체막(308) 위에는 절연막(314), 절연막(316), 및 절연막(318)이 제공된다.
트랜지스터(300A)에서는 절연막(306 및 307)이 트랜지스터(300A)의 게이트 절연막으로서 기능하고, 절연막(314, 316, 및 318)이 트랜지스터(300A)의 보호 절연막으로서 기능한다. 또한 트랜지스터(300A)에서는 도전막(304)이 게이트 전극으로서 기능하고, 도전막(312a)이 소스 전극으로서 기능하고, 도전막(312b)이 드레인 전극으로서 기능한다.
본 명세서 등에서는 절연막(306 및 307)을 제 1 절연막이라고 하고, 절연막(314 및 316)을 제 2 절연막이라고 하고, 절연막(318)을 제 3 절연막이라고 할 수 있다.
도 45의 (A) 내지 (C)에 도시된 트랜지스터(300A)는 채널 에치(channel-etched) 트랜지스터이다. 본 발명의 일 형태에 따른 산화물 반도체막은 채널 에치 트랜지스터에 적합하다.
<2-4. 트랜지스터의 구조예 5>
도 46의 (A)는 트랜지스터(300B)의 상면도이다. 도 46의 (B)는 도 46의 (A)의 일점쇄선 X1-X2를 따라 자른 단면도이다. 도 46의 (C)는 도 46의 (A)의 일점쇄선 Y1-Y2를 따라 자른 단면도이다.
도 46의 (A) 내지 (C)에 도시된 트랜지스터(300B)는 기판(302) 위의 도전막(304), 기판(302) 및 도전막(304) 위의 절연막(306), 절연막(306) 위의 절연막(307), 절연막(307) 위의 산화물 반도체막(308), 산화물 반도체막(308) 위의 절연막(314), 절연막(314) 위의 절연막(316), 절연막(314 및 316)에 제공된 개구(341a)를 통하여 산화물 반도체막(308)에 전기적으로 접속되는 도전막(312a), 및 절연막(314 및 316)에 제공된 개구(341b)를 통하여 산화물 반도체막(308)에 전기적으로 접속되는 도전막(312b)을 포함한다. 트랜지스터(300B) 위, 구체적으로 도전막(312a 및 312b) 및 절연막(316) 위에는 절연막(318)이 제공된다.
트랜지스터(300B)에서는 절연막(306 및 307)이 트랜지스터(300B)의 게이트 절연막으로서 기능하고, 절연막(314 및 316)이 각각 산화물 반도체막(308)의 보호 절연막으로서 기능하고, 절연막(318)이 트랜지스터(300B)의 보호 절연막으로서 기능한다. 또한 트랜지스터(300B)에서는 도전막(304)이 게이트 전극으로서 기능하고, 도전막(312a)이 소스 전극으로서 기능하고, 도전막(312b)이 드레인 전극으로서 기능한다.
도 45의 (A) 내지 (C)에 도시된 트랜지스터(300A)가 채널 에치 구조를 가지는 반면, 도 46의 (A) 내지 (C)의 트랜지스터(300B)는 채널 보호 구조를 가진다. 본 발명의 일 형태의 산화물 반도체막은 채널 보호 트랜지스터에도 적합하다.
<2-5. 트랜지스터의 구조예 6>
도 47의 (A)는 트랜지스터(300C)의 상면도이다. 도 47의 (B)는 도 47의 (A)의 일점쇄선 X1-X2를 따라 자른 단면도이다. 도 47의 (C)는 도 47의 (A)의 일점쇄선 Y1-Y2를 따라 자른 단면도이다.
도 47의 (A) 내지 (C)에 도시된 트랜지스터(300C)는 절연막(314 및 316)의 형상이 도 46의 (A) 내지 (C)의 트랜지스터(300B)와 다르다. 구체적으로는 트랜지스터(300C)의 절연막(314 및 316)은 섬 형상을 가지고, 산화물 반도체막(308)의 채널 영역 위에 제공되어 있다. 다른 구성 요소는 트랜지스터(300B)와 마찬가지이다.
<2-6. 트랜지스터의 구조예 7>
도 48의 (A)는 트랜지스터(300D)의 상면도이다. 도 48의 (B)는 도 48의 (A)의 일점쇄선 X1-X2를 따라 자른 단면도이다. 도 48의 (C)는 도 48의 (A)의 일점쇄선 Y1-Y2를 따라 자른 단면도이다.
도 48의 (A) 내지 (C)에 도시된 트랜지스터(300D)는 기판(302) 위의 도전막(304), 기판(302) 및 도전막(304) 위의 절연막(306), 절연막(306) 위의 절연막(307), 절연막(307) 위의 산화물 반도체막(308), 산화물 반도체막(308) 위의 도전막(312a), 산화물 반도체막(308) 위의 도전막(312b), 산화물 반도체막(308) 및 도전막(312a 및 312b) 위의 절연막(314), 절연막(314) 위의 절연막(316), 절연막(316) 위의 절연막(318), 및 절연막(318) 위의 도전막(320a 및 320b)을 포함한다.
트랜지스터(300D)에서는 절연막(306 및 307)이 트랜지스터(300D)의 제 1 게이트 절연막으로서 기능하고, 절연막(314, 316, 및 318)이 트랜지스터(300D)의 제 2 게이트 절연막으로서 기능한다. 또한 트랜지스터(300D)에서는 도전막(304)이 제 1 게이트 전극으로서 기능하고, 도전막(320a)이 제 2 게이트 전극으로서 기능하고, 도전막(320b)이 표시 장치에 사용되는 화소 전극으로서 기능한다. 도전막(312a)은 소스 전극으로서 기능하고, 도전막(312b)은 드레인 전극으로서 기능한다.
도 48의 (C)에 도시된 바와 같이, 도전막(320a)은 절연막(306, 307, 314, 316, 및 318)에 제공된 개구부(342b) 및 개구부(342c)에서 도전막(304)과 접속된다. 이로써 도전막(320a) 및 도전막(304)에는 같은 전위가 인가된다.
트랜지스터(300D)의 구조는 개구부(342b 및 342c)를 제공하여 도전막(320a)을 도전막(304)과 접속시키는 상술한 구조에 한정되지 않는다. 예를 들어 개구부(342b 및 342c) 중 하나만을 제공하여 도전막(320a)을 도전막(304)과 접속시키는 구조, 또는 개구부(342b 및 342c)를 제공하지 않고 도전막(320a)을 도전막(304)과 접속시키지 않는 구조를 채용하여도 좋다. 또한 도전막(320a)을 도전막(304)과 접속시키지 않는 경우, 도전막(320a)과 도전막(304)에는 상이한 전위를 인가할 수 있다.
도전막(320b)은 절연막(314, 316, 및 318)에 제공된 개구부(342a)를 통하여 도전막(312b)과 접속된다.
또한 트랜지스터(300D)는 상술한 S-channel 구조를 가진다.
<2-7. 트랜지스터의 구조예 8>
도 45의 (A) 내지 (C)의 트랜지스터(300A)에 포함되는 산화물 반도체막(308)은 적층 구조를 가져도 좋다. 도 49의 (A) 및 (B) 그리고 도 50의 (A) 및 (B)는 이러한 경우의 예를 도시한 것이다.
도 49의 (A) 및 (B)는 트랜지스터(300E)의 단면도이고, 도 50의 (A) 및 (B)는 트랜지스터(300F)의 단면도이다. 트랜지스터(300E 및 300F)의 상면도는 도 45의 (A)에 도시된 트랜지스터(300A)의 상면도와 마찬가지이다.
도 49의 (A) 및 (B)에 도시된 트랜지스터(300E)의 산화물 반도체막(308)은 산화물 반도체막(308_1), 산화물 반도체막(308_2), 및 산화물 반도체막(308_3)을 포함한다. 도 50의 (A) 및 (B)에 도시된 트랜지스터(300F)의 산화물 반도체막(308)은 산화물 반도체막(308_2) 및 산화물 반도체막(308_3)을 포함한다.
또한 도전막(304), 절연막(306), 절연막(307), 산화물 반도체막(308), 산화물 반도체막(308_1), 산화물 반도체막(308_2), 산화물 반도체막(308_3), 도전막(312a 및 312b), 절연막(314), 절연막(316), 절연막(318), 및 도전막(320a 및 320b)은 각각 상술한 도전막(106), 절연막(116), 산화물 반도체막(108), 산화물 반도체막(108_1), 산화물 반도체막(108_2), 산화물 반도체막(108_3), 도전막(120a 및 120b), 절연막(104), 절연막(118), 절연막(116), 및 도전막(112)의 재료를 사용하여 형성할 수 있다.
<2-8. 트랜지스터의 구조예 9>
도 51의 (A)는 트랜지스터(300G)의 상면도이다. 도 51의 (B)는 도 51의 (A)의 일점쇄선 X1-X2를 따라 자른 단면도이다. 도 51의 (C)는 도 51의 (A)의 일점쇄선 Y1-Y2를 따라 자른 단면도이다.
도 51의 (A) 내지 (C)에 도시된 트랜지스터(300G)는 기판(302) 위의 도전막(304), 기판(302) 및 도전막(304) 위의 절연막(306), 절연막(306) 위의 절연막(307), 절연막(307) 위의 산화물 반도체막(308), 산화물 반도체막(308) 위의 도전막(312a), 산화물 반도체막(308) 위의 도전막(312b), 산화물 반도체막(308) 및 도전막(312a 및 312b) 위의 절연막(314), 절연막(314) 위의 절연막(316), 절연막(316) 위의 도전막(320a), 및 절연막(316) 위의 도전막(320b)을 포함한다.
절연막(306 및 307)은 개구(351)를 가진다. 개구(351)를 통하여 도전막(304)과 전기적으로 접속되는 도전막(312c)이 절연막(306 및 307) 위에 형성된다. 절연막(314 및 316)은 도전막(312b)에 도달하는 개구(352a) 및 도전막(312c)에 도달하는 개구(352b)를 가진다.
산화물 반도체막(308)은 도전막(304) 측의 산화물 반도체막(308_2), 및 산화물 반도체막(308_2) 위의 산화물 반도체막(308_3)을 포함한다.
트랜지스터(300G) 위에는 절연막(318)이 제공된다. 절연막(318)은 절연막(316), 도전막(320a), 및 도전막(320b)을 덮도록 형성된다.
트랜지스터(300G)에서는 절연막(306 및 307)이 트랜지스터(300G)의 제 1 게이트 절연막으로서 기능하고, 절연막(314 및 316)이 트랜지스터(300G)의 제 2 게이트 절연막으로서 기능하고, 절연막(318)이 트랜지스터(300G)의 보호 절연막으로서 기능한다. 또한 트랜지스터(300G)에서는 도전막(304)이 제 1 게이트 전극으로서 기능하고, 도전막(320a)이 제 2 게이트 전극으로서 기능하고, 도전막(320b)이 표시 장치에 사용되는 화소 전극으로서 기능한다. 또한 트랜지스터(300G)에서는 도전막(312a)이 소스 전극으로서 기능하고, 도전막(312b)이 드레인 전극으로서 기능하고, 도전막(312c)이 접속 전극으로서 기능한다.
또한 트랜지스터(300G)는 상술한 S-channel 구조를 가진다.
트랜지스터(300A 내지 300G)의 구조는 서로 자유로이 조합시킬 수 있다.
본 실시형태의 적어도 일부를 본 명세서에 기재된 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 상술한 실시형태에 기재된 반도체 장치를 포함한 표시 장치의 예에 대하여 도 52 내지 도 59를 참조하여 아래에서 설명한다.
도 52는 표시 장치의 예를 도시한 상면도이다. 도 52의 표시 장치(700)는 제 1 기판(701) 위에 제공된 화소부(702), 제 1 기판(701) 위에 제공된 소스 구동 회로부(704) 및 게이트 구동 회로부(706), 화소부(702), 소스 구동 회로부(704), 및 게이트 구동 회로부(706)를 둘러싸도록 제공된 실란트(712), 및 제 1 기판(701)과 대향하도록 제공된 제 2 기판(705)을 포함한다. 제 1 기판(701)과 제 2 기판(705)은 실란트(712)로 밀봉되어 있다. 즉 화소부(702), 소스 구동 회로부(704), 및 게이트 구동 회로부(706)는 제 1 기판(701), 실란트(712), 및 제 2 기판(705)으로 둘러싸여 있다. 도 52에는 도시하지 않았지만, 제 1 기판(701)과 제 2 기판(705) 사이에 표시 소자가 제공된다.
표시 장치(700)에서, 제 1 기판(701) 위에 있고 실란트(712)로 둘러싸여 있는 영역과는 상이한 영역에, 화소부(702), 소스 구동 회로부(704), 및 게이트 구동 회로부(706)와 전기적으로 접속되는 FPC(flexible printed circuit) 단자부(708)가 제공된다. 또한 FPC(716)가 FPC 단자부(708)에 접속되고, FPC(716)로부터 다양한 신호 등이 화소부(702), 소스 구동 회로부(704), 및 게이트 구동 회로부(706)에 공급된다. 또한 신호선(710)이 화소부(702), 소스 구동 회로부(704), 게이트 구동 회로부(706), 및 FPC 단자부(708)에 접속된다. 신호선(710)을 통하여 다양한 신호 등이 FPC(716)로부터 화소부(702), 소스 구동 회로부(704), 게이트 구동 회로부(706), 및 FPC 단자부(708)에 공급된다.
표시 장치(700)에 복수의 게이트 구동 회로부(706)를 제공하여도 좋다. 표시 장치(700)의 구조는 여기서 나타낸, 소스 구동 회로부(704) 및 게이트 구동 회로부(706)가 화소부(702)와 함께 제 1 기판(701) 위에 형성되는 예에 한정되지 않는다. 예를 들어 게이트 구동 회로부(706)만을 제 1 기판(701) 위에 형성하여도 좋고, 또는 소스 구동 회로부(704)만을 제 1 기판(701) 위에 형성하여도 좋다. 이 경우, 소스 구동 회로 또는 게이트 구동 회로 등이 형성된 기판(예를 들어 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 구동 회로 기판)을 제 1 기판(701)에 형성하여도 좋다. 또한 별도로 준비된 구동 회로 기판을 접속시키는 방법에 특별한 제한은 없고, COG(chip on glass)법 또는 와이어 본딩법 등을 사용할 수 있다.
표시 장치(700)에 포함되는 화소부(702), 소스 구동 회로부(704), 및 게이트 구동 회로부(706)는 복수의 트랜지스터를 포함한다.
표시 장치(700)는 다양한 소자를 포함할 수 있다. 이 소자의 예로서는 일렉트로루미네선스(EL) 소자(예를 들어 유기 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자, 또는 LED), 발광 트랜지스터 소자(전류에 따라 빛을 방출하는 트랜지스터), 전자 방출체(electron emitter), 액정 소자, 전자 잉크 디스플레이, 전기 영동 소자, 일렉트로웨팅 소자, PDP(plasma display panel), MEMS(micro electro mechanical systems) 디스플레이(예를 들어 GLV(grating light valve), DMD(digital micromirror device), DMS(digital micro shutter) 소자, 또는 IMOD(interferometric modulator display) 소자), 및 압전 세라믹 디스플레이 등을 들 수 있다.
EL 소자를 포함하는 표시 장치의 예는 EL 디스플레이이다. 전자 방출체를 포함하는 표시 장치의 예에는 FED(field emission display) 및 SED 방식 평판 디스플레이(SED: surface-conduction electron-emitter display)가 포함된다. 액정 소자를 포함하는 표시 장치의 예에는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)이다. 전자 잉크 디스플레이 또는 전기 영동 소자를 포함하는 표시 장치의 예는 전자 종이이다. 반투과형 액정 디스플레이 또는 반사형 액정 디스플레이에서, 화소 전극의 일부 또는 전부는 반사 전극으로서 기능하여도 좋다. 예를 들어 화소 전극의 일부 또는 전부는 알루미늄 또는 은 등을 포함하여도 좋다. 이 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수 있어, 소비전력이 저감된다.
표시 장치(700)의 표시 시스템으로서, 프로그레시브 시스템 또는 인터레이스 시스템 등을 채용할 수 있다. 또한 컬러 표시 시에 화소에서 제어되는 색 요소는 R, G, 및 B(R, G, 및 B는 각각 적색, 녹색, 및 청색에 대응함)의 3색에 한정되지 않는다. 예를 들어 R 화소, G 화소, B 화소, 및 W(백색) 화소의 4개의 화소를 사용하여도 좋다. 또는 색 요소는 펜타일(PenTile) 레이아웃과 같이, R, G, 및 B 중 2색으로 구성되어도 좋다. 색 요소에 따라 2색이 상이하여도 좋다. 또는 RGB에 황색, 시안, 및 마젠타(magenta) 등 중 하나 이상의 색을 추가하여도 좋다. 또한 표시 영역의 크기는 색 요소의 도트간에서 상이하여도 좋다. 개시되는 발명의 일 형태는 컬러 표시 장치에 한정되지 않고, 흑백 표시 장치에 적용될 수도 있다.
백라이트(예를 들어 유기 EL 소자, 무기 EL 소자, LED, 또는 형광등)에 백색광(W)을 사용한 풀 컬러 표시 장치를 얻기 위하여, 착색층(컬러 필터라고도 함)을 사용하여도 좋다. 예를 들어 적색(R) 착색층, 녹색(G) 착색층, 청색(B) 착색층, 및 황색(Y) 착색층을 적절히 조합할 수 있다. 착색층을 사용하면, 착색층이 없는 경우와 비교하여 높은 색 재현성을 얻을 수 있다. 여기서, 착색층이 있는 영역과 착색층이 없는 영역을 제공함으로써, 착색층이 없는 영역에서의 백색광을 직접 표시에 이용하여도 좋다. 착색층이 없는 영역을 부분적으로 제공함으로써, 착색층으로 인한 밝은 화상의 휘도 저하를 억제할 수 있고, 소비전력을 약 20% 내지 30% 저감할 수 있는 경우가 있다. 유기 EL 소자 또는 무기 EL 소자 등의 자기 발광 소자를 사용하여 풀 컬러 표시를 실시하는 경우, 소자들이 R, G, B, Y, 및 W의 각각의 빛을 방출하여도 좋다. 자기 발광 소자를 사용함으로써, 착색층을 사용하는 경우와 비교하여 소비전력이 더 저감될 수 있다.
착색 시스템으로서는, 백색광의 일부를 컬러 필터를 통하여 적색광, 녹색광, 및 청색광으로 변환하는 상술한 착색 시스템; 적색광, 녹색광, 및 청색광을 사용하는 3색 시스템; 및 청색광의 일부를 적색광 또는 녹색광으로 변환하는 색 변환 시스템 또는 퀀텀닷(quantum dot) 시스템 중 임의의 것을 사용하여도 좋다.
본 실시형태에서는 표시 소자로서 액정 소자를 포함하는 구조 및 표시 소자로서 EL 소자를 포함하는 구조에 대하여 도 53 내지 도 55를 참조하여 설명한다. 도 53 및 도 54 각각은 도 52의 일점쇄선 Q-R를 따라 자른 단면도이고 표시 소자로서 액정 소자를 포함하는 구조를 도시한 것이다. 도 55는 도 52의 일점쇄선 Q-R를 따라 자른 단면도이고 표시 소자로서 EL 소자를 포함하는 구조를 도시한 것이다.
우선, 도 53 내지 도 55에서 공통된 부분에 대하여 설명하고 나서, 상이한 부분에 대하여 설명한다.
<3-1. 표시 장치에 공통된 부분>
도 53 내지 도 55의 표시 장치(700)는 리드 배선부(711), 화소부(702), 소스 구동 회로부(704), 및 FPC 단자부(708)를 포함한다. 리드 배선부(711)는 신호선(710)을 포함한다. 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 포함한다. 소스 구동 회로부(704)는 트랜지스터(752)를 포함한다.
트랜지스터(750) 및 트랜지스터(752) 각각은 상술한 트랜지스터(100A)와 비슷한 구조를 가진다. 또한 트랜지스터(750) 및 트랜지스터(752) 각각은 상술한 실시형태에 기재된 다른 트랜지스터들 중 임의의 것의 구조를 가져도 좋다.
본 실시형태에서 사용되는 트랜지스터는 고순도화되며 산소 빈자리의 형성이 억제된 산화물 반도체막을 포함한다. 이 트랜지스터는 낮은 오프 상태 전류를 가질 수 있다. 따라서 화상 신호 등의 전기 신호가 오랫동안 유지될 수 있고, 온 상태에서 기록 간격을 길게 설정할 수 있다. 따라서 리프레시 동작의 빈도를 저감할 수 있어, 소비전력을 억제할 수 있다.
또한 본 실시형태에서 사용되는 트랜지스터는 비교적 높은 전계 효과 이동도를 가질 수 있기 때문에 고속 동작이 가능하다. 예를 들어 고속 동작이 가능한 이러한 트랜지스터를 포함한 액정 표시 장치에서는 화소부의 스위칭 트랜지스터와 구동 회로부의 구동 트랜지스터를 하나의 기판 위에 형성할 수 있다. 즉 구동 회로로서 실리콘 웨이퍼 등을 사용하여 형성된 추가적인 반도체 장치를 필요로 하지 않으므로 반도체 장치의 부품 수를 저감할 수 있다. 또한 고속 동작이 가능한 트랜지스터를 화소부에 사용함으로써, 고품질의 화상을 제공할 수 있다.
용량 소자(790)는 하부 전극 및 상부 전극을 포함한다. 하부 전극은 트랜지스터(750)의 제 1 게이트 전극으로서 기능하는 도전막이 되는 도전막을 가공하는 단계를 거쳐 형성된다. 상부 전극은 트랜지스터(750)의 소스 전극 및 드레인 전극, 또는 제 2 게이트 전극으로서 기능하는 도전막이 되는 도전막을 가공하는 단계를 거쳐 형성된다. 하부 전극과 상부 전극 사이에는 트랜지스터(750)의 제 1 게이트 절연막으로서 기능하는 절연막이 되는 절연막을 형성하는 단계를 거쳐 형성되는 절연막과, 트랜지스터(750) 위의 보호 절연막으로서 기능하는 절연막이 되는 절연막을 형성하는 단계를 거쳐 형성되는 절연막이 제공된다. 즉 용량 소자(790)는 한 쌍의 전극 사이에 유전체막으로서 기능하는 절연막이 위치한 적층 구조를 가진다.
도 53 내지 도 55에서는 트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에 평탄화 절연막(770)이 제공된다.
도 53 내지 도 55의 각각은 화소부(702)에 포함되는 트랜지스터(750)와, 소스 구동 회로부(704)에 포함되는 트랜지스터(752)가 동일한 구조를 가지는 예를 도시한 것이지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 화소부(702)와 소스 구동 회로부(704)는 상이한 트랜지스터를 포함하여도 좋다. 구체적으로는 화소부(702)에 톱 게이트 트랜지스터를 사용하고 소스 구동 회로부(704)에 보텀 게이트 트랜지스터를 사용하는 구조, 또는 화소부(702)에 보텀 게이트 트랜지스터를 사용하고 소스 구동 회로부(704)에 톱 게이트 트랜지스터를 사용하는 구조를 채용하여도 좋다. 또한 "소스 구동 회로부(704)"라는 용어를 "게이트 구동 회로부"라는 용어로 치환할 수 있다.
신호선(710)은 트랜지스터(750 및 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정을 거쳐 형성된다. 구리 원소를 포함한 재료를 사용하여 신호선(710)을 형성하는 경우, 배선 저항으로 인한 신호 지연 등이 저감되어 대화면 표시가 가능하게 된다.
FPC 단자부(708)는 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 포함한다. 또한 접속 전극(760)은 트랜지스터(750 및 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정을 거쳐 형성된다. 접속 전극(760)은 이방성 도전막(780)을 통하여 FPC(716)에 포함되는 단자에 전기적으로 접속된다.
예들 들어, 제 1 기판(701) 및 제 2 기판(705)으로서, 유리 기판을 사용할 수 있다. 제 1 기판(701) 및 제 2 기판(705)으로서, 플렉시블 기판을 사용하여도 좋다. 플렉시블 기판의 예는 플라스틱 기판이다.
제 1 기판(701)과 제 2 기판(705) 사이에 구조체(778)가 제공된다. 구조체(778)는 절연막의 선택적 에칭에 의하여 얻어지는 기둥형 스페이서이며, 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀 갭)를 제어하기 위하여 제공된다. 또는 구조체(778)로서, 구(球)형 스페이서를 사용하여도 좋다.
제 2 기판(705) 측에는 블랙 매트릭스로서 기능하는 차광막(738), 컬러 필터로서 기능하는 착색막(736), 및 차광막(738) 및 착색막(736)과 접하는 절연막(734)이 제공된다.
<3-2. 액정 소자를 포함하는 표시 장치의 구조예>
도 53의 표시 장치(700)는 액정 소자(775)를 포함한다. 액정 소자(775)는 도전막(772), 도전막(774), 및 액정층(776)을 포함한다. 도전막(774)은 제 2 기판(705) 측에 제공되며 대향 전극으로서 기능한다. 도 53의 표시 장치(700)는 도전막(772)과 도전막(774) 사이에 인가되는 전압에 따라 변화되는 액정층(776)의 배향 상태에 의하여 빛의 투과 또는 비투과를 제어하는 방법으로 화상을 표시할 수 있다.
도전막(772)은 트랜지스터(750)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막과 전기적으로 접속된다. 도전막(772)은 평탄화 절연막(770) 위에 형성되고, 화소 전극 즉 표시 소자의 한쪽 전극으로서 기능한다.
가시광을 투과시키는 도전막 또는 가시광을 반사하는 도전막을 도전막(772)으로서 사용할 수 있다. 예들 들어, 인듐(In), 아연(Zn), 및 주석(Sn) 중에서 선택되는 원소를 포함한 재료가 가시광을 투과시키는 도전막에 적합하게 사용된다. 예를 들어 알루미늄 또는 은을 포함한 재료가 가시광을 반사하는 도전막에 적합하게 사용된다.
가시광을 반사하는 도전막이 도전막(772)으로서 사용되는 경우, 표시 장치(700)는 반사형 액정 표시 장치이다. 가시광을 투과시키는 도전막이 도전막(772)으로서 사용되는 경우, 표시 장치(700)는 투과형 액정 표시 장치이다.
도전막(772) 위의 구조를 변경함으로써 액정 소자의 구동 방법을 변경할 수 있고, 이 경우의 예를 도 54에 도시하였다. 도 54에 도시된 표시 장치(700)는 액정 소자의 구동 모드로서 수평 전계 모드(예를 들어 FFS 모드)를 채용하는 예이다. 도 54에 도시된 구조에서는 절연막(773)이 도전막(772) 위에 제공되고, 도전막(774)이 절연막(773) 위에 제공된다. 이러한 구조에서, 도전막(774)은 공통 전극으로서 기능하고, 절연막(773)을 통하여 도전막(772)과 도전막(774) 사이에 생기는 전계는 액정층(776)의 배향 상태를 제어할 수 있다.
도 53 및 도 54에는 도시되지 않았지만, 도전막(772) 및/또는 도전막(774)에는 액정층(776)과 접하는 측에 배향막을 제공하여도 좋다. 도 53 및 도 54에는 도시되지 않았지만, 편광 부재, 위상차 부재, 또는 반사 방지 부재 등의 광학 부재(광학 기판) 등을 적절히 제공하여도 좋다. 예를 들어 편광 기판 및 위상차 기판을 사용함으로써 원편광을 얻어도 좋다. 또한 광원으로서 백라이트 또는 사이드 라이트 등을 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽(thermotropic) 액정, 저분자 액정, 고분자 액정, 폴리머 분산형 액정, 강유전성 액정, 또는 반(anti)강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 또는 등방상 등을 나타낸다.
수평 전계 모드를 채용하는 경우, 배향막이 불필요한 블루상(blue phase)을 나타내는 액정을 사용하여도 좋다. 블루상은 콜레스테릭 액정의 온도가 상승될 때 콜레스테릭상이 등방상으로 전이하기 직전에 생기는 액정상 중 하나이다. 블루상은 좁은 온도 범위에서만 나타나기 때문에 온도 범위를 향상시키기 위하여, 수중량% 이상의 키랄제를 혼합한 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정, 및 키랄제를 포함하는 액정 조성물은 응답 속도가 짧고, 광학적 등방성을 가지고, 이에 의하여 배향 처리가 불필요하게 된다. 배향막을 제공할 필요가 없기 때문에 러빙 처리가 불필요하다; 따라서 러빙 처리에 의하여 생기는 정전기 방전 대미지를 방지할 수 있고, 제작 공정에서의 액정 표시 장치의 불량 및 대미지를 저감할 수 있다. 또한 블루상을 나타내는 액정 재료는 시야각 의존성이 작다.
표시 소자로서 액정 소자를 사용하는 경우, TN(twisted nematic) 모드, IPS(in-plane switching) 모드, FFS(fringe field switching) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optical compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, 또는 AFLC(anti-ferroelectric liquid crystal) 모드 등을 사용할 수 있다.
또한 수직 배향(VA: vertical alignment) 모드의 투과형 액정 표시 장치 등의 노멀리 블랙 액정 표시 장치를 사용하여도 좋다. 수직 배향 모드의 예에는 몇 가지 예가 있고, 예를 들어 MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, 또는 ASV 모드 등을 채용할 수 있다.
<3-3. 발광 소자를 포함한 표시 장치>
도 55에 도시된 표시 장치(700)는 발광 소자(782)를 포함한다. 발광 소자(782)는 도전막(772), EL층(786), 및 도전막(788)을 포함한다. 도 55에 도시된 표시 장치(700)는 발광 소자(782)의 EL층(786)으로부터의 발광을 이용함으로써 화상을 표시할 수 있다. 또한 EL층(786)은 유기 화합물 또는 퀀텀닷 등의 무기 화합물을 포함한다.
유기 화합물에 사용할 수 있는 재료의 예에는 형광 재료 및 인광 재료가 포함된다. 퀀텀닷에 사용할 수 있는 재료의 예에는 콜로이드상 퀀텀닷 재료, 합금형 퀀텀닷 재료, 코어 셸형 퀀텀닷 재료, 및 코어형 퀀텀닷 재료가 포함된다. 제 12족 및 제 16족에 속하는 원소, 제 13족 및 제 15족에 속하는 원소, 또는 제 14족 및 제 16족에 속하는 원소를 포함한 재료를 사용하여도 좋다. 또는 카드뮴(Cd), 셀레늄(Se), 아연(Zn), 황(S), 인(P), 인듐(In), 텔루륨(Te), 납(Pb), 갈륨(Ga), 비소(As), 또는 알루미늄(Al) 등의 원소를 포함한 재료를 사용하여도 좋다.
증착법(진공 증착법을 포함함), 액적 토출법(잉크젯법이라고도 함), 코팅법, 또는 그라비어 인쇄법 등의 방법에 의하여, 상술한 유기 화합물 및 무기 화합물을 퇴적할 수 있다. 저분자 재료, 중분자 재료(올리고머 및 덴드리머를 포함함), 또는 고분자 재료가 EL층(786)에 포함되어도 좋다.
여기서는 액적 토출법에 의한 EL층(786)의 형성 방법에 대하여, 도 58의 (A) 내지 (D)를 참조하여 설명한다. 도 58의 (A) 내지 (D)는 EL층(786)의 형성 방법을 도시한 단면도이다.
우선, 도전막(772)을 평탄화 절연막(770) 위에 형성하고, 도전막(772)의 일부를 덮도록 절연막(730)을 형성한다(도 58의 (A) 참조).
이 후, 절연막(730)의 개구인 도전막(772)의 노출된 부분에 액적 토출 장치(783)로부터 액적(784)을 토출하여, 조성물을 포함하는 층(785)을 형성한다. 액적(784)은 용매를 포함하는 조성물이며, 도전막(772)에 부착된다(도 58의 (B) 참조).
또한 액적(784)의 토출 단계는 감압하에서 실시하여도 좋다.
다음에 조성물을 포함하는 층(785)으로부터 용매를 제거하고, 이 층을 고체화하여 EL층(786)을 형성한다(도 58의 (C) 참조).
용매를 건조 또는 가열에 의하여 제거하여도 좋다.
다음에 EL층(786) 위에 도전막(788)을 형성함으로써 발광 소자(782)가 형성된다(도 58의 (D) 참조).
상술한 바와 같이, 액적 토출법에 의하여 EL층(786)을 형성하면, 조성물을 선택적으로 토출할 수 있기 때문에 재료의 낭비를 저감할 수 있다. 또한 성형을 위한 리소그래피 공정 등이 불필요하기 때문에 공정을 간략화할 수 있고, 저비용화를 실현할 수 있다.
상술한 액적 토출법은 조성물의 토출구를 가진 노즐을 포함하는 수단, 또는 하나 또는 복수의 노즐을 가지는 헤드 등의 액적 토출 수단의 총칭이다.
다음에 액적 토출법에 사용하는 액적 토출 장치에 대하여 도 59를 참조하여 설명한다. 도 59는 액적 토출 장치(1400)를 도시한 개념도이다.
액적 토출 장치(1400)는 액적 토출 수단(1403)을 포함한다. 또한 액적 토출 수단(1403)은 헤드(1405) 및 헤드(1412)를 가진다.
헤드(1405) 및 헤드(1412)는 제어 수단(1407)에 접속되고, 이 제어 수단(1407)은 컴퓨터(1410)에 의하여 제어되기 때문에 프로그램된 패턴을 묘화할 수 있다.
묘화는 예를 들어 기판(1402) 위에 형성되는 마커(1411)에 기초한 타이밍에 실시하여도 좋다. 또는 기판(1402)의 바깥쪽 가장자리를 바탕으로 기준점을 결정하여도 좋다. 여기서는 촬상 수단(1404)에 의하여 마커(1411)를 검출하고, 화상 처리 수단(1409)에 의하여 디지털 신호로 변환한다. 그리고 디지털 신호를 컴퓨터(1410)에 의하여 인식하고 나서, 제어 신호를 생성하고 제어 수단(1407)으로 전송한다.
촬상 수단(1404)으로서는 전하 결합 장치(CCD) 또는 상보형 금속 산화물 반도체(CMOS)를 사용한 이미지 센서 등을 사용할 수 있다. 또한 기판(1402) 위에 형성될 패턴에 대한 정보는 기억 매체(1408)에 기억되고, 이 정보에 기초하여 제어 신호가 제어 수단(1407)으로 전송되어, 액적 토출 수단(1403)의 각 헤드(1405 및 1412)가 개별적으로 제어될 수 있다. 토출될 재료는 재료 공급원(1413 및 1414)으로부터 배관을 통하여 헤드(1405 및 1412)에 각각 공급된다.
헤드(1405)의 내부에는 점선(1406)으로 나타낸 바와 같이 액체 재료로 충전된 공간, 및 토출구인 노즐이 제공된다. 나타내지 않았지만, 헤드(1412)의 내부 구조는 헤드(1405)의 내부 구조와 마찬가지이다. 헤드들(1405 및 1412)의 노즐의 크기가 서로 상이하면, 상이한 재료를 상이한 폭으로 동시에 토출할 수 있다. 각 헤드로 복수의 발광 재료를 토출하여 묘화할 수 있다. 넓은 영역에 묘화하는 경우, 스루풋을 향상시키기 위하여, 복수의 노즐로부터 동일한 재료를 동시에 토출하여 묘화할 수 있다. 대형 기판을 사용하는 경우, 헤드(1405 및 1412)는 도 59에서 화살표(X, Y, 및 Z)로 가리킨 방향으로 기판을 자유로이 주사할 수 있고, 패턴을 묘화하는 영역을 자유로이 설정할 수 있다. 이로써, 하나의 기판 위에 복수의 동일한 패턴을 묘화할 수 있다.
또한 조성물을 토출하는 단계는 감압하에서 실시하여도 좋다. 조성물을 토출할 때에 기판을 가열하여도 좋다. 조성물을 토출한 후, 건조 및 베이킹 중 한쪽 또는 양쪽 모두를 실시한다. 건조와 베이킹은 양쪽 모두 가열 처리이지만, 목적, 온도, 및 시간이 상이하다. 건조 단계 및 베이킹 단계는 상압하 또는 감압하에서 레이저 조사, RTA(rapid thermal annealing), 또는 가열로를 사용한 가열 등에 의하여 실시한다. 또한 가열 처리의 타이밍 및 가열 처리의 횟수에 특별한 제한은 없다. 건조 단계 및 베이킹 단계 각각을 양호하게 실시하기 위한 온도는 기판의 재료 및 조성물의 성질에 의존한다.
상술한 방법으로 액적 토출 장치로 EL층(786)을 형성할 수 있다.
도 55에 나타낸 표시 장치(700)에 대하여 다시 설명한다.
도 55의 표시 장치(700)에서는 평탄화 절연막(770) 및 도전막(772) 위에 절연막(730)이 제공된다. 절연막(730)은 도전막(772)의 일부를 덮는다. 또한 발광 소자(782)는 톱 이미션 구조를 가진다. 따라서 도전막(788)은 투광성을 가지며, EL층(786)으로부터 방출되는 빛을 투과시킨다. 본 실시형태에서는 톱 이미션 구조를 예시하였지만, 구조는 이에 한정되지 않는다. 예를 들어 빛이 도전막(772) 측으로 방출되는 보텀 이미션 구조, 또는 빛이 도전막(772) 측 및 도전막(788) 측의 양쪽으로 방출되는 듀얼 이미션 구조를 채용하여도 좋다.
착색막(736)은 발광 소자(782)와 중첩되도록 제공되고, 차광막(738)은 절연막(730)과 중첩되도록 리드 배선부(711) 및 소스 구동 회로부(704)에 제공된다. 착색막(736) 및 차광막(738)은 절연막(734)으로 덮인다. 발광 소자(782)와 절연막(734) 사이의 공간은 밀봉막(732)으로 충전되어 있다. 표시 장치(700)의 구조는 착색막(736)이 제공된 도 55의 예에 한정되지 않는다. 예를 들어 EL층(786)이 구분 형성(separate coloring)에 의하여 형성되는 경우에는, 착색막(736)이 없는 구조를 채용하여도 좋다.
<3-4. 입출력 장치가 제공되는 표시 장치의 구조예>
도 54 및 도 55에 도시된 표시 장치(700)에는 입출력 장치를 제공하여도 좋다. 입출력 장치의 예로서는 터치 패널 등을 들 수 있다.
도 56은 도 54에 도시된 표시 장치(700)가 터치 패널(791)을 포함하는 구조를 도시한 것이다. 도 57은 도 55에 도시된 표시 장치(700)가 터치 패널(791)을 포함하는 구조를 도시한 것이다.
도 56은 도 54에 도시된 표시 장치(700)에 터치 패널(791)이 제공되는 구조의 단면도이고, 도 57은 도 55에 도시된 표시 장치(700)에 터치 패널(791)이 제공되는 구조의 단면도이다.
우선, 도 56 및 도 57에 도시된 터치 패널(791)에 대하여 아래에서 설명한다.
도 56 및 도 57에 도시된 터치 패널(791)은 기판(705)과 착색막(736) 사이에 제공되는 소위 인셀 터치 패널이다. 터치 패널(791)은 착색막(736)을 형성하기 전에 기판(705) 측에 형성된다.
또한 터치 패널(791)은 차광막(738), 절연막(792), 전극(793), 전극(794), 절연막(795), 전극(796), 및 절연막(797)을 포함한다. 예를 들어 손가락 또는 스타일러스 등의 물체가 근접하면, 전극(793)과 전극(794) 사이의 상호 용량의 변화를 검출할 수 있다.
전극(793)이 전극(794)과 교차되는 부분을 도 56 및 도 57에 도시된 트랜지스터(750)의 상부에 도시하였다. 전극(796)은 절연막(795)에 제공된 개구를 통하여 전극(794)을 끼우는 2개의 전극(793)에 전기적으로 접속된다. 또한 도 56 및 도 57에는 전극(796)이 제공되는 영역을 화소부(702)에 제공하는 구조를 예로서 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 전극(796)이 제공되는 영역을 소스 구동 회로부(704)에 제공하여도 좋다.
전극(793) 및 전극(794)은 차광막(738)과 중첩되는 영역에 제공된다. 도 56에 도시된 바와 같이, 전극(793)은 발광 소자(782)와 중첩되지 않는 것이 바람직하다. 도 57에 도시된 바와 같이, 전극(793)은 액정 소자(775)와 중첩되지 않는 것이 바람직하다. 바꿔 말하면, 전극(793)은 발광 소자(782) 및 액정 소자(775)와 중첩되는 영역에 개구를 가진다. 즉 전극(793)은 메시 형상을 가진다. 이러한 구조로 함으로써, 전극(793)은 발광 소자(782)로부터 방출되는 빛을 차단하지 않거나 또는 전극(793)은 액정 소자(775)를 투과하는 빛을 차단하지 않는다. 따라서 터치 패널(791)이 제공되더라도 휘도는 저감되기 어렵기 때문에 시인성이 높고 소비전력이 낮은 표시 장치를 얻을 수 있다. 또한 전극(794)은 전극(793)의 구조와 비슷한 구조를 가질 수 있다.
전극(793) 및 전극(794)은 발광 소자(782)와 중첩되지 않기 때문에 전극(793) 및 전극(794)에는 가시광에 대한 투과율이 낮은 금속 재료를 사용할 수 있다. 또한 전극(793) 및 전극(794)은 액정 소자(775)와 중첩되지 않기 때문에 가시광에 대한 투과율이 낮은 금속 재료를 전극(793) 및 전극(794)에 사용할 수 있다.
그래서 가시광의 투과율이 높은 산화물 재료를 사용하는 경우와 비교하여 전극(793 및 794)의 저항을 저감할 수 있으므로 터치 패널의 센서 감도를 높일 수 있다.
예를 들어 전극(793, 794, 및 796)에 도전성 나노와이어를 사용하여도 좋다. 이 나노와이어는 1nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 25nm 이하의 평균 직경을 가져도 좋다. 나노와이어로서는 Ag 나노와이어, Cu 나노와이어, 또는 Al 나노와이어 등의 금속 나노와이어, 또는 카본 나노튜브를 사용하여도 좋다. 예를 들어 Ag 나노와이어를 전극(793, 794, 및 796) 중 어느 하나 또는 모두에 사용하는 경우, 가시광의 투과율을 89% 이상으로 할 수 있고, 시트 저항을 40Ω/sq. 이상 100Ω/sq. 이하로 할 수 있다.
인셀 터치 패널의 구조를 도 56 및 도 57에 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 표시 장치(700) 위에 형성된 터치 패널, 소위 온셀 터치 패널, 또는 표시 장치(700)에 부착된 터치 패널, 소위 아웃셀 터치 패널을 사용하여도 좋다.
이런 식으로 본 발명의 일 형태의 표시 장치는 다양한 종류의 터치 패널과 조합할 수 있다.
본 실시형태의 적어도 일부를 본 명세서에 기재된 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 포함하는 표시 장치에 대하여 도 60의 (A) 내지 (C)를 참조하여 설명한다.
<4. 표시 장치의 회로 구성>
도 60의 (A)에 도시된 표시 장치는 표시 소자의 화소를 포함하는 영역(이후 화소부(502)라고 함), 화소부(502) 외측에 제공되고 화소를 구동하는 회로를 포함하는 회로부(이후 이 회로부를 구동 회로부(504)라고 함), 소자를 보호하는 기능을 가지는 회로(이후 이 회로를 보호 회로(506)라고 함), 및 단자부(507)를 포함한다. 또한 보호 회로(506)를 반드시 제공할 필요는 없다.
구동 회로부(504)의 일부 또는 전체는 화소부(502)가 형성된 기판 위에 형성되는 것이 바람직하다. 이로써 부품수 및 단자수를 저감할 수 있다. 구동 회로부(504)의 일부 또는 전체가 화소부(502)가 형성된 기판 위에 형성되지 않은 경우, 구동 회로부(504)의 일부 또는 전체를 COG 또는 TAB(tape automated bonding)에 의하여 실장할 수 있다.
화소부(502)는 X(X는 2 이상의 자연수임)행 및 Y(Y는 2 이상의 자연수임)열로 배열된 표시 소자들을 구동시키기 위한 복수의 회로(이후 이 회로를 화소 회로(501)라고 함)를 포함한다. 구동 회로부(504)는 화소를 선택하는 신호(주사 신호)를 공급하기 위한 회로(이후 이 회로를 게이트 드라이버(504a)라고 함) 및 화소의 표시 소자를 구동시키는 신호(데이터 신호)를 공급하기 위한 회로(이후 이 회로를 소스 드라이버(504b)라고 함) 등의 구동 회로를 포함한다.
게이트 드라이버(504a)는 시프트 레지스터 등을 포함한다. 게이트 드라이버(504a)는 단자부(507)를 통하여 시프트 레지스터를 구동시키기 위한 신호를 받고, 신호를 출력한다. 예를 들어 게이트 드라이버(504a)는 스타트 펄스 신호 또는 클록 신호 등을 받고, 펄스 신호를 출력한다. 게이트 드라이버(504a)는 주사 신호가 공급되는 배선(이후 주사선(GL_1 내지 GL_X)이라고 함)의 전위를 제어하는 기능을 가진다. 또한 복수의 게이트 드라이버(504a)를 제공하여 주사선(GL_1 내지 GL_X)을 개별적으로 제어하여도 좋다. 또는 게이트 드라이버(504a)는 초기화 신호를 공급하는 기능을 가진다. 이에 한정되지 않고, 게이트 드라이버(504a)로부터는 다른 신호가 공급될 수 있다.
소스 드라이버(504b)는 시프트 레지스터 등을 포함한다. 소스 드라이버(504b)는 단자부(507)를 통하여 시프트 레지스터를 구동시키기 위한 신호뿐만 아니라, 데이터 신호가 생성되는 신호(화상 신호)를 받는다. 소스 드라이버(504b)는 화소 회로(501)에 기록될 데이터 신호를 화상 신호로부터 생성하는 기능을 가진다. 또한 소스 드라이버(504b)는 스타트 펄스 신호 또는 클록 신호 등의 입력에 의하여 생성되는 펄스 신호에 따라, 데이터 신호의 출력을 제어하는 기능을 가진다. 또한 소스 드라이버(504b)는 데이터 신호가 공급되는 배선(이후 데이터선(DL_1 내지 DL_Y)이라고 함)의 전위를 제어하는 기능을 가진다. 또는 소스 드라이버(504b)는 초기화 신호를 공급하는 기능을 가진다. 이에 한정되지 않고, 소스 드라이버(504b)로부터는 다른 신호가 공급될 수 있다.
소스 드라이버(504b)는 예를 들어 복수의 아날로그 스위치를 포함한다. 소스 드라이버(504b)는 복수의 아날로그 스위치를 순차적으로 온 상태로 함으로써 얻어지는 시분할 화상 신호를 데이터 신호로서 출력할 수 있다. 소스 드라이버(504b)는 시프트 레지스터 등을 포함하여도 좋다.
주사 신호가 공급되는 복수의 주사선(GL) 중 하나 및 데이터 신호가 공급되는 복수의 데이터선(DL) 중 하나를 통하여 복수의 화소 회로(501) 각각에 펄스 신호 및 데이터 신호가 각각 입력된다. 복수의 화소 회로(501) 각각에서의 데이터 신호의 기록 및 유지는 게이트 드라이버(504a)에 의하여 제어된다. 예를 들어 m행 n열째(m은 X 이하의 자연수이고, n은 Y 이하의 자연수임)의 화소 회로(501)에는 주사선(GL_m)을 통하여 게이트 드라이버(504a)로부터 펄스 신호가 입력되고, 주사선(GL_m)의 전위에 따라 데이터선(DL_n)을 통하여 소스 드라이버(504b)로부터 데이터 신호가 입력된다.
도 60의 (A)의 보호 회로(506)는 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 주사선(GL)에 접속된다. 또는 보호 회로(506)는 소스 드라이버(504b)와 화소 회로(501) 사이의 데이터선(DL)에 접속된다. 또는 보호 회로(506)는 게이트 드라이버(504a)와 단자부(507) 사이의 배선에 접속될 수 있다. 또는 보호 회로(506)는 소스 드라이버(504b)와 단자부(507) 사이의 배선에 접속될 수 있다. 또한 단자부(507)란 외부 회로로부터 표시 장치에 전력, 제어 신호, 및 화상 신호를 입력하기 위한 단자를 가지는 부분을 말한다.
보호 회로(506)는 이 보호 회로에 접속된 배선에 특정한 범위 밖의 전위가 공급되었을 때, 이 보호 회로에 접속된 배선을 다른 배선에 전기적으로 접속시킨다.
도 60의 (A)에 도시된 바와 같이, 화소부(502) 및 구동 회로부(504)에 제공된 보호 회로(506)는 ESD(electrostatic discharge) 등에 의하여 발생하는 과전류에 대한 표시 장치의 내성을 향상시킬 수 있다. 또한 보호 회로(506)의 구성은 이에 한정되지 않고, 예를 들어 보호 회로(506)는 게이트 드라이버(504a) 또는 소스 드라이버(504b)에 접속될 수 있다. 또는 보호 회로(506)는 단자부(507)에 접속될 수 있다.
본 발명의 일 형태는 구동 회로부(504)가 게이트 드라이버(504a) 및 소스 드라이버(504b)를 포함하는, 도 60의 (A)의 예에 한정되지 않는다. 예를 들어 게이트 드라이버(504a)만을 형성하여도 좋고, 별도로 준비된 소스 구동 회로가 형성된 기판(예를 들어 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 구동 회로 기판)을 실장하여도 좋다.
도 60의 (A)의 복수의 화소 회로(501) 각각은 예를 들어 도 60의 (B)에 도시된 구성을 가질 수 있다.
도 60의 (B)의 화소 회로(501)는 액정 소자(570), 트랜지스터(550), 및 용량 소자(560)를 포함한다. 트랜지스터(550)로서는 상기 실시형태에서 설명한 트랜지스터를 사용할 수 있다.
화소 회로(501)의 사양에 따라 액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위가 적절히 설정된다. 액정 소자(570)의 배향 상태는 기록되는 데이터에 의존한다. 복수의 화소 회로(501) 각각에 포함되는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위를 공급하여도 좋다. 화소 회로(501)의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공급되는 전위는 행마다 상이하여도 좋다.
액정 소자(570)를 포함하는 표시 장치의 구동 방법의 예에는 TN 모드, STN 모드, VA 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optically compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(anti-ferroelectric liquid crystal) 모드, MVA 모드, PVA(patterned vertical alignment) 모드, IPS 모드, FFS 모드, 및 TBA(transverse bend alignment) 모드가 포함된다. 표시 장치를 구동하는 방법의 다른 예에는 ECB(electrically controlled birefringence) 모드, PDLC(polymer-dispersed liquid crystal) 모드, PNLC(polymer network liquid crystal) 모드, 및 게스트-호스트 모드가 포함된다. 이에 한정되지 않고, 다양한 액정 소자 및 구동 방법을 사용할 수 있다.
m행 n열째의 화소 회로(501)에서, 트랜지스터(550)의 소스 전극 및 드레인 전극 중 한쪽은 데이터선(DL_n)에 전기적으로 접속되고, 트랜지스터(550)의 소스 전극 및 드레인 전극 중 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 트랜지스터(550)의 게이트 전극은 주사선(GL_m)에 전기적으로 접속된다. 트랜지스터(550)는 온 또는 오프가 되어 데이터 신호가 기록될지를 제어한다.
용량 소자(560)의 한 쌍의 전극 중 한쪽은 전위가 공급되는 배선(이후 전위 공급선(VL)이라고 함)에 전기적으로 접속되고, 용량 소자(560)의 한 쌍의 전극 중 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 전위 공급선(VL)의 전위는 화소 회로(501)의 사양에 따라 적절히 설정된다. 용량 소자(560)는 기록된 데이터를 기억하기 위한 저장 용량 소자(storage capacitor)로서 기능한다.
예를 들어 도 60의 (B)의 화소 회로(501)를 포함하는 표시 장치에서는 도 60의 (A)에서의 게이트 드라이버(504a)가 화소 회로(501)를 행마다 순차적으로 선택하여 트랜지스터(550)를 온으로 하고, 데이터 신호가 기록된다.
트랜지스터(550)가 오프가 되면, 데이터가 기록된 화소 회로(501)는 유지 상태가 된다. 이 동작을 행마다 순차적으로 실시함으로써 화상이 표시될 수 있다.
또는 도 60의 (A)의 복수의 화소 회로(501) 각각은 예를 들어 도 60의 (C)에 도시된 구성을 가질 수 있다.
도 60의 (C)의 화소 회로(501)는 트랜지스터(552 및 554), 용량 소자(562), 및 발광 소자(572)를 포함한다. 트랜지스터(552) 및/또는 트랜지스터(554)로서 상술한 실시형태에 기재된 트랜지스터를 사용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극 중 한쪽은 데이터 신호가 공급되는 배선(이후 데이터선(DL_n)이라고 함)에 전기적으로 접속된다. 트랜지스터(552)의 게이트 전극은 게이트 신호가 공급되는 배선(이후 주사선(GL_m)이라고 함)에 전기적으로 접속된다.
트랜지스터(552)는 온 또는 오프가 되어 데이터 신호가 기록될지를 제어한다.
용량 소자(562)의 한 쌍의 전극 중 한쪽은 전위가 공급되는 배선(이후 전위 공급선(VL_a)이라고 함)에 전기적으로 접속되고, 용량 소자(562)의 한 쌍의 전극 중 다른 쪽은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
용량 소자(562)는 기록된 데이터를 기억하기 위한 저장 용량 소자로서 기능한다.
트랜지스터(554)의 소스 전극 및 드레인 전극 중 한쪽은 전위 공급선(VL_a)에 전기적으로 접속된다. 트랜지스터(554)의 게이트 전극은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)의 양극 및 음극 중 한쪽은 전위 공급선(VL_b)에 전기적으로 접속되고, 발광 소자(572)의 양극 및 음극 중 다른 쪽은 트랜지스터(554)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)로서는 예를 들어 유기 전계 발광 소자(유기 EL 소자라고도 함)를 사용할 수 있다. 또한 발광 소자(572)는 이에 한정되지 않고, 무기 재료를 포함하는 무기 EL 소자이어도 좋다.
전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에 고전원 전위(V DD)가 공급되고, 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 다른 쪽에 저전원 전위(V SS)가 공급된다.
도 60의 (C)의 화소 회로(501)를 포함하는 표시 장치에서는 도 60의 (A)의 게이트 드라이버(504a)가 화소 회로(501)를 행마다 순차적으로 선택하여 트랜지스터(552)를 온으로 하고, 데이터 신호가 기록된다.
트랜지스터(552)가 오프가 되면, 데이터가 기록된 화소 회로(501)는 유지 상태가 된다. 또한 트랜지스터(554)의 소스 전극과 드레인 전극 사이를 흐르는 전류량은 기록된 데이터 신호의 전위에 따라 제어된다. 발광 소자(572)는 흐르는 전류의 양에 대응하는 휘도로 빛을 방출한다. 이 동작을 행마다 순차적으로 실시함으로써 화상이 표시될 수 있다.
본 실시형태의 적어도 일부를 본 명세서에 기재된 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 각각 포함하는 표시 모듈 및 전자 기기에 대하여 도 61, 도 62의 (A) 내지 (E), 도 63의 (A) 내지 (G), 도 64의 (A) 내지 (E), 도 65의 (A) 및 (B), 그리고 도 66의 (A) 및 (B)를 참조하여 설명한다.
<5-1. 표시 모듈>
도 61에 도시된 표시 모듈(7000)에서 상부 커버(7001)와 하부 커버(7002) 사이에 FPC(7003)에 접속된 터치 패널(7004), FPC(7005)에 접속된 표시 패널(7006), 백라이트(7007), 프레임(7009), 인쇄 기판(7010), 및 배터리(7011)가 제공된다.
본 발명의 일 형태의 반도체 장치는 예를 들어 표시 패널(7006)에 사용될 수 있다.
상부 커버(7001) 및 하부 커버(7002)의 형상 및 크기는 터치 패널(7004) 및 표시 패널(7006)의 크기에 따라 적절히 변경될 수 있다.
터치 패널(7004)은 저항 터치 패널 또는 정전 터치 패널일 수 있고, 표시 패널(7006)과 중첩될 수 있다. 또는 표시 패널(7006)의 대향 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 또는 표시 패널(7006)의 각 화소에 포토센서를 제공하여, 광학식 터치 패널을 형성하여도 좋다.
백라이트(7007)는 광원(7008)을 포함한다. 본 발명의 일 형태는 광원(7008)이 백라이트(7007) 위에 제공된 도 61의 구조에 한정되지 않는다. 예를 들어 백라이트(7007)의 단부에 광원(7008)이 제공되고, 광 확산판이 더 제공되는 구조를 채용하여도 좋다. 또한 유기 EL 소자 등의 자기 발광의 발광 소자를 사용하는 경우 또는 반사형 패널 등을 채용하는 경우에는, 백라이트(7007)를 제공할 필요는 없다.
프레임(7009)은 표시 패널(7006)을 보호하고, 인쇄 회로 기판(7010)의 동작에 의하여 발생하는 전자기파를 차단하기 위한 전자기 실드로서 기능한다. 프레임(7009)은 방열판(radiator plate)으로서 기능하여도 좋다.
인쇄 기판(7010)은 전원 회로와, 영상 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 포함한다. 전원 회로에 전력을 공급하기 위한 전원으로서, 외부 상용 전원, 또는 별도의 배터리(7011)를 사용하여도 좋다. 배터리(7011)는 상용 전원을 사용하는 경우에는 생략할 수 있다.
표시 모듈(7000)에 편광판, 위상차판, 또는 프리즘 시트 등의 부재를 추가적으로 제공하여도 좋다.
<5-2. 전자 기기 1>
다음에 도 62의 (A) 내지 (E)는 전자 기기의 예를 도시한 것이다.
도 62의 (A)는 파인더(8100)가 장착된 카메라(8000)의 외관도이다.
카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 및 셔터 버튼(8004) 등을 포함한다. 또한 탈착 가능한 렌즈(8006)가 카메라(8000)에 장착된다.
여기서는 카메라(8000)의 렌즈(8006)는 교환을 위하여 하우징(8001)으로부터 떼어낼 수 있지만, 렌즈(8006)는 하우징(8001)에 포함되어도 좋다.
셔터 버튼(8004)을 눌러서 카메라(8000)로 화상을 찍을 수 있다. 또한 터치 패널로서 기능하는 표시부(8002)를 터치하여 화상을 찍을 수 있다.
카메라(8000)의 하우징(8001)은 전극을 포함하는 마운트를 포함하기 때문에 파인더(8100) 또는 스트로보스코프 등을 하우징(8001)에 접속시킬 수 있다.
파인더(8100)는 하우징(8101), 표시부(8102), 및 버튼(8103) 등을 포함한다.
하우징(8101)은 카메라(8000)의 마운트와 연결하는 마운트를 포함하기 때문에 파인더(8100)를 카메라(8000)에 접속시킬 수 있다. 이 마운트는 전극을 포함하고 전극을 통하여 카메라(8000)로부터 수신한 화상 등을 표시부(8102)에 표시할 수 있다.
버튼(8103)은 전원 버튼으로서 기능한다. 버튼(8103)으로 표시부(8102)를 온 및 오프로 할 수 있다.
본 발명의 일 형태의 표시 장치를 카메라(8000)의 표시부(8002), 및 파인더(8100)의 표시부(8102)에 사용할 수 있다.
도 62의 (A)에서 카메라(8000)와 파인더(8100)는 분리되고 탈착 가능한 전자 기기이지만, 카메라(8000)의 하우징(8001)에는 표시 장치를 가지는 파인더가 포함되어도 좋다.
도 62의 (B)는 헤드 마운트 디스플레이(8200)의 외관도이다.
헤드 마운트 디스플레이(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 및 케이블(8205) 등을 포함한다. 장착부(8201)는 배터리(8206)를 포함한다.
케이블(8205)을 통하여 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 포함하여 화상 데이터 등의 영상 데이터를 수신하고, 그것을 표시부(8204)에 표시한다. 본체(8203)의 카메라에 의하여 사용자의 눈알 및 눈꺼풀의 움직임을 파악하고 나서, 그 파악한 데이터를 사용하여 사용자의 시점의 좌표를 산출함으로써, 사용자의 눈을 입력 수단으로서 이용한다.
장착부(8201)는 사용자와 접하도록 복수의 전극을 포함하여도 좋다. 본체(8203)는 사용자의 눈알의 움직임에 따라 전극을 흐르는 전류를 검지하여 사용자의 눈의 방향을 인식하여도 좋다. 본체(8203)는 상기 전극을 흐르는 전류를 검지하여 사용자의 맥박을 모니터하여도 좋다. 장착부(8201)는 온도 센서, 압력 센서, 또는 가속도 센서 등의 센서를 포함하여 사용자의 생체 정보를 표시부(8204)에 표시시킬 수 있어도 좋다. 본체(8203)는 사용자의 머리 등의 움직임을 검지하여 사용자의 머리 등의 움직임에 맞추어 표시부(8204)에 표시하는 화상을 움직여도 좋다.
표시부(8204)에 본 발명의 일 형태의 표시 장치를 사용할 수 있다.
도 62의 (C) 내지 (E)는 헤드 마운트 디스플레이(8300)의 외관도이다. 헤드 마운트 디스플레이(8300)는 하우징(8301), 표시부(8302), 밴드 등의 고정구(8304), 및 한 쌍의 렌즈(8305)를 포함한다.
사용자는 렌즈(8305)를 통하여 표시부(8302)의 표시를 볼 수 있다. 표시부(8302)는 만곡되는 것이 바람직하다. 표시부(8302)가 만곡되면, 사용자는 화상에 대하여 높은 현실감을 느낄 수 있다. 본 실시형태에서 예시된 구조는 하나의 표시부(8302)를 가지지만, 제공되는 표시부(8302)의 개수는 하나에 한정되지 않는다. 예를 들어 2개의 표시부(8302)를 제공하여도 좋고, 이 경우 사용자의 대응하는 한쪽 눈을 위하여 하나의 표시부를 제공하면, 시차(視差)를 사용한 입체적인 표시 등이 가능하다.
본 발명의 일 형태의 표시 장치를 표시부(8302)에 사용할 수 있다. 본 발명의 일 형태의 반도체 장치를 포함하는 표시 장치는 해상도가 매우 높가 때문에 도 62의 (E)에 도시된 바와 같이 렌즈(8305)를 사용하여 화상을 확대하더라도 사용자는 화소를 인식하지 않아 더 현실적인 화상을 표시할 수 있다.
<5-3. 전자 기기 2>
다음에 도 63의 (A) 내지 (G) 및 도 64의 (A) 내지 (E)는 도 62의 (A) 내지 (E)에 도시된 전자 기기와 다른 전자 기기의 예를 도시한 것이다.
도 63의 (A) 내지 (G)에 도시된 전자 기기는 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액체, 자기, 온도, 화학 물질, 소리, 시간, 경도(硬度), 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 기울기, 진동, 냄새, 또는 적외선을 측정하는 기능을 가지는 센서), 및 마이크로폰(9008) 등을 포함한다.
도 63의 (A) 내지 (G) 및 도 64의 (A) 내지 (E)의 전자 기기는 다양한 정보(예를 들어 정지 화상, 동영상, 및 텍스트 화상)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 및 시간 등을 표시하는 기능, 다양한 소프트웨어(프로그램)로 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능으로 다양한 컴퓨터 네트워크에 접속되는 기능, 무선 통신 기능으로 다양한 데이터를 송수신하는 기능, 및 기록 매체에 기억된 프로그램 또는 데이터를 판독하고 표시부에 표시시키는 기능 등의 다양한 기능을 가진다. 또한 도 63의 (A) 내지 (G) 및 도 64의 (A) 내지 (E)의 전자 기기의 기능은 이에 한정되지 않고, 전자 기기는 다양한 기능을 가질 수 있다. 도 63의 (A) 내지 (G) 및 도 64의 (A) 내지 (E)에는 도시되지 않았지만, 전자 기기들의 각각은 복수의 표시부를 가져도 좋다. 또한 전자 기기들 각각에 카메라 등이 제공되어, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 기억 매체(외부 기억 매체 또는 카메라에 내장되는 기억 매체)에 기억시키는 기능, 또는 촬영한 화상을 표시부에 표시시키는 기능 등을 가져도 좋다.
도 63의 (A) 내지 (G) 및 도 64의 (A) 내지 (E)의 전자 기기에 대하여 아래에서 자세히 설명한다.
도 63의 (A)는 텔레비전 장치(9100)를 도시한 사시도이다. 텔레비전 장치(9100)는 예를 들어 50인치 이상, 또는 100인치 이상의 큰 화면 크기를 가지는 표시부(9001)를 포함할 수 있다.
도 63의 (B)는 휴대 정보 단말(9101)의 사시도이다. 휴대 정보 단말(9101)은 예를 들어 전화기, 노트, 및 정보 열람 시스템 중 하나 이상으로서 기능한다. 구체적으로는 휴대 정보 단말(9101)은 스마트폰으로서 사용할 수 있다. 또한 휴대 정보 단말(9101)은 스피커, 접속 단자, 또는 센서 등을 포함하여도 좋다. 휴대 정보 단말(9101)은 문장 및 화상 정보를 그 복수의 면에 표시할 수 있다. 예를 들어 3개의 조작 버튼(9050)(조작 아이콘 또는 단순히 아이콘이라고도 함)을 표시부(9001)의 하나의 면에 표시할 수 있다. 또한 파선의 직사각형으로 가리킨 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 정보(9051)의 예에는 이메일, SNS(social networking service) 메시지, 또는 전화의 수신을 알리는 표시, 이메일 또는 SNS 메시지의 제목 및 송신자, 날짜, 시각, 배터리의 잔량, 및 안테나의 수신 강도가 포함된다. 또는 정보(9051) 대신에 조작 버튼(9050) 등을 표시하여도 좋다.
도 63의 (C)는 휴대 정보 단말(9102)의 사시도이다. 휴대 정보 단말(9102)은 표시부(9001)의 3개 이상의 면에 정보를 표시하는 기능을 가진다. 여기서는 정보(9052), 정보(9053), 및 정보(9054)가 상이한 면에 표시된다. 예를 들어 휴대 정보 단말(9102)의 사용자는 자신 옷의 가슴 포켓에 휴대 정보 단말(9102)을 넣은 상태로 표시(여기서는 정보(9053))를 볼 수 있다. 구체적으로는 착신한 전화의 발신자의 전화 번호 또는 이름 등이, 휴대 정보 단말(9102)의 상방에서 볼 수 있는 위치에 표시된다. 사용자는 휴대 정보 단말(9102)을 포켓으로부터 꺼내지 않고 표시를 보고, 전화를 받을지 여부를 결정할 수 있다.
도 63의 (D)는 시계형 휴대 정보 단말(9200)의 사시도이다. 휴대 정보 단말(9200)은 이동 전화, 이메일, 문장의 열람 및 편집, 음악 재생, 인터넷 통신, 및 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다. 표시부(9001)의 표시면이 만곡되고, 만곡된 표시면에 표시가 실시될 수 있다. 휴대 정보 단말(9200)은 통신 표준에 맞는 근거리 무선 통신을 채용할 수 있다. 예를 들어 휴대 정보 단말(9200)과 무선 통신이 가능한 헤드셋 간의 상호 통신에 의하여 핸즈프리 통화를 실현할 수 있다. 또한 휴대 정보 단말(9200)은 접속 단자(9006)를 포함하고, 커넥터를 통하여 다른 정보 단말과 직접 데이터 통신을 실시할 수 있다. 접속 단자(9006)를 통한 충전도 가능하다. 또한 접속 단자(9006)를 사용하지 않고 무선 급전에 의하여 충전 동작을 실시하여도 좋다.
도 63의 (E), (F), 및 (G)는 펼친 상태, 펼쳐진 상태로부터 접힌 상태로 변화되거나 접힌 상태로부터 펼쳐진 상태로 변화되는 도중 상태, 그리고 접힌 상태인 폴더블 휴대 정보 단말(9201)을 각각 도시한 사시도이다. 휴대 정보 단말(9201)을 접으면 휴대성이 높다. 휴대 정보 단말(9201)을 펼치면, 이음매 없는 큰 표시 영역의 일람성이 높다. 휴대 정보 단말(9201)의 표시부(9001)는 힌지(9055)에 의하여 연결된 3개의 하우징(9000)에 의하여 지지된다. 인접한 2개의 하우징(9000) 사이의 힌지(9055)에서 접음으로써, 휴대 정보 단말(9201)을 펼쳐진 상태로부터 접힌 상태로 가역적으로 변형할 수 있다. 예를 들어 휴대 정보 단말(9201)은 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있다.
도 64의 (A)는 도 63의 (A)의 텔레비전 장치와 다른 텔레비전 장치(9150)의 사시도이다. 텔레비전 장치(9150)에서는 하우징(9151)에 표시부(9152)가 내장되어 있다. 여기서는 하우징(9151)은 스탠드(9153)에 의하여 지지되어 있다. 텔레비전 장치(9100)와 달리 텔레비전 장치(9150)에는 표시부(9152) 및 하우징(9151)이 형성된다.
도 64의 (A)에 도시된 텔레비전 장치(9150)는 하우징(9151)의 조작 스위치 또는 별도의 리모트 컨트롤러(9154)에 의하여 조작할 수 있다. 표시부(9152)는 터치 센서를 포함하여도 좋고, 손가락 등으로 표시부(9152)를 터치함으로써 조작할 수 있다. 리모트 컨트롤러(9154)에는 상기 리모트 컨트롤러(9154)로부터 출력된 정보를 표시하는 표시부가 제공되어도 좋다. 리모트 컨트롤러(9154)의 조작키 또는 터치 패널에 의하여, 채널이나 음량을 조작할 수 있고, 표시부(9152)에 표시되는 화상을 조작할 수 있다.
또한 텔레비전 장치(9150)에는 수신기 또는 모뎀 등이 제공된다. 수신기를 사용하여 일반적인 텔레비전 방송을 수신할 수 있다. 또한 텔레비전 장치가 모뎀을 통하여 유선 또는 무선으로 통신 네트워크에 접속됨으로써 한 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 사이, 또는 수신자들 사이)의 정보 통신을 실시할 수 있다.
도 64의 (B)는 노트북형 퍼스널 컴퓨터(9250)를 도시한 사시도이다. 노트북형 퍼스널 컴퓨터(9250)는 하우징(9251), 표시부(9252), 키보드(9253), 및 포인팅 디바이스(9254) 등을 포함한다.
도 64의 (C)는 고정식 게임기인 슬롯 머신(9300)을 도시한 사시도이다. 슬롯 머신(9300)에서는 하우징(9301)에 표시부(9303)가 내장되어 있다. 또한 슬롯 머신(9300)은 스타트 레버(9304) 또는 스톱 스위치(9305) 등의 조작 수단, 코인 투입구, 스피커, 센서용 광원(9306), 및 센서(9302) 등을 포함한다.
도 64의 (D)는 자동차(9400)의 외관도이다. 도 64의 (E)는 자동차(9400)의 운전석을 도시한 것이다. 자동차(9400)는 차체(9401), 차륜(9402), 앞유리(9403), 라이트(9404), 및 포그 램프(9405) 등을 포함한다.
본 발명의 일 형태의 표시 장치는 자동차(9400)의 표시부 등에 사용할 수 있다. 예를 들어 도 64의 (E)에 도시된 표시부(9410 내지 9417)에 본 발명의 일 형태의 표시 장치를 사용할 수 있다.
표시부(9410) 및 표시부(9411)는 자동차의 앞유리에 제공된다. 본 발명의 일 형태의 표시 장치는 그것의 전극에 투광성 도전 재료를 사용함으로써 반대 측이 비쳐 보이는, 소위 시스루 장치로 할 수 있다. 이러한 시스루 표시 장치는 자동차(9400)의 운전 시에도 시야를 가리지 않는다. 따라서 본 발명의 일 형태의 표시 장치를 자동차(9400)의 앞유리에 제공할 수 있다. 또한 표시 장치에 트랜지스터 등을 제공하는 경우에는, 유기 반도체 재료를 사용한 유기 트랜지스터, 또는 산화물 반도체를 사용한 트랜지스터 등, 투광성을 가지는 트랜지스터를 사용하면 바람직하다.
표시부(9412)는 필러 부분에 제공된다. 표시부(9413)는 대시보드에 제공된다. 예를 들어 차체에 제공된 촬상 수단에 의하여 촬영된 화상을 표시부(9412)에 표시함으로써 필러 부분으로 가려진 시계를 보완할 수 있다. 마찬가지로, 표시부(9413)는 대시보드로 가려진 시계를 보완할 수 있고, 표시부(9414)는 도어로 가려진 시계를 보완할 수 있다. 즉 자체 외측에 제공된 촬상 수단에 의하여 촬영된 화상을 표시함으로써 사각을 없애고 안전성을 높일 수 있다. 또한 운전자에게 보이지 않는 부분을 보완하는 화상을 표시함으로써 운전자는 더 쉽고 편하게 안전을 확인할 수 있다.
표시부(9417)는 핸들에 제공된다. 표시부(9415), 표시부(9416), 또는 표시부(9417)는 내비게이션 정보, 스피드미터, 타코미터(tachometer), 주행 거리, 급유량, 기어 시프트 인디케이터, 및 에어컨디셔너의 설정 등, 각종 정보를 제공할 수 있다. 표시부의 표시 항목 또는 레이아웃 등은 사용자가 적절히 자유로이 변경할 수 있다. 상술한 정보는 표시부(9410 내지 9414)에 표시할 수도 있다.
표시부(9410 내지 9417)는 조명 장치로서 사용할 수도 있다.
도 65의 (A)는 디지털 사이니지(9600)를 도시한 사시도이다. 디지털 사이니지(9600)는 표시부(9601), 하우징(9602), 및 스피커(9603)를 포함할 수 있다. 도 65의 (B)에 나타낸 바와 같이, 디지털 사이니지(9600)를 원주형 기둥에 실장하여도 좋다.
다음에 도 62의 (A) 내지 (E), 도 63의 (A) 내지 (G), 및 도 64의 (A) 내지 (E)에 도시된 전자 기기와 다른 전자 기기의 예를 도 66의 (A) 및 (B)에 도시하였다. 도 66의 (A) 및 (B)는 복수의 표시 패널을 포함하는 표시 장치의 사시도이다. 또한 복수의 표시 패널은 도 66의 (A)의 사시도에서는 감겨진 상태이고, 도 66의 (B)의 사시도에서는 감겨지지 않은 상태이다.
도 66의 (A) 및 (B)에 도시된 표시 장치(9500)는 복수의 표시 패널(9501), 힌지(9511), 및 베어링(9512)을 포함한다. 복수의 표시 패널(9501) 각각은 표시 영역(9502) 및 광 투과 영역(9503)을 포함한다.
복수의 표시 패널(9501) 각각은 플렉시블하다. 인접한 2개의 표시 패널(9501)은 서로 부분적으로 중첩되도록 제공된다. 예를 들어 인접한 2개의 표시 패널(9501)의 광 투과 영역(9503)을 서로 중첩시킬 수 있다. 복수의 표시 패널(9501)로 큰 화면을 가지는 표시 장치를 얻을 수 있다. 이 표시 장치는 용도에 따라 표시 패널(9501)이 감겨질 수 있기 때문에 범용성이 높다.
도 66의 (A) 및 (B)에 나타낸 표시 장치는 용이하게 대하면화할 수 있어 상술한 디지털 사이니지에 사용할 수도 있다.
또한 도 66의 (A) 및 (B)에서는 인접한 표시 패널(9501)의 표시 영역(9502)이 서로 이격되어 있지만, 이 구조에 한정되지 않고, 예를 들어 인접한 표시 패널(9501)의 표시 영역(9502)을 틈 없이 서로 중첩시켜 연속적인 표시 영역(9502)을 얻어도 좋다.
본 실시형태에 기재된 전자 기기 각각은 어떤 종류의 정보를 표시하기 위한 표시부를 포함한다. 또한 본 발명의 일 형태의 반도체 장치는 표시부를 가지지 않는 전자 기기에도 사용될 수 있다.
본 실시형태의 적어도 일부를 본 명세서에 기재된 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 반도체 장치의 일 형태에 대하여 도 67 내지 도 69를 참조하여 설명한다.
[구조예]
본 발명의 일 형태의 용량 소자를 포함한 반도체 장치(기억 장치)의 예를 도 67의 (A) 및 (B), 도 68, 및 도 69에 도시하였다. 또한 도 67의 (A)는 도 68 및 도 69 각각에 대응하는 회로도이다.
<반도체 장치의 회로 구성>
도 67의 (A), 도 68, 및 도 69에 도시된 반도체 장치 각각은 트랜지스터(3300), 트랜지스터(3200), 및 용량 소자(3100)를 포함한다.
트랜지스터(3200)는 산화물 반도체를 포함하는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(3200)의 오프 상태 전류가 작기 때문에 이 트랜지스터(3200)를 반도체 장치(기억 장치)에 사용함으로써, 기억된 데이터를 오랫동안 유지할 수 있다. 바꿔 말하면, 리프레시 동작을 필요로 하지 않거나 리프레시 동작의 빈도가 매우 낮은 반도체 장치(기억 장치)를 얻을 수 있어, 소비전력이 충분히 저감된다.
도 67의 (A)에서는 제 1 배선(3001)이 트랜지스터(3300)의 소스에 전기적으로 접속된다. 제 2 배선(3002)은 트랜지스터(3300)의 드레인에 전기적으로 접속된다. 제 3 배선(3003)은 트랜지스터(3200)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 4 배선(3004)은 트랜지스터(3200)의 게이트에 전기적으로 접속된다. 트랜지스터(3300)의 게이트 및 트랜지스터(3200)의 소스 및 드레인 중 다른 쪽은 용량 소자(3100)의 한쪽 전극에 전기적으로 접속된다. 제 5 배선(3005)은 용량 소자(3100)의 다른 쪽 전극에 전기적으로 접속된다.
도 67의 (A)의 반도체 장치는 트랜지스터(3300)의 게이트의 전위를 유지할 수 있다는 특성을 가지기 때문에 아래와 같이 데이터의 기록, 유지, 및 판독이 가능하다.
데이터의 기록 및 유지에 대하여 설명한다. 먼저, 제 4 배선(3004)의 전위를 트랜지스터(3200)가 온이 되는 전위로 설정하여, 트랜지스터(3200)를 온으로 한다. 이로써 제 3 배선(3003)의 전위가 트랜지스터(3300)의 게이트 및 용량 소자(3100)의 한쪽 전극이 전기적으로 서로 접속되는 노드(FG)에 공급된다. 즉 소정의 전하가 트랜지스터(3300)의 게이트에 공급된다(기록). 여기서, 상이한 전위 레벨을 제공하는 2종류의 전하(이후, low 레벨 전하 및 high 레벨 전하라고 함)의 하나가 공급된다. 이 후, 제 4 배선(3004)의 전위를 트랜지스터(3200)가 오프가 되는 전위로 설정하여, 트랜지스터(3200)를 오프로 한다. 이로써 전하가 노드(FG)에 유지된다(유지).
트랜지스터(3200)의 오프 상태 전류가 낮은 경우, 노드(FG)의 전하는 오랫동안 유지된다.
다음에 데이터의 판독에 대하여 설명한다. 소정의 전위(정전위)가 제 1 배선(3001)에 공급되는 동안에 적절한 전위(판독 전위)가 제 5 배선(3005)에 공급되기 때문에 제 2 배선(3002)의 전위는 노드(FG)에 유지된 전하의 양에 따라 변동된다. 이것은 n채널형 트랜지스터를 트랜지스터(3300)로서 사용하는 경우, 트랜지스터(3300)의 게이트에 high 레벨 전하가 주어질 때의 외견상 문턱 전압 Vth_H가 트랜지스터(3300)의 게이트에 low 레벨 전하가 주어질 때의 외견상 문턱 전압 Vth_L보다 낮기 때문이다. 여기서, 외견상 문턱 전압이란, 트랜지스터(3300)를 온 상태로 하기에 필요한 제 5 배선(3005)의 전위를 말한다. 따라서 제 5 배선(3005)의 전위를 Vth_H와 Vth_L 사이의 전위 V0으로 설정함으로써, 노드(FG)에 공급된 전하를 판정할 수 있다. 예를 들어 기록에서 high 레벨 전하가 노드(FG)에 공급되고 제 5 배선(3005)의 전위가 V0(>Vth_H)인 경우, 트랜지스터(3300)는 온 상태가 된다. 한편, 기록에서 low 레벨 전하가 노드(FG)에 공급된 경우에는, 제 5 배선(3005)의 전위가 V0(<Vth_L)이어도 트랜지스터(3300)는 오프를 유지한다. 따라서 제 2 배선(3002)의 전위를 판정함으로써 노드(FG)에 유지된 데이터를 판독할 수 있다.
도 67의 (A)에 도시된 구조를 각각 가지는 반도체 장치를 매트릭스로 배치함으로써 기억 장치(메모리 셀 어레이)를 형성할 수 있다.
또한 메모리 셀이 배열되는 경우, 판독 동작에서 원하는 메모리 셀의 데이터를 판독할 필요가 있다. 데이터를 판독하지 않는 메모리 셀의 제 5 배선(3005)에, 노드(FG)에 공급되는 전하에 상관없이 트랜지스터(3300)가 오프가 되는 전위 즉 Vth_H보다 낮은 전위를 공급함으로써 원하는 메모리 셀의 정보만을 판독할 수 있는 구성을 채용하면 좋다. 또는 데이터를 판독하지 않는 메모리 셀의 제 5 배선(3005)에, 노드(FG)에 공급되는 전하에 상관없이 트랜지스터(3300)가 온이 되는 전위 즉 Vth_L보다 높은 전위를 공급함으로써 원하는 메모리 셀의 정보만을 판독할 수 있는 구성을 채용하면 좋다.
<반도체 장치의 회로 구성 2>
도 67의 (B)의 반도체 장치는 트랜지스터(3300)가 제공되지 않은 점에서 도 67의 (A)의 반도체 장치와 다르다. 이 경우에도, 데이터는 도 67의 (A)의 반도체 장치와 비슷한 방식으로 기록 및 유지될 수 있다.
도 67의 (B)의 반도체 장치의 데이터의 판독에 대하여 설명한다. 트랜지스터(3200)가 온 상태가 되면, 부유 상태에 있는 제 3 배선(3003), 및 용량 소자(3100)가 도통 상태가 되고, 제 3 배선(3003)과 용량 소자(3100) 사이에서 전하가 재분배된다. 결과적으로, 제 3 배선(3003)의 전위가 변화한다. 제 3 배선의 전위의 변화량은 용량 소자(3100)의 한쪽 전극의 전위(또는 용량 소자(3100)에 축적된 전하)에 따라 달라진다.
예를 들어 전하 재분배 후의 제 3 배선(3003)의 전위는 (C B×V B0+C×V)/(C B+C)이고, V는 용량 소자(3100)의 한쪽 전극의 전위, C는 용량 소자(3100)의 용량, C B는 제 3 배선(3003)의 용량 성분, 및 V B0은 전하가 재분배되기 전의 제 3 배선(3003)의 전위이다. 따라서 메모리 셀이, 용량 소자(3100)의 한쪽 전극의 전위가 V 1 및 V 0(V 1>V 0)인 2가지 상태 중 어느 상태에 있다고 상정하면, 전위 V 1을 유지하는 경우의 제 3 배선(3003)의 전위(=(C B×V B0+C×V 1)/(C B+C))가 전위 V 0을 유지하는 경우의 제 3 배선(3003)의 전위(=(C B×V B0+C×V 0)/(C B+C))보다 높다는 것을 알 수 있다.
그리고 제 3 배선(3003)의 전위를 소정의 전위와 비교함으로써 데이터가 판독될 수 있다.
이 경우, 메모리 셀을 구동하기 위한 구동 회로에 제 1 반도체를 포함한 트랜지스터를 사용하고, 트랜지스터(3200)로서 제 2 반도체를 포함한 트랜지스터를 구동 회로 위에 적층하면 좋다.
산화물 반도체를 사용하며, 오프 상태 전류가 낮은 트랜지스터를 포함하는 경우, 상술한 반도체 장치는 기억된 데이터를 오랫동안 유지할 수 있다. 바꿔 말하면, 리프레시 동작이 불필요해지거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있기 때문에 소비전력이 충분히 저감된다. 또한 전력이 공급되지 않는 경우(또한 전위는 바람직하게는 고정됨)에도, 기억된 데이터를 오랫동안 유지할 수 있다.
또한 반도체 장치에서는 데이터의 기록에 높은 전압이 불필요하기 때문에 소자의 열화가 일어나기 어렵다. 예를 들어 종래의 불휘발성 메모리와 달리, 플로팅 게이트로의 전자의 주입 및 플로팅 게이트로부터의 전자의 추출이 불필요하기 때문에 절연체의 열화 등의 문제가 일어나지 않는다. 즉 본 발명의 일 형태의 반도체 장치는 종래의 불휘발성 메모리와 달리 재기록할 수 있는 횟수에 제한이 없고, 그것의 신뢰성이 대폭 향상된다. 또한 트랜지스터의 상태(온 또는 오프)에 따라 데이터가 기록되기 때문에 고속 동작을 쉽게 달성할 수 있다.
<반도체 장치의 구조 1>
도 68에 나타낸 바와 같이, 본 발명의 일 형태의 반도체 장치는 트랜지스터(3300), 트랜지스터(3200), 및 용량 소자(3100)를 포함한다. 트랜지스터(3200)는 트랜지스터(3300) 위에 제공되고, 용량 소자(3100)는 트랜지스터(3300) 및 트랜지스터(3200) 위에 제공된다.
트랜지스터(3300)는 기판(3311) 위에 제공되고, 도전체(3316), 절연체(3314), 기판(3311)의 일부인 반도체 영역(3312), 및 소스 영역 및 드레인 영역으로서 기능하는 저저항 영역(3318a 및 3318b)을 포함한다.
트랜지스터(3300)는 p채널 트랜지스터이어도 좋고 n채널 트랜지스터이어도 좋다.
반도체 영역(3312)의 채널이 형성되는 영역, 그 근방의 영역, 및 소스 영역 및 드레인 영역으로서 기능하는 저저항 영역(3318a 및 3318b) 등은 실리콘계 반도체 등의 반도체를 포함하는 것이 바람직하고, 단결정 실리콘을 포함하는 것이 더 바람직하다. 또는 저마늄(Ge), 실리콘 저마늄(SiGe), 갈륨 비소(GaAs), 또는 갈륨 알루미늄 비소(GaAlAs) 등을 포함한 재료가 포함되어도 좋다. 결정 격자에 응력을 가하여 격자 간격을 변화시킴으로써 유효 질량이 제어되는 실리콘이 포함되어도 좋다. 또는 트랜지스터(3300)는 GaAs 및 GaAlAs 등을 가지는 HEMT(high-electron-mobility transistor)이어도 좋다.
저저항 영역(3318a 및 3318b)은 반도체 영역(3312)에 사용되는 반도체 재료에 더하여, 비소 또는 인 등 n형 도전성을 부여하는 원소, 또는 붕소 등 p형 도전성을 부여하는 원소를 포함한다.
게이트 전극으로서 기능하는 도전체(3316)는 비소 또는 인 등 n형 도전성을 부여하는 원소, 또는 붕소 등 p형 도전성을 부여하는 원소를 포함하는 실리콘 등의 반도체 재료, 또는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용하여 형성될 수 있다.
또한 도전체의 재료에 의하여 일함수를 정함으로써 문턱 전압을 조정할 수 있다. 구체적으로는 도전체로서 질화 타이타늄 또는 질화 탄탈럼 등을 사용하는 것이 바람직하다. 또한 도전체의 도전성 및 매립성을 확보하기 위하여, 도전체로서 텅스텐 및 알루미늄 등의 금속 재료의 적층을 사용하는 것이 바람직하다. 특히, 내열성의 면에서 텅스텐이 바람직하다.
도 68에 나타낸 트랜지스터(3300)에서, 채널이 형성되는 반도체 영역(3312)(기판(3311)의 일부)은 돌출부를 포함한다. 또한 도전체(3316)는 절연체(3314)를 개재하여 반도체 영역(3312)의 측면 및 상면을 덮도록 제공된다. 또한 도전체(3316)는 일함수를 조정하기 위한 재료를 사용하여 형성되어도 좋다. 이러한 구조를 가지는 트랜지스터(3300)는 반도체 기판의 돌출부를 이용하기 때문에 FIN형 트랜지스터라고도 불린다. 돌출부를 형성하기 위한 마스크로서 기능하는 절연체가 돌출부의 상부와 접하도록 제공되어도 좋다. 여기서는 반도체 기판의 일부를 가공하여 돌출부를 형성하는 경우를 도시하였지만, SOI 기판을 가공함으로써 돌출 형상을 가지는 반도체막을 형성하여도 좋다.
또한 도 68에 나타낸 트랜지스터(3300)는 일례일 뿐이고, 거기에 나타낸 구조에 한정되지 않고, 회로 구성 또는 구동 방법에 따라 적절한 트랜지스터를 사용할 수 있다. 예를 들어 트랜지스터(3300)는 후술하는 플레이너(planar)형 트랜지스터이어도 좋다. 도 67의 (B)에 나타낸 회로 구성을 사용하는 경우에는 트랜지스터(3300)를 생략하여도 좋다.
절연체(3320), 절연체(3322), 절연체(3324), 및 절연체(3326)는 순차적으로 적층되고, 트랜지스터(3300)를 덮는다.
절연체(3320), 절연체(3322), 절연체(3324), 및 절연체(3326)는 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 또는 질화 알루미늄을 사용하여 형성할 수 있다.
절연체(3322)는 절연체(3322) 아래에 있는 트랜지스터(3300) 등에 의하여 생긴 단차를 없애는 평탄화막으로서 기능한다. 절연체(3322)의 상면은 평탄화의 수준을 높이기 위하여 CMP법 등을 사용한 평탄화 처리에 의하여 평탄화되어도 좋다.
절연체(3324)는 예를 들어 기판(3311) 또는 트랜지스터(3300) 등으로부터 트랜지스터(3200)가 형성되는 영역으로 수소 또는 불순물이 확산되는 것을 방지하는 배리어성을 가지는 막을 사용하여 형성되는 것이 바람직하다.
수소에 대한 배리어성을 가지는 막의 예로서는 CVD법에 의하여 형성한 질화 실리콘을 들 수 있다. 트랜지스터(3200) 등 산화물 반도체를 포함하는 반도체 소자로 수소가 확산됨으로써, 이 반도체 소자의 특성이 저하되는 경우가 있다. 따라서 트랜지스터(3200)와 트랜지스터(3300) 사이에 수소의 확산을 방지하는 막을 제공하는 것이 바람직하다. 구체적으로는 수소의 확산을 방지하는 막은 수소가 방출되기 어려운 막이다.
수소 방출량은 예를 들어 TDS에 의하여 측정할 수 있다. 예를 들어 절연체(3324)의 면적당 수소 원자로 환산된 절연체(3324)로부터의 수소 방출량은 50℃ 내지 500℃의 범위에서 TDS에서 10×1015atoms/cm2 이하, 바람직하게는 5×1015atoms/cm2 이하이다.
또한 절연체(3326)의 비유전율은 절연체(3324)의 비유전율보다 낮은 것이 바람직하다. 예를 들어 절연체(3326)의 비유전율은 바람직하게는 4 미만이고, 더 바람직하게는 3 미만이다. 예를 들어 절연체(3324)의 비유전율은 절연체(3326)의 비유전율의 0.7배 이하가 바람직하고, 절연체(3326)의 비유전율의 0.6배 이하가 더 바람직하다. 비유전율이 낮은 재료를 층간막으로서 사용하는 경우, 배선들 사이의 기생 용량을 저감시킬 수 있다.
절연체(3320), 절연체(3322), 절연체(3324), 및 절연체(3326)에는 용량 소자(3100) 또는 트랜지스터(3200)에 전기적으로 접속되는 도전체(3328) 및 도전체(3330) 등이 매립되어 있다. 또한 도전체(3328) 및 도전체(3330) 각각은 플러그 또는 배선으로서 기능한다. 또한 후술하는 바와 같이, 플러그 또는 배선으로서 기능하는 도전체의 복수의 구조를 총괄하여 같은 부호로 나타내는 경우가 있다. 또한 본 명세서 등에서는 배선 및 배선에 전기적으로 접속되는 플러그가 하나의 구성 요소이어도 좋다. 즉 도전체의 일부가 배선으로서 기능하고, 도전체의 일부가 플러그로서 기능하는 경우가 있다.
각 플러그 및 배선(예를 들어 도전체(3328) 및 도전체(3330))의 재료로서는 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층 구조 또는 적층 구조로 사용할 수 있다. 내열성 및 도전성의 양쪽 모두를 가지는 텅스텐 또는 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 또는 알루미늄 또는 구리 등의 저저항 도전성 재료를 사용하는 것이 바람직하다. 저저항 도전성 재료를 사용하면 배선 저항을 저감시킬 수 있다.
절연체(3326) 및 도전체(3330) 위에 배선층을 제공하여도 좋다. 예를 들어 도 68에서는 절연체(3350), 절연체(3352), 및 절연체(3354)가 순차적으로 적층되어 있다. 또한 절연체(3350), 절연체(3352), 및 절연체(3354)에는 도전체(3356)가 형성되어 있다. 도전체(3356)는 플러그 또는 배선으로서 기능한다. 또한 도전체(3356)는 도전체(3328) 및 도전체(3330)를 형성하는 데 사용하는 재료와 비슷한 재료를 사용하여 형성할 수 있다.
또한 예를 들어 절연체(3350)는 절연체(3324)와 같이 수소에 대한 배리어성을 가지는 절연체를 사용하여 형성하는 것이 바람직하다. 또한 도전체(3356)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 절연체(3350)의 개구에 수소에 대한 배리어성을 가지는 도전체가 형성된다. 이러한 구조에서는 트랜지스터(3300)와 트랜지스터(3200)를 배리어성층으로 분리할 수 있기 때문에 트랜지스터(3300)로부터 트랜지스터(3200)로의 수소의 확산을 방지할 수 있다.
또한 수소에 대한 배리어성을 가지는 도전체로서는 예를 들어 질화 탄탈럼을 사용할 수 있다. 질화 탄탈럼과 도전성이 높은 텅스텐을 적층함으로써, 배선의 도전성을 확보하면서 트랜지스터(3300)로부터의 수소의 확산을 방지할 수 있다. 이 경우, 수소에 대한 배리어성을 가지는 질화 탄탈럼층이 수소에 대한 배리어성을 가지는 절연체(3350)와 접하는 것이 바람직하다.
절연체(3354) 위에 절연체(3358), 절연체(3210), 절연체(3212), 및 절연체(3216)가 순차적으로 적층되어 있다. 절연체(3358), 절연체(3210), 절연체(3212), 및 절연체(3216) 중 하나 또는 모두에 산소 및 수소에 대한 배리어성을 가지는 재료를 사용하는 것이 바람직하다.
절연체(3358) 및 절연체(3212)는 예를 들어 기판(3311) 또는 트랜지스터(3300)가 형성되는 영역으로부터 트랜지스터(3200)가 형성되는 영역으로 수소 및 불순물이 확산되는 것을 방지하는 배리어성을 가지는 막을 사용하여 형성하는 것이 바람직하다. 그래서 절연체(3358) 및 절연체(3212)는 절연체(3324)를 형성하는 데 사용하는 재료와 비슷한 재료를 사용하여 형성할 수 있다.
수소에 대한 배리어성을 가지는 막의 예로서는 CVD법에 의하여 형성한 질화 실리콘을 들 수 있다. 트랜지스터(3200) 등 산화물 반도체를 포함하는 반도체 소자로 수소가 확산됨으로써, 이 반도체 소자의 특성이 저하되는 경우가 있다. 따라서 트랜지스터(3200)와 트랜지스터(3300) 사이에 수소의 확산을 방지하는 막을 제공하는 것이 바람직하다. 구체적으로는 수소의 확산을 방지하는 막은 수소가 방출되기 어려운 막이다.
예를 들어 절연체(3210 및 3216)는 절연체(3320)를 형성하는 데 사용하는 재료와 비슷한 재료를 사용하여 형성할 수 있다. 예를 들어 절연체(3216)로서 산화 실리콘막 또는 산화질화 실리콘막 등을 사용할 수 있다.
절연체(3358, 3210, 3212, 및 3216)에는 도전체(3218) 및 트랜지스터(3200)를 형성하는 도전체 등이 매립되어 있다. 또한 도전체(3218)는 용량 소자(3100) 또는 트랜지스터(3300)에 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(3218)는 도전체(3328) 및 도전체(3330)를 형성하는 데 사용하는 재료와 비슷한 재료를 사용하여 형성할 수 있다.
특히, 절연체(3358 및 3212)와 접하는 도전체(3218)의 부분은 산소, 수소, 및 물에 대한 배리어성을 가지는 도전체인 것이 바람직하다. 산소, 수소, 및 물에 대한 배리어성을 가지는 도전체(3205)를 도전체(3218)를 덮도록 제공하면, 산소, 수소, 및 물에 대한 배리어성을 가지는 층에 의하여 트랜지스터(3300)와 트랜지스터(3200)를 완전히 분리할 수 있다. 결과적으로 트랜지스터(3300)로부터 트랜지스터(3200)로의 수소 확산을 억제할 수 있다.
도전체(3205) 및 절연체(3216) 위에 절연체(3224)가 제공된다. 절연체(3224)는 트랜지스터(3200)의 게이트 절연체로서 기능한다. 절연체(3224)가 과잉 산소를 포함하는 경우가 있지만 과잉 산소는 산소, 수소, 및 물에 대한 배리어성을 가지는 도전체(3205)에 의하여 블로킹되기 때문에 과잉 산소가 도전체(3218)로 확산되는 것을 억제할 수 있어 도전체(3218)의 산화를 방지할 수 있다.
절연체(3216) 위에 트랜지스터(3200)가 제공된다. 또한 예를 들어 트랜지스터(3200)의 구조로서 상술한 실시형태에 기재된 트랜지스터의 구조를 사용할 수 있다. 또한 도 68의 트랜지스터(3200)는 일례이며, 거기에 나타낸 구조에 한정되지 않고 회로 구성 또는 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
트랜지스터(3200) 위에 절연체(3272) 및 절연체(3280)가 제공된다. 절연체(3280)는 화학량론적 조성을 초과하는 산소를 포함하는 산화물을 포함하는 것이 바람직하다. 즉 절연체(3280)에는 화학량론적 조성을 초과하는 산소를 포함하는 영역(이후 산소 과잉 영역이라고도 함)이 형성되는 것이 바람직하다. 특히 트랜지스터(3200)에 산화물 반도체를 사용하는 경우, 트랜지스터(3200) 근방의 층간막 등에 산소 과잉 영역을 포함하는 절연체를 제공함으로써 트랜지스터(3200)의 산소 빈자리를 저감시켜 신뢰성을 향상시킬 수 있다.
산소 과잉 영역을 포함하는 절연체로서 구체적으로는 가열에 의하여 산소의 일부가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소의 일부가 이탈되는 산화물은 TDS에서 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한 상기 TDS에서 막의 표면 온도는 100℃ 이상 700℃ 이하 또는 100℃ 이상 500℃ 이하가 바람직하다.
예를 들어 이러한 재료로서 산화 실리콘 또는 산화질화 실리콘을 포함한 재료를 사용하는 것이 바람직하다. 또는 금속 산화물을 사용할 수 있다. 또한 본 명세서에서 "산화질화 실리콘"이란 질소보다 높은 비율로 산소를 포함한 재료를 말하고, "질화산화 실리콘"이란 산소보다 높은 비율로 질소를 포함한 재료를 말한다.
트랜지스터(3200)를 덮는 절연체(3280)는 그 아래의 요철을 덮는 평탄화막으로서 기능하여도 좋다. 절연체(3280) 위에는 절연체(3282) 및 절연체(3284)가 순차적으로 적층된다.
절연체(3282) 및 절연체(3284) 중 한쪽 또는 양쪽에, 산소 또는 수소에 대한 배리어성을 가지는 물질을 사용하는 것이 바람직하다. 이로써 절연체(3282)는 절연체(3212)를 형성하는 데 사용하는 재료와 비슷한 재료를 사용하여 형성할 수 있다. 절연체(3284)는 절연체(3212)를 형성하는 데 사용하는 절연체와 비슷한 절연체를 사용하여 형성할 수 있다. 절연체(3284)는 절연체(3216)를 형성하는 데 사용하는 재료와 비슷한 재료를 사용하여 형성할 수 있다.
예를 들어 도전체(3285)가 적층 구조를 가지도록 형성되는 경우, 도전체(3285)는 내산화성이 높은 도전체를 포함하는 것이 바람직하다. 특히, 산소 과잉 영역을 포함하는 절연체(3280)와 접하는 영역에, 내산화성이 높은 도전체를 제공하는 것이 바람직하다. 이러한 구조에 의하여, 절연체(3280)로부터의 과잉 산소를 도전체(3285)가 흡수하는 것을 방지할 수 있다. 또한 도전체(3285)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 산소 과잉 영역을 포함하는 절연체(3280)와 접하는 영역에, 수소 등의 불순물에 대한 배리어성을 가지는 도전체를 제공함으로써, 도전체(3285)의 불순물의 확산, 도전체(3285)의 일부의 확산, 및 외부로부터 도전체(3285)를 통한 불순물의 확산을 방지할 수 있다.
절연체(3130, 3132, 및 3134)를 개재하여 도전체(3112) 위에 도전체(3116)가 제공된다. 또한 도전체(3116)는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용하여 형성할 수 있다. 내열성 및 도전성의 양쪽을 가지는 텅스텐 또는 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 도전체(3116)를 도전체 등의 다른 구성 요소와 동시에 형성하는 경우에는, 저저항 금속 재료인 Cu(구리) 또는 Al(알루미늄) 등을 사용하면 좋다.
도 68에 도시된 바와 같이, 도전체(3116)는 절연체(3130, 3132, 및 3134)를 개재하여 도전체(3112)의 상면 및 측면을 덮도록 제공된다. 즉 도전체(3112)의 측면에도 용량이 형성되기 때문에 용량 소자의 투영 면적당 용량을 증가시킬 수 있다. 이로써 반도체 장치의 소면적화, 고집적화, 및 미세화가 가능하다.
도전체(3116) 및 절연체(3134) 위에 절연체(3150)가 제공된다. 절연체(3150)는 절연체(3320)를 형성하는 데 사용하는 재료와 비슷한 재료를 사용하여 형성할 수 있다. 용량 소자(3100)를 덮는 절연체(3150)는 그 아래의 요철을 덮는 평탄화막으로서 기능하여도 좋다.
이 구조에서는 도전체(3112)를 형성할 때, 제거 부분의 깊이가 절연체(3130, 3132, 및 3134)의 총두께보다 커지도록 절연체(3284)의 상면을 제거하는 것이 바람직하다. 예를 들어 오버 에칭 처리를 실시함으로써 절연체(3284)의 일부도 동시에 제거할 수 있다. 오버 에칭 처리에 의하여 도전체(3112) 등을 형성함으로써 에칭 잔류물을 남기지 않고 에칭할 수 있다.
에칭 처리에서 에칭 가스의 종류를 변경함으로써 절연체(3284)의 일부를 효율적으로 제거할 수 있다.
예를 들어 도전체(3112) 및 도전체(3287)를 형성한 후, 도전체(3112) 및 도전체(3287)를 하드 마스크로서 사용하여 절연체(3284)의 일부를 제거하여도 좋다.
도전체(3112)를 형성한 후, 도전체(3112)의 표면을 세척 처리하여도 좋다. 세척 처리함으로써 에칭 잔류물 등을 제거할 수 있다.
이 구성에서는 트랜지스터(3200), 및 산소 과잉 영역을 포함한 절연체(3216)는 절연체(3212)와 절연체(3272) 사이에 위치할 수 있다. 절연체(3212 및 3272)는 수소 및 물 등의 불순물 또는 산소의 확산을 방지하는 배리어성을 가진다.
이로써 절연체(3216) 및 트랜지스터(3200)로부터 방출된 산소가 용량 소자(3100), 또는 트랜지스터(3300)가 형성된 층으로 확산되는 것을 방지할 수 있다. 또한 절연체(3272) 위의 층, 및 절연체(3212) 아래의 층으로부터 트랜지스터(3200)로 수소 및 물 등의 불순물이 확산되는 것을 방지할 수 있다.
즉 절연체(3216)의 산소 과잉 영역으로부터 트랜지스터(3200)에서 채널이 형성되는 산화물에 산소를 효율적으로 공급할 수 있어, 산소 빈자리를 저감할 수 있다. 또한 불순물에 의하여, 트랜지스터(3200)에서 채널이 형성되는 산화물 내에 산소 빈자리가 형성되는 것을 방지할 수 있다. 이로써 트랜지스터(3200)에서 채널이 형성되는 산화물을 결함 준위의 밀도가 낮고 안정적인 특성을 가지는 산화물 반도체로 할 수 있다. 즉 트랜지스터(3200)의 전기 특성의 변동을 방지할 수 있고, 신뢰성을 향상시킬 수 있다.
이러한 구조에서는 트랜지스터(3200)와 절연체(3280)를 단단히 둘러쌀 수 있다. 이로써 트랜지스터(3200)에서 채널이 형성되는 산화물을 결함 준위의 밀도가 낮고 안정적인 특성을 가지는 산화물 반도체로 할 수 있다. 즉 트랜지스터(3200)의 전기 특성의 변동을 방지할 수 있고, 신뢰성을 향상시킬 수 있다.
<변형예>
도 69는 본 실시형태의 변형예를 도시한 것이다. 도 69는 트랜지스터(3300)의 구성이 도 68과 다르다.
도 69에 도시된 트랜지스터(3300)에서, 채널이 형성되는 반도체 영역(3312)(기판(3311)의 일부)은 돌출부를 가진다. 또한 도전체(3316)는 절연체(3314)를 개재하여 반도체 영역(3312)의 상면 및 측면을 덮도록 제공된다. 또한 도전체(3316)는 일함수를 조정하기 위한 재료를 사용하여 형성되어도 좋다. 이러한 구조를 가지는 트랜지스터(3300)는 반도체 기판의 돌출부를 이용하기 때문에 FIN 트랜지스터라고도 불린다. 돌출부를 형성하기 위한 마스크로서 기능하는 절연체가 돌출부의 상부와 접하도록 제공되어도 좋다. 여기서는 반도체 기판의 일부를 가공하여 돌출부를 형성하는 경우를 도시하였지만, SOI 기판을 가공함으로써 돌출 형상을 가지는 반도체막을 형성하여도 좋다.
상술한 것이 구조예에 대한 설명이다. 상기 구성을 사용함으로써, 산화물 반도체를 포함한 트랜지스터를 포함하는 반도체 장치에서 전기 특성의 변동을 억제할 수 있고 신뢰성을 향상시킬 수 있다. 온 상태 전류가 높은 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 오프 상태 전류가 낮은 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 소비전력이 낮은 반도체 장치를 제공할 수 있다.
(실시형태 7)
본 실시형태에서는 본 발명의 일 형태의 트랜지스터 등을 포함한 반도체 장치의 회로의 예에 대하여 설명한다.
<회로>
본 발명의 일 형태에 따른 트랜지스터 등을 이용한 반도체 장치의 회로의 일례에 대하여 도 70 및 도 71을 참조하여 설명한다.
<기억 장치 1>
도 70의 반도체 장치는 트랜지스터(3400) 및 제 6 배선(3006)을 포함하는 점에서 상술한 실시형태에 기재된 반도체 장치와 다르다. 이 경우에도 상술한 실시형태에 기재된 반도체 장치와 비슷한 방법으로 정보를 기입 및 유지할 수 있다. 트랜지스터(3400)로서는 상술한 트랜지스터(3300)와 비슷한 트랜지스터를 사용하면 좋다.
제 6 배선(3006)은 트랜지스터(3400)의 게이트에 전기적으로 접속되고, 트랜지스터(3400)의 소스 및 드레인 중 한쪽은 트랜지스터(3300)의 드레인에 전기적으로 접속되고, 트랜지스터(3400)의 소스 및 드레인 중 다른 쪽은 제 3 배선(3003)에 전기적으로 접속된다.
<기억 장치 2>
반도체 장치(기억 장치)의 변형예에 대하여 도 71의 회로도를 참조하여 설명한다.
도 71에 도시된 반도체 장치는 트랜지스터(4100, 4200, 4300, 및 4400) 및 용량 소자(4500 및 4600)를 포함한다. 여기서, 트랜지스터(4100)로서 상술한 트랜지스터(3300)와 비슷한 트랜지스터를 사용할 수 있고, 트랜지스터(4200 내지 4400)로서 상술한 트랜지스터(3200)와 비슷한 트랜지스터를 사용할 수 있다. 용량 소자(4500 및 4600)로서 상술한 용량 소자(3100)와 비슷한 용량 소자를 사용할 수 있다. 도 71에는 도시되지 않았지만, 도 71에서는 복수의 반도체 장치가 매트릭스로 제공된다. 도 71의 반도체 장치는 배선(4001), 배선(4003), 및 배선(4005 내지 4009)에 공급되는 신호 또는 전위에 따라 데이터 전압의 기록 및 판독을 제어할 수 있다.
트랜지스터(4100)의 소스 및 드레인 중 한쪽은 배선(4003)에 접속된다. 트랜지스터(4100)의 소스 및 드레인 중 다른 쪽은 배선(4001)에 접속된다. 도 71에서 트랜지스터(4100)는 p채널 트랜지스터이지만, 트랜지스터(4100)는 n채널 트랜지스터이어도 좋다.
도 71의 반도체 장치는 2개의 데이터 유지부를 포함한다. 예를 들어 제 1 데이터 유지부는 노드(FG1)에 접속되는 트랜지스터(4400)의 소스 및 드레인 중 한쪽과, 용량 소자(4600)의 한쪽 전극과, 트랜지스터(4200)의 소스 및 드레인 중 한쪽 사이에서 전하를 유지한다. 제 2 데이터 유지부는 노드(FG2)에 접속되는 트랜지스터(4100)의 게이트와, 트랜지스터(4200)의 소스 및 드레인 중 다른 쪽과, 트랜지스터(4300)의 소스 및 드레인 중 한쪽과, 용량 소자(4500)의 한쪽 전극 사이에서 전하를 유지한다.
트랜지스터(4300)의 소스 및 드레인 중 다른 쪽은 배선(4003)에 접속된다. 트랜지스터(4400)의 소스 및 드레인 중 다른 쪽은 배선(4001)에 접속된다. 트랜지스터(4400)의 게이트는 배선(4005)에 접속된다. 트랜지스터(4200)의 게이트는 배선(4006)에 접속된다. 트랜지스터(4300)의 게이트는 배선(4007)에 접속된다. 용량 소자(4600)의 다른 쪽 전극은 배선(4008)에 접속된다. 용량 소자(4500)의 다른 쪽 전극은 배선(4009)에 접속된다.
트랜지스터(4200, 4300, 및 4400) 각각은 데이터 전압의 기록 및 전하의 유지를 제어하는 스위치로서 기능한다. 또한 트랜지스터(4200, 4300, 및 4400) 각각으로서는 오프 상태에서 소스와 드레인 사이를 흐르는 전류가 낮은(오프 상태 전류가 낮은) 트랜지스터를 사용하는 것이 바람직하다. 오프 상태 전류가 낮은 트랜지스터의 예로서, 채널 형성 영역에 산화물 반도체를 포함한 트랜지스터(OS 트랜지스터)를 사용하는 것이 바람직하다. OS 트랜지스터는 예를 들어 오프 상태 전류가 낮고, 실리콘을 포함한 트랜지스터와 중첩하여 제작할 수 있다는 이점이 있다. 도 71에서, 트랜지스터(4200, 4300, 및 4400)는 n채널 트랜지스터이지만, 트랜지스터(4200, 4300, 및 4400)는 p채널 트랜지스터이어도 좋다.
트랜지스터(4200), 트랜지스터(4300), 및 트랜지스터(4400)가 산화물 반도체를 포함한 트랜지스터이어도 트랜지스터(4200) 및 트랜지스터(4300)는 트랜지스터(4400)와 다른 층에 제공되는 것이 바람직하다. 바꿔 말하면, 도 71의 반도체 장치에서는 트랜지스터(4100), 트랜지스터(4200), 트랜지스터(4300), 및 트랜지스터(4400)가 적층되는 것이 바람직하다. 즉 트랜지스터를 집적화함으로써 회로 면적을 저감시킬 수 있어 반도체 장치의 크기를 저감시킬 수 있다.
다음으로 도 71에 도시된 반도체 장치에 대한 데이터의 기록 동작에 대하여 설명한다.
먼저, 노드(FG1)에 접속되는 데이터 유지부에 대한 데이터 전압의 기록 동작(이후, 기록 동작 1이라고 함)에 대하여 설명한다. 아래의 설명에서는 노드(FG1)에 접속되는 데이터 유지부에 기록되는 데이터 전압을 V D1로 하고, 트랜지스터(4100)의 문턱 전압을 V th로 한다.
기록 동작 1에서는 배선(4003)을 V D1로 하고, 배선(4001)을 접지 전위로 한 후 배선(4001)을 전기적으로 부유 상태로 한다. 배선(4005 및 4006)을 하이 레벨로 한다. 배선(4007 내지 4009)을 로 레벨로 한다. 그러면, 전기적으로 부유 상태인 노드(FG2)의 전위가 상승하기 때문에 트랜지스터(4100)에 전류가 흐른다. 전류가 흐름으로써 배선(4001)의 전위가 상승한다. 트랜지스터(4400 및 4200)가 온이 된다. 이로써 배선(4001)의 전위가 상승할수록, 노드(FG1 및 FG2)의 전위가 상승한다. 노드(FG2)의 전위가 상승하고, 트랜지스터(4100)의 게이트와 소스 사이의 전압(V gs)이 트랜지스터(4100)의 문턱 전압(V th)이 되면, 트랜지스터(4100)를 흐르는 전류가 저하된다. 따라서 배선(4001)과 노드(FG1 및 FG2)의 전위의 상승이 정지되어, 노드(FG1 및 FG2)의 전위는 V D1이 V th만큼 저하된 "V D1-V th"에서 고정된다.
바꿔 말하면, 트랜지스터(4100)를 통하여 전류가 흐르면, 배선(4003)에 공급된 V D1은 배선(4001)에 공급되기 때문에 노드(FG1 및 FG2)의 전위가 상승한다. 전위의 상승에 따라 노드(FG2)의 전위가 "V D1-V th"가 되면, 트랜지스터(4100)의 V gs는 V th가 되기 때문에 전류의 흐름이 정지된다.
다음으로 노드(FG2)에 접속되는 데이터 유지부에 대한 데이터 전압의 기록 동작(이후, 기록 동작 2라고 함)에 대하여 설명한다. 아래의 설명에서, 노드(FG2)에 접속되는 데이터 유지부에 기록되는 데이터 전압을 V D2로 한다.
기록 동작 2에서는 배선(4001)을 V D2로 하고, 배선(4003)을 접지 전위로 한 후 배선(4003)을 전기적으로 부유 상태로 한다. 배선(4007)을 하이 레벨로 한다. 배선(4005, 4006, 4008, 및 4009)을 로 레벨로 한다. 트랜지스터(4300)를 온 상태로 하여 배선(4003)을 로 레벨로 한다. 이로써 노드(FG2)의 전위도 로 레벨까지 저하되어 트랜지스터(4100)를 통하여 전류가 흐른다. 전류가 흐름으로써 배선(4003)의 전위가 상승한다. 트랜지스터(4300)가 온이 된다. 따라서 배선(4003)의 전위가 상승할수록, 노드(FG2)의 전위가 상승한다. 노드(FG2)의 전위가 상승하고 트랜지스터(4100)의 V gs가 트랜지스터(4100)의 V th가 되면, 트랜지스터(4100)를 통하여 흐르는 전류가 저하된다. 따라서 배선(4003) 및 노드(FG2)의 전위의 상승이 정지되어, 노드(FG2)의 전위는 V D2가 V th만큼 저하된 "V D2-V th"에서 고정된다.
바꿔 말하면, 트랜지스터(4100)를 통하여 전류가 흐르면, 배선(4001)에 공급된 V D2는 배선(4003)에 공급되기 때문에 노드(FG2)의 전위가 상승한다. 전위의 상승에 따라 노드(FG2)의 전위가 "V D2-V th"가 되면, 트랜지스터(4100)의 V gs는 V th가 되기 때문에 전류의 흐름이 정지된다. 이때, 트랜지스터(4200 및 4400)는 오프이고, 노드(FG1)의 전위는 기록 동작 1에서 기록된 "V D1-V th"에서 유지된다.
도 71의 반도체 장치에서는 복수의 데이터 유지부에 데이터 전압을 기록한 후, 배선(4009)을 하이 레벨로 하여, 노드(FG1 및 FG2)의 전위를 상승시킨다. 이 후, 트랜지스터를 오프로 함으로써 전하의 이동이 정지되기 때문에 기록된 데이터 전압이 유지된다.
상술한 노드(FG1 및 FG2)에 대한 데이터 전압의 기록 동작에 의하여, 복수의 데이터 유지부에서 데이터 전압을 유지할 수 있다. 기록되는 전위로서 "V D1-V th" 및 "V D2-V th"를 사용하는 예로 설명하였지만, 이들은 멀티레벨 데이터에 대응하는 데이터 전압이다. 따라서 데이터 유지부 각각이 4비트의 데이터를 유지하는 경우, 16값의 "V D1-V th"와 16값의 "V D2-V th"를 얻을 수 있다.
다음으로 도 71에 도시된 반도체 장치로부터의 데이터 판독 동작에 대하여 설명한다.
먼저, 노드(FG2)에 접속되는 데이터 유지부로부터의 데이터 전압의 판독 동작(이후, 판독 동작 1이라고 함)에 대하여 설명한다.
판독 동작 1에서는 프리차지 후에 전기적으로 부유 상태가 된 배선(4003)을 방전시킨다. 배선(4005 내지 4008)을 로 레벨로 한다. 배선(4009)을 로 레벨로 하면, 전기적으로 부유 상태인 노드(FG2)의 전위가 "V D2-V th"가 된다. 노드(FG2)의 전위가 저하되어 트랜지스터(4100)를 통하여 전류가 흐른다. 전류가 흐름으로써 전기적으로 부유 상태인 배선(4003)의 전위가 저하된다. 배선(4003)의 전위가 저하될수록, 트랜지스터(4100)의 V gs가 저하된다. 트랜지스터(4100)의 V gs가 트랜지스터(4100)의 V th가 되면, 트랜지스터(4100)를 통하여 흐르는 전류가 저하된다. 바꿔 말하면, 배선(4003)의 전위는 노드(FG2)의 전위 "V D2-V th"보다 V th만큼 큰 "V D2"가 된다. 배선(4003)의 전위는 노드(FG2)에 접속되는 데이터 유지부의 데이터 전압에 대응한다. 판독된 아날로그 데이터 전압을 A/D 변환하여, 노드(FG2)에 접속되는 데이터 유지부의 데이터를 얻는다.
바꿔 말하면, 프리차지 후의 배선(4003)을 부유 상태로 하고, 배선(4009)의 전위를 하이 레벨로부터 로 레벨로 바꿈으로써, 트랜지스터(4100)를 통하여 전류가 흐른다. 전류가 흐르면, 부유 상태인 배선(4003)의 전위가 저하되어 "V D2"가 된다. 트랜지스터(4100)에서, 노드(FG2)의 "V D2-V th"와 배선(4003)의 "V D2" 사이의 V gs는 V th가 되기 때문에 전류가 정지된다. 이 후, 배선(4003)에는 기록 동작 2에서 기록된 "V D2"가 판독된다.
노드(FG2)에 접속되는 데이터 유지부의 데이터를 얻은 후, 트랜지스터(4300)를 온으로 하여 노드(FG2)의 "V D2-V th"를 방전시킨다.
이 후, 노드(FG1)에 유지되는 전하를 노드(FG1)와 노드(FG2) 사이에서 분배하여, 노드(FG1)에 접속되는 데이터 유지부의 데이터 전압을 노드(FG2)에 접속되는 데이터 유지부에 옮긴다. 배선(4001 및 4003)을 로 레벨로 한다. 배선(4006)을 하이 레벨로 한다. 배선(4005) 및 배선(4007 내지 4009)을 로 레벨로 한다. 트랜지스터(4200)를 온으로 하면, 노드(FG1)의 전하가 노드(FG1)와 노드(FG2) 사이에서 분배된다.
여기서, 전하 분배 후의 전위는 기록된 전위 "V D1-V th"로부터 저하된다. 따라서 용량 소자(4600)의 용량은 용량 소자(4500)의 용량보다 큰 것이 바람직하다. 또는 노드(FG1)에 기록되는 전위 "V D1-V th"는 같은 데이터에 상당하는 전위 "V D2-V th"보다 큰 것이 바람직하다. 상술한 바와 같이, 용량의 비율을 변경하거나, 기록되는 전위를 미리 높게 설정함으로써, 전하 분배 후의 전위의 저하를 억제할 수 있다. 전하 분배로 인한 전위의 변동에 대해서는 후술한다.
다음으로 노드(FG1)에 접속되는 데이터 유지부로부터의 데이터 전압의 판독 동작(이후, 판독 동작 2라고 함)에 대하여 설명한다.
판독 동작 2에서는 프리차지 후에 전기적으로 부유 상태가 된 배선(4003)을 방전시킨다. 배선(4005 내지 4008)을 로 레벨로 한다. 배선(4009)은 프리차지 시에 하이 레벨로 하고 나서, 로 레벨로 한다. 배선(4009)을 로 레벨로 하면, 전기적으로 부유 상태인 노드(FG2)가 "V D1-V th"가 된다. 노드(FG2)의 전위가 저하되어 트랜지스터(4100)를 통하여 전류가 흐른다. 전류가 흐름으로써 전기적으로 부유 상태인 배선(4003)의 전위가 저하된다. 배선(4003)의 전위가 저하될수록, 트랜지스터(4100)의 V gs가 저하된다. 트랜지스터(4100)의 V gs가 트랜지스터(4100)의 V th가 되면, 트랜지스터(4100)를 통하여 흐르는 전류가 저하된다. 바꿔 말하면, 배선(4003)의 전위는 노드(FG2)의 전위 "V D1-V th"보다 V th만큼 큰 "V D1"이 된다. 배선(4003)의 전위는 노드(FG1)에 접속되는 데이터 유지부의 데이터 전압에 대응한다. 판독된 아날로그 데이터 전압을 A/D 변환하여, 노드(FG1)에 접속되는 데이터 유지부의 데이터를 얻는다. 상술한 것이 노드(FG1)에 접속되는 데이터 유지부로부터의 데이터 전압의 판독 동작이다.
바꿔 말하면, 프리차지 후의 배선(4003)을 부유 상태로 하고, 배선(4009)의 전위를 하이 레벨로부터 로 레벨로 변경함으로써, 트랜지스터(4100)를 통하여 전류가 흐른다. 전류가 흐르면, 부유 상태인 배선(4003)의 전위가 저하되어 "V D1"이 된다. 트랜지스터(4100)에서, 노드(FG2)의 "V D1-V th"와 배선(4003)의 "V D1" 사이의 V gs는 V th가 되기 때문에 전류가 정지된다. 이 후, 배선(4003)에는 기록 동작 1에서 기록된 "V D1"이 판독된다.
상술한 노드(FG1 및 FG2)로부터의 데이터 전압의 판독 동작에서는 복수의 데이터 유지부로부터 데이터 전압을 판독할 수 있다. 예를 들어 노드(FG1) 및 노드(FG2) 각각에 4비트(16값)의 데이터를 유지함으로써, 총8비트(256값)의 데이터를 유지할 수 있다. 도 71에 도시된 구조에서는 제 1 층 내지 제 3 층(4021 내지 4023)이 제공되어 있지만, 층을 추가함으로써 반도체 장치의 면적을 증대시키지 않고 저장 용량을 증가시킬 수 있다.
또한 판독되는 전위는 기록된 데이터 전압보다 V th만큼 높은 전압으로서 판독할 수 있다. 그래서 기록 동작에서 기록된 "V D1-V th"의 V th 및 "V D2-V th"의 V th를 상쇄할 수 있다. 결과적으로, 메모리 셀당 저장 용량을 향상시킬 수 있고 판독되는 데이터를 정확한 데이터에 가깝게 할 수 있기 때문에 데이터의 신뢰성이 뛰어나게 된다.
본 실시형태에 기재된 구조는 다른 실시형태 중 임의의 것에 기재된 구조와 적절히 조합하여 사용할 수 있다.
(실시형태 8)
본 실시형태에서는 상술한 실시형태에 기재된 OS 트랜지스터를 사용할 수 있는 회로 구성의 예에 대하여 도 72의 (A) 내지 (C), 도 73의 (A) 내지 (C), 도 74의 (A) 및 (B), 그리고 도 75의 (A) 및 (B)를 사용하여 설명한다.
도 72의 (A)는 인버터의 회로도이다. 인버터(5800)는 논리가 입력 단자(IN)에 공급되는 신호의 논리로부터 반전된 신호를 출력 단자(OUT)에 출력한다. 인버터(5800)는 복수의 OS 트랜지스터를 포함한다. 신호(SBG)는 OS 트랜지스터의 전기 특성을 전환할 수 있다.
도 72의 (B)는 인버터(5800)의 예를 도시한 것이다. 인버터(5800)는 OS 트랜지스터(5810) 및 OS 트랜지스터(5820)를 포함한다. n채널 트랜지스터만을 사용하여 인버터(5800)를 형성할 수 있기 때문에 상보형 금속 산화물 반도체(즉 CMOS 인버터)를 사용하여 형성한 입버터보다 저렴한 비용으로 인버터(5800)를 형성할 수 있다.
또한 본 발명의 트랜지스터(3200)를 OS 트랜지스터(5810)로서 사용할 수 있다.
또한 OS 트랜지스터를 포함하는 인버터(5800)는 Si 트랜지스터를 포함하는 CMOS 회로 위에 제공될 수 있다. 인버터(5800)는 CMOS 회로와 중첩되도록 제공될 수 있기 때문에 인버터(5800)에는 추가적인 면적이 필요하지 않아 회로 면적의 증가를 억제할 수 있다.
OS 트랜지스터(5810 및 5820) 각각은 프런트 게이트로서 기능하는 제 1 게이트, 백 게이트로서 기능하는 제 2 게이트, 소스 및 드레인 중 한쪽으로서 기능하는 제 1 단자, 및 소스 및 드레인 중 다른 쪽으로서 기능하는 제 2 단자를 포함한다.
OS 트랜지스터(5810)의 제 1 게이트는 제 2 단자에 접속된다. OS 트랜지스터(5810)의 제 2 게이트는 신호(SBG)를 공급하는 배선에 접속된다. OS 트랜지스터(5810)의 제 1 단자는 전압(VDD)을 공급하는 배선에 접속된다. OS 트랜지스터(5810)의 제 2 단자는 출력 단자(OUT)에 접속된다.
OS 트랜지스터(5820)의 제 1 게이트는 입력 단자(IN)에 접속된다. OS 트랜지스터(5820)의 제 2 게이트는 입력 단자(IN)에 접속된다. OS 트랜지스터(5820)의 제 1 단자는 출력 단자(OUT)에 접속된다. OS 트랜지스터(5820)의 제 2 단자는 전압(VSS)을 공급하는 배선에 접속된다.
도 72의 (C)는 인버터(5800)의 동작을 도시한 타이밍 차트이다. 도 72의 (C)의 타이밍 차트는 입력 단자(IN)의 신호 파형, 출력 단자(OUT)의 신호 파형, 신호(SBG)의 신호 파형, 및 OS 트랜지스터(5810)(FET(5810))의 문턱 전압의 변화를 도시한 것이다.
신호(SBG)를 OS 트랜지스터(5810)의 제 2 게이트에 공급하여 OS 트랜지스터(5810)의 문턱 전압을 제어할 수 있다.
신호(SBG)는 음의 방향으로 문턱 전압을 변동시키기 위한 전압(V BG_A) 및 양의 방향으로 문턱 전압을 변동시키기 위한 전압(V BG_B)을 포함한다. 제 2 게이트에 전압(V BG_A)을 인가할 때 OS 트랜지스터(5810)의 문턱 전압을 문턱 전압(V TH_A)이 되도록 음의 방향으로 변동시킬 수 있다. 제 2 게이트에 전압(V BG_B)이 인가될 때 OS 트랜지스터(5810)의 문턱 전압을 문턱 전압(V TH_B)이 되도록 양의 방향으로 변동시킬 수 있다.
상술한 설명을 가시화하기 위하여, 도 73의 (A)에는 트랜지스터의 전기 특성의 지표 중 하나인 V g-I d 곡선을 나타내었다.
제 2 게이트에 전압(V BG_A) 등의 고전압이 인가될 때, OS 트랜지스터(5810)의 전기 특성을 도 73의 (A)의 파선(5840)으로 나타낸 곡선과 일치하도록 변동시킬 수 있다. 전압(V BG_B) 등의 저전압이 제 2 게이트에 인가될 때, OS 트랜지스터(5810)의 전기 특성을 도 73의 (A)의 실선(5841)으로 나타낸 곡선과 일치하도록 변동시킬 수 있다. 도 73의 (A)에 나타낸 바와 같이, 전압(V BG_A)과 전압(V BG_B) 사이에서 신호(SBG)를 전환함으로써, OS 트랜지스터(5810)의 문턱 전압이 양의 방향 또는 음의 방향으로 변동될 수 있다.
문턱 전압을 문턱 전압(V TH_B)으로 양의 방향으로 변동시킴으로써 OS 트랜지스터(5810)에서 전류가 흐르기 어렵게 할 수 있다. 도 73의 (B)는 이 상태를 가시화한 것이다. 도 73의 (B)에 도시된 바와 같이, OS 트랜지스터(5810)에서 흐르는 전류(I B)를 매우 낮게 할 수 있다. 이로써 입력 단자(IN)에 공급된 신호가 하이 레벨이고 OS 트랜지스터(5820)가 온(ON)일 때, 출력 단자(OUT)의 전압을 급격히 하강시킬 수 있다.
도 73의 (B)에 도시된 바와 같이, OS 트랜지스터(5810)에서 전류가 흐르기 어려운 상태를 얻을 수 있기 때문에 도 72의 (C)의 타이밍 차트의 출력 단자의 신호 파형(5831)을 가파르게 할 수 있다. 전압(VDD)을 공급하는 배선과 전압(VSS)을 공급하는 배선 사이의 슛-스루(shoot-through) 전류를 낮게 할 수 있어 저소비전력으로 동작할 수 있다.
문턱 전압을 문턱 전압(V TH_A)으로 음의 방향으로 변동시킴으로써 OS 트랜지스터(5810)에서 전류가 흐르기 쉽게 할 수 있다. 도 73의 (C)는 이 상태를 가시화한 것이다. 도 73의 (C)에 도시된 바와 같이, 이때 흐르는 전류(I A)는 적어도 전류(I B)보다 높게 할 수 있다. 이로써 입력 단자(IN)에 공급된 신호가 로 레벨이고 OS 트랜지스터(5820)가 오프(OFF)일 때, 출력 단자(OUT)의 전압을 급격히 상승시킬 수 있다.
도 73의 (C)에 도시된 바와 같이, OS 트랜지스터(5810)에서 전류가 흐르기 쉬운 상태를 얻을 수 있기 때문에 도 72의 (C)의 타이밍 차트의 출력 단자의 신호 파형(5832)을 가파르게 할 수 있다.
또한 OS 트랜지스터(5810)의 문턱 전압은 OS 트랜지스터(5820)의 상태가 전환되기 전, 즉 시각(T1) 또는 시각(T2) 전에, 신호(SBG)에 의하여 제어되는 것이 바람직하다. 예를 들어 도 72의 (C)와 같이, OS 트랜지스터(5810)의 문턱 전압은 입력 단자(IN)에 공급되는 신호의 레벨이 하이 레벨로 전환되는 시각(T1) 전에, 문턱 전압(V TH_A)으로부터 문턱 전압(V TH_B)으로 전환되는 것이 바람직하다. 또한 도 72의 (C)와 같이, OS 트랜지스터(5810)의 문턱 전압은 입력 단자(IN)에 공급되는 신호의 레벨이 로 레벨로 전환되는 시각(T2) 전에, 문턱 전압(V TH_B)로부터 문턱 전압(V TH_A)로 전환되는 것이 바람직하다.
도 72의 (C)의 타이밍 차트에는 신호(SBG)의 레벨이 입력 단자(IN)에 공급되는 신호에 따라 전환되는 구조를 도시하였지만, 예를 들어 문턱 전압을 제어하기 위한 전압이 플로팅 상태의 OS 트랜지스터(5810)의 제 2 게이트에 의하여 유지되는, 상이한 구조를 채용하여도 좋다. 도 74의 (A)는 이러한 회로 구성의 예를 도시한 것이다.
도 74의 (A)의 회로 구성은 OS 트랜지스터(5850)가 추가되는 점을 제외하여 도 72의 (B)와 동일하다. OS 트랜지스터(5850)의 제 1 단자는 OS 트랜지스터(5810)의 제 2 게이트에 접속된다. OS 트랜지스터(5850)의 제 2 단자는 전압(V BG_B)(또는 전압(V BG_A))를 공급하는 배선에 접속된다. OS 트랜지스터(5850)의 제 1 게이트는 신호(SF)를 공급하는 배선에 접속된다. OS 트랜지스터(5850)의 제 2 게이트는 전압(V BG_B)(또는 전압(V BG_A))를 공급하는 배선에 접속된다.
도 74의 (A)의 회로 구성의 동작에 대하여 도 74의 (B)의 타이밍 차트를 참조하여 설명한다.
OS 트랜지스터(5810)의 문턱 전압을 제어하기 위한 전압은 입력 단자(IN)에 공급되는 신호의 레벨이 하이 레벨로 전환되는 시각(T3) 전에, OS 트랜지스터(5810)의 제 2 게이트에 공급된다. 신호(SF)가 하이 레벨로 설정되고 OS 트랜지스터(5850)가 온이 되어, 문턱 전압을 제어하기 위한 전압(V BG_B)은 노드(NBG)에 공급된다.
OS 트랜지스터(5850)는 노드(NBG)의 전압이 V BG_B가 된 후에 오프가 된다. OS 트랜지스터(5850)의 오프 상태 전류는 매우 낮기 때문에 OS 트랜지스터(5850)가 오프를 유지하고 노드(NBG)를 부유 상태로 매우 가까운 상태로 하는 동안 노드(NBG)에 유지된 전압(V BG_B)을 유지할 수 있다. 이로써 OS 트랜지스터(5850)의 제 2 게이트에 전압(V BG_B)이 공급되는 횟수를 저감할 수 있기 때문에 전압(V BG_B)을 재기록하는 소비전력을 저감할 수 있다.
도 72의 (B) 및 도 74의 (A) 각각에는 외부로부터의 제어에 의하여 OS 트랜지스터(5810)의 제 2 게이트에 전압이 공급되는 구성을 도시하였지만, 예를 들어 문턱 전압을 제어하기 위한 전압이 입력 단자(IN)에 공급되는 신호를 바탕으로 생성되고 OS 트랜지스터(5810)의 제 2 게이트에 공급되는, 상이한 구조를 채용하여도 좋다. 도 75의 (A)는 이러한 회로 구성의 예를 도시한 것이다.
도 75의 (A)의 회로 구성은 CMOS 인버터(5860)가 입력 단자(IN)와 OS 트랜지스터(5810)의 제 2 게이트 사이에 제공되는 점을 제외하여 도 72의 (B)와 동일하다. CMOS 인버터(5860)의 입력 단자는 입력 단자(IN)에 접속된다. CMOS 인버터(5860)의 출력 단자는 OS 트랜지스터(5810)의 제 2 게이트에 접속된다.
도 75의 (A)의 회로 구성의 동작에 대하여 도 75의 (B)의 타이밍 차트를 참조하여 설명한다. 도 75의 (B)의 타이밍 차트는 입력 단자(IN)의 신호 파형, 출력 단자(OUT)의 신호 파형, CMOS 인버터(5860)의 출력 파형(IN_B), 및 OS 트랜지스터(5810)(FET(5810))의 문턱 전압의 변화를 도시한 것이다.
논리가 입력 단자(IN)에 공급되는 신호의 논리로부터 반전된 신호에 상당하는 출력 파형(IN_B)은 OS 트랜지스터(5810)의 문턱 전압을 제어하는 신호로서 사용될 수 있다. 따라서 OS 트랜지스터(5810)의 문턱 전압은 도 72의 (A) 내지 (C)를 참조하여 설명한 바와 같이 제어될 수 있다. 예를 들어 도 75의 (B)의 시각(T4)에, 입력 단자(IN)에 공급되는 신호는 하이 레벨이고 OS 트랜지스터(5820)는 온이 된다. 이때, 출력 파형(IN_B)은 로 레벨이다. 따라서 OS 트랜지스터(5810)에서 전류가 흐르기 어렵게 할 수 있기 때문에 출력 단자(OUT)의 전압을 급격히 하강시킬 수 있다.
또한 도 75의 (B)의 시각(T5)에, 입력 단자(IN)에 공급되는 신호는 로 레벨이고 OS 트랜지스터(5820)는 오프가 된다. 이때, 출력 파형(IN_B)은 하이 레벨이다. 따라서 OS 트랜지스터(5810)에서 전류는 쉽게 흐를 수 있기 때문에 출력 단자(OUT)의 전압을 급격히 상승시킬 수 있다.
상술한 바와 같이, 본 실시형태의 OS 트랜지스터를 포함한 인버터의 구성에서는 백 게이트의 전압이 입력 단자(IN)에 공급되는 신호의 논리에 따라 전환된다. 이러한 구성에서 OS 트랜지스터의 문턱 전압을 제어할 수 있다. 입력 단자(IN)에 공급되는 신호에 의하여 OS 트랜지스터의 문턱 전압을 제어함으로써 출력 단자(OUT)의 전압을 가파르게 변화시킬 수 있다. 또한 전원 전압을 공급하는 배선들 사이의 슛-스루 전류를 저감할 수 있다. 따라서 소비전력을 저감할 수 있다.
본 실시형태에 기재된 구조는 다른 실시형태 중 임의의 것에 기재된 구조와 적절히 조합하여 사용할 수 있다.
(실시형태 9)
본 실시형태에서는 상술한 실시형태에 기재된 OS 트랜지스터를 포함한 복수의 회로를 포함한 반도체 장치의 예에 대하여, 도 76의 (A) 내지 (E), 도 77의 (A) 및 (B), 도 78의 (A) 및 (B), 도 79의 (A) 내지 (C), 도 80의 (A) 및 (B), 도 81의 (A) 내지 (C), 그리고 도 82의 (A) 및 (B)를 참조하여 설명한다.
도 76의 (A)는 반도체 장치(5900)의 블록도이다. 반도체 장치(5900)는 전원 회로(5901), 회로(5902), 전압 생성 회로(5903), 회로(5904), 전압 생성 회로(5905), 및 회로(5906)를 포함한다.
전원 회로(5901)는 기준으로서 사용되는 전압(V ORG)을 생성하는 회로이다. 전압(V ORG)은 반드시 단일의 전압일 필요는 없고 복수의 전압일 수 있다. 전압(V ORG)은 반도체 장치(5900)의 외부로부터 공급되는 전압(V 0)을 바탕으로 생성될 수 있다. 반도체 장치(5900)는 외부로부터 공급되는 단일의 전원 전압을 바탕으로 전압(V ORG)을 생성할 수 있다. 이로써 반도체 장치(5900)는 외부로부터 복수의 전원 전압을 공급받지 않고 동작할 수 있다.
회로(5902, 5904, 및 5906)는 상이한 전원 전압으로 동작한다. 예를 들어 회로(5902)의 전원 전압은 전압(V ORG) 및 전압(V SS)(V ORG>V SS)을 바탕으로 인가되는 전압이다. 예를 들어 회로(5904)의 전원 전압은 전압(V POG) 및 전압(V SS)(V POG>V ORG)을 바탕으로 인가되는 전압이다. 예를 들어 회로(5906)의 전원 전압은 전압(V ORG), 전압(V SS), 및 전압(V NEG)(V ORG>V SS>V NEG)을 바탕으로 인가되는 전압이다. 전압(V SS)이 접지 전위(GND)와 동등하면, 전원 회로(5901)에서 생성하는 전압의 종류를 삭감할 수 있다.
전압 생성 회로(5903)는 전압(V POG)을 생성하는 회로이다. 전압 생성 회로(5903)는 전원 회로(5901)로부터 공급되는 전압(V ORG)을 바탕으로 전압(V POG)을 생성할 수 있다. 이로써 회로(5904)를 포함하는 반도체 장치(5900)는 외부로부터 공급되는 단일의 전원 전압을 바탕으로 동작할 수 있다.
전압 생성 회로(5905)는 전압(V NEG)을 생성하는 회로이다. 전압 생성 회로(5905)는 전원 회로(5901)로부터 공급되는 전압(V ORG)을 바탕으로 전압(V NEG)을 생성할 수 있다. 이로써 회로(5906)를 포함하는 반도체 장치(5900)는 외부로부터 공급되는 단일의 전원 전압을 바탕으로 동작할 수 있다.
도 76의 (B)는 전압(V POG)으로 동작하는 회로(5904)의 예를 도시한 것이고, 도 76의 (C)는 회로(5904)를 동작시키기 위한 신호의 파형의 예를 도시한 것이다.
도 76의 (B)는 트랜지스터(5911)를 도시한 것이다. 트랜지스터(5911)의 게이트에 공급되는 신호는 예를 들어 전압(V POG) 및 전압(V SS)을 바탕으로 생성된다. 이 신호는 트랜지스터(5911)가 온이 될 때 전압(V POG)을 바탕으로 생성되고, 트랜지스터(5911)가 오프가 될 때 전압(V SS)을 바탕으로 생성된다. 도 76의 (C)에 나타낸 바와 같이, 전압(V POG)은 전압(V ORG)보다 높다. 그러므로 트랜지스터(5911)의 소스(S)와 드레인(D) 사이의 도통 상태를 더 확실하게 얻을 수 있다. 결과적으로 회로(5904)의 오동작의 빈도를 저감할 수 있다.
도 76의 (D)는 전압(V NEG)으로 동작하는 회로(5906)의 예를 도시한 것이고, 도 76의 (E)는 회로(5906)를 동작시키기 위한 신호의 파형의 예를 도시한 것이다.
도 76의 (D)는 백 게이트를 가지는 트랜지스터(5912)를 도시한 것이다. 트랜지스터(5912)의 게이트에 공급되는 신호는 예를 들어 전압(V ORG) 및 전압(V SS)을 바탕으로 생성된다. 이 신호는 트랜지스터(5911)가 온이 될 때 전압(V ORG)을 바탕으로 생성되고, 트랜지스터(5911)가 오프가 될 때 전압(V SS)을 바탕으로 생성된다. 트랜지스터(5912)의 백 게이트에 공급되는 신호는 전압(V NEG)을 바탕으로 생성된다. 도 76의 (E)에 나타낸 바와 같이, 전압(V NEG)은 전압(V SS)(GND)보다 낮다. 그러므로 트랜지스터(5912)의 문턱 전압이 양의 방향으로 변동되도록 제어할 수 있다. 이로써 트랜지스터(5912)를 확실하게 오프로 할 수 있고, 소스(S)와 드레인(D) 사이를 흐르는 전류를 저감할 수 있다. 결과적으로 회로(5906)의 오동작의 빈도를 저감할 수 있고, 그것의 소비전력을 저감할 수 있다.
전압(V NEG)을 트랜지스터(5912)의 백 게이트에 직접 공급하여도 좋다. 또는 전압(V ORG) 및 전압(V NEG)을 바탕으로 트랜지스터(5912)의 게이트에 공급되는 신호를 생성하여도 좋고, 생성된 신호를 트랜지스터(5912)의 백 게이트에 공급하여도 좋다.
도 77의 (A) 및 (B)는 도 76의 (D) 및 (E)의 변형예를 도시한 것이다.
도 77의 (A)에 도시된 회로도에서는 제어 회로(5921)에 의하여 도통 상태가 제어될 수 있는 트랜지스터(5922)가 전압 생성 회로(5905)와 회로(5906) 사이에 제공된다. 트랜지스터(5922)는 n채널 OS 트랜지스터이다. 제어 회로(5921)로부터 출력되는 제어 신호(SBG)는 트랜지스터(5922)의 도통 상태를 제어하기 위한 신호이다. 회로(5906)에 포함되는 트랜지스터(5912A 및 5912B)는 트랜지스터(5922)와 동일한 OS 트랜지스터이다.
도 77의 (B)의 타이밍 차트는 제어 신호(SBG)의 전위 및 노드(NBG)의 전위의 변화를 나타낸 것이다. 노드(NBG)의 전위는 트랜지스터(5912A 및 5912B)의 백 게이트의 전위 상태를 가리킨다. 제어 신호(SBG)가 하이 레벨일 때 트랜지스터(5922)가 온이 되고, 노드(NBG)의 전압이 전압(V NEG)이 된다. 그리고 제어 신호(SBG)가 로 레벨일 때 노드(NBG)가 전기적으로 플로팅 상태가 된다. 트랜지스터(5922)는 OS 트랜지스터이기 때문에 오프 상태 전류가 낮다. 따라서 노드(NBG)가 전기적으로 플로팅 상태에 있더라도, 공급된 전압(V NEG)을 유지할 수 있다.
도 78의 (A)는 상술한 전압 생성 회로(5903)에 적용 가능한 회로 구성의 예를 도시한 것이다. 도 78의 (A)에 도시된 전압 생성 회로(5903)는 다이오드(D1 내지 D5), 용량 소자(C1 내지 C5), 및 인버터(INV)를 포함하는 5단의 차지 펌프이다. 클록 신호(CLK)는 용량 소자(C1 내지 C5)에 직접 또는 인버터(INV)를 통하여 공급된다. 인버터(INV)의 전원 전압이 전압(V ORG) 및 전압(V SS)을 바탕으로 인가되는 전압일 때, 클록 신호(CLK)를 인가함으로써 전압(V ORG)의 5배의 양의 전압으로 승압된 전압(V POG)을 얻을 수 있다. 또한 다이오드(D1 내지 D5)의 순방향 전압은 0V이다. 차지 펌프의 단수를 변경하면, 원하는 전압(V POG)을 얻을 수 있다.
도 78의 (B)는 상술한 전압 생성 회로(5905)에 적용 가능한 회로 구성의 예를 도시한 것이다. 도 78의 (B)에 도시된 전압 생성 회로(5905)는 다이오드(D1 내지 D5), 용량 소자(C1 내지 C5), 및 인버터(INV)를 포함하는 4단의 차지 펌프이다. 클록 신호(CLK)는 용량 소자(C1 내지 C5)에 직접 또는 인버터(INV)를 통하여 공급된다. 인버터(INV)의 전원 전압이 전압(V ORG) 및 전압(V SS)을 바탕으로 인가되는 전압일 때, 클록 신호(CLK)를 인가함으로써 GND(즉 전압(V SS))로부터 전압(V ORG)의 4배의 음의 전압으로 강압된 전압(V NEG)을 얻을 수 있다. 또한 다이오드(D1 내지 D5)의 순방향 전압은 0V이다. 차지 펌프의 단수를 변경하면, 원하는 전압(V NEG)을 얻을 수 있다.
전압 생성 회로(5903)의 회로 구성은 도 78의 (A)에 도시된 회로도의 구성에 한정되지 않는다. 전압 생성 회로(5903)의 변형예를 도 79의 (A) 내지 (C) 및 도 80의 (A) 및 (B)에 나타내었다.
도 79의 (A)에 도시된 전압 생성 회로(5903A)는 트랜지스터(M1 내지 M10), 용량 소자(C11 내지 C14), 및 인버터(INV1)를 포함한다. 클록 신호(CLK)는 트랜지스터(M1 내지 M10)의 게이트에 직접 또는 인버터(INV1)를 통하여 공급된다. 클록 신호(CLK)를 인가함으로써 전압(V ORG)의 4배의 양의 전압으로 승압된 전압(V POG)을 얻을 수 있다. 단수를 변경하면, 원하는 전압(V POG)을 얻을 수 있다. 도 79의 (A)의 전압 생성 회로(5903A)에서는, 트랜지스터(M1 내지 M10)가 OS 트랜지스터일 때 트랜지스터(M1 내지 M10) 각각의 오프 상태 전류를 낮게 할 수 있고 용량 소자(C11 내지 C14)에 유지된 전하의 누설을 억제할 수 있다. 그러므로 전압(V ORG)으로부터 전압(V POG)으로 효율적으로 승압할 수 있다.
도 79의 (B)에 도시된 전압 생성 회로(5903B)는 트랜지스터(M11 내지 M14), 용량 소자(C15 및 C16), 및 인버터(INV2)를 포함한다. 클록 신호(CLK)는 트랜지스터(M11 내지 M14)의 게이트에 직접 또는 인버터(INV2)를 통하여 공급된다. 클록 신호(CLK)를 인가함으로써, 전압(V ORG)의 2배의 양의 전압으로 승압된 전압(V POG)을 얻을 수 있다. 도 79의 (B)의 전압 생성 회로(5903B)에서는, 트랜지스터(M11 내지 M14)가 OS 트랜지스터일 때 트랜지스터(M11 내지 M14) 각각의 오프 상태 전류를 낮게 할 수 있고, 용량 소자(C15 및 C16)에 유지된 전하의 누설을 억제할 수 있다. 그러므로 전압(V ORG)으로부터 전압(V POG)으로 효율적으로 승압할 수 있다.
도 79의 (C)의 전압 생성 회로(5903C)는 인덕터(I11), 트랜지스터(M15), 다이오드(D6), 및 용량 소자(C17)를 포함한다. 트랜지스터(M15)의 도통 상태는 제어 신호(EN)에 의하여 제어된다. 제어 신호(EN)에 의하여, 전압(V ORG)을 승압함으로써 얻어지는 전압(V POG)을 얻을 수 있다. 도 79의 (C)의 전압 생성 회로(5903C)는 인덕터(I11)를 사용하여 전압을 승압하기 때문에 효율적으로 승압할 수 있다.
도 80의 (A)의 전압 생성 회로(5903D)는 도 78의 (A)의 전압 생성 회로(5903)의 다이오드(D1 내지 D5)를 다이오드 접속된 트랜지스터(M16 내지 M20)로 치환한 구성을 가진다. 도 80의 (A)의 전압 생성 회로(5903D)에서는 트랜지스터(M16 내지 M20)가 OS 트랜지스터일 때 트랜지스터(M16 내지 M20) 각각의 오프 전류를 낮게 할 수 있고, 용량 소자(C1 내지 C5)에 유지된 전하의 누설을 억제할 수 있다. 그러므로 전압 VORG에서 전압 VPOG로 효율적으로 승압할 수 있다.
도 80의 (B)의 전압 생성 회로(5903E)는 도 80의 (A)의 전압 생성 회로(5903D)의 트랜지스터(M16 내지 M20)를 백 게이트를 가지는 트랜지스터(M21 내지 M25)로 치환한 구성을 가진다. 도 80의 (B)의 전압 생성 회로(5903E)에서는 백 게이트에 게이트와 같은 전압을 공급할 수 있기 때문에 트랜지스터를 흐르는 전류량을 증가시킬 수 있다. 그러므로 전압 VORG에서 전압 VPOG로 효율적으로 승압할 수 있다.
또한 전압 생성 회로(5903)의 변형예는 도 78의 (B)의 전압 생성 회로(5905)에도 적용할 수 있다. 이 경우의 회로도의 구성을 도 81의 (A) 내지 (C) 그리고 도 82의 (A) 및 (B)에 도시하였다. 도 81의 (A)에 도시된 전압 생성 회로(5905A)에서는 클록 신호(CLK)를 공급함으로써, 전압(VSS)으로부터 전압(VORG)의 3배의 음 전압으로 강압된 전압(VNEG)을 얻을 수 있다. 도 81의 (B)에 도시된 전압 생성 회로(5905B)에서는 클록 신호(CLK)를 공급함으로써, 전압(VSS)으로부터 전압(VORG)의 2배의 음 전압으로 강압된 전압(VNEG)을 얻을 수 있다.
도 81의 (A) 내지 (C) 그리고 도 82의 (A) 및 (B)에 도시된 전압 생성 회로(5905A 및 5905B) 및 전압 생성 회로(5905C 및 5905E)는 도 79의 (A) 내지 (C) 그리고 도 80의 (A) 및 (B)에 도시된 전압 생성 회로(5903A 내지 5903E)의 각 배선에 공급되는 전압, 또는 소자의 배치를 변경함으로써 형성된 구성을 가진다. 도 81의 (A) 내지 (C) 그리고 도 82의 (A) 및 (B)에 도시된 전압 생성 회로(5905A 내지 5905E)에서는 전압 생성 회로(5903A 내지 5903E)와 마찬가지로 전압 VSS에서 전압 VNEG로 효율적으로 강압할 수 있다.
상술한 바와 같이, 본 실시형태의 구성 중 임의의 것에서는 반도체 장치에 포함되는 회로에 필요한 전압을 내부에서 생성할 수 있다. 이로써 반도체 장치에서 외부로부터 공급되는 전원 전압의 종류를 삭감할 수 있다.
본 실시형태에 기재된 구조는 다른 실시형태 중 임의의 것에 기재된 구조와 적절히 조합하여 사용할 수 있다.
(실시형태 10)
본 실시형태에서는 본 발명의 일 형태의 트랜지스터 및 상술한 기억 장치 등의 반도체 장치를 포함하는 CPU의 예에 대하여 설명한다.
<CPU의 구성>
도 83에 나타낸 반도체 장치(5400)는 CPU 코어(5401), 파워 매니지먼트 유닛(5421), 및 주변 회로(5422)를 포함한다. 파워 매니지먼트 유닛(5421)은 파워 컨트롤러(5402) 및 파워 스위치(5403)를 포함한다. 주변 회로(5422)는 캐시 메모리를 포함하는 캐시(5404), 버스 인터페이스(BUS I/F)(5405), 및 디버그 인터페이스(Debug I/F)(5406)를 포함한다. CPU 코어(5401)는 데이터 버스(5423), 제어 유닛(5407), 프로그램 카운터(PC)(5408), 파이프라인 레지스터(5409), 파이프라인 레지스터(5410), 산술 논리 연산 장치(ALU)(5411), 및 레지스터 파일(5412)을 포함한다. 데이터는 데이터 버스(5423)를 통하여 CPU 코어(5401)와 캐시(5404) 등의 주변 회로(5422) 사이에서 전송된다.
반도체 장치(셀)는 파워 컨트롤러(5402) 및 제어 유닛(5407)으로 대표되는 많은 논리 회로, 특히, 표준 셀을 사용하여 구성할 수 있는 모든 논리 회로에 사용할 수 있다. 따라서 반도체 장치(5400)를 작게 할 수 있다. 반도체 장치(5400)는 소비전력을 저감할 수 있다. 반도체 장치(5400)는 동작 속도를 더 빠르게 할 수 있다. 반도체 장치(5400)는 전원 전압의 변동을 더 작게 할 수 있다.
p채널형 Si 트랜지스터와, 상술한 실시형태에 기재된, 채널 형성 영역에 산화물 반도체(바람직하게는 In, Ga, 및 Zn을 포함하는 산화물)를 포함하는 트랜지스터를 반도체 장치(셀)에 사용하고, 이 반도체 장치(셀)를 반도체 장치(5400)에 사용하면, 반도체 장치(5400)를 작게 할 수 있다. 반도체 장치(5400)는 소비전력을 저감할 수 있다. 반도체 장치(5400)는 동작 속도를 더 빠르게 할 수 있다. 특히, Si 트랜지스터가 p채널형만이면, 제조 비용을 저감할 수 있다.
제어 유닛(5407)은 PC(5408), 파이프라인 레지스터(5409 및 5410), ALU(5411), 레지스터 파일(5412), 캐시(5404), 버스 인터페이스(5405), 디버그 인터페이스(5406), 및 파워 컨트롤러(5402)의 동작을 통괄적으로 제어함으로써, 입력된 애플리케이션 등의 프로그램에 포함된 명령을 디코딩하고 실행하는 기능을 가진다.
ALU(5411)는 사칙 연산 및 논리 연산 등의 각종 연산 처리를 실시하는 기능을 가진다.
캐시(5404)는 자주 사용되는 데이터를 일시적으로 기억하는 기능을 가진다. PC(5408)는 다음에 실행될 명령의 어드레스를 기억하는 기능을 가지는 레지스터이다. 도 83에는 나타내지 않았지만 캐시(5404)에는 캐시 메모리의 동작을 제어하는 캐시 컨트롤러가 제공된다.
파이프라인 레지스터(5409)는 명령 데이터를 일시적으로 기억하는 기능을 가진다.
레지스터 파일(5412)은 범용 레지스터를 포함하는 복수의 레지스터를 포함하고, 메인 메모리로부터 판독되는 데이터, 또는 ALU(5411)에서의 연산 동작의 결과로서 얻어진 데이터 등을 기억할 수 있다.
파이프라인 레지스터(5410)는 ALU(5411)의 연산 동작에 사용되는 데이터, 또는 ALU(5411)의 연산 동작의 결과로서 얻어진 데이터 등을 일시적으로 기억하는 기능을 가진다.
버스 인터페이스(5405)는 반도체 장치(5400)와 반도체 장치(5400) 외부의 각종 장치 사이의 데이터의 경로로서의 기능을 가진다. 디버그 인터페이스(5406)는 디버그를 제어하는 명령을 반도체 장치(5400)로 입력하기 위한 신호의 경로로서의 기능을 가진다.
파워 스위치(5403)는 반도체 장치(5400)의 파워 컨트롤러(5402) 외의 각종 회로에 대한 전원 전압의 공급을 제어하기 위한 기능을 가진다. 상기 각종 회로는 상이한 파워 도메인에 속한다. 파워 스위치(5403)는 같은 파워 도메인의 각종 회로에 전원 전압이 공급될지 여부를 제어한다. 또한 파워 컨트롤러(5402)는 파워 스위치(5403)의 동작을 제어하기 위한 기능을 가진다.
상술한 구조를 가지는 반도체 장치(5400)는 파워 게이팅을 할 수 있다. 파워 게이팅 동작의 흐름의 예에 대하여 설명한다.
먼저, 파워 컨트롤러(5402)의 레지스트에서 전원 전압의 공급을 정지하는 타이밍을 CPU 코어(5401)에 의하여 설정한다. 다음에 파워 게이팅을 시작하는 명령이 CPU 코어(5401)로부터 파워 컨트롤러(5402)로 송신된다. 다음에 반도체 장치(5400)에 포함되는 각종 레지스터 및 캐시(5404)는 데이터의 저장을 시작한다. 다음에 파워 스위치(5403)는 반도체 장치(5400)에 포함되는 파워 컨트롤러(5402) 외의 각종 회로로의 전원 전압의 공급을 정지한다. 그리고 인터럽트 신호가 파워 컨트롤러(5402)에 입력되어, 반도체 장치(5400)에 포함되는 각종 회로로 전원 전압의 공급이 시작된다. 또한 인터럽트 신호의 입력에 상관없이 전원 전압의 공급을 시작하는 타이밍을 결정하기 위하여 사용되도록 파워 컨트롤러(5402)에 카운터를 제공하여도 좋다. 다음에 각종 레지스터 및 캐시(5404)는 데이터 복귀를 시작한다. 이 후, 명령의 실행이 제어 유닛(5407)에서 재개된다.
이러한 파워 게이팅은 프로세서 전체 또는 프로세서에 포함되는 하나 또는 복수의 논리 회로에서 실시될 수 있다. 또한 짧은 시간이어도 전력의 공급은 정지할 수 있다. 따라서 공간적 또는 시간적으로 미세한 입도(granularity)로 소비전력을 저감할 수 있다.
파워 게이팅을 행할 때, CPU 코어(5401) 또는 주변 회로(5422)에 의하여 유지되는 정보를 짧은 시간에 저장하는 것이 바람직하다. 이 경우, 전원을 짧은 시간에 온 또는 오프로 할 수 있고, 전력 절약 효과가 현저해진다.
CPU 코어(5401) 또는 주변 회로(5422)에 의하여 유지되는 정보를 짧은 시간에 저장하기 위하여, 정보는 플립플롭 회로 내에 저장되는 것이 바람직하다(백업 동작이 가능한 플립플롭 회로라고 함). 또한 정보는 SRAM 셀 내에 저장되는 것이 바람직하다(백업 동작이 가능한 SRAM이라고 함). 백업 동작이 가능한 플립플롭 회로 및 SRAM 셀은 채널 형성 영역에 산화물 반도체(바람직하게는 In, Ga, 및 Zn을 포함하는 산화물)를 포함한 트랜지스터를 포함하는 것이 바람직하다. 결과적으로, 트랜지스터의 오프 상태 전류가 낮기 때문에, 백업 동작이 가능한 플립플롭 회로 및 SRAM 셀은 전원 공급 없이 오랫동안 정보를 유지할 수 있다. 트랜지스터의 스위칭 속도가 빠르면, 백업 동작이 가능한 플립플롭 회로 및 SRAM 셀은 짧은 시간에 정보를 저장하고 복원할 수 있는 경우가 있다.
백업 동작이 가능한 플립플롭 회로의 예에 대하여 도 84를 참조하여 설명한다.
도 84에 나타낸 반도체 장치(5500)는 백업 동작이 가능한 플립플롭 회로의 예이다. 반도체 장치(5500)는 제 1 기억 회로(5501), 제 2 기억 회로(5502), 제 3 기억 회로(5503), 및 판독 회로(5504)를 포함한다. 전원 전압으로서, 전위 V1과 전위 V2 사이의 전위차가 반도체 장치(5500)에 공급된다. 전위 V1 및 전위 V2 중 한쪽은 하이 레벨이고, 다른 쪽은 로 레벨이다. 전위 V1이 로 레벨이고 전위 V2가 하이 레벨일 때의 반도체 장치(5500)의 구조예에 대하여 아래에서 설명한다.
제 1 기억 회로(5501)는 반도체 장치(5500)에 전원 전압이 공급되는 기간에 데이터를 포함하는 신호(D)가 입력될 때 데이터를 유지하는 기능을 가진다. 또한 제 1 기억 회로(5501)는 반도체 장치(5500)에 전원 전압이 공급되는 기간에 상기 유지된 데이터를 포함하는 신호(Q)를 출력한다. 한편, 제 1 기억 회로(5501)는 반도체 장치(5500)에 전원 전압이 공급되지 않는 기간에 데이터를 유지할 수 없다. 즉 제 1 기억 회로(5501)는 휘발성 기억 회로라고 할 수 있다.
제 2 기억 회로(5502)는 제 1 기억 회로(5501)에 유지된 데이터를 판독하여 기억(또는 저장)하는 기능을 가진다. 제 3 기억 회로(5503)는 제 2 기억 회로(5502)에 유지된 데이터를 판독하여 기억(또는 저장)하는 기능을 가진다. 판독 회로(5504)는 제 2 기억 회로(5502) 또는 제 3 기억 회로(5503)에 유지된 데이터를 판독하여 제 1 기억 회로(5501)에 기억(또는 복원)하는 기능을 가진다.
특히, 제 3 기억 회로(5503)는 반도체 장치(5500)에 전원 전압이 공급되지 않는 기간에도 제 2 기억 회로(5502)에 유지된 데이터를 판독하여 기억(또는 저장)하는 기능을 가진다.
도 84에 나타낸 바와 같이, 제 2 기억 회로(5502)는 트랜지스터(5512) 및 용량 소자(5519)를 포함한다. 제 3 기억 회로(5503)는 트랜지스터(5513), 트랜지스터(5515), 및 용량 소자(5520)를 포함한다. 판독 회로(5504)는 트랜지스터(5510), 트랜지스터(5518), 트랜지스터(5509), 및 트랜지스터(5517)를 포함한다.
트랜지스터(5512)는 제 1 기억 회로(5501)에 유지된 데이터에 따라 용량 소자(5519)를 충방전하는 기능을 가진다. 트랜지스터(5512)는 제 1 기억 회로(5501)에 유지된 데이터에 따라 용량 소자(5519)를 고속으로 충방전할 수 있는 것이 바람직하다. 구체적으로는 트랜지스터(5512)는 채널 형성 영역에 결정성 실리콘(바람직하게는 다결정 실리콘, 더 바람직하게는 단결정 실리콘)을 포함하는 것이 바람직하다.
트랜지스터(5513)의 도통 상태 또는 비도통 상태는 용량 소자(5519)에 유지된 전하에 따라 결정된다. 트랜지스터(5515)는 트랜지스터(5513)가 도통 상태이면, 배선(5544)의 전위에 따라 용량 소자(5520)를 충방전하는 기능을 가진다. 트랜지스터(5515)의 오프 상태 전류는 매우 낮은 것이 바람직하다. 구체적으로는 트랜지스터(5515)는 산화물 반도체(바람직하게는 In, Ga, 및 Zn을 포함하는 산화물)를 채널 형성 영역에 포함하는 것이 바람직하다.
소자들 사이의 구체적인 접속 관계에 대하여 설명한다. 트랜지스터(5512)의 소스 및 드레인 중 한쪽은 제 1 기억 회로(5501)에 접속된다. 트랜지스터(5512)의 소스 및 드레인 중 다른 쪽은 용량 소자(5519)의 한쪽 전극, 트랜지스터(5513)의 게이트, 및 트랜지스터(5518)의 게이트에 접속된다. 용량 소자(5519)의 다른 쪽 전극은 배선(5542)에 접속된다. 트랜지스터(5513)의 소스 및 드레인 중 한쪽은 배선(5544)에 접속된다. 트랜지스터(5513)의 소스 및 드레인 중 다른 쪽은 트랜지스터(5515)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(5515)의 소스 및 드레인 중 다른 쪽은 용량 소자(5520)의 한쪽 전극 및 트랜지스터(5510)의 게이트에 접속된다. 용량 소자(5520)의 다른 쪽 전극은 배선(5543)에 접속된다. 트랜지스터(5510)의 소스 및 드레인 중 한쪽은 배선(5541)에 접속된다. 트랜지스터(5510)의 소스 및 드레인 중 다른 쪽은 트랜지스터(5518)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(5518)의 소스 및 드레인 중 다른 쪽은 트랜지스터(5509)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(5509)의 소스 및 드레인 중 다른 쪽은 트랜지스터(5517)의 소스 및 드레인 중 한쪽 및 제 1 기억 회로(5501)에 접속된다. 트랜지스터(5517)의 소스 및 드레인 중 다른 쪽은 배선(5540)에 접속된다. 도 84에서는 트랜지스터(5509)의 게이트가 트랜지스터(5517)의 게이트에 접속되었지만, 트랜지스터(5517)의 게이트에 반드시 접속될 필요는 없다.
상술한 실시형태에 예시된 트랜지스터를 트랜지스터(5515)에 적용할 수 있다. 트랜지스터(5515)의 오프 상태 전류는 낮기 때문에 반도체 장치(5500)는 전원 공급 없이 오랫동안 정보를 유지할 수 있다. 트랜지스터(5515)의 양호한 스위칭 특성에 의하여 반도체 장치(5500)는 고속의 백업 및 리커버리를 실시할 수 있다.
본 실시형태에 기재된 구조는 다른 실시형태 중 임의의 것에 기재된 구조와 적절히 조합하여 사용할 수 있다.
(실시형태 11)
본 실시형태에서는 반도체 웨이퍼, 칩, 및 본 발명의 일 형태의 전자 부품에 대하여 설명한다.
<반도체 웨이퍼 및 칩>
도 85의 (A)는 다이싱 처리 전의 기판(5711)을 도시한 상면도이다. 기판(5711)과 같이, 예를 들어 반도체 기판("반도체 웨이퍼"라고도 함)을 사용할 수 있다. 기판(5711) 위에는 복수의 회로 영역(5712)이 제공된다. 회로 영역(5712)에는 본 발명의 일 형태의 반도체 장치, CPU, RF 태그, 또는 이미지 센서 등을 제공할 수 있다.
복수의 회로 영역(5712) 각각은 분리 영역(5713)에 의하여 둘러싸인다. 분리 영역(5713)과 중첩되는 위치에 분리선("다이싱 라인"이라고도 함)(5714)이 설정된다. 분리선(5714)을 따라 기판(5711)을 회로 영역(5712)을 포함한 칩(5715)으로 잘라낼 수 있다. 도 85의 (B)는 칩(5715)의 확대도이다.
분리 영역(5713)에 도전층 또는 반도체층을 제공하여도 좋다. 분리 영역(5713)에 도전층 또는 반도체층을 제공함으로써, 다이싱 단계에서 생길 수 있는 ESD를 완화하여, 다이싱 단계의 수율 저하를 방지한다. 일반적으로 다이싱 단계는 예를 들어 기판의 냉각, 절삭 부스러기의 제거, 및 대전 방지를 위하여, 탄산 가스 등을 용해시킴으로써 비저항이 저하된 순수(純水)를 절단 부분에 흘리면서 실시한다. 분리 영역(5713)에 도전층 또는 반도체층을 제공함으로써 순수의 사용량을 저감할 수 있다. 따라서, 반도체 장치의 제작 비용을 절감할 수 있다. 따라서, 향상된 생산성으로 반도체 장치를 제작할 수 있다.
분리 영역(5713)에 제공되는 반도체층에는 밴드 갭이 2.5eV 이상 4.2eV 이하이고, 바람직하게는 2.7eV 이상 3.5eV 이하인 재료를 사용하는 것이 바람직하다. 이러한 재료를 사용함으로써 적층된 전하를 서서히 방전할 수 있어, ESD로 인한 전하의 급속한 이동이 억제되고 정전 파괴가 일어나기 어렵게 할 수 있다.
<전자 부품>
도 86의 (A) 및 (B)는 전자 부품을 제작하는 데에 칩(5715)을 사용하는 예를 나타낸 것이다. 또한 전자 부품은 반도체 패키지 또는 IC 패키지라고도 부른다. 이 전자 부품은 단자의 추출 방향 및 단자의 형상에 따라 복수의 규격 및 명칭을 가진다.
전자 부품은 조립 공정(후 공정)에서 상술한 실시형태에 기재된 반도체 장치가 이 반도체 장치 이외의 부품과 조합되면 완성된다.
후 공정에 대하여 도 86의 (A)의 흐름도를 참조하여 설명한다. 전 공정에서 상술한 실시형태에서 기재된 반도체 장치를 포함한 소자 기판이 완성된 후, 소자 기판의 뒷면(반도체 장치 등이 형성되지 않은 표면)을 연삭하는 뒷면 연삭 단계를 실시한다(단계 S5721). 연삭에 의하여 소자 기판이 얇아지면 소자 기판의 굽힘 등이 저감되어 전자 부품의 크기를 축소할 수 있다.
다음에 소자 기판을 다이싱 단계에서 복수의 칩(칩(5715))으로 분리한다(단계 S5722). 이 후, 다이 본딩 단계에서 상기 분리된 칩을 각각 꺼내져 리드 프레임에 접합시킨다(단계 S5723). 다이 본딩 단계에서 칩과 리드 프레임을 접합하기 위하여 수지 또는 테이프와의 접합 등의 방법이 제품에 따라 적절히 선택된다. 또한 리드 프레임 대신에 칩을 인터포저 기판에 접합시켜도 좋다.
다음에 리드 프레임의 리드와, 칩상의 전극을 금속 배선을 통하여 전기적으로 접속하기 위한 와이어 본딩 단계를 실시한다(단계 S5724). 금속 세선으로서는 은선 또는 금선을 사용할 수 있다. 와이어 본딩으로서, 볼 본딩(ball bonding) 또는 웨지 본딩(wedge bonding)을 사용할 수 있다.
와이어 본딩된 칩에 에폭시 수지 등으로 칩을 밀봉하는 밀봉 단계(몰딩 단계)를 실시한다(단계 S5725). 밀봉 단계에 의하여, 전자 부품의 내부가 수지로 충전되어, 칩에 내장된 회로부 및 침을 리드에 접속시키기 위한 배선을 외부로부터의 기계적 힘으로부터 보호할 수 있고, 수분 또는 먼지로 인한 특성 열화(신뢰성의 저하)를 저감할 수 있다.
이어서, 리드 프레임의 리드를 리드 도금 단계에서 도금한다(단계 S5726). 이 도금 처리에 의하여 리드의 녹을 방지하고, 나중의 단계에서 인쇄 회로 기판에 칩을 탑재할 때의 납땜을 용이하게 한다. 이 후, 리드를 절단하고 성형 단계에서 가공한다(단계 S5727).
다음에 패키지의 표면에 인쇄(마킹) 단계를 실시한다(단계 S5728). 예를 들어 외부 형상이 좋은지 여부 및 불량이 있는지 여부를 체크하기 위한 시험 단계(단계 S5729) 후, 전자 부품은 완성된다.
도 86의 (B)는 완성된 전자 부품의 사시 모식도이다. 도 86의 (B)는 전자 부품의 예로서, QFP(quad flat package)를 도시한 사시 모식도이다. 도 86의 (B)의 전자 부품(5750)은 리드(5755) 및 반도체 장치(5753)를 포함한다. 반도체 장치(5753)로서 상술한 실시형태에 기재된 반도체 장치 등을 사용할 수 있다.
도 86의 (B)의 전자 부품(5750)은 예를 들어, 인쇄 회로 기판(5752)에 실장된다. 복수의 전자 부품(5750)이 조합되고, 인쇄 회로 기판(5752) 위에서 서로 전기적으로 접속됨으로써, 전자 부품이 실장된 기판(회로 기판(5754))이 완성된다. 완성된 회로 기판(5754)은 전자 기기 등에 제공된다.
본 실시형태에 기재된 구조는 다른 실시형태 중 임의의 것에 기재된 구조와 적절히 조합하여 사용할 수 있다.
(실시형태 12)
본 실시형태에서는 상술한 실시형태 중 임의의 것에 기재된 반도체 장치의 용도에 대하여 설명한다. 상술한 실시형태 중 임의의 것에 기재된 반도체 장치는 높은 온도에 견딜 수 있는 전자 기기에 사용되는 것이 바람직하다. 예를 들어 화상을 표시할 수 있는 컴퓨터 디스플레이 등의 전자 기기의 배터리의 보호 회로; 및 고정 전원으로부터의 전원으로 구동하는 전자 조리기 또는 탈 것 류(예를 들어 자전거)에 제공되는 배터리의 보호 회로에 상술한 실시형태 중 임의의 것에 기재된 반도체 장치를 사용할 수 있다.
보호 회로로서 기능하는 반도체 장치의 응용예에 대하여 도 87의 (A) 내지 (C)를 참조하여 설명한다.
도 87의 (A)는 보호 회로로서 기능하는 반도체 장치의 응용예로서 전자 조리기(1900)를 도시한 것이다. 전자 조리기(1900)는 코일 유닛(1901)을 통하여 흐르는 전류에 의하여 발생하는 전자기 유도를 사용하여 조리 기구 등을 가열한다. 전자 조리기(1900)는 코일 유닛(1901)을 통하여 흐르는 전류를 공급하기 위한 배터리(1902), 보호 회로로서 기능하는 반도체 장치(1903), 및 배터리(1902)를 충전하기 위한 태양 배터리(1904)를 포함한다. 또한 도 87의 (A)는 배터리(1902)를 충전하기 위한 수단으로서의 태양 배터리(1904)를 도시한 것이지만, 배터리(1902)는 다른 수단으로 충전되어도 좋다. 보호 회로로서 기능하는 반도체 장치(1903)는 온도가 높더라도 배터리(1902)로의 과전압의 인가를 저감할 수 있다. 또한 보호 회로가 동작하지 않을 때 흐르는 오프 상태 전류는 매우 낮기 때문에 소비전력을 저감할 수 있다.
도 87의 (B)는 보호 회로로서 기능하는 반도체 장치의 응용예로서 전동 자전거(1910)를 도시한 것이다. 전동 자전거(1910)는 전류가 모터부(1911)를 흐를 때 전력을 얻는다. 전동 자전거(1910)는 모터부(1911)를 흐르는 전류를 공급하기 위한 배터리(1912) 및 보호 회로로서 기능하는 반도체 장치(1913)를 포함한다. 도 87의 (B)에는 배터리(1912)를 충전하기 위한 수단을 특별히 도시하지 않았지만, 배터리(1912)는 추가로 제공된 발전기 등으로 충전되어도 좋다. 보호 회로로서 기능하는 반도체 장치(1913)는 온도가 높더라도 배터리(1912)로의 과전압의 인가를 저감할 수 있다. 또한 보호 회로가 동작하지 않을 때 흐르는 오프 상태 전류는 매우 낮기 때문에 소비전력을 저감할 수 있다. 또한 도 87의 (B)에는 페달을 도시하였지만 페달은 반드시 필요하지는 않다.
도 87의 (C)는 보호 회로로서 기능하는 반도체 장치의 응용예로서 전기 자동차(1920)를 도시한 것이다. 전기 자동차(1920)는 전류가 모터부(1921)를 흐를 때 전력을 얻는다. 또한 전기 자동차(1920)는 모터부(1921)를 흐르는 전류를 공급하기 위한 배터리(1922) 및 보호 회로로서 기능하는 반도체 장치(1923)를 포함한다. 도 87의 (C)에는 배터리(1922)를 충전하기 위한 수단을 특별히 도시하지 않았지만, 배터리(1922)는 추가로 제공된 발전기 등으로 충전되어도 좋다. 보호 회로로서 기능하는 반도체 장치(1923)는 온도가 높더라도 배터리(1922)로의 과전압의 인가를 저감할 수 있다. 또한 보호 회로가 동작하지 않을 때 흐르는 오프 상태 전류는 매우 낮기 때문에 소비전력을 저감할 수 있다.
또한 본 실시형태에서는 도면에 도시된 것을 다른 실시형태에 기재된 것과 적절히 자유로이 조합하거나 치환할 수 있다.
(실시예 1)
본 실시예에서는 상술한 실시형태에 기재된 방법에 의하여 형성된 In-Ga-Zn 산화물막(이후 IGZO막이라고 함)의 관찰 결과 및 원소 분석에 대하여 설명한다.
In-Ga-Zn 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)을 사용하는 스퍼터링법에 의하여, 목적의 두께를 100nm로 하여 유리 기판 위에 본 실시예의 시료의 IGZO막을 형성하였다. 아르곤 가스 180sccm 및 산소 가스 20sccm을 포함하는 분위기에서 압력을 0.6Pa로 제어하고 기판 온도를 실온으로 하고 2.5kW의 AC 전력을 인가함으로써 IGZO막을 형성하였다.
형성된 시료의 IGZO막을 HAADF-STEM에 의하여 관찰하고 EDX를 사용하여 측정하였다. 원자 분해능 분석 전자 현미경(JEM-ARM200F, JEOL Ltd. 제조)을 사용하여, 가속 전압을 200kV로 하고 직경이 약 0.1nmφ인 전자 빔을 조사하는 조건하에서 HAADF-STEM 이미지를 촬영하고 EDX 측정을 실시하였다.
EDX 측정에서는 원소 분석 장치로서 에너지 분산형 X선 분석 장치 JED-2300T를 사용하였다. 시료로부터 방출된 X선의 검출에는 Si 드리프트 검출기를 사용하였다.
EDX 측정에서는 시료의 분석 대상 영역의 점에 전자 빔 조사를 실시하고 이 조사에 의하여 발생하는 시료의 특성 X선의 에너지와 그 빈도를 측정하는 방법으로 상기 점의 EDX 스펙트럼을 얻는다. 본 실시예에서는 상기 점의 EDX 스펙트럼의 피크를 In 원자의 L껍질로의 전자 전이(electron transition), Ga 원자의 K껍질로의 전자 전이, 및 Zn 원자의 K껍질 및 O 원자의 K껍질로의 전자 전이에 귀속시키고, 상기 점에서의 원자 비율을 산출하였다. 시료의 분석 대상 영역에서 이 과정을 통하여 원자 비율의 분포를 나타낸 EDX 매핑 이미지를 얻을 수 있다.
도 88의 (A) 내지 (E) 및 도 89의 (A) 내지 (E)는 시료의 IGZO막의 HAADF-STEM 이미지 및 EDX 매핑 이미지를 나타낸 것이다. 도 88의 (A) 내지 (E)는 IGZO막의 평면의 HAADF-STEM 이미지 및 EDX 매핑 이미지를 나타낸 것이고, 도 89의 (A) 내지 (E)는 IGZO막의 단면의 HAADF-STEM 이미지 및 EDX 매핑 이미지를 나타낸 것이다. 도 88의 (A) 및 도 89의 (A)는 시료의 HAADF-STEM 이미지이다. 도 88의 (B) 및 도 89의 (B)는 O 원자의 EDX 매핑 이미지이고, 도 88의 (C) 및 도 89의 (C)는 Zn 원자의 EDX 매핑 이미지이고, 도 88의 (D) 및 도 89의 (D)는 Ga 원자의 EDX 매핑 이미지이고, 도 88의 (E) 및 도 89의 (E)는 In 원자의 EDX 매핑 이미지이다. 또한 도 88의 (A) 내지 (E) 및 도 89의 (A) 내지 (E)의 HAADF-STEM 이미지 및 EDX 매핑 이미지는 7,200,000배의 배율로 촬영하였다.
도 88의 (B) 내지 (E) 및 도 89의 (B) 내지 (E)에 나타낸 EDX 매핑 이미지 상방의 버는 IGZO막의 어느 점에서의 원자 비율[atomic%]을 나타낸 것이다.
도 88의 (B) 내지 (E) 및 도 89의 (B) 내지 (E)에 나타낸 EDX 매핑 이미지는 상대적인 밝기 분포를 나타내고, IGZO막에서 원자가 분포를 가진 것을 나타낸다. 여기서 도 88의 (B) 내지 (E)의 테두리(1A) 및 테두리(1B), 및 도 89의 (B) 내지 (E)의 테두리(2A) 및 테두리(2B)에 주목한다.
도 88의 (E) 및 도 89의 (E)에서는 테두리(1A 및 2A) 각각에서 비교적 밝은 영역이 큰 면적을 차지하는 한편으로 테두리(1B 및 2B) 각각에서 비교적 어두운 영역이 큰 면적을 차지한다. 즉 테두리(1A 및 2A)로 나타내어진 영역에서 In 원자의 개수는 비교적 많고, 테두리(1B 및 2B)로 나타내어진 영역에서 In 원자의 개수는 비교적 적다. 도 88의 (E) 및 도 89의 (E)에서 비교적 밝은 영역은 상술한 실시형태에 기재된 영역(A1)에 대응하고, 비교적 어두운 영역은 상술한 실시형태에 기재된 영역(B1)에 대응한다.
도 88의 (E) 및 도 89의 (E)와 대조적으로 도 88의 (D) 및 도 89의 (D)에서는 테두리(1A 및 2A) 각각에서 비교적 어두운 영역이 큰 면적을 차지하는 한편으로 테두리(1B 및 2B) 각각에서 비교적 밝은 영역이 큰 면적을 차지한다. 즉 테두리(1A 및 2A)로 나타내어진 영역에서 Ga 원자의 개수는 비교적 적고, 테두리(1B 및 2B)로 나타내어진 영역에서 Ga 원자의 개수는 비교적 많다. 이와 같이 하여 Ga 원자의 개수는 In 원자의 개수가 비교적 많은 영역에서 비교적 적은 경향이 있고, Ga 원자의 개수는 In 원자의 개수가 비교적 적은 영역에서 비교적 많은 경향이 있다. 따라서 도 88의 (D) 및 도 89의 (D)에서 비교적 밝은 영역은 상술한 실시형태에 기재된 영역(B1)에 대략 대응하고, 비교적 어두운 영역은 상술한 실시형태에 기재된 영역(A1)에 대략 대응한다.
도 88의 (C) 및 도 89의 (C)에서는, 테두리(1B) 및 테두리(2B) 각각에서 비교적 밝은 영역이 큰 면적을 차지하는 한편으로 테두리(1A) 및 테두리(2A) 각각은 테두리(1B) 및 테두리(2B)의 비교적 밝은 영역만큼 크지 않은 밝은 영역을 포함한다. 바꿔 말하면, 테두리(1B) 및 테두리(2B)로 나타내어진 영역에서 Zn 원자의 개수는 비교적 많고, 테두리(1A) 및 테두리(2A)로 나타내어진 영역에서의 Zn 원자의 개수는 테두리(1B) 및 테두리(2B)로 나타내어진 영역만큼 크지 않다.
마찬가지로 도 88의 (B) 및 도 89의 (B)에 대해서는, 테두리(1A), 테두리(1B), 테두리(2A), 및 테두리(2B)로 나타내어지는 영역에서 산소 원자의 개수가 비교적 많다.
상술한 바와 같이, IGZO막의 영역(A1)은 In 원자 및 O 원자의 개수가 많고 영역(B1)보다 Zn 원자의 개수가 적다. 그래서 영역(A1)은 예를 들어 인듐, 산화 인듐, 및 In-Zn 산화물의 함유율이 높은 것이 시사된다. 따라서 영역(A1)은 영역(B1)보다 도전성이 높은 영역으로서 기능하므로 영역(A1)은 트랜지스터의 전계 효과 이동도와 온 상태 전류의 증가에 기여한다.
여기서 도 88의 (E) 및 도 89의 (E)의 영역(A1)을 평가하면, 영역(A1)에 복수의 입자상 부분을 볼 수 있다. 이 입자상 부분의 관찰에 의하여 이들의 직경이 0.5nm 이상 1.5nm 이하인 것이 나타내어진다. 영역(A1)은 서로 연결된 복수의 입자상 부분으로 형성된 것처럼 보인다. 이와 같이, 영역(A1)은 클라우드상으로 연장되어 있다. 영역(A1)에 포함되는 입자상 부분은 상술한 실시형태에 기재된 영역(A1)의 클러스터에 대응한다.
또한 IGZO막의 영역(B1)은 Ga 원자, Zn 원자, 및 O 원자의 개수가 많고, 영역(A1)보다 In 원자의 개수가 적다. 그래서 영역(B1)은 예를 들어 In-Ga-Zn 산화물의 함유율이 높은 것이 시사된다. 따라서 영역(B1)은 영역(A1)보다 반도체 특성이 높은 영역으로서 기능하므로 영역(B1)은 트랜지스터의 스위칭 특성에 기여한다.
여기서 도 88의 (D) 및 도 89의 (D)의 영역(B1)에 대응하는 영역을 평가하면, 영역(B1)에 복수의 입자상 부분을 볼 수 있다. 영역(B1)도 서로 연결된 복수의 입자상 부분으로 형성된 것처럼 보인다. 이와 같이, 영역(B1)은 클라우드상으로 연장되어 있다. 영역(B1)에 포함되는 입자상 부분은 상술한 실시형태에 기재된 영역(B1)의 클러스터에 대응한다.
상술한 바와 같이, 본 시예에서 제작된 시료의 IGZO막은 In-rich 영역(A1) 및 In-poor 영역(B1)이 형성된 복합 산화물 반도체이다. 영역(A1)은 트랜지스터의 온 상태 전류 및 전계 효과 이동도에 기여하고, 영역(B1)은 트랜지스터의 스위칭 특성에 기여한다. 그래서, 이 복합 산화물 반도체를 사용하면, 온 상태 전류 및 이동도가 높고 S값이 적은 전기적 특성을 가지는 트랜지스터를 제작할 수 있다.
본 실시예의 적어도 일부를 본 명세서에 기재된 실시형태 및 다른 실시예 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시예 2)
본 실시예에서는 실시형태 1에 기재된 시료 S1A와 다른 시료(시료 S2)를 제작하고, 시료 S2의 I d-V g 특성을 평가하였다.
본 실시예의 시료 S2를 제작하기 위하여 사용되는 조건은 시료 S1A를 제작하는 데 사용되는 조건과 산화물 반도체막(108)의 형성 조건만 다르다.
시료 S2에 사용되는 산화물 반도체막은 기판 온도를 실온(25°C)으로 하고, 유량 140sccm의 아르곤 가스 및 유량 60sccm의 산소 가스를 스퍼터링 장치의 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 인듐, 갈륨, 및 아연을 포함하는 금속 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)에 2.5kw의 AC 전력을 인가하는 조건하에서 형성하였다. 본 실시예에서는 산화물 반도체막의 퇴적에서 산소의 유량비를 30%로 하였다.
다음에 제작된 시료 S2의 트랜지스터의 I d-V g 특성을 측정하였다. 트랜지스터의 I d-V g 특성의 측정 조건은 실시형태 1의 시료 S1A의 I d-V g 특성의 측정에 사용된 것과 같은 조건으로 하였다.
도 90은 시료 S2의 I d-V g 특성을 나타낸 것이다. 도 90에서 제 1 세로축이 I d(A)를 나타내고, 제 2 세로축이 전계 효과 이동도(μFE)(cm2/Vs)를 나타내고, 가로축이 V g(V)를 나타낸다. 또한 전계 효과 이동도는 V d=20V에서 측정하였다.
본 발명의 일 형태의 반도체 장치인 트랜지스터는 도 90에 나타낸 바와 같이 양호한 전기 특성을 가진다. 여기서 표 7은 도 90에 나타낸 트랜지스터 특성을 나타낸 것이다.
[표 7]
Figure 112021111238014-pat00023
표 7에 나타낸 바와 같이, 시료 S2는 게이트 전압이 0V보다 높고 10V 이하일 때 트랜지스터의 전계 효과 이동도의 최대값이 40cm2/Vs 이상 150cm2/Vs 미만인 제 1 영역, 문턱 전압이 -1V 이상 1V 이하인 제 2 영역, S값이 0.3V/decade 미만인 제 3 영역, 및 오프 상태 전류가 1×10-12A/cm2 미만인 제 4 영역을 포함하고, μFE(max)가 트랜지스터의 전계 효과 이동도의 최대값을 나타내고 μFE(V g=2V)가 게이트 전압이 2V일 때의 트랜지스터의 전계 효과 이동도의 값을 나타내는 경우 μFE(max)/μFE(V g=2V)는 1 이상 1.5 미만이다.
상술한 트랜지스터 특성은 실시형태 1에 기재된 복합 산화물 반도체 또는 C/IGZO를 사용하여 얻어진다. 따라서 복합 산화물 반도체 또는 C/IGZO를 트랜지스터의 반도체층에 사용하는 경우, 높은 전계 효과 이동도를 달성하는 기능과, 양호한 스위칭 특성을 달성하는 기능을 동시에 얻을 수 있다.
본 실시예의 적어도 일부를 본 명세서에 기재된 실시형태 및 다른 실시예 중 임의의 것과 적절히 조합하여 실시할 수 있다.
A1: 영역, A2: 영역, B1: 영역, B2: 영역, 82: 절연막, 84: 절연막, 86: 절연막, 88: 산화물 반도체막, 90: 구조체, 100A: 트랜지스터, 100B: 트랜지스터, 100C: 트랜지스터, 100D: 트랜지스터, 100E: 트랜지스터, 100F: 트랜지스터, 100G: 트랜지스터, 100H: 트랜지스터, 100J: 트랜지스터, 102: 기판, 104: 절연막, 106: 도전막, 108: 산화물 반도체막, 108_1: 산화물 반도체막, 108_2: 산화물 반도체막, 108_3: 산화물 반도체막, 108d: 드레인 영역, 108f: 영역, 108i: 채널 영역, 108s: 소스 영역, 110: 절연막, 112: 도전막, 112_1: 도전막, 112_2: 도전막, 116: 절연막, 118: 절연막, 120a: 도전막, 120b: 도전막, 122: 절연막, 141a: 개구부, 141b: 개구부, 143: 개구부, 300A: 트랜지스터, 300B: 트랜지스터, 300C: 트랜지스터, 300D: 트랜지스터, 300E: 트랜지스터, 300F: 트랜지스터, 300G: 트랜지스터, 302: 기판, 304: 도전막, 306: 절연막, 307: 절연막, 308: 산화물 반도체막, 308_1: 산화물 반도체막, 308_2: 산화물 반도체막, 308_3: 산화물 반도체막, 312a: 도전막, 312b: 도전막, 312c: 도전막, 314: 절연막, 316: 절연막, 318: 절연막, 320a: 도전막, 320b: 도전막, 341a: 개구부, 341b: 개구부, 342a: 개구부, 342b: 개구부, 342c: 개구부, 351: 개구부, 352a: 개구부, 352b: 개구부, 501: 화소 회로, 502: 화소부, 504: 구동 회로부, 504a: 게이트 드라이버, 504b: 소스 드라이버, 506: 보호 회로, 507: 단자부, 550: 트랜지스터, 552: 트랜지스터, 554: 트랜지스터, 560: 용량 소자, 562: 용량 소자, 570: 액정 소자, 572: 발광 소자, 700: 표시 장치, 701: 기판, 702: 화소부, 704: 소스 드라이버 회로부, 705: 기판, 706: 게이트 드라이버 회로부, 708: FPC 단자부, 710: 신호선, 711: 배선부, 712: 실란트, 716: FPC, 730: 절연막, 732: 밀봉막, 734: 절연막, 736: 착색막, 738: 차광막, 750: 트랜지스터, 752: 트랜지스터, 760: 접속 전극, 770: 평탄화 절연막, 772: 도전막, 773: 절연막, 774: 도전막, 775: 액정 소자, 776: 액정층, 778: 구조체, 780: 이방성 도전막, 782: 발광 소자, 783: 액적 토출 장치, 784: 액적, 785: 층, 786: EL층, 788: 도전막, 790: 용량 소자, 791: 터치 패널, 792: 절연막, 793: 전극, 794: 전극, 795: 절연막, 796: 전극, 797: 절연막, 1400: 액적 토출 장치, 1402: 기판, 1403: 액적 토출 수단, 1404: 촬상 수단, 1405: 헤드, 1406: 점선, 1407: 제어 수단, 1408: 기억 매체, 1409: 화상 처리 수단, 1410: 컴퓨터, 1411: 마커, 1412: 헤드, 1413: 재료 공급원, 1414: 재료 공급원, 1900: 전자 조리기, 1901: 코일부, 1902: 배터리, 1903: 반도체 장치, 1904: 태양 배터리, 1910: 전동 자전거, 1911: 모터부, 1912: 배터리, 1913: 반도체 장치, 1920: 전기 자동차, 1921: 모터부, 1922: 배터리, 1923: 반도체 장치, 2190: 플라스마, 2192: 양 이온, 2194: 스퍼터링 입자, 2196: 클러스터, 2198: 클러스터, 2500a: 타깃, 2500b: 타깃, 2501: 성막실, 2502a: 영역, 2504a: 영역, 2510a: 백킹 플레이트, 2510b: 백킹 플레이트, 2520: 타깃 홀더, 2520a: 타깃 홀더, 2520b: 타깃 홀더, 2530a: 마그넷 유닛, 2530b: 마그넷 유닛, 2530N1: 마그넷, 2530N2: 마그넷, 2530S: 마그넷, 2532: 마그넷 홀더, 2542: 부재, 2560: 기판, 2570: 기판 홀더, 2580a: 자력선, 2580b: 자력선, 3001: 배선, 3002: 배선, 3003: 배선, 3004: 배선, 3005: 배선, 3006: 배선, 3100: 용량 소자, 3112: 도전체, 3116: 도전체, 3130: 절연체, 3132: 절연체, 3134: 절연체, 3150: 절연체, 3200: 트랜지스터, 3205: 도전체, 3210: 절연체, 3212: 절연체, 3216: 절연체, 3218: 도전체, 3224: 절연체, 3272: 절연체, 3280: 절연체, 3282: 절연체, 3284: 절연체, 3285: 도전체, 3300: 트랜지스터, 3311: 기판, 3312: 반도체 영역, 3314: 절연체, 3316: 도전체, 3318a: 저저항 영역, 3318b: 저저항 영역, 3320: 절연체, 3322: 절연체, 3324: 절연체, 3326: 절연체, 3328: 도전체, 3330: 도전체, 3350: 절연체, 3352: 절연체, 3354: 절연체, 3356: 도전체, 3358: 절연체, 3400: 트랜지스터, 4001: 배선, 4003: 배선, 4005: 배선, 4006: 배선, 4007: 배선, 4008: 배선, 4009: 배선, 4021: 층, 4023: 층, 4100: 트랜지스터, 4200: 트랜지스터, 4300: 트랜지스터, 4400: 트랜지스터, 4500: 용량 소자, 4600: 용량 소자, 5400: 반도체 장치, 5401: CPU 코아, 5402: 파워 컨트롤러, 5403: 파워 스위치, 5404: 캐시, 5405: 버스 인터페이스, 5406: 디버그 인터페이스, 5407: 제어 장치, 5408: PC, 5409: 파이프라인 레지스터, 5410: 파이프라인 레지스터, 5411: ALU, 5412: 레지스터 파일, 5421: 파워 매니지먼트 유닛, 5422: 주변 회로, 5423: 데이터 버스, 5500: 반도체 장치, 5501: 기억 회로, 5502: 기억 회로, 5503: 기억 회로, 5504: 회로, 5509: 트랜지스터, 5510: 트랜지스터, 5512: 트랜지스터, 5513: 트랜지스터, 5515: 트랜지스터, 5517: 트랜지스터, 5518: 트랜지스터, 5519: 용량 소자, 5520: 용량 소자, 5540: 배선, 5541: 배선, 5542: 배선, 5543: 배선, 5544: 배선, 5711: 기판, 5712: 회로 영역, 5713: 분리 영역, 5714: 분리선, 5715: 칩, 5750: 전자 부품, 5752: 인쇄 기판, 5753: 반도체 장치, 5754: 실장 기판, 5755: 리드, 5800: 인버터, 5810: OS 트랜지스터, 5820: OS 트랜지스터, 5831: 신호 파형, 5832: 신호 파형, 5840: 파선, 5841: 실선, 5850: OS 트랜지스터, 5860: CMOS 인버터, 5900: 반도체 장치, 5901: 전원 회로, 5902: 회로, 5903: 전압 생성 회로, 5903A: 전압 생성 회로, 5903B: 전압 생성 회로, 5903C: 전압 생성 회로, 5903D: 전압 생성 회로, 5903E: 전압 생성 회로, 5904: 회로, 5905: 전압 생성 회로, 5905A: 전압 생성 회로, 5906: 회로, 5911: 트랜지스터, 5912: 트랜지스터, 5912A: 트랜지스터, 5912B: 트랜지스터, 5921: 제어 회로, 5922: 트랜지스터, 7000: 표시 모듈, 7001: 상부 커버, 7002: 하부 커버, 7003: FPC, 7004: 터치 패널, 7005: FPC, 7006: 표시 패널, 7007: 백라이트, 7008: 광원, 7009: 프레임, 7010: 인쇄 기판, 7011: 배터리, 8000: 카메라, 8001: 하우징, 8002: 표시부, 8003: 조작 버튼, 8004: 셔터 버튼, 8006: 렌즈, 8100: 파인더, 8101: 하우징, 8102: 표시부, 8103: 버튼, 8200: 헤드 마운트 디스플레이, 8201: 장착부, 8202: 렌즈, 8203: 본체, 8204: 표시부, 8205: 케이블, 8206: 배터리, 8300: 헤드 마운트 디스플레이, 8301: 하우징, 8302: 표시부, 8304: 고정구, 8305: 렌즈, 9000: 하우징, 9001: 표시부, 9003: 스피커, 9005: 조작 키, 9006: 접속 단자, 9007: 센서, 9008: 마이크로폰, 9050: 조작 버튼, 9051: 정보, 9052: 정보, 9053: 정보, 9054: 정보, 9055: 힌지, 9100: 텔레비전 장치, 9101: 휴대 정보 단말, 9102: 휴대 정보 단말, 9150: 텔레비전 장치, 9151: 하우징, 9152: 표시부, 9153: 스탠드, 9154: 리모트 컨트롤러, 9200: 휴대 정보 단말, 9201: 휴대 정보 단말, 9250: 노트북형 퍼스널 컴퓨터, 9251: 하우징, 9252: 표시부, 9253: 키보드, 9254: 포인팅 디바이스, 9300: 슬롯 머신, 9301: 하우징, 9302: 센서, 9303: 표시부, 9304: 스타트 레버, 9305: 스톱 스위치, 9306: 센서용 광원, 9400: 자동차, 9401: 차체, 9402: 차륜, 9403: 앞유리, 9404: 라이트, 9405: 포그 램프, 9410: 표시부, 9411: 표시부, 9412: 표시부, 9413: 표시부, 9414: 표시부, 9415: 표시부, 9416: 표시부, 9417: 표시부, 9500: 표시 장치, 9501: 표시 패널, 9502: 표시 영역, 9503: 영역, 9511: 힌지, 9512: 베어링, 9600: 디지털 사이니지, 9601: 표시부, 9602: 하우징, 9603: 스피커
본 출원은 2016년 3월 22일에 일본 특허청에 출원된 일련 번호 2016-057718의 일본 특허 출원, 2016년 3월 22일에 일본 특허청에 출원된 일련 번호 2016-057720의 일본 특허 출원, 및 2016년 3월 22일에 일본 특허청에 출원된 일련 번호 2016-057716의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (10)

  1. 복합 산화물 반도체를 포함하는 산화물 반도체막으로서,
    상기 복합 산화물 반도체는
    제 1 영역; 및
    제 2 영역을 포함하고,
    상기 제 1 영역은 인듐, 아연, 및 산소를 포함하는 복수의 제 1 클러스터를 포함하고,
    상기 제 2 영역은 인듐, 아연, 및 산소를 포함하는 복수의 제 2 클러스터를 포함하고,
    상기 제 1 영역에서의 인듐 농도는 상기 제 2 영역에서의 인듐 농도보다 더 크고,
    상기 제 1 영역은 상기 복수의 제 1 클러스터가 서로 접속되는 부분을 포함하고,
    상기 제 2 영역은 상기 복수의 제 2 클러스터가 서로 접속되는 부분을 포함하고,
    상기 제 1 영역은 상기 제 2 영역으로 둘러싸이는, 산화물 반도체막.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 2 영역은 Al, Ga, Y, 및 Sn으로부터 선택된 원소 M을 더 포함하는, 산화물 반도체막.
  4. 제 3 항에 있어서,
    인듐, 원소 M, 및 아연의 원자수비는 상기 제 2 영역에서 [In]:[M]:[Zn]=4:2:3 또는 4:2:3 근방이고,
    [In]이 4인 경우, [M]은 1.5 이상 2.5 이하이고, [Zn]은 2 이상 4 이하인, 산화물 반도체막.
  5. 제 3 항에 있어서,
    인듐, 원소 M, 및 아연의 원자수비는 상기 제 2 영역에서 [In]:[M]:[Zn]=5:1:6 또는 5:1:6 근방이고,
    [In]이 5인 경우, 원소 [M]은 0.5 이상 1.5 이하이고, [Zn]은 5 이상 7 이하인, 산화물 반도체막.
  6. 제 1 항에 있어서,
    상기 복수의 제 1 클러스터는 전기적 도전성을 가지고,
    상기 복수의 제 2 클러스터는 전기적 반도체성을 가지는, 산화물 반도체막.
  7. 제 1 항에 있어서,
    상기 복수의 제 1 클러스터는 각각 0.5nm 이상 1.5 nm 이하의 부분을 가지는, 산화물 반도체막.
  8. 반도체 장치로서,
    제 1 항에 따른 산화물 반도체막;
    게이트 전극; 및
    상기 산화물 반도체막과 상기 게이트 전극 사이의 게이트 절연층을 포함하는, 반도체 장치.
  9. 표시 장치로서,
    제 8 항에 따른 반도체 장치; 및
    표시 소자를 포함하는, 표시 장치.
  10. 표시 모듈로서,
    제 9 항에 따른 표시 장치; 및
    터치 센서를 포함하는, 표시 모듈.
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