JP2020009432A5

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Publication number: JP2020009432A5
Application number: JP2019118472A
Authority: JP
Filing date: 2019-06-26
Publication date: 2022-06-21
Anticipated expiration: 2039-06-26

Claims

第１回路を有し、
前記第１回路は、第１入力端子と、第２入力端子と、第１出力端子と、第２出力端子と、第２インバータ回路と、第３インバータ回路と、第４インバータ回路と、第５インバータ回路と、切り替え回路と、を有し、
前記切り替え回路は、第１トランジスタと、第２トランジスタと、第１インバータ回路と、を有し、
前記第１トランジスタは、第１ゲートと、第２ゲートと、を有し、
前記第２トランジスタは、第３ゲートと、第４ゲートと、を有し、
前記切り替え回路は、第３入力端子を有し、
前記第１トランジスタの前記第１ゲートは、前記第３入力端子に電気的に接続され、
前記第２トランジスタの前記第３ゲートは、前記第１インバータ回路の出力端子に電気的に接続され、
前記第１インバータ回路の入力端子は、前記第３入力端子に電気的に接続され、
前記第１入力端子は、前記第２インバータ回路の入力端子に電気的に接続され、
前記第２入力端子は、前記第３インバータ回路の入力端子に電気的に接続され、
前記第１出力端子は、前記第４インバータ回路の出力端子に電気的に接続され、
前記第２出力端子は、前記第５インバータ回路の出力端子に電気的に接続され、
前記切り替え回路は、
前記第３入力端子に入力された信号に応じて、前記第２インバータ回路の出力端子と、前記第４インバータ回路又は前記第５インバータ回路の一方の入力端子と、の間を導通状態にし、かつ前記第３インバータ回路の出力端子と、前記第４インバータ回路又は前記第５インバータ回路の他方の入力端子と、の間を導通状態にする機能と、
前記第１トランジスタの前記第２ゲートの電位に応じて、前記第２インバータ回路の出力端子から出力された信号が、前記第４インバータ回路の入力端子に入力されるまでの時間を変動させる機能と、
前記第２トランジスタの前記第４ゲートの電位に応じて、前記第３インバータ回路の出力端子から出力された信号が、前記第４インバータ回路の入力端子に入力されるまでの時間を変動させる機能と、を有する、
半導体装置。
第１回路を有し、
前記第１回路は、第１入力端子と、第２入力端子と、第１出力端子と、第２出力端子と、第２回路と、第３回路と、切り替え回路と、を有し、
前記切り替え回路は、第１トランジスタと、第２トランジスタと、第１インバータ回路と、を有し、
前記第１トランジスタは、第１ゲートと、第２ゲートと、を有し、
前記第２トランジスタは、第３ゲートと、第４ゲートと、を有し、
前記切り替え回路は、第３入力端子を有し、
前記第１トランジスタの前記第１ゲートは、前記第３入力端子に電気的に接続され、
前記第２トランジスタの前記第３ゲートは、前記第１インバータ回路の出力端子に電気的に接続され、
前記第１インバータ回路の入力端子は、前記第３入力端子に電気的に接続され、
前記第１入力端子は、前記第２回路の入力端子に電気的に接続され、
前記第２入力端子は、前記第３回路の入力端子に電気的に接続され、
前記第２回路は、前記第２回路の入力端子に入力された信号を補正して、前記第２回路の出力端子に補正された信号を出力する機能を有し、
前記第３回路は、前記第３回路の入力端子に入力された信号を補正して、前記第３回路の出力端子に補正された信号を出力する機能を有し、
前記切り替え回路は、
前記第３入力端子に入力された信号に応じて、前記第２回路の出力端子と、前記第１出力端子又は前記第２出力端子の一方と、の間を導通状態にし、かつ前記第３回路の出力端子と、前記第１出力端子又は前記第２出力端子の他方と、の間を導通状態にする機能と、
前記第１トランジスタの前記第２ゲートの電位に応じて、前記第２回路の出力端子から出力された信号が、前記第１出力端子に入力されるまでの時間を変動させる機能と、
前記第２トランジスタの前記第４ゲートの電位に応じて、前記第３回路の出力端子から出力された信号が、前記第１出力端子に入力されるまでの時間を変動させる機能と、を有する、
半導体装置。
請求項１又は請求項２において、
前記切り替え回路は、第１保持部を有し、
前記第１保持部は、前記第１トランジスタの前記第２ゲートの電位、及び前記第２トランジスタの前記第４ゲートの電位を保持する機能を有する、
半導体装置。
請求項１又は請求項２において、
前記切り替え回路は、第１保持部と、第２保持部と、を有し、
前記第１保持部は、前記第１トランジスタの前記第２ゲートの電位を保持する機能を有し、
前記第２保持部は、前記第２トランジスタの前記第４ゲートの電位を保持する機能を有する、
半導体装置。
請求項１又は請求項２において、
前記切り替え回路は、第１保持部と、第２保持部と、第１スイッチと、第２スイッチと、を有し、
前記第１保持部は、前記第１スイッチを介して、前記第１トランジスタの前記第２ゲートと、前記第２トランジスタの前記第４ゲートと、に電気的に接続され、
前記第２保持部は、前記第２スイッチを介して、前記第１トランジスタの前記第２ゲートと、前記第２トランジスタの前記第４ゲートと、に電気的に接続され、
前記第１スイッチ、又は第２スイッチの一方をオン状態にし、他方をオフ状態にすることで、前記第１トランジスタの前記第２ゲート及び前記第２トランジスタの前記第４ゲートと、前記第１保持部又は前記第２保持部の一方と、の間を導通状態にする機能を有する、
半導体装置。
請求項１乃至請求項５のいずれか一において、
前記第１回路を複数段、有し、
複数の前記第１回路に含まれている前記切り替え回路は、第４入力端子を有し、
前段の前記第１回路の第１出力端子は、後段の前記第１回路の第１入力端子に電気的に接続され、
前段の前記第１回路の第２出力端子は、後段の前記第１回路の第２入力端子に電気的に接続され、
全ての前記第１回路の前記第１トランジスタの前記第２ゲート、及び前記第２トランジスタの前記第４ゲートには、それぞれ対応する第１データに応じた電位が保持され、かつ全ての前記切り替え回路の前記第３入力端子には、それぞれ対応する第２データに応じた信号が入力されている場合に、一段目の前記第１回路の前記第１入力端子と前記第２入力端子とにそれぞれ入力信号が入力されることによって、最終段の前記第１回路の第１出力端子と前記第２出力端子とから出力されるそれぞれの出力信号の時間差は、前記第１データと前記第２データの積和に応じた時間となる、
半導体装置。
請求項６において、
第４回路を有し、
前記第４回路は、前記最終段の前記第１回路の前記第１出力端子と、前記第２出力端子と、に電気的に接続され、
前記第４回路は、前記出力信号の時間差に応じた信号を生成する機能を有する、
半導体装置。
請求項１乃至請求項７のいずれか一において、
前記第１トランジスタ及び前記第２トランジスタの少なくともいずれか一は、チャネル形成領域に金属酸化物を有する、
半導体装置。
請求項１乃至請求項８のいずれか一の半導体装置と、筐体と、を有し、
前記半導体装置によってニューラルネットワークの演算を行う、
電子機器。