KR20220071802A - 데이터 버스 인버전 동작을 수행하기 위한 전자장치 - Google Patents

데이터 버스 인버전 동작을 수행하기 위한 전자장치 Download PDF

Info

Publication number
KR20220071802A
KR20220071802A KR1020200159350A KR20200159350A KR20220071802A KR 20220071802 A KR20220071802 A KR 20220071802A KR 1020200159350 A KR1020200159350 A KR 1020200159350A KR 20200159350 A KR20200159350 A KR 20200159350A KR 20220071802 A KR20220071802 A KR 20220071802A
Authority
KR
South Korea
Prior art keywords
data
logic level
sensing
processing circuit
bits
Prior art date
Application number
KR1020200159350A
Other languages
English (en)
Inventor
고인성
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200159350A priority Critical patent/KR20220071802A/ko
Priority to US17/197,835 priority patent/US20220165313A1/en
Priority to CN202110368252.XA priority patent/CN114546923A/zh
Publication of KR20220071802A publication Critical patent/KR20220071802A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/1776—Structural details of configuration resources for memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4286—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a handshaking protocol, e.g. RS232C link
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G06F13/287—Multiplexed DMA
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Dram (AREA)

Abstract

전자장치는 제1 데이터에 포함된 비트들에 대한 로직레벨을 감지하고, 상기 제1 데이터의 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 상기 제1 데이터의 로직레벨을 반전하여 제1 내부데이터를 생성하는 제1 데이터처리회로 및 제2 데이터에 포함된 비트들에 대한 로직레벨을 감지하고, 상기 제2 데이터의 비트들 중 기 설정된 로직레벨이 상기 설정개수 이상인 경우 상기 제2 데이터의 로직레벨을 반전하여 제2 내부데이터를 생성하는 제2 데이터처리회로를 포함한다.

Description

데이터 버스 인버전 동작을 수행하기 위한 전자장치{ELECTRIC DEVICE FOR PERFORMING DATA BUS INVERSION OPEARTION}
본 발명은 데이터에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 데이터버스인버전동작을 수행하는 전자장치에 관한 것이다.
반도체장치를 포함하는 전자장치는 컨트롤러에서 전송되는 데이터 비트들 중 이전 시점에 비해 위상이 바뀌는 비트가 많아질수록 SSN(Simultaneous Switching Noise) 현상 및 ISI(Inter Symbol Interface) 현상의 발생이 증가한다. 따라서, 반도체장치에서는 전송되는 데이터의 비트들 중 이전 시점에 비해 위상이 바뀌는 비트가 많이 포함되는 경우 데이터를 반전시켜 전송하는 데이터버스반전(Data Bus Inversiion, DBI) 동작을 사용하여 SSN 현상 및 ISI 현상이 발생하는 것을 감소시키고 있다.
본 발명은 데이터버스인버전동작을 수행하기 위해 데이터에 포함된 기 설정된 로직레벨을 감지하기 위한 회로를 외부 전송라인이 아닌 메모리영역 내부에 구비하는 전자장치를 제공한다.
이를 위해 본 발명은 제1 데이터에 포함된 비트들에 대한 로직레벨을 감지하고, 상기 제1 데이터의 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 상기 제1 데이터의 로직레벨을 반전하여 제1 내부데이터를 생성하는 제1 데이터처리회로 및 제2 데이터에 포함된 비트들에 대한 로직레벨을 감지하고, 상기 제2 데이터의 비트들 중 기 설정된 로직레벨이 상기 설정개수 이상인 경우 상기 제2 데이터의 로직레벨을 반전하여 제2 내부데이터를 생성하는 제2 데이터처리회로를 포함하는 전자장치를 제공한다.
또한, 본 발명은 페리영역에 위치하고, 라이트동작 및 리드동작 시 데이터 및 내부데이터의 데이터버스인버전동작을 제어하기 위해 인에이블되는 데이터반전인에이블신호를 생성하는 제어회로 및 메모리영역에 위치하고, 상기 라이트동작 시 상기 데이터반전인에이블신호가 인에이블되는 경우 외부에서 입력되는 상기 데이터에 포함된 비트들 중 기 설정된 로직레벨의 감지결과에 따라 상기 데이터의 로직레벨을 반전 또는 비반전하여 생성되는 상기 내부데이터를 저장하고, 상기 리드동작 시 상기 데이터반전인에이블신호가 인에이블되는 경우 내부에 저장된 상기 내부데이터에 포함된 비트들 중 기 설정된 로직레벨의 감지결과에 따라 상기 내부데이터의 로직레벨을 반전 또는 비반전하여 상기 데이터를 생성하며, 상기 데이터를 외부로 출력하는 데이터처리회로를 포함하는 전자장치를 제공한다.
또한, 본 발명은 제1 전송라인을 통해 제1 데이터를 출력하고, 제2 전송라인을 통해 제2 데이터를 출력하는 컨트롤러 및 상기 제1 데이터에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 상기 제1 데이터의 로직레벨을 반전하여 생성되는 제1 내부데이터를 저장하고, 상기 제2 데이터에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 상기 제2 데이터의 로직레벨을 반전하여 생성되는 제2 내부데이터를 저장하는 반도체장치를 포함하는 전자장치를 제공한다.
본 발명에 의하면 컨트롤러의 제어 없이 반도체장치의 내부적으로 데이터버스인버전동작을 수행할 수 있다.
또한, 본 발명에 의하면 데이터버스인버전동작을 수행하기 위해 데이터에 포함된 기 설정된 로직레벨을 감지하기 위한 회로를 외부 전송라인이 아닌 메모리영역 내부에 구비하여 전송라인의 수를 줄일 수 있어 전류소모량 및 면적을 감소할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 전자장치에 포함된 반도체장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체장치에 포함된 제1 데이터처리회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 제1 데이터처리회로에 포함된 데이터감지회로의 구성을 도시한 블럭도이다.
도 5는 도 4에 도시된 데이터감지회로에 포함된 제1 감지회로의 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 제1 감지회로에 포함된 제1 카운터의 구성을 도시한 회로도이다.
도 7은 도 5에 도시된 제1 감지회로에 포함된 전치감지신호생성회로의 구성을 도시한 블럭도이다.
도 8은 도 7에 도시된 전치감지신호생성회로에 포함된 제1 가산기의 구성을 도시한 회로도이다.
도 9는 도 4에 도시된 데이터감지회로에 포함된 감지신호생성회로의 구성을 도시한 블럭도이다.
도 10은 도 9에 도시된 감지신호생성회로에 포함된 제1 합성회로의 구성을 도시한 회로도이다.
도 11은 도 3에 도시된 제1 데이터처리회로에 포함된 데이터변환회로의 구성을 도시한 블럭도이다.
도 12는 도 11에 도시된 데이터변환회로에 포함된 라이트변환회로의 구성을 도시한 회로도이다.
도 13은 도 11에 도시된 데이터변환회로에 포함된 리드변환회로의 구성을 도시한 회로도이다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 전자장치의 동작을 설명하기 위한 도면이다.
도 16은 도 1 내지 도 15에 도시된 전자장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
"기 설정된"이라는 용어는 프로세스나 알고리즘에서 매개변수를 사용할 때 매개변수의 수치가 미리 결정되어 있음을 의미한다. 매개변수의 수치는 실시예에 따라서 프로세스나 알고리즘이 시작할 때 설정되거나 프로세스나 알고리즘이 수행되는 구간 동안 설정될 수 있다.
다양한 구성요소들을 구별하는데 사용되는 "제1" 및 "제2" 등의 용어는 구성요소들에 의해 한정되지 않는다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 반대로 제2 구성요소는 제1 구성요소로 명명될 수 있다.
하나의 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 할 때 직접적으로 연결되거나 중간에 다른 구성요소를 매개로 연결될 수도 있다고 이해되어야 한다. 반면 "직접 연결되어" 및 "직접 접속되어"라는 기재는 하나의 구성요소가 다른 구성요소에 또 다른 구성요소를 사이에 두지 않고 직접 연결된다고 이해되어야 한다.
"로직하이레벨" 및 "로직로우레벨"은 신호들의 로직레벨들을 설명하기 위해 사용된다. "로직하이레벨"을 갖는 신호는 "로직로우레벨"을 갖는 신호와 구별된다. 예를 들어, 제1 전압을 갖는 신호가 "로직하이레벨"에 대응할 때 제2 전압을 갖는 신호는 "로직로우레벨"에 대응할 수 있다. 일 실시예에 따라 "로직하이레벨"은 "로직로우레벨"보다 큰 전압으로 설정될 수 있다. 한편, 신호들의 로직레벨들은 실시예에 따라서 다른 로직레벨 또는 반대의 로직레벨로 설정될 수 있다. 예를 들어, 로직하이레벨을 갖는 신호는 실시예에 따라서 로직로우레벨을 갖도록 설정될 수 있고, 로직로우레벨을 갖는 신호는 실시예에 따라서 로직하이레벨을 갖도록 설정될 수 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 전자장치(100)는 컨트롤러(110) 및 반도체장치(120)를 포함할 수 있다. 반도체장치(120)는 제1 데이터처리회로(410), 제2 데이터처리회로(420), 제3 데이터처리회로(430), 제4 데이터처리회로(440), 제5 데이터처리회로(450), 제6 데이터처리회로(460), 제7 데이터처리회로(470), 제8 데이터처리회로(480) 및 메모리셀어레이(500)를 포함할 수 있다.
컨트롤러(110)는 제1 컨트롤핀(11), 제2 컨트롤핀(12), 제3 컨트롤핀(13) 및 제4 컨트롤핀(14), 제5 컨트롤핀(15), 제6 컨트롤핀(16), 제7 컨트롤핀(17) 및 제8 컨트롤핀(18)을 포함할 수 있다. 반도체장치(120)는 제1 반도체핀(21), 제2 반도체핀(22), 제3 반도체핀(23), 제4 반도체핀(24), 제5 반도체핀(25), 제6 반도체핀(26), 제7 반도체핀(27) 및 제8 반도체핀(28)을 포함할 수 있다.
제1 전송라인(L11)은 제1 컨트롤핀(11) 및 제1 반도체핀(21) 사이에 연결될 수 있다. 제2 전송라인(L12)은 제2 컨트롤핀(12) 및 제2 반도체핀(22) 사이에 연결될 수 있다. 제3 전송라인(L13)은 제3 컨트롤핀(13) 및 제3 반도체핀(23) 사이에 연결될 수 있다. 제4 전송라인(L14)은 제4 컨트롤핀(14) 및 제4 반도체핀(24) 사이에 연결될 수 있다. 제5 전송라인(L15)은 제5 컨트롤핀(15) 및 제5 반도체핀(25) 사이에 연결될 수 있다. 제6 전송라인(L16)은 제6 컨트롤핀(16) 및 제6 반도체핀(26) 사이에 연결될 수 있다. 제7 전송라인(L17)은 제7 컨트롤핀(17) 및 제7 반도체핀(27) 사이에 연결될 수 있다. 제8 전송라인(L18)은 제8 컨트롤핀(18) 및 제8 반도체핀(28) 사이에 연결될 수 있다.
컨트롤러(110)와 반도체장치(120)는 제1 전송라인(L11)을 통해 제1 데이터(D1)를 입출력 할 수 있다. 컨트롤러(110)와 반도체장치(120)는 제2 전송라인(L12)을 통해 제2 데이터(D2)를 입출력 할 수 있다. 컨트롤러(110)와 반도체장치(120)는 제3 전송라인(L13)을 통해 제3 데이터(D3)를 입출력 할 수 있다. 컨트롤러(110)와 반도체장치(120)는 제4 전송라인(L14)을 통해 제4 데이터(D4)를 입출력 할 수 있다. 컨트롤러(110)와 반도체장치(120)는 제5 전송라인(L15)을 통해 제5 데이터(D5)를 입출력 할 수 있다. 컨트롤러(110)와 반도체장치(120)는 제6 전송라인(L16)을 통해 제6 데이터(D6)를 입출력 할 수 있다. 컨트롤러(110)와 반도체장치(120)는 제7 전송라인(L17)을 통해 제7 데이터(D7)를 입출력 할 수 있다. 컨트롤러(110)와 반도체장치(120)는 제8 전송라인(L18)을 통해 제8 데이터(D8)를 입출력 할 수 있다. 제1 내지 제8 데이터(D1~D8)는 실시예에 따라 다양한 비트수를 포함하는 신호로 설정될 수 있다. 도1 에 도시된 컨트롤러(110)와 반도체장치(120)는 8개의 전송라인을 통해 데이터를 입출력하도록 도시되어 있지만 실시예에 따라 다양한 수의 전송라인을 구비하여 반도체장치(120)의 동작을 제어하기 위한 커맨드, 어드레스 및 다양한 신호를 입출력 하도록 구현될 수 있다.
컨트롤러(110)는 라이트동작 시 제1 내지 제8 전송라인(L11~L18)을 통해 제1 내지 제8 데이터(D1~D8)를 출력할 수 있다. 반도체장치(120)는 라이트동작 시 제1 내지 제8 전송라인(L11~L18)을 통해 전송되는 제1 내지 제8 데이터(D1~D8)를 수신할 수 있다. 반도체장치(120)는 리드동작 시 제1 내지 제8 전송라인(L11~L18)을 통해 제1 내지 제8 데이터(D1~D8)를 출력할 수 있다. 컨트롤러(110)는 리드동작 시 제1 내지 제8 전송라인(L11~L18)을 통해 전송되는 제1 내지 제8 데이터(D1~D8)를 수신할 수 있다.
제1 데이터처리회로(410)는 라이트동작 시 제1 데이터(D1)에 포함된 비트들 중 기 설정된 로직레벨의 감지결과에 따라 제1 데이터(D1)의 로직레벨을 반전 또는 비반전하여 제1 내부데이터(도 2의 ID1<1:16>)를 생성할 수 있다. 제1 데이터처리회로(410)는 리드동작 시 제1 내부데이터(도 2의 ID1<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 감지결과에 따라 제1 내부데이터(도 2의 ID1<1:16>)의 로직레벨을 반전 또는 비반전하여 생성되는 제1 데이터(D1)를 제1 전송라인(L11)으로 출력할 수 있다.
제2 데이터처리회로(420)는 라이트동작 시 제2 데이터(D2)에 포함된 비트들 중 기 설정된 로직레벨의 감지결과에 따라 제2 데이터(D2)의 로직레벨을 반전 또는 비반전하여 제2 내부데이터(도 2의 ID2<1:16>)를 생성할 수 있다. 제2 데이터처리회로(420)는 리드동작 시 제2 내부데이터(도 2의 ID2<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 감지결과에 따라 제2 내부데이터(도 2의 ID2<1:16>)의 로직레벨을 반전 또는 비반전하여 생성되는 제2 데이터(D2)를 제2 전송라인(L12)으로 출력할 수 있다.
제3 데이터처리회로(430)는 라이트동작 시 제3 데이터(D3)에 포함된 비트들 중 기 설정된 로직레벨의 감지결과에 따라 제3 데이터(D3)의 로직레벨을 반전 또는 비반전하여 제3 내부데이터(도 2의 ID3<1:16>)를 생성할 수 있다. 제3 데이터처리회로(430)는 리드동작 시 제3 내부데이터(도 2의 ID3<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 감지결과에 따라 제3 내부데이터(도 2의 ID3<1:16>)의 로직레벨을 반전 또는 비반전하여 생성되는 제3 데이터(D3)를 제3 전송라인(L13)으로 출력할 수 있다.
제4 데이터처리회로(440)는 라이트동작 시 제4 데이터(D4)에 포함된 비트들 중 기 설정된 로직레벨의 감지결과에 따라 제4 데이터(D4)의 로직레벨을 반전 또는 비반전하여 제4 내부데이터(도 2의 ID4<1:16>)를 생성할 수 있다. 제4 데이터처리회로(440)는 리드동작 시 제4 내부데이터(도 2의 ID4<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 감지결과에 따라 제4 내부데이터(도 2의 ID4<1:16>)의 로직레벨을 반전 또는 비반전하여 생성되는 제4 데이터(D4)를 제4 전송라인(L14)으로 출력할 수 있다.
제5 데이터처리회로(450)는 라이트동작 시 제5 데이터(D5)에 포함된 비트들 중 기 설정된 로직레벨의 감지결과에 따라 제5 데이터(D5)의 로직레벨을 반전 또는 비반전하여 제5 내부데이터(도 2의 ID5<1:16>)를 생성할 수 있다. 제5 데이터처리회로(450)는 리드동작 시 제5 내부데이터(도 2의 ID5<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 감지결과에 따라 제5 내부데이터(도 2의 ID5<1:16>)의 로직레벨을 반전 또는 비반전하여 생성되는 제5 데이터(D5)를 제5 전송라인(L15)으로 출력할 수 있다.
제6 데이터처리회로(460)는 라이트동작 시 제6 데이터(D6)에 포함된 비트들 중 기 설정된 로직레벨의 감지결과에 따라 제6 데이터(D6)의 로직레벨을 반전 또는 비반전하여 제6 내부데이터(도 2의 ID6<1:16>)를 생성할 수 있다. 제6 데이터처리회로(460)는 리드동작 시 제6 내부데이터(도 2의 ID6<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 감지결과에 따라 제6 내부데이터(도 2의 ID6<1:16>)의 로직레벨을 반전 또는 비반전하여 생성되는 제6 데이터(D6)를 제6 전송라인(L16)으로 출력할 수 있다.
제7 데이터처리회로(470)는 라이트동작 시 제7 데이터(D7)에 포함된 비트들 중 기 설정된 로직레벨의 감지결과에 따라 제7 데이터(D7)의 로직레벨을 반전 또는 비반전하여 제7 내부데이터(도 2의 ID7<1:16>)를 생성할 수 있다. 제7 데이터처리회로(470)는 리드동작 시 제7 내부데이터(도 2의 ID7<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 감지결과에 따라 제7 내부데이터(도 2의 ID7<1:16>)의 로직레벨을 반전 또는 비반전하여 생성되는 제7 데이터(D7)를 제7 전송라인(L17)으로 출력할 수 있다.
제8 데이터처리회로(480)는 라이트동작 시 제8 데이터(D8)에 포함된 비트들 중 기 설정된 로직레벨의 감지결과에 따라 제8 데이터(D8)의 로직레벨을 반전 또는 비반전하여 제8 내부데이터(도 2의 ID8<1:16>)를 생성할 수 있다. 제8 데이터처리회로(480)는 리드동작 시 제8 내부데이터(도 2의 ID8<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 감지결과에 따라 제8 내부데이터(도 2의 ID8<1:16>)의 로직레벨을 반전 또는 비반전하여 생성되는 제8 데이터(D8)를 제8 전송라인(L18)으로 출력할 수 있다.
메모리셀어레이(500)는 라이트동작 시 제1 내지 제8 내부데이터(도 2의 ID1<1:16> ~ ID8<1:16>)를 저장할 수 있다. 메모리셀어레이(500)는 리드동작 시 내부에 저장된 제1 내지 제8 내부데이터(도 2의 ID1<1:16> ~ ID8<1:16>)를 출력할 수 있다.
도 2는 반도체장치(120)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 2에 도시된 바와 같이, 반도체장치(120)는 페리영역(200) 및 메모리영역(300)을 포함할 수 있다.
페리영역(200)은 리드라이트제어회로(210) 및 데이터반전제어회로(220)를 포함할 수 있다.
리드라이트제어회로(210)는 컨트롤러(110)의 제어에 따라 라이트동작을 수행하기 위해 인에이블되는 라이트신호(WT)를 생성할 수 있다. 리드라이트제어회로(210)는 컨트롤러(110)의 제어에 따라 리드동작을 수행하기 위해 인에이블되는 리드신호(RD)를 생성할 수 있다. 라이트동작 및 리드동작을 수행하기 위해 인에이블되는 라이트신호(WT) 및 리드신호(RD)의 로직레벨은 실시예에 따라 로직하이레벨 또는 로직로우레벨로 설정될 수 있다.
데이터반전제어회로(220)는 라이트신호(WT) 및 리드신호(RD) 중 어느 하나가 인에이블되는 경우 데이터버스인버전동작을 수행하기 위해 인에이블되는 데이터반전인에이블신호(DBI_EN)를 생성할 수 있다. 데이터버스인버전동작을 수행하기 위해 인에이블되는 데이터반전인에이블신호(DBI_EN)의 로직레벨은 실시예에 따라 로직하이레벨 또는 로직로우레벨로 설정될 수 있다.
메모리영역(300)은 데이터처리회로(400) 및 메모리셀어레이(500)를 포함할 수 있다. 데이터처리회로(400)는 제1 데이터처리회로(410), 제2 데이터처리회로(420), 제3 데이터처리회로(430), 제4 데이터처리회로(440), 제5 데이터처리회로(450), 제6 데이터처리회로(460), 제7 데이터처리회로(470) 및 제8 데이터처리회로(480)를 포함할 수 있다.
제1 데이터처리회로(410)는 라이트동작 시 제1 전송라인(L11)을 통해 제1 데이터(D1<1:16>)를 수신할 수 있다. 제1 데이터처리회로(410)는 라이트동작 시 데이터반전인에이블신호(DBI_EN)가 로직하이레벨로 인에이블되는 경우 제1 데이터(D1<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 설정개수를 감지할 수 있다. 제1 데이터처리회로(410)는 제1 데이터(D1<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 제1 데이터(D1<1:16>)의 로직레벨을 반전하여 제1 내부데이터(ID1<1:16>)를 생성할 수 있다. 제1 데이터처리회로(410)는 제1 데이터(D1<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 미만인 경우 제1 데이터(D1<1:16>)의 로직레벨을 비반전하여 제1 내부데이터(ID1<1:16>)를 생성할 수 있다. 제1 데이터처리회로(410)는 리드동작 시 데이터반전인에이블신호(DBI_EN)가 로직하이레벨로 인에이블되는 경우 제1 내부데이터(ID1<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 설정개수를 감지할 수 있다. 제1 데이터처리회로(410)는 제1 내부데이터(ID1<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 제1 내부데이터(ID1<1:16>)의 로직레벨을 반전하여 제1 데이터(D1<1:16>)를 생성할 수 있다. 제1 데이터처리회로(410)는 제1 내부데이터(ID1<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 미만인 경우 제1 내부데이터(ID1<1:16>)의 로직레벨을 비반전하여 제1 데이터(D1<1:16>)를 생성할 수 있다. 제1 데이터처리회로(410)는 리드동작 시 제1 데이터(D1<1:16>)를 제1 전송라인(L11)을 통해 출력할 수 있다. 기 설정된 로직레벨은 로직하이레벨로 설정될 수 있다. 설정개수는 로직하이레벨의 개수가 10개인 경우로 설정될 수 있다.
제2 데이터처리회로(420)는 라이트동작 시 제2 전송라인(L12)을 통해 제2 데이터(D2<1:16>)를 수신할 수 있다. 제2 데이터처리회로(420)는 라이트동작 시 데이터반전인에이블신호(DBI_EN)가 로직하이레벨로 인에이블되는 경우 제2 데이터(D2<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 설정개수를 감지할 수 있다. 제2 데이터처리회로(420)는 제2 데이터(D2<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 제2 데이터(D2<1:16>)의 로직레벨을 반전하여 제2 내부데이터(ID2<1:16>)를 생성할 수 있다. 제2 데이터처리회로(420)는 제2 데이터(D2<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 미만인 경우 제2 데이터(D2<1:16>)의 로직레벨을 비반전하여 제2 내부데이터(ID2<1:16>)를 생성할 수 있다. 제2 데이터처리회로(420)는 리드동작 시 데이터반전인에이블신호(DBI_EN)가 로직하이레벨로 인에이블되는 경우 제2 내부데이터(ID2<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 설정개수를 감지할 수 있다. 제2 데이터처리회로(420)는 제2 내부데이터(ID2<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 제2 내부데이터(ID2<1:16>)의 로직레벨을 반전하여 제2 데이터(D2<1:16>)를 생성할 수 있다. 제2 데이터처리회로(420)는 제2 내부데이터(ID2<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 미만인 경우 제2 내부데이터(ID2<1:16>)의 로직레벨을 비반전하여 제2 데이터(D2<1:16>)를 생성할 수 있다. 제2 데이터처리회로(420)는 리드동작 시 제2 데이터(D2<1:16>)를 제2 전송라인(L12)을 통해 출력할 수 있다.
제3 데이터처리회로(430)는 라이트동작 시 제3 전송라인(L13)을 통해 제3 데이터(D3<1:16>)를 수신할 수 있다. 제3 데이터처리회로(430)는 라이트동작 시 데이터반전인에이블신호(DBI_EN)가 로직하이레벨로 인에이블되는 경우 제3 데이터(D3<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 설정개수를 감지할 수 있다. 제3 데이터처리회로(430)는 제3 데이터(D3<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 제3 데이터(D3<1:16>)의 로직레벨을 반전하여 제3 내부데이터(ID3<1:16>)를 생성할 수 있다. 제3 데이터처리회로(430)는 제3 데이터(D3<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 미만인 경우 제3 데이터(D3<1:16>)의 로직레벨을 비반전하여 제3 내부데이터(ID3<1:16>)를 생성할 수 있다. 제3 데이터처리회로(430)는 리드동작 시 데이터반전인에이블신호(DBI_EN)가 로직하이레벨로 인에이블되는 경우 제3 내부데이터(ID3<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 설정개수를 감지할 수 있다. 제3 데이터처리회로(430)는 제3 내부데이터(ID3<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 제3 내부데이터(ID3<1:16>)의 로직레벨을 반전하여 제3 데이터(D3<1:16>)를 생성할 수 있다. 제3 데이터처리회로(430)는 제3 내부데이터(ID3<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 미만인 경우 제3 내부데이터(ID3<1:16>)의 로직레벨을 비반전하여 제3 데이터(D3<1:16>)를 생성할 수 있다. 제3 데이터처리회로(430)는 리드동작 시 제3 데이터(D3<1:16>)를 제3 전송라인(L13)을 통해 출력할 수 있다.
제4 데이터처리회로(440)는 라이트동작 시 제4 전송라인(L14)을 통해 제4 데이터(D4<1:16>)를 수신할 수 있다. 제4 데이터처리회로(440)는 라이트동작 시 데이터반전인에이블신호(DBI_EN)가 로직하이레벨로 인에이블되는 경우 제4 데이터(D4<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 설정개수를 감지할 수 있다. 제4 데이터처리회로(440)는 제4 데이터(D4<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 제4 데이터(D4<1:16>)의 로직레벨을 반전하여 제4 내부데이터(ID4<1:16>)를 생성할 수 있다. 제4 데이터처리회로(440)는 제4 데이터(D4<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 미만인 경우 제4 데이터(D4<1:16>)의 로직레벨을 비반전하여 제4 내부데이터(ID4<1:16>)를 생성할 수 있다. 제4 데이터처리회로(440)는 리드동작 시 데이터반전인에이블신호(DBI_EN)가 로직하이레벨로 인에이블되는 경우 제4 내부데이터(ID4<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 설정개수를 감지할 수 있다. 제4 데이터처리회로(440)는 제4 내부데이터(ID4<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 제4 내부데이터(ID4<1:16>)의 로직레벨을 반전하여 제4 데이터(D4<1:16>)를 생성할 수 있다. 제4 데이터처리회로(440)는 제4 내부데이터(ID4<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 미만인 경우 제4 내부데이터(ID4<1:16>)의 로직레벨을 비반전하여 제4 데이터(D4<1:16>)를 생성할 수 있다. 제4 데이터처리회로(440)는 리드동작 시 제4 데이터(D4<1:16>)를 제4 전송라인(L14)을 통해 출력할 수 있다.
제5 데이터처리회로(450)는 라이트동작 시 제5 전송라인(L15)을 통해 제5 데이터(D5<1:16>)를 수신할 수 있다. 제5 데이터처리회로(450)는 라이트동작 시 데이터반전인에이블신호(DBI_EN)가 로직하이레벨로 인에이블되는 경우 제5 데이터(D5<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 설정개수를 감지할 수 있다. 제5 데이터처리회로(450)는 제5 데이터(D5<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 제5 데이터(D5<1:16>)의 로직레벨을 반전하여 제5 내부데이터(ID5<1:16>)를 생성할 수 있다. 제5 데이터처리회로(450)는 제5 데이터(D5<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 미만인 경우 제5 데이터(D5<1:16>)의 로직레벨을 비반전하여 제5 내부데이터(ID5<1:16>)를 생성할 수 있다. 제5 데이터처리회로(450)는 리드동작 시 데이터반전인에이블신호(DBI_EN)가 로직하이레벨로 인에이블되는 경우 제5 내부데이터(ID5<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 설정개수를 감지할 수 있다. 제5 데이터처리회로(450)는 제5 내부데이터(ID5<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 제5 내부데이터(ID5<1:16>)의 로직레벨을 반전하여 제5 데이터(D5<1:16>)를 생성할 수 있다. 제5 데이터처리회로(450)는 제5 내부데이터(ID5<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 미만인 경우 제5 내부데이터(ID5<1:16>)의 로직레벨을 비반전하여 제5 데이터(D5<1:16>)를 생성할 수 있다. 제5 데이터처리회로(450)는 리드동작 시 제5 데이터(D5<1:16>)를 제5 전송라인(L15)을 통해 출력할 수 있다.
제6 데이터처리회로(460)는 라이트동작 시 제6 전송라인(L16)을 통해 제6 데이터(D6<1:16>)를 수신할 수 있다. 제6 데이터처리회로(460)는 라이트동작 시 데이터반전인에이블신호(DBI_EN)가 로직하이레벨로 인에이블되는 경우 제6 데이터(D6<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 설정개수를 감지할 수 있다. 제6 데이터처리회로(460)는 제6 데이터(D6<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 제6 데이터(D6<1:16>)의 로직레벨을 반전하여 제6 내부데이터(ID6<1:16>)를 생성할 수 있다. 제6 데이터처리회로(460)는 제6 데이터(D6<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 미만인 경우 제6 데이터(D6<1:16>)의 로직레벨을 비반전하여 제6 내부데이터(ID6<1:16>)를 생성할 수 있다. 제6 데이터처리회로(460)는 리드동작 시 데이터반전인에이블신호(DBI_EN)가 로직하이레벨로 인에이블되는 경우 제6 내부데이터(ID6<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 설정개수를 감지할 수 있다. 제6 데이터처리회로(460)는 제6 내부데이터(ID6<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 제6 내부데이터(ID6<1:16>)의 로직레벨을 반전하여 제6 데이터(D6<1:16>)를 생성할 수 있다. 제6 데이터처리회로(460)는 제6 내부데이터(ID6<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 미만인 경우 제6 내부데이터(ID6<1:16>)의 로직레벨을 비반전하여 제6 데이터(D6<1:16>)를 생성할 수 있다. 제6 데이터처리회로(460)는 리드동작 시 제6 데이터(D6<1:16>)를 제6 전송라인(L16)을 통해 출력할 수 있다.
제7 데이터처리회로(470)는 라이트동작 시 제7 전송라인(L17)을 통해 제7 데이터(D7<1:16>)를 수신할 수 있다. 제7 데이터처리회로(470)는 라이트동작 시 데이터반전인에이블신호(DBI_EN)가 로직하이레벨로 인에이블되는 경우 제7 데이터(D7<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 설정개수를 감지할 수 있다. 제7 데이터처리회로(470)는 제7 데이터(D7<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 제7 데이터(D7<1:16>)의 로직레벨을 반전하여 제7 내부데이터(ID7<1:16>)를 생성할 수 있다. 제7 데이터처리회로(470)는 제7 데이터(D7<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 미만인 경우 제7 데이터(D7<1:16>)의 로직레벨을 비반전하여 제7 내부데이터(ID7<1:16>)를 생성할 수 있다. 제7 데이터처리회로(470)는 리드동작 시 데이터반전인에이블신호(DBI_EN)가 로직하이레벨로 인에이블되는 경우 제7 내부데이터(ID7<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 설정개수를 감지할 수 있다. 제7 데이터처리회로(470)는 제7 내부데이터(ID7<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 제7 내부데이터(ID7<1:16>)의 로직레벨을 반전하여 제7 데이터(D7<1:16>)를 생성할 수 있다. 제7 데이터처리회로(470)는 제7 내부데이터(ID7<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 미만인 경우 제7 내부데이터(ID7<1:16>)의 로직레벨을 비반전하여 제7 데이터(D7<1:16>)를 생성할 수 있다. 제7 데이터처리회로(470)는 리드동작 시 제7 데이터(D7<1:16>)를 제7 전송라인(L17)을 통해 출력할 수 있다.
제8 데이터처리회로(480)는 라이트동작 시 제8 전송라인(L18)을 통해 제8 데이터(D8<1:16>)를 수신할 수 있다. 제8 데이터처리회로(480)는 라이트동작 시 데이터반전인에이블신호(DBI_EN)가 로직하이레벨로 인에이블되는 경우 제8 데이터(D8<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 설정개수를 감지할 수 있다. 제8 데이터처리회로(480)는 제8 데이터(D8<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 제8 데이터(D8<1:16>)의 로직레벨을 반전하여 제8 내부데이터(ID8<1:16>)를 생성할 수 있다. 제8 데이터처리회로(480)는 제8 데이터(D8<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 미만인 경우 제8 데이터(D8<1:16>)의 로직레벨을 비반전하여 제8 내부데이터(ID8<1:16>)를 생성할 수 있다. 제8 데이터처리회로(480)는 리드동작 시 데이터반전인에이블신호(DBI_EN)가 로직하이레벨로 인에이블되는 경우 제8 내부데이터(ID8<1:16>)에 포함된 비트들 중 기 설정된 로직레벨의 설정개수를 감지할 수 있다. 제8 데이터처리회로(480)는 제8 내부데이터(ID8<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 제8 내부데이터(ID8<1:16>)의 로직레벨을 반전하여 제8 데이터(D8<1:16>)를 생성할 수 있다. 제8 데이터처리회로(480)는 제8 내부데이터(ID8<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 미만인 경우 제8 내부데이터(ID8<1:16>)의 로직레벨을 비반전하여 제8 데이터(D8<1:16>)를 생성할 수 있다. 제8 데이터처리회로(480)는 리드동작 시 제8 데이터(D8<1:16>)를 제8 전송라인(L18)을 통해 출력할 수 있다.
메모리셀어레이(500)는 라이트동작 시 데이터처리회로(400)로부터 출력되는 제1 내지 제8 내부데이터(ID1<1:16> ~ ID8<1:16>)를 저장할 수 있다. 메모리셀어레이(500)는 리드동작 시 내부에 저장된 제1 내지 제8 내부데이터(ID1<1:16> ~ ID8<1:16>)를 데이터처리회로(400)로 출력할 수 있다.
한편, 도 2에 도시된 데이터처리회로(400)는 제1 내지 제8 데이터처리회로(410 ~ 480)를 포함하도록 구현되어 있지만 실시예에 따라 다양한 수의 데이터처리회로를 포함하도록 구현될 수 있다.
도 3에 도시된 바와 같이 제1 데이터처리회로(410)는 데이터버퍼(411), 정렬회로(412), 데이터감지회로(413) 및 데이터변환회로(414)를 포함할 수 있다.
데이터버퍼(411)는 라이트동작 시 제1 데이터(D1<1:16>)를 입력 받아 제1 전달데이터(TD1<1:16>)를 생성할 수 있다. 데이터버퍼(411)는 라이트동작 시 제1 데이터(D1<1:16>)를 버퍼링하여 제1 전달데이터(TD1<1:16>)를 생성할 수 있다. 데이터버퍼(411)는 리드동작 시 제1 전달데이터(TD1<1:16>)를 입력 받아 제1 데이터(D1<1:16>)를 생성할 수 있다. 데이터버퍼(411)는 라이트동작 시 제1 전달데이터(TD1<1:16>)를 버퍼링하여 제1 데이터(D1<1:16>)를 생성할 수 있다.
정렬회로(412)는 라이트동작 시 직렬로 입력되는 제1 전달데이터(TD1<1:16>)를 정렬하고 병렬화하여 제1 정렬데이터(AD1<1:16>)를 생성할 수 있다. 정렬회로(412)는 리드동작 시 병렬로 입력되는 제1 정렬데이터(AD1<1:16>)를 정렬하고 직렬화하여 제1 전달데이터(TD1<1:16>)를 생성할 수 있다.
데이터감지회로(413)는 라이트동작 및 리드동작 시 제1 정렬데이터(AD1<1:16>)에 포함된 비트들 중 기 설정된 로직레벨을 감지하여 제1 감지신호(DET1)를 생성할 수 있다. 데이터감지회로(413)는 데이터반전인에이블신호(DBI_EN)가 인에이블되는 경우 제1 정렬데이터(AD1<1:16>)에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 인에이블되는 제1 감지신호(DET1)를 생성할 수 있다. 데이터감지회로(413)는 데이터반전인에이블신호(DBI_EN)가 인에이블되고 제1 정렬데이터(AD1<1:16>)에 포함된 비트들 중 로직하이레벨의 비트수가 10개 이상인 경우 인에이블되는 제1 감지신호(DET1)를 생성할 수 있다. 데이터감지회로(413)에서 제1 감지신호(DET1)를 생성하는 동작은 후술하는 도 4 내지 도 9를 통해 구체적으로 설명하도록 한다.
데이터변환회로(414)는 라이트동작 시 제1 감지신호(DET1)에 의해 제1 정렬데이터(AD1<1:16>)를 반전 또는 비반전하여 제1 내부데이터(ID1<1:16>)를 생성할 수 있다. 데이터변환회로(414)는 라이트동작 시 제1 감지신호(DET1)가 인에이블되는 경우 제1 정렬데이터(AD1<1:16>)를 반전하여 제1 내부데이터(ID1<1:16>)를 생성할 수 있다. 데이터변환회로(414)는 라이트동작 시 제1 감지신호(DET1)가 디스에이블되는 경우 제1 정렬데이터(AD1<1:16>)를 비반전하여 제1 내부데이터(ID1<1:16>)를 생성할 수 있다. 데이터변환회로(414)는 리드동작 시 제1 감지신호(DET1)에 의해 제1 내부데이터(ID1<1:16>)를 반전 또는 비반전하여 제1 정렬데이터(AD1<1:16>)를 생성할 수 있다. 데이터변환회로(414)는 리드동작 시 제1 감지신호(DET1)가 인에이블되는 경우 제1 내부데이터(ID1<1:16>)를 반전하여 제1 정렬데이터(AD1<1:16>)를 생성할 수 있다. 데이터변환회로(414)는 리드동작 시 제1 감지신호(DET1)가 디스에이블되는 경우 제1 내부데이터(ID1<1:16>)를 비반전하여 제1 정렬데이터(AD1<1:16>)를 생성할 수 있다. 한편, 데이터변환회로(414)는 리드동작 시 제1 내부데이터(ID1<1:16>)를 비반전하여 제1 정렬데이터(AD1<1:16>)로 출력한 이후 제1 감지신호(DET1)에 의해 제1 내부데이터(ID1<1:16>)를 반전 또는 비반전하여 제1 정렬데이터(AD1<1:16>)를 생성할 수 있다.
한편, 도 2에 도시된 제2 내지 제8 데이터처리회로(420 ~ 480)는 제1 데이터처리회로(410)와 입출력 신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 4에 도시된 바와 같이 데이터감지회로(413)는 제1 감지회로(510), 제2 감지회로(520) 및 감지신호생성회로(530)를 포함할 수 있다.
제1 감지회로(510)는 데이터반전인에이블신호(DBI_EN)가 인에이블되는 경우 제1 정렬데이터에 포함된 제1 그룹(AD1<1:8>)의 비트들의 로직레벨을 감지하여 제1 전치감지신호의 제1 그룹(PRE_DET<1:8>)을 생성할 수 있다. 제1 감지회로(510)는 데이터반전인에이블신호(DBI_EN)가 인에이블되는 경우 제1 정렬데이터에 포함된 제1 그룹(AD1<1:8>)의 비트들 중 기 설정된 로직레벨의 개수 정보를 포함하는 제1 전치감지신호의 제1 그룹(PRE_DET<1:8>)을 생성할 수 있다.
제2 감지회로(520)는 데이터반전인에이블신호(DBI_EN)가 인에이블되는 경우 제1 정렬데이터에 포함된 제2 그룹(AD1<9:16>)의 비트들의 로직레벨을 감지하여 제1 전치감지신호의 제2 그룹(PRE_DET<9:16>)을 생성할 수 있다. 제2 감지회로(520)는 데이터반전인에이블신호(DBI_EN)가 인에이블되는 경우 제1 정렬데이터에 포함된 제2 그룹(AD1<9:16>)의 비트들 중 기 설정된 로직레벨의 개수 정보를 포함하는 제1 전치감지신호의 제2 그룹(PRE_DET<9:16>)을 생성할 수 있다.
감지신호생성회로(530)는 제1 전치감지신호의 제1 그룹(PRE_DET<1:8>) 및 제1 전치감지신호의 제2 그룹(PRE_DET<9:16>)의 로직레벨을 감지하여 제1 감지신호(DET1)를 생성할 수 있다. 감지신호생성회로(530)는 제1 전치감지신호의 제1 그룹(PRE_DET<1:8>) 및 제1 전치감지신호의 제2 그룹(PRE_DET<9:16>)의 로직레벨 조합에 따라 제1 감지신호(DET1)를 생성할 수 있다.
도 5에 도시된 바와 같이 제1 감지회로(510)는 제1 카운터(511), 제2 카운터(512), 제3 카운터(513), 제4 카운터(514) 및 전치감지신호생성회로(515)를 포함할 수 있다.
제1 카운터(511)는 데이터반전인에이블신호(DBI_EN)가 인에이블되는 경우 제1 정렬데이터의 제1 및 제2 비트(AD1<1:2>)의 로직레벨을 감지하여 제1 내지 제3 카운팅신호(CNT<1:3>)를 생성할 수 있다. 제1 카운터(511)는 데이터반전인에이블신호(DBI_EN)가 인에이블되는 경우 제1 정렬데이터의 제1 및 제2 비트(AD1<1:2>) 중 로직하이레벨의 비트 수를 감지하여 제1 내지 제3 카운팅신호(CNT<1:3>)를 생성할 수 있다. 제1 카운터(511)는 데이터반전인에이블신호(DBI_EN)가 인에이블되는 경우 제1 정렬데이터의 제1 및 제2 비트(AD1<1:2>) 중 로직하이레벨의 비트 수에 따라 선택적으로 인에이블되는 제1 내지 제3 카운팅신호(CNT<1:3>)를 생성할 수 있다.
제2 카운터(512)는 데이터반전인에이블신호(DBI_EN)가 인에이블되는 경우 제1 정렬데이터의 제3 및 제4 비트(AD1<3:4>)의 로직레벨을 감지하여 제4 내지 제6 카운팅신호(CNT<4:6>)를 생성할 수 있다. 제2 카운터(512)는 데이터반전인에이블신호(DBI_EN)가 인에이블되는 경우 제1 정렬데이터의 제3 및 제4 비트(AD1<3:4>) 중 로직하이레벨의 비트 수를 감지하여 제4 내지 제6 카운팅신호(CNT<4:6>)를 생성할 수 있다. 제2 카운터(512)는 데이터반전인에이블신호(DBI_EN)가 인에이블되는 경우 제1 정렬데이터의 제3 및 제4 비트(AD1<3:4>) 중 로직하이레벨의 비트 수에 따라 선택적으로 인에이블되는 제4 내지 제6 카운팅신호(CNT<4:6>)를 생성할 수 있다.
제3 카운터(513)는 데이터반전인에이블신호(DBI_EN)가 인에이블되는 경우 제1 정렬데이터의 제5 및 제6 비트(AD1<5:6>)의 로직레벨을 감지하여 제7 내지 제9 카운팅신호(CNT<7:9>)를 생성할 수 있다. 제3 카운터(513)는 데이터반전인에이블신호(DBI_EN)가 인에이블되는 경우 제1 정렬데이터의 제5 및 제6 비트(AD1<5:6>) 중 로직하이레벨의 비트 수를 감지하여 제7 내지 제9 카운팅신호(CNT<7:9>)를 생성할 수 있다. 제3 카운터(513)는 데이터반전인에이블신호(DBI_EN)가 인에이블되는 경우 제1 정렬데이터의 제5 및 제6 비트(AD1<5:6>) 중 로직하이레벨의 비트 수에 따라 선택적으로 인에이블되는 제7 내지 제9 카운팅신호(CNT<7:9>)를 생성할 수 있다.
제4 카운터(514)는 데이터반전인에이블신호(DBI_EN)가 인에이블되는 경우 제1 정렬데이터의 제7 및 제8 비트(AD1<7:8>)의 로직레벨을 감지하여 제10 내지 제12 카운팅신호(CNT<10:12>)를 생성할 수 있다. 제4 카운터(514)는 데이터반전인에이블신호(DBI_EN)가 인에이블되는 경우 제1 정렬데이터의 제7 및 제8 비트(AD1<7:8>) 중 로직하이레벨의 비트 수를 감지하여 제10 내지 제12 카운팅신호(CNT<10:12>)를 생성할 수 있다. 제4 카운터(514)는 데이터반전인에이블신호(DBI_EN)가 인에이블되는 경우 제1 정렬데이터의 제7 및 제8 비트(AD1<7:8>) 중 로직하이레벨의 비트 수에 따라 선택적으로 인에이블되는 제10 내지 제12 카운팅신호(CNT<10:12>)를 생성할 수 있다.
전치감지신호생성회로(515)는 제1 내지 제12 카운팅신호(CNT<1:12>)의 로직레벨을 감지하여 제1 전치감지신호의 제1 그룹(PRE_DET<1:8>)을 생성할 수 있다. 전치감지신호생성회로(515)는 제1 내지 제12 카운팅신호(CNT<1:12>)의 로직레벨에 따라 제1 전치감지신호의 제1 그룹(PRE_DET<1:8>)을 생성할 수 있다.
도 6에 도시된 바와 같이 제1 카운터(511)는 낸드게이트들(511<1>,511<2>,511<5>,511<6>,511<7>,511<8>,511<10>)과 인버터들(511<3>,511<4>,511<9>,511<11>)로 구현될 수 있다.
제1 카운터(511)는 데이터반전인에이블신호(DBI_EN)가 로직하이레벨로 인에이블되고 제1 정렬데이터의 제1 및 제2 비트(AD1<1:2>) 중 로직하이레벨의 비트가 2개인 경우 로직하이레벨로 인에이블되는 제1 카운팅신호(CNT<1>)를 생성할 수 있다. 제1 카운터(511)는 데이터반전인에이블신호(DBI_EN)가 로직하이레벨로 인에이블되고 제1 정렬데이터의 제1 및 제2 비트(AD1<1:2>) 중 로직하이레벨의 비트가 1개인 경우 로직하이레벨로 인에이블되는 제2 카운팅신호(CNT<2>)를 생성할 수 있다. 제1 카운터(511)는 데이터반전인에이블신호(DBI_EN)가 로직하이레벨로 인에이블되고 제1 정렬데이터의 제1 및 제2 비트(AD1<1:2>) 중 로직하이레벨의 비트가 0개인 경우 로직하이레벨로 인에이블되는 제3 카운팅신호(CNT<3>)를 생성할 수 있다. 즉, 제1 카운팅신호(CNT<1>)는 제1 정렬데이터의 제1 및 제2 비트(AD1<1:2>) 중 로직하이레벨의 비트가 2개인 경우 인에이블되는 신호이다. 제2 카운팅신호(CNT<2>)는 제1 정렬데이터의 제1 및 제2 비트(AD1<1:2>) 중 로직하이레벨의 비트가 1개인 경우 인에이블되는 신호이다. 제3 카운팅신호(CNT<3>)는 제1 정렬데이터의 제1 및 제2 비트(AD1<1:2>) 중 로직하이레벨의 비트가 0개인 경우 인에이블되는 신호이다.
한편, 제2 카운터(512), 제3 카운터(513) 및 제4 카운터(514)는 제1 카운터(511)와 입출력 신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 7에 도시된 바와 같이 전치감지신호생성회로(515)는 제1 가산기(515_1) 및 제2 가산기(515_2)를 포함할 수 있다.
제1 가산기(515_1)는 제1 내지 제3 카운팅신호(CNT<1:3>)와 제4 내지 제6 카운팅신호(CNT<4:6>)의 로직레벨에 따라 선택적으로 인에이블되는 제1 전치감지신호의 제1 내지 제4 비트(PRE_DET<1:4>)를 생성할 수 있다.
제2 가산기(515_2)는 제7 내지 제9 카운팅신호(CNT<7:9>)와 제10 내지 제12 카운팅신호(CNT<10:12>)의 로직레벨에 따라 선택적으로 인에이블되는 제1 전치감지신호의 제5 내지 제8 비트(PRE_DET<5:8>)를 생성할 수 있다.
도 8에 도시된 바와 같이 제1 가산기(515_1)는 제1 논리회로(515_11), 제2 논리회로(515_12), 제3 논리회로(515_13) 및 제4 논리회로(515_14)를 포함할 수 있다.
제1 논리회로(515_11)는 낸드게이트(515<1>) 및 인버터(515<2>)로 구현될 수 있다. 제1 논리회로(515_11)는 제3 카운팅신호(CNT<3>) 및 제6 카운팅신호(CNT<6>)의 로직레벨에 따라 제1 전치감지신호의 제1 비트(PRE_DET<1>)를 생성할 수 있다. 제1 전치감지신호의 제1 비트(PRE_DET<1>)는 제1 정렬데이터의 제1 내지 제4 비트(AD1<1:4>) 중 로직하이레벨의 비트가 0개인 경우 인에이블되는 신호이다.
제2 논리회로(515_12)는 낸드게이트들(515<3>,515<4>,515<5>)로 구현될 수 있다. 제2 논리회로(515_12)는 제2 카운팅신호(CNT<2>), 제6 카운팅신호(CNT<6>), 제3 카운팅신호(CNT<3>) 및 제2 카운팅신호(CNT<2>)의 로직레벨에 따라 제1 전치감지신호의 제2 비트(PRE_DET<2>)를 생성할 수 있다. 제1 전치감지신호의 제2 비트(PRE_DET<2>)는 제1 정렬데이터의 제1 내지 제4 비트(AD1<1:4>) 중 로직하이레벨의 비트가 1개인 경우 인에이블되는 신호이다.
제3 논리회로(515_13)는 낸드게이트들(515<6>,515<7>,515<8>,515<9>)로 구현될 수 있다. 제3 논리회로(515_13)는 제3 카운팅신호(CNT<3>), 제4 카운팅신호(CNT<4>), 제2 카운팅신호(CNT<2>), 제5 카운팅신호(CNT<5>), 제1 카운팅신호(CNT<1>) 및 제6 카운팅신호(CNT<6>)의 로직레벨에 따라 제1 전치감지신호의 제3 비트(PRE_DET<3>)를 생성할 수 있다. 제1 전치감지신호의 제1 비트(PRE_DET<1>)는 제1 정렬데이터의 제1 내지 제4 비트(AD1<1:4>) 중 로직하이레벨의 비트가 2개인 경우 인에이블되는 신호이다.
제4 논리회로(515_14)는 낸드게이트(515<10>)로 구현될 수 있다. 제4 논리회로(515_14)는 제1 카운팅신호(CNT<1>) 및 제4 카운팅신호(CNT<4>)의 로직레벨에 따라 제1 전치감지신호의 제4 비트(PRE_DET<4>)를 생성할 수 있다. 제1 전치감지신호의 제1 비트(PRE_DET<1>)는 제1 정렬데이터의 제1 내지 제4 비트(AD1<1:4>) 중 로직하이레벨의 비트가 4개인 경우 인에이블되는 신호이다.
한편, 제2 가산기(515_2)는 도 8에 도시된 제1 가산기(515_1)와 입출력 신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 9에 도시된 바와 같이 감지신호생성회로(530)는 제1 합성회로(531), 제2 합성회로(532) 및 감지신호출력회로(533)를 포함할 수 있다.
제1 합성회로(531)는 제1 전치감지신호의 제1 그룹(PRE_DET<1:8>)의 로직레벨 조합에 따라 제1 합성신호(SUM<1>)를 생성할 수 있다. 제1 합성회로(531)는 제1 전치감지신호의 제1 그룹(PRE_DET<1:8>)의 로직레벨을 합성하여 제1 합성신호(SUM<1>)를 생성할 수 있다. 제1 합성신호(SUM<1>)는 제1 정렬데이터의 제1 그룹(AD1<1:8>) 중 로직하이레벨의 비트가 4개인 경우 인에이블되는 신호이다.
제2 합성회로(532)는 제1 전치감지신호의 제2 그룹(PRE_DET<9:16>)의 로직레벨 조합에 따라 제2 합성신호(SUM<2>)를 생성할 수 있다. 제2 합성회로(532)는 제1 전치감지신호의 제2 그룹(PRE_DET<9:16>)의 로직레벨을 합성하여 제2 합성신호(SUM<2>)를 생성할 수 있다. 제2 합성신호(SUM<2>)는 제1 정렬데이터의 제2 그룹(AD1<9:16>) 중 로직하이레벨의 비트가 4개인 경우 인에이블되는 신호이다.
감지신호출력회로(533)는 제1 합성신호(SUM<1>) 및 제2 합성신호(SUM<2>)의 로직레벨 조합에 따라 제1 감지신호(DET1)를 생성할 수 있다. 감지신호출력회로(533)는 제1 합성신호(SUM<1>)와 제2 합성신호(SUM<2>)를 논리곱 연산을 수행하여 제1 감지신호(DET1)를 생성할 수 있다. 감지신호출력회로(533)는 제1 합성신호(SUM<1>) 및 제2 합성신호(SUM<2>)가 모두 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 제1 감지신호(DET1)를 생성할 수 있다.
도 10에 도시된 바와 같이 제1 합성회로(531)는 노어게이트들(531<1>,531<4>,531<7>), 낸드게이트들(531<2>,531<3>,531<5>,531<6>)과 인버터들(531<8>,531<9>)로 구현될 수 있다.
제1 합성회로(531)는 제1 전치감지신호의 제1 비트(PRE_DET<1>), 제5 비트(PRE_DET<5>)가 모두 로직로우레벨이고, 제1 전치감지신호의 제2 비트(PRE_DET<2>), 제6 비트(PRE_DET<6>)가 모두 로직로우레벨이며, 제1 전치감지신호의 제3 비트(PRE_DET<3>), 제7 비트(PRE_DET<7>), 제4 비트(PRE_DET<4>), 제8 비트(PRE_DET<8>) 중 어느 하나가 로직로우레벨인 경우 로직하이레벨로 인에이블되는 제1 합성신호(SUM<1>)를 생성할 수 있다.
한편, 제2 합성회로(532)는 도 10에 도시된 제1 합성회로(531)와 입출력 신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 11에 도시된 바와 같이 데이터변환회로(414)는 라이트변환회로(610) 및 리드변환회로(620)를 포함할 수 있다.
라이트변환회로(610)는 라이트동작 시 제1 감지신호(DET1)에 의해 제1 정렬데이터(AD1<1:16>)를 반전 또는 비반전하여 제1 내부데이터(ID1<1:16>)를 생성할 수 있다. 라이트변환회로(610)는 라이트동작 시 제1 감지신호(DET1)가 인에이블되는 경우 제1 정렬데이터(AD1<1:16>)를 반전하여 제1 내부데이터(ID1<1:16>)를 생성할 수 있다. 라이트변환회로(610)는 라이트동작 시 제1 감지신호(DET1)가 디스에이블되는 경우 제1 정렬데이터(AD1<1:16>)를 비반전하여 제1 내부데이터(ID1<1:16>)를 생성할 수 있다.
리드변환회로(620)는 리드동작 시 제1 감지신호(DET1)에 의해 제1 내부데이터(ID1<1:16>)를 반전 또는 비반전하여 제1 정렬데이터(AD1<1:16>)를 생성할 수 있다. 리드변환회로(620)는 리드동작 시 제1 감지신호(DET1)가 인에이블되는 경우 제1 내부데이터(ID1<1:16>)를 반전하여 제1 정렬데이터(AD1<1:16>)를 생성할 수 있다. 리드변환회로(620)는 리드동작 시 제1 감지신호(DET1)가 디스에이블되는 경우 제1 내부데이터(ID1<1:16>)를 비반전하여 제1 정렬데이터(AD1<1:16>)를 생성할 수 있다. 한편, 리드변환회로(620)는 리드동작 시 제1 내부데이터(ID1<1:16>)를 비반전하여 제1 정렬데이터(AD1<1:16>)로 출력한 이후 제1 감지신호(DET1)에 의해 제1 내부데이터(ID1<1:16>)를 반전 또는 비반전하여 제1 정렬데이터(AD1<1:16>)를 생성할 수 있다.
도 12에 도시된 바와 같이 라이트변환회로(610)는 인버터들(610<1>,610<2>) 및 전달게이트(610<3>)로 구현될 수 있다.
인버터(610<1>)는 제1 감지신호(DET1)를 반전 버퍼링하여 출력할 수 있다.
인버터(610<2>)는 라이트동작 시 제1 감지신호(DET1)가 로직하이레벨로 인에이블되는 경우 턴온되어 제1 정렬데이터(AD1<1:16>)를 반전하여 제1 내부데이터(ID1<1:16>)를 생성할 수 있다.
전달게이트(610<3>)는 라이트동작 시 제1 감지신호(DET1)가 로직로우레벨로 디스에이블되는 경우 턴온되어 제1 정렬데이터(AD1<1:16>)를 버퍼링하여 제1 내부데이터(ID1<1:16>)를 생성할 수 있다.
도 13에 도시된 바와 같이 리드변환회로(620)는 인버터들(620<1>,620<2>) 및 전달게이트(620<3>)로 구현될 수 있다.
인버터(620<1>)는 제1 감지신호(DET1)를 반전 버퍼링하여 출력할 수 있다.
인버터(620<2>)는 리드동작 시 제1 감지신호(DET1)가 로직하이레벨로 인에이블되는 경우 제1 내부데이터(ID1<1:16>)를 반전하여 제1 정렬데이터(AD1<1:16>)를 생성할 수 있다.
전달게이트(620<3>)는 리드동작 시 제1 감지신호(DET1)가 로직로우레벨로 디스에이블되는 경우 제1 내부데이터(ID1<1:16>)를 버퍼링하여 제1 정렬데이터(AD1<1:16>)를 생성할 수 있다.
도 14를 참고하여 본 발명의 일 실시예에 따른 전자장치(1)의 라이트동작 시 제1 데이터(D1<1:16>)와 제2 데이터(D2<1:16>)의 데이터버스반전동작을 설명하되, 제2 데이터(D2<1:16>)의 비트들 중 기 설정된 로직레벨(로직하이레벨)이 설정개수 이상인 경우를 예를 들어 설명하면 다음과 같다.
컨트롤러(110)는 라이트동작을 수행하기 위한 제1 데이터(D1<1:16>) "0011100000100000"와 제2 데이터(D2<1:16>) "1011100101110111"를 출력한다. 이때, 제1 데이터(D1<1:16>)는 4개의 로직하이레벨을 포함하고, 제2 데이터(D2<1:16>)는 11개의 로직하이레벨을 포함한다.
리드라이트제어회로(210)는 컨트롤러(110)의 제어에 따라 라이트동작을 수행하기 위해 인에이블되는 라이트신호(WT)를 생성한다.
데이터반전제어회로(220)는 라이트신호(WT)가 인에이블되어 데이터버스인버전동작을 수행하기 위해 인에이블되는 데이터반전인에이블신호(DBI_EN)를 생성한다.
제1 데이터처리회로(410)는 라이트동작 시 로직하이레벨로 인에이블되는 데이터반전인에이블신호(DBI_EN)에 의해 제1 데이터(D1<1:16>)에 포함된 비트들 중 기 설정된 로직레벨(로직하이레벨)의 설정개수를 감지한다. 제1 데이터처리회로(410)는 제1 데이터(D1<1:16>)에 포함된 비트들 중 기 설정된 로직레벨(로직하이레벨)이 설정개수 미만(4개)이므로 제1 데이터(D1<1:16>)의 로직레벨을 비반전(NO INVERSION)하여 제1 내부데이터(ID1<1:16>)를 생성한다. 이때, 제1 내부데이터(ID1<1:16>)는 "0011100000100000"로 생성된다.
제2 데이터처리회로(420)는 라이트동작 시 로직하이레벨로 인에이블되는 데이터반전인에이블신호(DBI_EN)에 의해 제2 데이터(D2<1:16>)에 포함된 비트들 중 기 설정된 로직레벨(로직하이레벨)의 설정개수를 감지한다. 제2 데이터처리회로(420)는 제2 데이터(D2<1:16>)에 포함된 비트들 중 기 설정된 로직레벨(로직하이레벨)이 설정개수 이상(11개)이므로 제2 데이터(D2<1:16>)의 로직레벨을 반전(INVERSION)하여 제2 내부데이터(ID2<1:16>)를 생성한다. 이때, 제2 내부데이터(ID2<1:16>)는 "0100011010001000"로 생성된다.
메모리셀어레이(500)는 제1 내부데이터(ID1<1:16>) "0011100000100000"과 제2 내부데이터(ID2<1:16>) "0100011010001000"를 저장한다.
이와 같은 본 발명의 일 실시예에 따른 전자장치는 컨트롤러의 제어 없이 반도체장치의 내부적으로 데이터버스인버전동작을 수행할 수 있다. 또한, 본 발명의 일 실시예에 따른 전자장치는 데이터버스인버전동작을 수행하기 위해 데이터에 포함된 기 설정된 로직레벨을 감지하기 위한 회로를 외부 전송라인이 아닌 메모리영역 내부에 구비하여 전송라인의 수를 줄일 수 있어 전류소모량 및 면적을 감소할 수 있다.
도 15를 참고하여 본 발명의 일 실시예에 따른 전자장치(1)의 리드동작 시 제1 내부데이터(ID1<1:16>)와 제2 내부데이터(ID2<1:16>)의 데이터버스반전동작을 설명하되, 제2 내부데이터(ID2<1:16>)의 비트들 중 기 설정된 로직레벨(로직하이레벨)이 설정개수 이상인 경우를 예를 들어 설명하면 다음과 같다.
리드라이트제어회로(210)는 컨트롤러(110)의 제어에 따라 리드동작을 수행하기 위해 인에이블되는 리드신호(RD)를 생성한다.
데이터반전제어회로(220)는 리드신호(RD)가 인에이블되어 데이터버스인버전동작을 수행하기 위해 인에이블되는 데이터반전인에이블신호(DBI_EN)를 생성한다.
메모리셀어레이(500)는 내부에 저장된 제1 내부데이터(ID1<1:16>) "0011100000100000"과 제2 내부데이터(ID2<1:16>) "1011100101110111"를 출력한다.
제1 데이터처리회로(410)는 리드동작 시 로직하이레벨로 인에이블되는 데이터반전인에이블신호(DBI_EN)에 의해 제1 내부데이터(ID1<1:16>)에 포함된 비트들 중 기 설정된 로직레벨(로직하이레벨)의 설정개수를 감지한다. 제1 데이터처리회로(410)는 제1 내부데이터(ID1<1:16>)에 포함된 비트들 중 기 설정된 로직레벨(로직하이레벨)이 설정개수 미만(4개)이므로 제1 내부데이터(ID1<1:16>)의 로직레벨을 비반전(NO INVERSION)하여 제1 데이터(D1<1:16>)를 생성한다. 이때, 제1 데이터(ID1<1:16>)는 "0011100000100000"로 생성된다. 제1 데이터처리회로(410)는 제1 데이터(D1<1:16>)를 제1 전송라인(L11)을 통해 컨트롤러(110)로 출력한다.
제2 데이터처리회로(420)는 리드동작 시 로직하이레벨로 인에이블되는 데이터반전인에이블신호(DBI_EN)에 의해 제2 내부데이터(ID2<1:16>)에 포함된 비트들 중 기 설정된 로직레벨(로직하이레벨)의 설정개수를 감지한다. 제2 데이터처리회로(420)는 제2 내부데이터(ID2<1:16>)에 포함된 비트들 중 기 설정된 로직레벨(로직하이레벨)이 설정개수 이상(11개)이므로 제2 내부데이터(ID2<1:16>)의 로직레벨을 반전(INVERSION)하여 제2 데이터(D2<1:16>)를 생성한다. 이때, 제2 데이터(D2<1:16>)는 "0100011010001000"로 생성된다. 제 데이터처리회로(420)는 제2 데이터(D2<1:16>)를 제2 전송라인(L12)을 통해 컨트롤러(110)로 출력한다.
이와 같은 본 발명의 일 실시예에 따른 전자장치는 컨트롤러의 제어 없이 반도체장치의 내부적으로 데이터버스인버전동작을 수행할 수 있다. 또한, 본 발명의 일 실시예에 따른 전자장치는 데이터버스인버전동작을 수행하기 위해 데이터에 포함된 기 설정된 로직레벨을 감지하기 위한 회로를 외부 전송라인이 아닌 메모리영역 내부에 구비하여 전송라인의 수를 줄일 수 있어 전류소모량 및 면적을 감소할 수 있다.
도 16은 본 발명의 일 실시예에 따른 전자시스템(1000)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 16에 도시된 바와 같이, 전자시스템(1000)은 호스트(1100) 및 반도체시스템(1200)을 포함할 수 있다.
호스트(1100) 및 반도체시스템(1200)은 인터페이스 프로토콜을 사용하여 상호 신호들을 전송할 수 있다. 호스트(1100) 및 반도체시스템(1200) 사이에 사용되는 인터페이스 프로토콜에는 MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), USB(Universal Serial Bus) 등이 있다.
반도체시스템(1200)은 컨트롤러(1300)와 반도체장치들(1400(K:1))을 포함할 수 있다. 컨트롤러(1300)는 반도체장치들(1400(K:1))이 라이트동작 및 리드동작을 수행하도록 반도체장치들(1400(K:1))을 제어할 수 있다. 반도체장치들(1400(K:1)) 각각은 컨트롤러(1300)의 제어 없이 반도체장치들(1400(K:1))의 내부적으로 데이터버스인버전동작을 수행할 수 있다. 또한, 반도체장치들(1400(K:1)) 각각은 데이터버스인버전동작을 수행하기 위해 데이터에 포함된 기 설정된 로직레벨을 감지하기 위한 회로를 인터페이스 프로토콜이 아닌 메모리영역 내부에 구비하여 인터페이스 프로토콜의 수를 줄일 수 있어 전류소모량 및 면적을 감소할 수 있다.
컨트롤러(1300)는 각각은 도 1에 도시된 컨트롤러(110)로 구현될 수 있다. 반도체장치들(1400(K:1)) 각각은 도 1 및 도 2에 도시된 반도체장치(120)로 구현될 수 있다. 실시예에 따라서 반도체장치(20)는 DRAM(dynamic random access memory), PRAM(Phase change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 중 하나로 구현될 수 있다.
100. 전자장치 110. 컨트롤러
120. 반도체장치 200. 페리영역
210. 리드라이트제어회로 220. 데이터반전제어회로
300. 메모리영역 400. 데이터처리회로
410. 제1 데이터처리회로 411. 데이터버퍼
412. 정렬회로 413. 데이터감지회로
414. 데이터변환회로 420. 제2 데이터처리회로
430. 제3 데이터처리회로 440. 제4 데이터처리회로
450. 제5 데이터처리회로 460. 제6 데이터처리회로
470. 제7 데이터처리회로 480. 제8 데이터처리회로
500. 메모리셀어레이 510. 제1 감지회로
511. 제1 카운터 512. 제2 카운터
513. 제3 카운터 514. 제4 카운터
515. 전치감지신호생성회로 515_1. 제1 가산기
515_2. 제2 가산기 520. 제2 감지회로
530. 감지신호생성회로 531. 제1 합성회로
532. 제2 합성회로 533. 감지신호출력회로
610. 라이트변환회로 620. 리드변환회로
1000. 전자시스템 1100. 호스트
1200. 반도체시스템 1300. 컨트롤러
1400(1~K). 제1 내지 제K 반도체장치

Claims (23)

  1. 제1 데이터에 포함된 비트들에 대한 로직레벨을 감지하고, 상기 제1 데이터의 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 상기 제1 데이터의 로직레벨을 반전하여 제1 내부데이터를 생성하는 제1 데이터처리회로; 및
    제2 데이터에 포함된 비트들에 대한 로직레벨을 감지하고, 상기 제2 데이터의 비트들 중 기 설정된 로직레벨이 상기 설정개수 이상인 경우 상기 제2 데이터의 로직레벨을 반전하여 제2 내부데이터를 생성하는 제2 데이터처리회로를 포함하는 전자장치.
  2. 제 1 항에 있어서,
    상기 제1 데이터처리회로는 상기 제1 데이터의 비트들 중 기 설정된 로직레벨이 상기 설정개수 미만인 경우 상기 제1 데이터의 로직레벨을 비반전하여 상기 제1 내부데이터를 생성하고,
    상기 제2 데이터처리회로는 상기 제2 데이터의 비트들 중 기 설정된 로직레벨이 상기 설정개수 미만인 경우 상기 제2 데이터의 로직레벨을 비반전하여 상기 제2 내부데이터를 생성하는 전자장치.
  3. 제 1 항에 있어서, 상기 제1 및 제2 데이터처리회로는
    상기 제1 및 제2 내부데이터가 저장되는 메모리셀어레이를 포함하는 메모리영역에 위치하는 전자장치.
  4. 제 1 항에 있어서,
    상기 제1 데이터처리회로는 직렬로 입력되는 상기 제1 데이터를 정렬하고 병렬화하여 상기 제1 내부데이터를 생성하고,
    상기 제2 데이터처리회로는 직렬로 입력되는 상기 제2 데이터를 정렬하고 병렬화하여 상기 제2 내부데이터를 생성하는 전자장치.
  5. 제 1 항에 있어서, 상기 제1 데이터처리회로는
    상기 제1 데이터를 입력 받아 제1 전달데이터를 생성하는 제1 데이터버퍼;
    직렬로 입력되는 상기 제1 전달데이터를 정렬하고 병렬화하여 제1 정렬데이터를 생성하는 제1 정렬회로;
    상기 제1 정렬데이터에 포함된 비트들 중 상기 기 설정된 로직레벨을 감지하여 제1 감지신호를 생성하는 제1 데이터감지회로; 및
    상기 제1 감지신호에 의해 상기 제1 정렬데이터를 반전 또는 비반전하여 상기 제1 내부데이터를 생성하는 제1 데이터변환회로를 포함하는 전자장치.
  6. 제 5 항에 있어서, 상기 제1 데이터감지회로는
    데이터반전인에이블신호가 인에이블되는 경우 상기 제1 정렬데이터에 포함된 제1 그룹의 비트들의 로직레벨을 감지하여 제1 전치감지신호의 제1 그룹을 생성하는 제1 감지회로; 및
    상기 데이터반전인에이블신호가 인에이블되는 경우 상기 제1 정렬데이터에 포함된 제2 그룹의 비트들의 로직레벨을 감지하여 상기 제1 전치감지신호의 제2 그룹을 생성하는 제2 감지회로; 및
    상기 제1 전치감지신호의 제1 및 제2 그룹의 로직레벨을 감지하여 상기 제1 감지신호를 생성하는 제1 감지신호생성회로를 포함하는 전자장치.
  7. 제 1 항에 있어서, 상기 제2 데이터처리회로는
    상기 제2 데이터를 입력 받아 제2 전달데이터를 생성하는 제2 데이터버퍼;
    직렬로 입력되는 상기 제2 전달데이터를 정렬하고 병렬화하여 제2 정렬데이터를 생성하는 제2 정렬회로;
    상기 제2 정렬데이터에 포함된 비트들 중 상기 기 설정된 로직레벨을 감지하여 제2 감지신호를 생성하는 제2 데이터감지회로; 및
    상기 제2 감지신호에 의해 상기 제2 정렬데이터를 반전 또는 비반전하여 상기 제2 내부데이터를 생성하는 제2 데이터변환회로를 포함하는 전자장치.
  8. 제 7 항에 있어서, 상기 제2 데이터감지회로는
    데이터반전인에이블신호가 인에이블되는 경우 상기 제2 정렬데이터에 포함된 제1 그룹의 비트들의 로직레벨을 감지하여 제2 전치감지신호의 제1 그룹을 생성하는 제3 감지회로; 및
    상기 데이터반전인에이블신호가 인에이블되는 경우 상기 제2 정렬데이터에 포함된 제2 그룹의 비트들의 로직레벨을 감지하여 상기 제2 전치감지신호의 제2 그룹을 생성하는 제4 감지회로; 및
    상기 제2 전치감지신호의 제1 및 제2 그룹의 로직레벨을 감지하여 상기 제2 감지신호를 생성하는 제2 감지신호생성회로를 포함하는 전자장치.
  9. 페리영역에 위치하고, 라이트동작 및 리드동작 시 데이터 및 내부데이터의 데이터버스인버전동작을 제어하기 위해 인에이블되는 데이터반전인에이블신호를 생성하는 제어회로; 및
    메모리영역에 위치하고, 상기 라이트동작 시 상기 데이터반전인에이블신호가 인에이블되는 경우 외부에서 입력되는 상기 데이터에 포함된 비트들 중 기 설정된 로직레벨의 감지결과에 따라 상기 데이터의 로직레벨을 반전 또는 비반전하여 생성되는 상기 내부데이터를 저장하고, 상기 리드동작 시 상기 데이터반전인에이블신호가 인에이블되는 경우 내부에 저장된 상기 내부데이터에 포함된 비트들 중 기 설정된 로직레벨의 감지결과에 따라 상기 내부데이터의 로직레벨을 반전 또는 비반전하여 상기 데이터를 생성하며, 상기 데이터를 외부로 출력하는 데이터처리회로를 포함하는 전자장치.
  10. 제 9 항에 있어서,
    상기 페리영역은 상기 전자장치의 동작을 제어하기 위한 회로들이 위치하는 영역이고,
    상기 메모리영역은 상기 내부데이터가 저장되는 메모리셀어레이를 포함하는 영역인 전자장치.
  11. 제 9 항에 있어서, 상기 제어회로는
    상기 라이트동작에 진입하기 위해 인에이블되는 라이트신호 및 상기 리드동작에 진입하기 위해 인에이블되는 리드신호를 생성하는 리드라이트제어회로; 및
    상기 라이트신호 및 상기 리드신호 중 어느 하나가 인에이블되는 경우 인에이블되는 상기 데이터반전인에이블신호를 생성하는 데이터반전제어회로를 포함하는 전자장치.
  12. 제 9 항에 있어서, 상기 데이터처리회로는
    상기 라이트동작 시 제1 데이터에 포함된 비트들에 대한 로직레벨을 감지하고, 상기 제1 데이터의 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 상기 제1 데이터의 로직레벨을 반전하여 제1 내부데이터를 생성하는 제1 데이터처리회로; 및
    상기 라이트동작 시 제2 데이터에 포함된 비트들에 대한 로직레벨을 감지하고, 상기 제2 데이터의 비트들 중 기 설정된 로직레벨이 상기 설정개수 이상인 경우 상기 제2 데이터의 로직레벨을 반전하여 제2 내부데이터를 생성하는 제2 데이터처리회로를 포함하는 전자장치.
  13. 제 12 항에 있어서,
    상기 제1 데이터처리회로는 상기 제1 데이터의 비트들 중 기 설정된 로직레벨이 상기 설정개수 미만인 경우 상기 제1 데이터의 로직레벨을 비반전하여 상기 제1 내부데이터를 생성하고,
    상기 제2 데이터처리회로는 상기 제2 데이터의 비트들 중 기 설정된 로직레벨이 상기 설정개수 미만인 경우 상기 제2 데이터의 로직레벨을 비반전하여 상기 제2 내부데이터를 생성하는 전자장치.
  14. 제 9 항에 있어서, 상기 데이터처리회로는
    상기 리드동작 시 제1 내부데이터에 포함된 비트들에 대한 로직레벨을 감지하고, 상기 제1 내부데이터의 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 상기 제1 내부데이터의 로직레벨을 반전하여 제1 데이터를 생성하는 제1 데이터처리회로; 및
    상기 리드동작 시 제2 내부데이터에 포함된 비트들에 대한 로직레벨을 감지하고, 상기 제2 내부데이터의 비트들 중 기 설정된 로직레벨이 상기 설정개수 이상인 경우 상기 제2 내부데이터의 로직레벨을 반전하여 제2 데이터를 생성하는 제2 데이터처리회로를 포함하는 전자장치.
  15. 제 14 항에 있어서,
    상기 제1 데이터처리회로는 상기 제1 내부데이터의 비트들 중 기 설정된 로직레벨이 상기 설정개수 미만인 경우 상기 제1 내부데이터의 로직레벨을 비반전하여 상기 제1 데이터를 생성하고,
    상기 제2 데이터처리회로는 상기 제2 내부데이터의 비트들 중 기 설정된 로직레벨이 상기 설정개수 미만인 경우 상기 제2 내부데이터의 로직레벨을 비반전하여 상기 제2 데이터를 생성하는 전자장치.
  16. 제1 전송라인을 통해 제1 데이터를 출력하고, 제2 전송라인을 통해 제2 데이터를 출력하는 컨트롤러; 및
    상기 제1 데이터에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 상기 제1 데이터의 로직레벨을 반전하여 생성되는 제1 내부데이터를 저장하고, 상기 제2 데이터에 포함된 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 상기 제2 데이터의 로직레벨을 반전하여 생성되는 제2 내부데이터를 저장하는 반도체장치를 포함하는 전자장치.
  17. 제 16 항에 있어서, 상기 반도체장치는
    상기 제1 전송라인과 메모리셀어레이 사이에 위치하고, 상기 제1 데이터에 포함된 비트들에 대한 로직레벨을 감지하며, 상기 제1 데이터의 비트들 중 기 설정된 로직레벨이 설정개수 이상인 경우 상기 제1 데이터의 로직레벨을 반전하여 상기 제1 내부데이터를 생성하는 제1 데이터처리회로; 및
    상기 제2 전송라인과 상기 메모리셀어레이 사이에 위치하고, 상기 제2 데이터에 포함된 비트들에 대한 로직레벨을 감지하며, 상기 제2 데이터의 비트들 중 기 설정된 로직레벨이 상기 설정개수 이상인 경우 상기 제2 데이터의 로직레벨을 반전하여 상기 제2 내부데이터를 생성하는 제2 데이터처리회로를 포함하는 전자장치.
  18. 제 17 항에 있어서,
    상기 제1 데이터처리회로는 상기 제1 데이터의 비트들 중 기 설정된 로직레벨이 상기 설정개수 미만인 경우 상기 제1 데이터의 로직레벨을 비반전하여 상기 제1 내부데이터를 생성하고,
    상기 제2 데이터처리회로는 상기 제2 데이터의 비트들 중 기 설정된 로직레벨이 상기 설정개수 미만인 경우 상기 제2 데이터의 로직레벨을 비반전하여 상기 제2 내부데이터를 생성하는 전자장치.
  19. 제 17 항에 있어서,
    상기 제1 데이터처리회로는 직렬로 입력되는 상기 제1 데이터를 정렬하고 병렬화하여 상기 제1 내부데이터를 생성하고,
    상기 제2 데이터처리회로는 직렬로 입력되는 상기 제2 데이터를 정렬하고 병렬화하여 상기 제2 내부데이터를 생성하는 전자장치.
  20. 제 17 항에 있어서, 상기 제1 데이터처리회로는
    상기 제1 데이터를 입력 받아 제1 전달데이터를 생성하는 제1 데이터버퍼;
    직렬로 입력되는 상기 제1 전달데이터를 정렬하고 병렬화하여 제1 정렬데이터를 생성하는 제1 정렬회로;
    상기 제1 정렬데이터에 포함된 비트들 중 상기 기 설정된 로직레벨을 감지하여 제1 감지신호를 생성하는 제1 데이터감지회로; 및
    상기 제1 감지신호에 의해 상기 제1 정렬데이터를 반전 또는 비반전하여 상기 제1 내부데이터를 생성하는 제1 데이터변환회로를 포함하는 전자장치.
  21. 제 20 항에 있어서, 상기 제1 데이터감지회로는
    데이터반전인에이블신호가 인에이블되는 경우 상기 제1 정렬데이터에 포함된 제1 그룹의 비트들의 로직레벨을 감지하여 제1 전치감지신호의 제1 그룹을 생성하는 제1 감지회로; 및
    상기 데이터반전인에이블신호가 인에이블되는 경우 상기 제1 정렬데이터에 포함된 제2 그룹의 비트들의 로직레벨을 감지하여 상기 제1 전치감지신호의 제2 그룹을 생성하는 제2 감지회로; 및
    상기 제1 전치감지신호의 제1 및 제2 그룹의 로직레벨을 감지하여 상기 제1 감지신호를 생성하는 제1 감지신호생성회로를 포함하는 전자장치.
  22. 제 17 항에 있어서, 상기 제2 데이터처리회로는
    상기 제2 데이터를 입력 받아 제2 전달데이터를 생성하는 제2 데이터버퍼;
    직렬로 입력되는 상기 제2 전달데이터를 정렬하고 병렬화하여 제2 정렬데이터를 생성하는 제2 정렬회로;
    상기 제2 정렬데이터에 포함된 비트들 중 상기 기 설정된 로직레벨을 감지하여 제2 감지신호를 생성하는 제2 데이터감지회로; 및
    상기 제2 감지신호에 의해 상기 제2 정렬데이터를 반전 또는 비반전하여 상기 제2 내부데이터를 생성하는 제2 데이터변환회로를 포함하는 전자장치.
  23. 제 22 항에 있어서, 상기 제2 데이터감지회로는
    데이터반전인에이블신호가 인에이블되는 경우 상기 제2 정렬데이터에 포함된 제1 그룹의 비트들의 로직레벨을 감지하여 제2 전치감지신호의 제1 그룹을 생성하는 제3 감지회로; 및
    상기 데이터반전인에이블신호가 인에이블되는 경우 상기 제2 정렬데이터에 포함된 제2 그룹의 비트들의 로직레벨을 감지하여 상기 제2 전치감지신호의 제2 그룹을 생성하는 제4 감지회로; 및
    상기 제2 전치감지신호의 제1 및 제2 그룹의 로직레벨을 감지하여 상기 제2 감지신호를 생성하는 제2 감지신호생성회로를 포함하는 전자장치.
KR1020200159350A 2020-11-24 2020-11-24 데이터 버스 인버전 동작을 수행하기 위한 전자장치 KR20220071802A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200159350A KR20220071802A (ko) 2020-11-24 2020-11-24 데이터 버스 인버전 동작을 수행하기 위한 전자장치
US17/197,835 US20220165313A1 (en) 2020-11-24 2021-03-10 Electronic device for performing data bus inversion operation
CN202110368252.XA CN114546923A (zh) 2020-11-24 2021-04-06 用于执行数据总线反相操作的电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200159350A KR20220071802A (ko) 2020-11-24 2020-11-24 데이터 버스 인버전 동작을 수행하기 위한 전자장치

Publications (1)

Publication Number Publication Date
KR20220071802A true KR20220071802A (ko) 2022-05-31

Family

ID=81658529

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200159350A KR20220071802A (ko) 2020-11-24 2020-11-24 데이터 버스 인버전 동작을 수행하기 위한 전자장치

Country Status (3)

Country Link
US (1) US20220165313A1 (ko)
KR (1) KR20220071802A (ko)
CN (1) CN114546923A (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5497377A (en) * 1993-03-31 1996-03-05 Mitsubishi Denki Kabushiki Kaisha Communication system and method of detecting transmission faults therein
JP2003059298A (ja) * 2001-08-09 2003-02-28 Mitsubishi Electric Corp 半導体記憶装置
JP2005175361A (ja) * 2003-12-15 2005-06-30 Toshiba Corp 半導体装置およびその製造方法
KR100558552B1 (ko) * 2003-12-30 2006-03-10 삼성전자주식회사 반도체 메모리장치의 데이터 억세스회로
US9922686B2 (en) * 2016-05-19 2018-03-20 Micron Technology, Inc. Apparatuses and methods for performing intra-module databus inversion operations

Also Published As

Publication number Publication date
US20220165313A1 (en) 2022-05-26
CN114546923A (zh) 2022-05-27

Similar Documents

Publication Publication Date Title
EP3985523B1 (en) Memory device supporting a high-efficient input/output interface and a memory system including the memory device
KR20190123183A (ko) 반도체장치
KR20210077081A (ko) 반도체시스템 및 반도체장치
KR20190093102A (ko) 듀티 사이클을 조절하는 메모리 장치 및 이를 포함하는 메모리 시스템
KR20220023614A (ko) 타이밍 지연 조절회로 및 이를 포함하는 전자장치
US9531365B1 (en) Signal generator adjusting a duty cycle and semiconductor apparatus using the same
KR20220071802A (ko) 데이터 버스 인버전 동작을 수행하기 위한 전자장치
KR20210148777A (ko) 리드동작 및 모드레지스터리드동작을 수행하기 위한 전자장치
US10607673B2 (en) Semiconductor devices for controlling input of a data strobe signal
US10366730B2 (en) Semiconductor devices and semiconductor systems including the same
US11211112B2 (en) Semiconductor devices controlling column operation of banks
US20210208816A1 (en) Processing-in-memory(pim) device
US20210335395A1 (en) System for performing reference voltage training operation
US11062764B1 (en) Semiconductor devices
CN113012735A (zh) 半导体器件
US7228367B2 (en) Direct memory access controller for carrying out data transfer by determining whether or not burst access can be utilized in an external bus and access control method thereof
KR102638788B1 (ko) 반도체장치 및 반도체시스템
US11328753B2 (en) Methods of performing self-write operation and semiconductor devices used therefor
US11775295B2 (en) Processing-in-memory (PIM) devices
KR102720242B1 (ko) 반도체장치
US20230215476A1 (en) Semiconductor device
US11087830B2 (en) Semiconductor devices
KR20240051800A (ko) 반도체시스템
US20220036930A1 (en) Electronic device configured to perform an auto-precharge operation
US10373658B2 (en) Semiconductor modules