JP2011528837A - 積層メモリデバイスダイスを用いるメモリシステムおよび方法、ならびにそのメモリシステムを用いるシステム - Google Patents

積層メモリデバイスダイスを用いるメモリシステムおよび方法、ならびにそのメモリシステムを用いるシステム Download PDF

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Abstract

メモリシステムおよび方法は、互いに、および論理ダイに結合された積層メモリデバイスダイスを用いる。論理ダイは、論理ダイがメモリデバイスダイスの各々から、読み出しデータ信号などの信号を受信するタイミングを制御するように動作可能であるタイミング補正システムを含み得る。タイミング補正は、メモリデバイスダイスの各々に適用される、読み出しストロボ信号のようなそれぞれのストロボ信号のタイミングを調整することによって、読み出しデータまたは他の信号のタイミングを制御する。メモリデバイスダイスは、メモリデバイスダイスがそれぞれのストロボ信号を受信することによって画定する時刻にメモリデバイスに読み出しデータを送信し得る。ストロボ信号の各々のタイミングは、全てのメモリデバイスダイスからの読み出しデータまたは他の信号が同じ時刻に受信されるように調整される。

Description

本発明はメモリデバイスに関し、特に、１つ以上の実施形態で、論理ダイに接続された複数の積層メモリデバイスダイスを有するメモリシステムに関する。
全てのタイプのメモリデバイスが発展するにつれて、様々な観点でメモリデバイスの性能を改善する継続的な進歩がなされてきた。たとえば、メモリデバイスの記憶容量は等比比例的に増え続けてきた。この増大した容量は、メモリデバイスを含む電子システムの幾何級数的に高い動作スピードと結び付いて、高いメモリデバイス帯域幅を常により重要にしてきた。動的ランダムアクセスメモリ（“ＤＲＡＭ”）デバイスのようなメモリデバイスがより高い帯域幅を必要とする一つの応用は、コンピュータシステム中のシステムメモリとしてのメモリデバイスの使用である。プロセッサの動作スピードが増加するにつれて、それに対応するようにより高速でプロセッサはデータの読み出しおよび書き込みを行うことができる。しかしながら、従来のＤＲＡＭデバイスはしばしば、データの読み出しおよび書き込みをより高速で行うための帯域幅を有さず、それゆえに従来のコンピュータシステムの性能を低速化させている。この問題は、マルチコアプロセッサおよびマルチプロセッサコンピュータシステムへと向かう傾向によって悪化する。現在、ハイエンドサーバとして動作するコンピュータシステムは、システムメモリデバイスの限られたデータ帯域幅ゆえに、各４クロックサイクルのうち３クロックサイクルもの多数が、アイドル状態であると見積もられている。事実、システムメモリとして動作するＤＲＡＭデバイスの限られた帯域幅は、コンピュータシステムの性能を、そうでなければ可能であろう性能の１０％もの低さまで低下させ得る。
メモリデバイスのデータ帯域幅を増加させるために、様々な試みがなされてきた。たとえば、より広い内部データバスが、より高い帯域幅を有するアレイにデータを転送するおよびアレイからデータを転送するために用いられてきた。しかしながら、そうすることによって、通常、メモリデバイスインターフェイスで書き込みデータをシリアル化し、読み出しデータを逆シリアル化することが必要となる。別のアプローチは、単にメモリデバイスのサイズを拡大するまたは逆にそれらのフィーチャサイズを縮小させてきたが、しかし、様々な理由で、スケーリングによってより高いデータ帯域幅に対する要求において幾何級数的増加に対応することは不可能であった。幾つかの集積回路メモリデバイスダイスを同一のパッケージ中に積層する提案もなされてきたが、しかし、そうすることは克服しなければならない多くの他の問題を生成するおそれがある。
メモリデバイスダイスを互いの上に積層することに伴う一つの潜在的問題は、メモリデバイスの各々に送信されるまたはメモリデバイスの各々から送信される信号の間に信号タイミング歪みを生成し得ることである。メモリデバイスの各々とパッケージ化されたメモリデバイスに対するインターフェイスの間の距離が、各メモリデバイスに対して変化する限り、信号がメモリデバイスの各々に送信されるまたはメモリデバイスの各々から送信されるために要する時間は本質的に変化するだろう。これは考慮すべき問題であり、なぜならスタック中に、たとえば８つのメモリデバイスなど、多数のメモリデバイスダイスが存在し得るからである。加えて、プロセス、温度、および供給電圧変化ゆえに、メモリデバイスのタイミング性能は、たとえそれらが同一のウェハ上に作製されているとしても、変化し得る。そのような信号タイミング歪みの一例を図１に示すが、図１は読み出しデータ信号が、４つの積層動的ランダムアクセスメモリ（“ＤＲＡＭ”）デバイスダイスＤＲＡＭ０−ＤＲＡＭ１の各々に対するパッケージインターフェイスで有効（ｖａｌｉｄ）とみなされる期間を示している。このデータが有効な期間は、時として、データ“アイ（ｅｙｅ）”と呼ばれる。その中に示されているように、ＤＲＡＭ２に対する読み出しデータが最初に有効であり、引き続きＤＲＡＭ０、ＤＲＡＭ１、そして最後にＤＲＡＭ３が有効である。全ての読み出しデータ、即ち全てのＤＲＡＭに対するコンポジットアイ（ｃｏｍｐｏｓｉｔｅ ｅｙｅ）８の間の期間は、ほとんど存在しない。従って、特にメモリデバイスの動作スピードおよびその結果として生じるデータ転送レートが増加し続けるにつれて、メモリコントローラまたはプロセッサなどのメモリアクセスデバイスが、読み出しデータを一つのクロック信号を用いてとらえることは非常に困難であろう。
過去において、異なるメモリデバイス由来の信号歪みの問題は、それぞれの読み出しデータと共にメモリデバイスからそれぞれの読み出しストロボ信号を送信することによって大幅に緩和されてきた。ストロボ信号は次に、読み出しデータをとらえるためにメモリアクセスデバイスによって用いられる。メモリデバイスの各々からの読み出しデータのタイミングの違いが、実質的に、ストロボ信号のタイミングの違いと一致する限りにおいて、ストロボ信号の遷移は実質的に各メモリデバイスからのデータの目の中心に移され、それによってメモリアクセスデバイスが成功裏にメモリデバイスの各々からの読み出しデータをとらえることができるようにする。メモリデバイスの動作スピードが増加し続けるにつれ、このアプローチさえ十分ではなくなってきた。結果として、メモリデバイスでのストロボ信号の伝送時間を調整すること、またはメモリアクセスデバイス中で調整可能な量だけそれらを遅延させることによってのいずれかによって、ストロボ信号のタイミングを調整するための技術が発展してきた。あるいは、読み出しデータの各々のビットのタイミングは、読み出しストロボ信号のタイミングに対して調整することができる。この方法で読み出しデータの各ビットのタイミングを調整するメモリデバイスの一例は、米国特許第６，８８２，３０４号に記載されている。
読み出しストロボ信号と読み出しデータ信号の間のタイミングを調整する従来のアプローチは、積層メモリデバイスダイスに対して用いることができる。しかしながら、そうすることによって各メモリデバイス中に大量のタイミング調整回路が必要となり、それによってメモリ容量を提供することが可能である各メモリデバイスダイスの面積を減少させるだろう。各メモリデバイスダイで読み出しストロボ信号と読み出しデータ信号の間のタイミングを調整することはまた、各メモリデバイスから読み出しストロボ信号を送信することを必要とするだろう。さらに、タイミング問題は、読み出しデータ信号に関して議論されてきたが、本質的に同じタイプの問題が、書き込みデータ信号、コマンド信号およびアドレス信号について存在する可能性がある。もし、これらのタイプの信号の各々に対して別個のストロボ信号が各メモリデバイスに対して送信されるまたは各メモリデバイスから送信されたなら、ストロボ信号は、パッケージ化されたメモリデバイスが多数のストロボ端子を含むことを必要とするだろう。たとえば、もし、８つのメモリデバイスダイスが積層されるなら、ストロボ信号を全てのこれらのタイプの信号のメモリデバイスにまたは全てのこれらのタイプの信号のメモリデバイスから転送するために、３２個の端子が必要とされるだろう。しかし一般的に、メモリデバイス中の端子の数を過度に増やすことは、メモリデバイスパッケージ中の利用可能面積の欠如および、バスまたはそのメモリデバイスが実装される回路ボード中に必要となるだろう導体が多数であるがゆえに、望ましくないと考えられている。
従って、メモリ容量に対して利用可能なダイの面積を最大化し、必要な端子の数を過度に増加しない方法で積層メモリデバイスダイスに送信されるまたは積層メモリデバイスダイスから送信される信号の間のタイミング歪みの結果として生じる問題および制限を、最小化するための方法および装置に対する要求が存在する。
複数の積層メモリデバイスダイスの各々からの読み出しデータ信号のタイミングが、お互いに関して歪まされる（スキューが生じる）方法を示すタイミング図である。 本発明の一実施形態に従う積層メモリデバイスダイスを含むメモリシステムを含むプロセッサベースのシステムのブロック図である。 本発明の一実施形態に従う補正されたタイミングを有する読み出しデータ信号と共に、図１中に示された読み出しデータ信号のタイミングを示すタイミング図である。 メモリシステムをより詳細に示す図２のプロセッサベースのシステムの一実施形態の、さらに詳細なブロック図である。 図２および図４のメモリシステム中に用いられるタイミング補正システムの一実施形態を示すブロック図である。 図５のタイミング補正システム中に用いられるストロボタイミング調整回路の一実施形態を示すブロック図である。 図５のタイミング補正システム中に用いられる受信機の一実施形態を示すブロック図である。
本発明の一実施形態に従う高容量、高帯域幅メモリシステム１０を含むコンピュータシステムが図２に示されている。メモリシステム１０は、（図２には示されていない）ダウンストリームレーンおよび別個のアップストリームレーンに分けられる比較的狭い高速バス１４を介して、プロセッサ１２に接続される。メモリシステム１０は４つのＤＲＡＭダイス２０、２２、２４、２６を含み、これらはお互いに同一であって、お互いの上に積層されていても良い。メモリシステム１０は、４つのＤＲＡＭダイス２０、２２、２４、２６を含むが、メモリデバイスの他の実施形態では、より多くの数の、またはより少ない数のＤＲＡＭダイスを用いる。積層ＤＲＡＭダイス２０、２２、２４、２６は、プロセッサ１２とのインターフェイスとして働く論理ダイ３０に接続される。論理ダイ３０は、論理ダイ３０の上にＤＲＡＭダイス２０、２２、２４、２６を積層することによってなど、ＤＲＡＭダイス２０、２２、２４、２６に関して任意の順序で物理的に配置することができる。しかしながら、論理ダイ３０は、たとえば、ＤＲＡＭダイス２０、２２、２４、２６の積層の真ん中に配置される可能性がある。
論理ダイ３０は、ＤＲＡＭダイス２０、２２、２４、２６中で実施されなければならない機能の数を限定するなど、メモリシステム１０中の様々な機能を実施することができる。たとえば、論理ダイ３０は、電力管理およびＤＲＡＭダイス２０、２２、２４、２６中のメモリセルのリフレッシュなど、メモリ管理機能を実行しても良い。実施形態によっては、論理ダイ３０は、誤り検出訂正（“ＥＣＣ”）機能を実行しても良い。本明細書中に記載された実施形態では、論理ダイ３０は、以下でより詳細に説明するように、論理ダイ３０がＤＲＡＭダイス２０、２２、２４、２６に結合する、またはＤＲＡＭダイス２０、２２、２４、２６から受信する信号のタイミング補正を実施する。
ＤＲＡＭダイス２０、２２、２４、２６は、互いに接続されてもよく、それらは比較的広いバス３４によって論理ダイ３０に接続されている。バス３４は、シリコン貫通ビア（“ＴＳＶ”）を用いて実装されてもよく、ＴＳＶは、ＤＲＡＭダイス上の同じ位置で少なくとも部分的にＤＲＡＭダイス２０、２２、２４、２６中に伸長する多数の導体を含み、ダイス２０、２２、２４、２６上に形成されたそれぞれの導体に接続している。一実施形態では、ＤＲＡＭダイス２０、２２、２４、２６の各々は、それぞれが２つまたは４つの独立メモリバンクを含む１６個の自律パーティションに分割される。そのような場合、互いの上に積層されている各ダイス２０、２２、２４、２６のパーティションは、読み出しまたは書き込み動作に対して独立にアクセスされ得る。１６個の積層パーティションの各組は、“ヴォールト（ｖａｕｌｔ）”と称されることがある。よって、メモリシステム１０は１６個のヴォールトを含み得る。
上で言及したように、論理ダイ３０は、メモリデバイスダイス２０、２２、２４、２６から受信された読み出しデータ信号がメモリシステム１０から送信されたとき、それら読み出しデータ信号が互いに整列することを保証するためのタイミング補正回路を含む。図３に示されているように、論理ダイ３０は、図１に示されているように、メモリデバイスダイス２０、２２、２４、２６から受信されるであろう読み出しデータ信号を、お互いに実質的に整列させる。結果として、読み出しデータ信号は、図１に示された仮想的に非存在のコンポジットアイ８より実質的に大きいコンポジットアイ２８を有するメモリシステム１０から送信される。
以下でより詳細に説明するように、論理ダイ３０によって実行される機能の一つは、ＤＲＡＭダイス２０、２２、２４、２６から、バス１４のアップストリームレーン４２ａ−ｄの一つの１６のパラレルビットの各々を介して結合される１６個のシリアルデータビットのシリアルストリームに結合される読み出しデータビットをシリアル化することである。同様に、論理ダイ３０は、２５６パラレルデータビットを得るために、バス１４の、１６ビットダウンストリームレーン４０ａ−ｄの１つを介して結合された１６個のシリアルデータビットを逆シリアル化する機能を実行し得る。論理ダイ３０は、次に、８ビットのシリアルストリーム中の３２ビットサブバス３８ａ−ｐの一つを介して、これら２５６ビットを結合する。しかしながら、他の実施形態は、異なる幅を有する異なる数のレーン４０、４２、または異なる幅を有する異なる数のサブバス３８ａ−ｐを用い得る。当業者によって認識されるであろうように、複数のＤＲＡＭダイスの積層（ｓｔａｃｋｉｎｇ）は、非常に大きな容量を有するメモリデバイスをもたらす。さらに、ＤＲＡＭダイスに接続する非常に広いバスの使用によって、データが非常に高い帯域幅を有するＤＲＡＭダイスへと結合する、またはＤＲＡＭダイスから結合することを許容する。
本発明の一実施形態に従い、プロセッサ１２およびＤＲＡＭダイス２０、２２、２４、２６に接続された論理ダイ３０が、図４に示されている。図４に示されているように、４つのダウンストリームレーン４０ａ−ｄの各々は、それぞれのリンクインターフェイス５０ａ−ｄに接続されている。各リンクインターフェイス５０ａ−ｄは、１６ビットレーン４０ａ−ｄの各々の上の１６データビットの各シリアルストリームを２５６パラレルビットに変換するデシリアライザ５４を含む。４つのリンクインターフェイス５０ａ−ｄがある限り、リンクインターフェイスは、１０２４個の出力パラレルビットを一緒に出力することができる。
リンクインターフェイス５０ａ−ｄの各々は、その２５６パラレルビットをそれぞれのダウンストリームターゲット６０ａ−ｄに適用するが、それぞれのダウンストリームターゲット６０ａ−ｄは、受信されたパケットの命令およびアドレス部分をデコードし、メモリ要求が書き込み動作に対するものである場合に書き込みデータをバッファリングする。ダウンストリームターゲット６０ａ−ｄは、それらそれぞれのコマンド、アドレスおよび、ことによると書き込みデータをスイッチ６２に出力する。スイッチ６２は、１６個のマルチプレクサ６４を含むが、その各々は、ダウンストリームターゲット６０ａ−ｄのいずれかからのコマンド、アドレスおよび任意の書き込みデータを、ＤＲＡＭダイス２０、２２、２４、２６のそれぞれのヴォールトに向ける。よって、ダウンストリームターゲット６０ａ−ｄの各々は、ＤＲＡＭダイス２０、２２、２４、２６中の１６個のヴォールトのいずれかにアクセスすることができる。マルチプレクサ６４は、各々のヴォールトがメモリ要求のターゲットであるかを判定するために、受信されたメモリ要求中のアドレスを用いる。マルチプレクサ６４の各々は、メモリ要求を１６個のヴォールトコントローラ７０ａ−ｐのそれぞれのコントローラに適用する。
各ヴォールトコントローラ７０ａ−ｐは、それぞれのメモリコントローラ８０を含み、それらの各々は書き込みバッファ８２、読み出しバッファ８４、およびコマンドパイプライン８６を含む。スイッチ６２から受信されたメモリ要求中のコマンドおよびアドレスは、コマンドパイプライン８６にロードされ、コマンドパイプライン８６は引き続いて、受信されたコマンドおよび対応するアドレスを出力する。メモリ要求中の任意の書き込みデータは、書き込みバッファ８２中に記憶される。読み出しバッファ８４は、以下でより詳細に説明されるであろうように、それぞれのヴォールトからの読み出しデータを記憶するために用いられる。ヴォールトコントローラ７０ａ−ｐの各々の書き込みバッファ８２からの書き込みデータと、コマンドパイプライン８６からのコマンドおよびアドレスは共に、メモリインターフェイス８８に適用される。メモリインターフェイス８８は、コマンドパイプライン８６からのコマンドおよびアドレスを、コマンド／アドレスバス９４を介してＤＲＡＭダイス２０、２２、２４、２６に結合し、書き込みバッファ８２の各々からの書き込みデータの３２ビットを、３２ビットデータバス９２を介して、ＤＲＡＭダイス２０、２２、２４、２６に結合する。
データは、２５６パラレルビットとして書き込みバッファ８２にロードされるが、データはバッファ８２から、各組が１２８パラレルビットである２つの組で出力される。これら１２８ビットは次に、メモリインターフェイス８８によってさらに、４組の３２ビットデータにシリアル化されるが、それらはデータバス９２を介して結合される。図４に示された実施形態では、書き込みデータは、５００ＭＨｚクロックを用いて同期的に書き込みバッファ８２に結合され、データは１６ギガバイト（“ＧＢ”）毎秒で書き込みバッファに記憶される。書き込みデータは、２ＧＨｚクロックを用いて書き込みバッファ８２からＤＲＡＭダイス２０、２２、２４、２６に結合され、データは、書き込みバッファ８２から８ＧＢ／ｓで出力される。したがって、メモリ要求の半分以上が同一のヴォールトへの書き込み動作ではない限り、書き込みバッファ８２は、少なくともデータが書き込みバッファ８２に結合されるのと同等の速さで、書き込みデータをＤＲＡＭダイス２０、２２、２４、２６に結合することができるだろう。
メモリ要求が読み出し動作に対するものである場合には、要求に対するコマンドおよびアドレスが、上で説明されたような書き込み要求と同じ方法で、ＤＲＡＭダイス２０、２２、２４、２６に結合される。読み出し要求に応答して、３２ビットの読み出しデータがＤＲＡＭダイス２０、２２、２４、２６から３２ビットデータバス９２を介して出力される。メモリインターフェイス８８は、ヴォールトの各々からの３２ビットの読み出しデータを２組の１２８ビット読み出しデータに逆シリアル化し、２組の１２８ビット読み出しデータは読み出しバッファ８４に適用される。２組の１２８ビット読み出しデータが読み出しバッファに記憶された後、読み出しバッファは、２５６ビットをスイッチ６２に送信する。スイッチは、それぞれのアップストリームマスタ１１０ａ−ｄに結合された４つの出力マルチプレクサ１０４を含む。各マルチプレクサ１０４は、ヴォールトコントローラ７０ａ−ｐの任意の一つからの２５６ビットのパラレルデータをそれぞれのアップストリームマスタ１１０ａ−ｄに結合することができる。アップストリームマスタ１１０ａ−ｄは２５６ビットの読み出しデータをパケットデータにフォーマットし、パケットをそれぞれのアップストリームリンクインターフェイス１１４ａ−ｄへと結合する。各リンクインターフェイス１１４ａ−ｄは、入力２５６ビットを１６ビットアップストリームリンク４２ａ−ｄのそれぞれの一つの各ビット上の１６ビットのシリアルストリームに変換するそれぞれのシリアライザ１２０を含む。
上で説明したように、論理ダイ３０は、以下でより詳細に説明するように、ＤＲＡＭダイス２０、２２、２４、２６に結合する、またはＤＲＡＭダイス２０、２２、２４、２６から受信する信号のタイミングを補正する。このタイミング補正は、そのひとつがメモリインターフェイス８８の各々に含まれるタイミング補正システム１００によって実施される。タイミング補正システム１００の一実施形態が図５に示されている。システム１００は、４つの読み出しデータストロボ信号ＲＤＱＳ０−ＲＤＱＳ３を出力するタイミング制御回路１３４を含む。ストロボ信号ＲＤＱＳ０−ＲＤＱＳ３は、ハイ（ｈｉｇｈ）論理レベルとロー（ｌｏｗ）論理レベルが交番するパターンである。ストロボ信号ＲＤＱＳ０−ＲＤＱＳ３の各々は、４つのストロボタイミング調整回路１４０ａ−ｄのそれぞれのひとつに適用されるが、４つのストロボタイミング調整回路１４０ａ−ｄの各々は、タイミング制御回路１３４からそれぞれのタイミング制御信号を受信する。４つのストロボタイミング調整回路１４０ａ−ｄの各々は、それぞれの調整された読み出しデータストロボ信号ＲＤＱＳ０’−ＲＤＱＳ３’を、ＤＲＡＭデバイスダイス２０、２２、２４、２６のそれぞれの一つに送信する。よって、ストロボタイミング調整回路１４０ａは、論理ダイ３０からＤＲＡＭデバイスダイ２０へと伸長するＴＳＶ１５２ａを介して、そのストロボ信号ＲＤＱＳ０’を第１のＤＲＡＭデバイスダイ２０に送信する。ストロボ信号ＲＤＱＳ０’はまた、別のＤＲＡＭデバイスダイス２０、２２、２４、２６へと伸長する追加のＴＳＶ１５２ｂ−ｄを介して結合され得るが、それらはそれぞれのＤＲＡＭデバイスダイス２２、２４、２６中、いかなる回路にも内的には接続されない。同様に、ストロボタイミング調整回路１４０ｂは、そのストロボ信号ＲＤＱＳ１’を、２つのＴＳＶ１５４ａ、ｂを介して第２のＤＲＡＭデバイスダイ２２に送信し、ストロボタイミング調整回路１４０ｃは、そのストロボ信号ＲＤＱＳ２’を、３つのＴＳＶ１５６ａ、ｂ、ｃを介して第３のＤＲＡＭデバイスダイ２４に送信し、ストロボタイミング調整回路１４０ｄは、そのストロボ信号ＲＤＱＳ３’を、４つのＴＳＶ１５８ａ、ｂ、ｃ、ｄを介して第４のＤＲＡＭデバイスダイ２６に送信する。
読み出しデータストロボ信号ＲＤＱＳ０’−ＲＤＱＳ３’の各々に応答して、それぞれのＤＲＡＭデバイスダイス２０、２２、２４、２６は、共通３２ビットバス１５０上に３２ビットの読み出しデータを出力する。読み出しデータのビットの各々は、それぞれの入力バッファ１６２を介して、３２個の受信機１６０のそれぞれのひとつ（そのうちの一つのみが図５に示されている）に適用される。よって、図４に示されたメモリインターフェイス８８の各々は、３２個の受信機１６を含む。各受信機１６０は読み出しデータのうちの受信されたビットを４ビットの読み出しデータに逆シリアル化する。よって、３２個の受信機１６０によってひとまとめに受信された３２ビットの読み出しデータは、１２８ビットの読み出しデータとなる。同様の方法で、それぞれの送信機１６４は、バス１５０の各ビットに接続され、よって、図４に示されているメモリインターフェイス８８の各々は３２個の送信機１６４（そのうちの一つのみが図５に示されている）を含む。送信機１６４の各々は、それぞれの出力バッファ１６６を介して４ビットの書き込みデータを送信し、データを１ビットの書き込みデータにシリアル化するが、１ビットの書き込みデータはバス１５０のそれぞれのビットに適用される。
ＤＲＡＭデバイスダイス２０、２２、２４、２６の各々から送信された読み出しデータのタイミングは、それぞれの読み出しデータストロボ信号ＲＤＱＳ０’−ＲＤＱＳ３’のタイミングによって制御される。タイミング制御回路１３４から出力されたタイミング制御信号は、それぞれのストロボタイミング調整回路１４０ａ−ｄに読み出しデータストロボ信号ＲＤＱＳ０’−ＲＤＱＳ３’のタイミングを適切に調整させ、よって読み出しデータは、同じタイミングでＤＲＡＭデバイスダイス２０、２２、２４、２６の各々から論理ダイ３０で受信される。結果として、受信機１６０は、どのＤＲＡＭデバイスダイス２０、２２、２４、２６が読み出しデータを送信したかに関わらず、同じクロック信号ＣＬＫを用いて読み出しデータをとらえることができる。したがって、論理ダイ３０は、どのＤＲＡＭデバイスダイス２０、２２、２４、２６がデータのオリジネータであったかに関わらず、いかなる追加のタイミング調整をせずに、同じタイミングでメモリシステムから読み出しデータを送信することができる。
タイミング制御回路１３４の一実施形態では、米国特許第６，８８２，３０４号に開示されているように、ストロボ信号ＲＤＱＳ０’−３’の各々の正しいタイミングを画定するために、従来のトレーニングシーケンスが用いられる。タイミング制御回路１３４は、受信機１６０が既知の読み出しデータをとらえようとする間に、ストロボ信号ＲＤＱＳ０’−３’の各々のタイミングが増加的に調整されるようにする。読み出しデータを最良にとらえるタイミングはその後、通常動作の間に用いられる。たとえば、最適タイミングは、読み出しデータを成功裏にとらえるタイミング値の全ての間の中途であるタイミングを使用して画定され得る。
メモリインターフェイス８８の開示された実施形態は、読み出しデータのタイミングの調整のみをするタイミング制御回路１００を用いる。しかしながら、他の実施形態では、類似のタイミング制御回路１００は、類似の方法で、書き込みデータ信号、コマンド信号および／またはアドレス信号のタイミングを調整する。各々の場合で、タイミング制御回路は、ＤＲＡＭデバイスダイス２０、２２、２４、２６に送信されるこれらの信号のタイミングを変化させることができ、これらの信号は適切な時間にＤＲＡＭデバイスダイスによって受信される。適切なタイミングは、どのタイミングがＤＲＡＭデバイスダイス２０、２２、２４、２６で最良にとらえることができるのかを判定するために、これらの信号のタイミングを増加的に変化させながら、読み出し動作を行うことによって画定することができる。また、タイミング制御回路１００は、適切にタイミングを取られた読み出しストロボ信号を４つのＤＲＡＭデバイスダイス２０、２２、２４、２６に適用するために用いられるが、他の実施形態は、より少ない数またはさらに多い数のＤＲＡＭデバイスダイスと共に用いられる。
ストロボタイミング調整回路１４０ａ−ｄの各々の実施形態は図６中に示されている。ただ一つのタイミング調整回路１４０が図６中には示されているが、４つのタイミング調整回路が図５のタイミング制御回路１００中で用いられるであろうことは理解されよう。上で説明したように、タイミング調整回路１４０はそれぞれの読み出しデータストロボ信号ＲＤＱＳを受信するが、それぞれの読み出しデータストロボ信号ＲＤＱＳはＡ−Ｈでラベル付けされ得る交番のハイ論理レベルおよびロー論理レベルからなる。ＲＤＱＳ信号は、２つのレジスタ１７０、１７２に適用され、レジスタの各々は４つの出力Ｑ０−Ｑ３を有する。レジスタ１７０、１７２は、フリップフロップ１７６のそれぞれの出力から受信されるそれぞれの相補的イネーブル信号によって、交番にイネーブル化される。フリップフロップ１７６は、クロック信号ＣＬＫ＿１ＸＳＥの各立ち上がりエッジに応じた状態にスイッチするようにトグルするように構成される。一実施形態では、クロック信号ＣＬＫ＿１ＸＳＥは５００ＭＨｚの周波数を有し、フリップフロップ１７６はまず、４ｎｓにわたりハイである信号Ｑを出力し、次に４ｎｓにわたりハイである出力Ｑ＊を出力する。したがって、フリップフロップ１７６はまず、４ｎｓにわたりレジスタ１７０をイネーブル化し、次に４ｎｓにわたりレジスタ１７２をイネーブル化する。しかしながら、他の実施形態では、クロック信号ＣＬＫ＿１ＸＳＥは異なる周波数を有する。したがって、レジスタ１７０は、読み出しデータストロボ信号ＲＤＱＳ中のＡ−Ｄと指定された信号を出力し、レジスタ１７２は読み出しデータストロボ信号ＲＤＱＳ中のＥ−Ｈと指定された信号を出力する。
レジスタ１７０、１７２によって出力された信号は、２つのマルチプレクサ１８０、１８２に適用される。特に、レジスタ１７０、１７２からのＡ、Ｃ、Ｅ、Ｇと指定された信号は、マルチプレクサ１８０のそれぞれの入力に適用され、レジスタ１７０、１７２からのＢ、Ｄ、Ｆ、Ｈと指定された信号は、マルチプレクサ１８２のそれぞれの入力に適用される。マルチプレクサ１８０、１８２は、それぞれの選択信号によって制御され、その入力のひとつがその出力に適用されるようにする。選択信号はセレクタ１８８によって生成されるが、セレクタ１８８は特別に構成されたカウンタを用いて実施され得る。セレクタ１８８は、クロック信号ＣＬＫ＿４Ｘによって計時されるが、クロック信号ＣＬＫ＿４Ｘは、一実施形態では、１ＧＨｚの周波数を有し、差動クロック信号であり、よって、クロック信号は異なる状態を有する。しかしながら、クロック信号ＣＬＫ＿４Ｘは、たとえば、遅延線または位相インターポレーターである遅延回路１９０を介して結合される。遅延回路１９０は、タイミング制御回路１３４（図５）からのそれぞれのタイミング制御信号によって制御される調整可能な遅延だけクロック信号ＣＬＫ＿４Ｘを遅延する。セレクタ１８８はまず、マルチプレクサ１８０にレジスタ１７０からの信号Ａを出力させ、セレクタ１８８は次に、マルチプレクサ１８２にレジスタ１７０からの信号Ｂを出力させる。同様に、セレクタ１８８は次に、マルチプレクサ１８０にレジスタ１７０からの信号Ｃを出力させ、セレクタ１８８は次に、マルチプレクサ１８２にレジスタ１７０からの信号Ｄを出力させる。類似した方法で、セレクタ１８８はマルチプレクサ１８０、１８２に逐次的に信号Ｅ−Ｈを出力させる。マルチプレクサ１８０、１８２のそれぞれの出力は、シリアル器１９４のそれぞれの入力に適用される。
セレクタ１８８に適用されるクロック信号ＣＬＫ＿４Ｘに加えて、クロック信号ＣＬＫ＿４Ｘのひとつは、シリアル器１９４のクロック入力に適用される。クロック信号は、入力の各々を交番に選択し、それらを出力に結合する。よって、Ａ、Ｃ、Ｅ、Ｇと指定された信号はある入力に適用されるが、信号Ｂ、Ｄ、Ｆ、Ｈは別の入力に適用され、シリアライザ１９４はＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの順番で信号を出力する。結果として、シリアライザ１９４は、タイミング調整された読み出しストロボ信号ＲＤＱＳ’を生成するためにストロボ信号ＲＤＱＳのタイミングが、タイミング制御信号によって調整されていなければ、レジスタ１７０、１７２に適用された元々の読み出しストロボ信号ＲＤＱＳを出力する。このＲＤＱＳ’信号は、図５を参照しながら上で説明されているように、出力バッファ１９６を介して、それぞれのＤＲＡＭデバイスダイス２０、２２、２４、２６に送信される。よって、セレクタ１８８、マルチプレクサ１８０、１８２およびシリアル器１８８は一緒に、シリアル化回路を実現する。
図５中に示されている受信機１６０の一実施形態が、図７中に示されている。受信機１６０は読み出しデータＤＱの１ビットを受信するが、一実施形態では、読み出しデータＤＱは８ビットのシリアル読み出しデータからなり、図５を参照しながら上で説明したように、受信機１６０は読み出しデータＤＱを逆シリアル化する。読み出しデータＤＱのこれらのシリアルビットは、受信機１６０の説明を容易にする目的でビットＡ−Ｈと指定されよう。読み出しデータビットは、入力バッファ２０４を介して結合された後、８つのフリップフロップ２００ａ−ｈのそれぞれのデータ入力に適用される。フリップフロップ２００ａ−ｈは、セレクタ２０８によって計時されるが、セレクタ２０８はカウンタによって実現され得る。しかしながら、交番のフリップフロップ２００ａ、ｃ、ｅ、ｇはセレクタ２０８から受信された信号の立ち上がりエッジによって計時され、その一方、フリップフロップ２００ｂ、ｄ、ｆ、ｈはセレクタ２０８から受信された信号の立ち下りエッジによって計時される。加えて、同じ信号が隣接するフリップフロップ２００ａ、ｂから２００ｇ、ｈに適用される。
セレクタ２０８が計時されるとき、出力のそれぞれは、クロック信号ＣＬＫ＿２Ｘの立ち上がりエッジに応答して逐次的にハイ（ｈｉｇｈ）に遷移するが、クロック信号ＣＬＫ＿２Ｘは、一実施形態では、１ＧＨｚの周波数を有する。よって、フリップフロップ２００ａはまず、シリアル読み出しデータビットＡを出力し、セレクタ２０８から受信された信号が再びハイに遷移してから４ｎｓ後に再び計時されるまで、シリアル読み出しデータビットＡを出力し続ける。フリップフロップ２００ｂは、フリップフロップ２００ａを計時した同じ信号の立下りエッジによって１ｎｓ後に計時され、よって、フリップフロップ２００ｂは４ｎｓにわたりシリアル読み出しデータビットＢを出力する。しかしながら、フリップフロップ２００ａ、ｂに適用される信号はロー（ｌｏｗ）に遷移するのと同時に、フリップフロップ２００ｃ、ｄに適用される信号はハイに遷移し、フリップフロップ２００ｃに４ｎｓにわたりシリアル読み出しデータビットＣを出力させる。類似した方法で、フリップフロップ２００ｄ−ｇは、逐次的にＤ−Ｇと指定された読み出しデータビットを出力する。４ｎｓの終わりには、シリアルデータビットＡ−Ｇの全てが、フリップフロップ２００ａ−ｈから出力されているであろう。
第１の４つのフリップフロップ２００ａ−ｄの各々からの出力は、それぞれのマルチプレクサ２１０ａ−ｄの第１の入力に適用され、第２の４つのフリップフロップ２００ｅ−ｈの各々からの出力は、それぞれのマルチプレクサ２１０ａ−ｄの第２の入力に適用される。マルチプレクサ２１０ａ−ｄはフリップフロップ２１２から受信された信号によって各々、制御されるが、フリップフロップ２１２は、ＡＮＤゲート２１４からの信号に応答してトグルするように構成されている。ＡＮＤゲート２１４はその入力の一つで、一実施形態では、思い出されるかも知れないが、５００ＭＨｚの周波数を有するクロック信号ＣＬＫ＿１ＸＳＥを受信する。ＡＮＤゲート２１４の他の入力は、フリップフロップ２１６の出力からの信号を受信する。フリップフロップ２１６はフリップフロップ２１８の出力からの信号を受信するデータ入力を有する。フリップフロップ２１８は、そのデータ入力で、読み出しイネーブル信号ＲＤ＿ＥＮを受信し、クロック信号ＣＬＫ＿１ＸＳＥによって計時される。
動作では、読み出しイネーブル信号ＲＤ＿ＥＮがハイに遷移するとき、クロック信号ＣＬＫ＿１ＸＳＥの次の立ち上がりエッジは、フリップフロップ２１８に、フリップフロップ２１６のデータ入力に適用されるハイを出力させる。フリップフロップ２１８由来のこのハイ出力信号はまた、セレクタ２０８のイネーブル入力に適用され、セレクタ２０８がフリップフロップ２００ａ−ｈの計時を始めることを許容し、よってフリップフロップ２００ａ−ｈはシリアル読み出しデータビットをまとめて出力することができる。クロック信号ＣＬＫ＿１ＸＳＥの次の立ち上がりエッジでは、フリップフロップ２１６はハイに遷移し、それによってＡＮＤゲート２１４の出力をハイに遷移させる。次にフリップフロップ２１２は計時され、読み出し動作の終わりでＲＤ＿ＥＮ信号がローに遷移するまで、クロック信号ＣＬＫ＿１ＸＳＥによって計時され続ける。フリップフロップ２１２がトグルするように構成されている限り、フリップフロップ２１２は４ｎｓにわたりハイであり、その後４ｎｓにわたりローである信号を出力する。結果として、マルチプレクサ２１０ａ−ｄは４ｎｓにわたりシリアルデータビットＡ−Ｄを出力し、マルチプレクサ２１０ａ−ｄは次に４ｎｓにわたりシリアルデータビットＥ−Ｈを出力する。よって、ビットＡ−Ｈを出力するのに要する８ｎｓは、８つのシリアルデータビットＡ−Ｈが受信機１６０に適用される８ｎｓと一致する。もちろん、タイミングと周波数の例は、説明の目的のために本明細書中に与えられており、他の実施形態では異なり得る。
前記から、本発明の特定の実施形態を、例示の目的のために本明細書中で記載してきたが、本発明の趣旨および範囲から逸脱することなく様々な変形がされ得ることは認識されよう。たとえば、本発明の実施形態は、積層ＤＲＡＭダイスの文脈で説明してきたが、積層ダイは、フラッシュメモリデバイスダイのような他のタイプのメモリデバイスであり得ることは理解されよう。したがって、本発明は添付の請求項の場合を除き、限定されない。

Claims (25)

  1. 複数のメモリセルを含む複数の積層メモリデバイスダイスと、
    複数の導体を介して前記メモリデバイスダイスに結合された論理ダイであって、前記メモリデバイスダイスにデータを書き込む、ならびに前記メモリデバイスダイスからデータを読み出すように動作可能であり、少なくとも１つの信号が前記メモリデバイスダイスの各々から前記論理ダイによって受信されるタイミングを制御するように動作可能であるタイミング補正システムを含む論理ダイと、
    を含むメモリシステム。
  2. 前記複数の積層メモリデバイスダイスは互いに、および複数のシリコン貫通ビアを介して前記論理ダイに接続されている請求項１のメモリシステム。
  3. 前記論理ダイと前記メモリデバイスダイスの各々の間に結合された前記少なくとも１つの信号は、前記メモリデバイスダイスの各々によって前記論理ダイに送信される読み出しデータ信号のそれぞれの組を含む請求項１のメモリシステム。
  4. 前記メモリデバイスダイスの各々は、それぞれの読み出しデータストロボの受信によって画定される時間に、読み出しデータ信号のそれぞれの組を送信するように動作可能であり、前記タイミング補正システムは、
    前記メモリデバイスダイスの各々に対するストロボタイミング調整回路であって、前記複数のストロボタイミング調整回路の各々は、それぞれのタイミング制御信号によって制御されるタイミングで読み出しストロボ信号を出力するように構成されているストロボタイミング調整回路と、
    前記それぞれの複数のタイミング制御信号を生成し、前記複数のタイミング制御信号を前記それぞれのメモリデバイスダイスに適用するタイミング制御回路であって、前記メモリデバイスダイスによって送信された読み出しデータのそれぞれの前記複数の組が、実質的に同一のタイミングで前記論理ダイによって受信されるようにする前記複数のタイミング制御信号を生成するタイミング制御回路と、
    を含む請求項２のメモリシステム。
  5. 前記タイミング制御回路は、それぞれ複数のタイミング制御信号を前記複数のストロボタイミング調整回路の各々に与えることによって前記複数のタイミング制御信号を生成し、前記それぞれのストロボタイミング調整回路に前記それぞれの読み出しストロボ信号のタイミングをある範囲にわたり変化させ、それによって、前記それぞれのメモリデバイスダイが、ある範囲にわたり変化する時刻に読み出しデータ信号のそれぞれの組を前記論理ダイに与えるように動作可能であり、前記タイミング回路は、前記それぞれのストロボタイミング調整回路に適用するための前記タイミング制御信号として、読み出しデータ信号の前記組を前記範囲内の適切な時刻に前記論理ダイによって受信されるようにするタイミング制御信号を用いるように動作可能である、請求項４のメモリシステム。
  6. 前記タイミング補正システムは、各々が前記メモリデバイスダイスの各々からの対応する読み出しデータ信号を受信するように動作可能である複数のデータ受信機を含み、前記受信機は前記受信された読み出しデータ信号を複数のパラレル読み出しデータビットに逆シリアル化するように動作可能である、請求項２のメモリシステム。
  7. 前記複数の受信機の各々は、クロック信号に応答して前記受信された読み出しデータ信号をとらえるように動作可能であり、前記複数の受信機の全ては、それらそれぞれの受信された読み出しデータ信号をとらえるために同一のクロック信号を用いる、請求項６のメモリシステム。
  8. 前記複数の受信機の各々は、
    前記読み出しデータ信号を受信するために結合された複数のフリップフロップであって、前記複数のフリップフロップの各々は前記読み出しデータ信号のそれぞれのサンプルを記憶し、出力に適用するように動作可能であるフリップフロップと、
    前記複数のクロック信号を生成し、逐次的に前記それぞれの複数のフリップフロップに適用し、前記複数のフリップフロップは前記読み出しデータ信号の前記複数のそれぞれのサンプルを記憶するように動作可能であるセレクタと、
    各々は複数の前記フリップフロップの前記複数のそれぞれの出力に結合された複数のマルチプレクサであって、クロック信号に応答して、前記複数のフリップフロップのそれぞれのペアから前記複数のそれぞれのサンプルを交番に出力するマルチプレクサと、
    を含む、請求項６のメモリシステム。
  9. 前記メモリデバイスダイスの各々は、それぞれ動的ランダムアクセスメモリデバイスダイスを含む、請求項２のメモリシステム。
  10. 複数のデータストロボ信号を生成する回路と、
    前記複数のデータストロボ信号のそれぞれの一つを受信する複数のストロボタイミング調整回路であって、前記複数のストロボタイミング調整回路の各々は、
    前記それぞれのデータストロボ信号を記憶し、前記記憶されたデータストロボ信号の複数のビットをそれぞれの複数の出力端子に適用するレジスタと、
    前記レジスタからの前記データストロボ信号の前記複数のビットを受信するシリアル化回路であって、調整されたクロック信号によって画定された時刻に、シリアル形式で前記データストロボ信号の前記複数のビットを出力するように動作可能であるシリアル化回路と、
    クロック信号を受信し、前記調整されたクロック信号をタイミング制御信号に対応する遅延で出力する遅延回路と、
    を含む複数のストロボタイミング調整回路と、
    各々は前記複数のストロボタイミング調整回路のそれぞれのひとつの中の前記遅延回路に適用される複数のタイミング制御信号を生成するタイミング制御回路と、
    を含むタイミング補正システム。
  11. 前記遅延回路は位相インターポレーターを含む、請求項１０のタイミング補正システム。
  12. 前記遅延回路は遅延線を含む、請求項１０のタイミング補正システム。
  13. 前記レジスタは、
    前記データストロボ信号の第１の複数の連続するビットを記憶する第１のレジスタと、
    前記データストロボ信号の第２の複数の連続するビットを記憶する第２のレジスタであって、前記データストロボ信号の前記第２の複数の連続するビットは、前記データストロボ信号の前記第１の複数の連続するビットのすぐ後に続く、第２のレジスタと、
    を含む請求項１０のタイミング補正システム。
  14. 前記シリアル化回路は、
    前記第１のレジスタから出力された前記データストロボ信号の複数の交番ビットおよび前記第２のレジスタから出力された前記データストロボ信号の複数の交番ビットを受信するために結合された第１のマルチプレクサであって、第１の制御信号に応答して、前記データストロボ信号の前記受信された複数のビットの各々を第１の出力端子に結合するように動作可能である第１のマルチプレクサと、
    前記第１のレジスタから出力され、前記第１のマルチプレクサに適用されない前記データストロボ信号の複数の交番ビットおよび前記第２のレジスタから出力され、前記第１のマルチプレクサに適用されない前記データストロボ信号の複数の交番ビットを受信するために結合された第２のマルチプレクサであって、第２の制御信号に応答して、前記データストロボ信号の前記受信された複数のビットの各々を第２の出力端子に結合するように動作可能である第２のマルチプレクサと、
    クロック信号に応答して、前記第１および前記第２の制御信号を生成するように動作可能であるセレクタであって、前記第１および前記第２の制御信号は、前記第１および前記第２のマルチプレクサに、前記データストロボ信号の前記受信された複数のビットの各々を逐次的に、それぞれ、前記第１および前記第２の出力端子に結合させるセレクタと、
    それぞれ、前記第１および前記第２のマルチプレクサの前記第１および前記第２の出力端子に結合されたシリアル化回路であって、前記第１および前記第２のマルチプレクサから受信された前記データストロボ信号の複数のビットを、前記調節されたクロック信号によって画定した時刻に交番に出力するように動作可能であるシリアル化回路と、
    を含む請求項１３のタイミング補正システム。
  15. 前記タイミング制御回路は、それぞれ複数のタイミング制御信号を前記複数のストロボタイミング調整回路の各々に与えることによって前記複数のタイミング制御信号の各々を生成し、前記それぞれのストロボタイミング調整回路に前記それぞれの読み出しストロボ信号のタイミングをある範囲にわたり変化させ、それによって、前記それぞれのメモリデバイスダイが、ある範囲にわたり変化する時刻に読み出しデータ信号のそれぞれの組を前記論理ダイに与えるように動作可能であり、前記タイミング回路は、前記それぞれのストロボタイミング調整回路に適用するための前記タイミング制御信号として、読み出しデータ信号の前記組が前記範囲内の適切な時刻に前記論理ダイによって受信されるようにするタイミング制御信号を用いるように動作可能である、請求項１０のタイミング補正システム。
  16. メモリアクセスデバイスと、
    前記メモリアクセスデバイスに結合されたメモリシステムであって、
    複数のメモリセルを含み、受信された読み出しストロボ信号に応答して、読み出しデータを送信するように動作可能であり、前記メモリデバイスダイスの各々が前記読み出しデータを送信するタイミングは、前記それぞれの読み出しストロボ信号を受信する時刻によって画定される、複数の積層メモリデバイスダイスと、
    前記メモリアクセスデバイスに結合され、複数の導体を介して前記メモリデバイスダイスに結合される論理ダイであって、データを前記メモリデバイスダイスに書き込むおよびデータを前記メモリデバイスダイスから読み出すように動作可能であり、前記複数の読み出しストロボ信号が前記それぞれのメモリデバイスダイスに適用されるタイミングを制御するように動作可能であるタイミング補正システムを含み、実質的に前記メモリデバイスダイスからの受信の際に前記読み出しデータを前記メモリアクセスデバイスに送信するように動作可能である論理ダイと、
    を含むメモリシステムと、
    を含むシステム。
  17. 前記タイミング補正システムは、
    前記メモリデバイスダイスの各々に対するストロボタイミング調整回路であって、前記複数のストロボタイミング調整回路の各々は、それぞれのタイミング制御信号によって制御されるタイミングで、前記それぞれの読み出しストロボ信号を出力するように構成されるストロボタイミング調整回路と、
    前記複数のそれぞれのタイミング制御信号を生成し、前記複数のタイミング制御信号を前記それぞれのメモリデバイスダイスに適用するタイミング制御回路であって、前記メモリデバイスダイスによって送信された読み出しデータの前記それぞれの複数の組が、実質的に同じタイミングで前記論理ダイによって受信されるようにする前記複数のタイミング制御信号を生成するタイミング制御回路と、
    を含む、請求項１６のシステム。
  18. 前記タイミング制御回路は、それぞれ複数のタイミング制御信号を前記複数のストロボタイミング調整回路の各々に与えることによって前記複数のタイミング制御信号の各々を生成し、前記それぞれのストロボタイミング調整回路に前記それぞれの読み出しストロボ信号のタイミングをある範囲にわたり変化させ、それによって、前記それぞれのメモリデバイスダイが、ある範囲にわたり変化する時刻に読み出しデータ信号のそれぞれの組を前記論理ダイに与えるように動作可能であり、前記タイミング回路は、それぞれの前記ストロボタイミング調整回路に適用するための前記タイミング制御信号として、読み出しデータ信号の前記組が前記範囲内の適切な時刻に前記論理ダイによって受信されるようにするタイミング制御信号を用いるように動作可能である、請求項１７のシステム。
  19. 各々が前記メモリデバイスダイスの各々から対応する読み出しデータ信号を受信するように動作可能である複数のデータ受信機であって、前記受信された読み出しデータ信号を複数のパラレル読み出しデータビットに逆シリアル化し、前記複数のパラレル読み出しデータビットを前記メモリアクセスデバイスに適用するように動作可能である受信機を前記論理ダイは含む、請求項１６のシステム。
  20. 前記メモリデバイスダイスの各々は、それぞれ動的ランダムアクセスメモリデバイスダイスを含む、請求項１６のシステム。
  21. 各々が論理ダイに接続される複数の積層メモリデバイスダイスからの読み出しデータを結合する方法であって、
    それぞれの複数の読み出しストロボ信号を前記論理ダイから前記メモリデバイスダイスの各々に送信するステップと、
    前記メモリデバイスダイスが前記それぞれの読み出しストロボ信号を受信するのに応答して、前記メモリデバイスダイスの各々から前記論理ダイに読み出しデータを送信するステップと、
    前記読み出しデータが、前記メモリデバイスダイスの各々から実質的に同じ時刻に前記論理ダイによって受信されるようにするために、それぞれの複数の読み出しストロボ信号を前記論理ダイから前記メモリデバイスダイスの各々に送信するタイミングを調整するステップと、
    を含む方法。
  22. 前記メモリデバイスダイスの各々にそれぞれの複数の読み出しストロボ信号を送信する前記タイミングを調整する前記動作は、どのタイミングによって前記論理ダイに前記読み出しデータを適切にとらえることを可能にするかどうかを判定するためにトレーニングシーケンスを実施するステップを含む、請求項２１の方法。
  23. 前記トレーニングシーケンスは、
    時間範囲にわたり異なる時刻に送信された前記読み出しストロボ信号を前記メモリデバイスダイスの各々にくりかえし送信するステップと、
    前記メモリデバイスダイスの各々に送信された前記複数の読み出しストロボ信号の各々に応答して、前記論理ダイで読み出しデータを受信するステップと、
    前記複数の読み出しストロボ信号の各々のどのタイミングが、前記読み出しデータが前記メモリデバイスダイスの各々から実質的に同じ時刻に前記論理ダイによって受信されるようにするかを判定するステップと、
    その後、前記画定されたタイミングを前記複数の読み出しストロボ信号の各々を前記それぞれのメモリデバイスダイスに送信するために用いるステップと、
    を含む、請求項２２の方法。
  24. 前記メモリデバイスダイスのそれぞれひとつに前記複数の読み出しストロボ信号の各々を送信する前記タイミングを調整する前記動作は、
    複数のシリアルビットを有する読み出しストロボ信号を与えるステップと、
    前記複数のシリアルビットを複数の対応するパラレルビットに変換するために、前記読み出しストロボ信号を逆シリアル化するステップと、
    他のメモリデバイスダイスからのそれぞれの読み出しデータが前記論理ダイで受信されると実質的に同じ時刻に前記論理ダイによって前記読み出しデータが受信されるように調整された時刻に開始するシリアルビットストリームとして、前記複数のビットの各々を前記それぞれのメモリデバイスダイスに、送信するステップと、
    を含む、請求項２１の方法。
  25. クロック信号に応答して、前記メモリデバイスダイスの各々からの前記それぞれの読み出しデータをさらに含み、前記同じクロック信号は前記メモリデバイスダイスの全てからの前記それぞれの読み出しデータをとらえるために用いられる、請求項２１の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022534651A (ja) * 2019-05-24 2022-08-03 インテル・コーポレーション メモリデバイスによるチップ選択信号読み取り操作のための訓練

Families Citing this family (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9229887B2 (en) * 2008-02-19 2016-01-05 Micron Technology, Inc. Memory device with network on chip methods, apparatus, and systems
US8521979B2 (en) 2008-05-29 2013-08-27 Micron Technology, Inc. Memory systems and methods for controlling the timing of receiving read data
US7979757B2 (en) 2008-06-03 2011-07-12 Micron Technology, Inc. Method and apparatus for testing high capacity/high bandwidth memory devices
US8289760B2 (en) 2008-07-02 2012-10-16 Micron Technology, Inc. Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes
US7855931B2 (en) 2008-07-21 2010-12-21 Micron Technology, Inc. Memory system and method using stacked memory device dice, and system using the memory system
US7978721B2 (en) 2008-07-02 2011-07-12 Micron Technology Inc. Multi-serial interface stacked-die memory architecture
US8756486B2 (en) 2008-07-02 2014-06-17 Micron Technology, Inc. Method and apparatus for repairing high capacity/high bandwidth memory devices
US8127204B2 (en) 2008-08-15 2012-02-28 Micron Technology, Inc. Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system
US8086913B2 (en) 2008-09-11 2011-12-27 Micron Technology, Inc. Methods, apparatus, and systems to repair memory
US8254191B2 (en) 2008-10-30 2012-08-28 Micron Technology, Inc. Switched interface stacked-die memory architecture
JP5595708B2 (ja) 2009-10-09 2014-09-24 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその調整方法並びにデータ処理システム
JP2011081732A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びその調整方法並びにデータ処理システム
US9123552B2 (en) 2010-03-30 2015-09-01 Micron Technology, Inc. Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same
US8400808B2 (en) 2010-12-16 2013-03-19 Micron Technology, Inc. Phase interpolators and push-pull buffers
JP2012146377A (ja) * 2011-01-14 2012-08-02 Elpida Memory Inc 半導体装置
US8554991B2 (en) 2011-02-09 2013-10-08 Avago Technologies General Ip (Singapore) Pte. Ltd. High speed interface for dynamic random access memory (DRAM)
US9213054B2 (en) 2011-03-14 2015-12-15 Rambus Inc. Methods and apparatus for testing inaccessible interface circuits in a semiconductor device
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US9170744B1 (en) 2011-04-06 2015-10-27 P4tents1, LLC Computer program product for controlling a flash/DRAM/embedded DRAM-equipped system
US9176671B1 (en) 2011-04-06 2015-11-03 P4tents1, LLC Fetching data between thread execution in a flash/DRAM/embedded DRAM-equipped system
US9164679B2 (en) 2011-04-06 2015-10-20 Patents1, Llc System, method and computer program product for multi-thread operation involving first memory of a first memory class and second memory of a second memory class
US9158546B1 (en) 2011-04-06 2015-10-13 P4tents1, LLC Computer program product for fetching from a first physical memory between an execution of a plurality of threads associated with a second physical memory
US8930647B1 (en) 2011-04-06 2015-01-06 P4tents1, LLC Multiple class memory systems
JP6054017B2 (ja) * 2011-07-13 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
US9417754B2 (en) 2011-08-05 2016-08-16 P4tents1, LLC User interface system, method, and computer program product
JP2013058277A (ja) * 2011-09-07 2013-03-28 Renesas Electronics Corp 半導体装置
EP2783367A4 (en) * 2011-11-25 2015-07-22 Conversant Intellectual Property Man Inc STORAGE SYSTEM AND METHOD WITH STACKED STORAGE DICES
US8599595B1 (en) 2011-12-13 2013-12-03 Michael C. Stephens, Jr. Memory devices with serially connected signals for stacked arrangements
US9472284B2 (en) 2012-11-19 2016-10-18 Silicon Storage Technology, Inc. Three-dimensional flash memory system
US9417685B2 (en) * 2013-01-07 2016-08-16 Micron Technology, Inc. Power management
US9679615B2 (en) * 2013-03-15 2017-06-13 Micron Technology, Inc. Flexible memory system with a controller and a stack of memory
KR102453193B1 (ko) * 2013-05-16 2022-10-11 어드밴스드 마이크로 디바이시즈, 인코포레이티드 영역-특정 메모리 액세스 스케줄링을 가진 메모리 시스템
US9171597B2 (en) 2013-08-30 2015-10-27 Micron Technology, Inc. Apparatuses and methods for providing strobe signals to memories
US9524013B2 (en) * 2014-04-16 2016-12-20 International Business Machines Corporation System interconnect dynamic scaling by lane width and operating frequency balancing
KR102192546B1 (ko) 2014-04-22 2020-12-18 에스케이하이닉스 주식회사 반도체 메모리 장치
US9652415B2 (en) * 2014-07-09 2017-05-16 Sandisk Technologies Llc Atomic non-volatile memory data transfer
US9904621B2 (en) 2014-07-15 2018-02-27 Sandisk Technologies Llc Methods and systems for flash buffer sizing
US9645744B2 (en) 2014-07-22 2017-05-09 Sandisk Technologies Llc Suspending and resuming non-volatile memory operations
US9558139B2 (en) 2014-08-18 2017-01-31 International Business Machines Corporation System interconnect dynamic scaling handshake using spare bit-lane
US9436397B2 (en) 2014-09-23 2016-09-06 Sandisk Technologies Llc. Validating the status of memory operations
US9330749B1 (en) * 2014-10-21 2016-05-03 Xilinx, Inc. Dynamic selection of output delay in a memory control device
US9558125B2 (en) 2014-10-27 2017-01-31 Sandisk Technologies Llc Processing of un-map commands to enhance performance and endurance of a storage device
US9753649B2 (en) 2014-10-27 2017-09-05 Sandisk Technologies Llc Tracking intermix of writes and un-map commands across power cycles
US9952978B2 (en) 2014-10-27 2018-04-24 Sandisk Technologies, Llc Method for improving mixed random performance in low queue depth workloads
US9824007B2 (en) 2014-11-21 2017-11-21 Sandisk Technologies Llc Data integrity enhancement to protect against returning old versions of data
US9817752B2 (en) 2014-11-21 2017-11-14 Sandisk Technologies Llc Data integrity enhancement to protect against returning old versions of data
US9842633B2 (en) * 2014-12-11 2017-12-12 Micron Technology, Inc. Tracking and correction of timing signals
US9652430B2 (en) * 2015-02-10 2017-05-16 Nxp Usa, Inc. Configurable serial and pulse width modulation interface
US9647697B2 (en) 2015-03-16 2017-05-09 Sandisk Technologies Llc Method and system for determining soft information offsets
KR102373543B1 (ko) * 2015-04-08 2022-03-11 삼성전자주식회사 멀티칩 패키지에서 온도 편차를 이용하여 동작 제어하는 방법 및 장치
US9652175B2 (en) 2015-04-09 2017-05-16 Sandisk Technologies Llc Locally generating and storing RAID stripe parity with single relative memory address for storing data segments and parity in multiple non-volatile memory portions
US9864545B2 (en) 2015-04-14 2018-01-09 Sandisk Technologies Llc Open erase block read automation
US9753653B2 (en) 2015-04-14 2017-09-05 Sandisk Technologies Llc High-priority NAND operations management
US10372529B2 (en) 2015-04-20 2019-08-06 Sandisk Technologies Llc Iterative soft information correction and decoding
US9778878B2 (en) 2015-04-22 2017-10-03 Sandisk Technologies Llc Method and system for limiting write command execution
US9685219B2 (en) 2015-05-13 2017-06-20 Samsung Electronics Co., Ltd. Semiconductor memory device for deconcentrating refresh commands and system including the same
US9870149B2 (en) 2015-07-08 2018-01-16 Sandisk Technologies Llc Scheduling operations in non-volatile memory devices using preference values
KR102056139B1 (ko) * 2015-07-13 2019-12-16 후지필름 가부시키가이샤 패턴 구조의 처리 방법, 전자 디바이스의 제조 방법 및 패턴 구조의 붕괴 억제용 처리액
US9715939B2 (en) 2015-08-10 2017-07-25 Sandisk Technologies Llc Low read data storage management
US10228990B2 (en) 2015-11-12 2019-03-12 Sandisk Technologies Llc Variable-term error metrics adjustment
US10126970B2 (en) 2015-12-11 2018-11-13 Sandisk Technologies Llc Paired metablocks in non-volatile storage device
US9837146B2 (en) 2016-01-08 2017-12-05 Sandisk Technologies Llc Memory system temperature management
US10732856B2 (en) 2016-03-03 2020-08-04 Sandisk Technologies Llc Erase health metric to rank memory portions
US10481830B2 (en) 2016-07-25 2019-11-19 Sandisk Technologies Llc Selectively throttling host reads for read disturbs in non-volatile memory system
US10067689B1 (en) * 2016-08-29 2018-09-04 Cadence Design Systems, Inc. Method and apparatus for high bandwidth memory read and write data path training
US10381327B2 (en) 2016-10-06 2019-08-13 Sandisk Technologies Llc Non-volatile memory system with wide I/O memory die
US10042702B2 (en) * 2016-11-07 2018-08-07 SK Hynix Inc. Memory device transferring data between master and slave device and semiconductor package including the same
KR102681255B1 (ko) * 2017-01-31 2024-07-03 에스케이하이닉스 주식회사 집적회로
JP6784626B2 (ja) * 2017-03-24 2020-11-11 キヤノン株式会社 記録装置、制御方法、及びプログラム
US10825545B2 (en) * 2017-04-05 2020-11-03 Micron Technology, Inc. Memory device loopback systems and methods
US10365325B2 (en) * 2017-08-22 2019-07-30 Micron Technology, Inc. Semiconductor memory device
US10592121B2 (en) * 2017-09-14 2020-03-17 Samsung Electronics Co., Ltd. Quasi-synchronous protocol for large bandwidth memory systems
US10446198B2 (en) 2017-10-02 2019-10-15 Micron Technology, Inc. Multiple concurrent modulation schemes in a memory system
US11403241B2 (en) * 2017-10-02 2022-08-02 Micron Technology, Inc. Communicating data with stacked memory dies
US10725913B2 (en) 2017-10-02 2020-07-28 Micron Technology, Inc. Variable modulation scheme for memory device access or operation
JP6395919B1 (ja) * 2017-12-13 2018-09-26 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US11004475B2 (en) 2018-03-28 2021-05-11 Micron Technology, Inc. Methods and apparatuses for aligning read data in a stacked semiconductor device
KR102639154B1 (ko) * 2018-04-16 2024-02-22 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US10388362B1 (en) * 2018-05-08 2019-08-20 Micron Technology, Inc. Half-width, double pumped data path
US10782345B2 (en) * 2018-06-28 2020-09-22 Micron Technology, Inc. Debugging a semiconductor device
US10659215B1 (en) * 2018-09-19 2020-05-19 Xilinx, Inc. Training and tracking of DDR memory interface strobe timing
TWI682404B (zh) * 2018-10-12 2020-01-11 新唐科技股份有限公司 時序校正系統及其方法
US11079946B2 (en) * 2018-10-26 2021-08-03 Micron Technology, Inc. Write training in memory devices
US10777232B2 (en) * 2019-02-04 2020-09-15 Micron Technology, Inc. High bandwidth memory having plural channels
US11194726B2 (en) * 2019-02-25 2021-12-07 Micron Technology, Inc. Stacked memory dice for combined access operations
US10991413B2 (en) * 2019-07-03 2021-04-27 Micron Technology, Inc. Memory with programmable die refresh stagger
US11237734B2 (en) * 2019-08-19 2022-02-01 Micron Technology, Inc. High throughput DRAM with distributed column access
US11442525B2 (en) * 2019-08-23 2022-09-13 Micron Technology, Inc. Power management
KR102331023B1 (ko) 2020-03-06 2021-11-26 주식회사 더가든오브내추럴솔루션 까마귀쪽나무 잎 추출물 또는 이로부터 분리된 화합물을 유효성분으로 함유하는 항산화 및 항염증용 화장료 조성물
US11256591B2 (en) * 2020-06-03 2022-02-22 Western Digital Technologies, Inc. Die memory operation scheduling plan for power control in an integrated memory assembly
US11789893B2 (en) * 2020-08-05 2023-10-17 Etron Technology, Inc. Memory system, memory controller and memory chip
CN116194991B (zh) * 2022-07-05 2023-12-19 超极存储器股份有限公司 半导体装置
US20240312511A1 (en) * 2023-03-14 2024-09-19 Powerchip Semiconductor Manufacturing Corporation Stacked memory with a timing adjustment function

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11513830A (ja) * 1995-10-19 1999-11-24 ランバス・インコーポレーテッド ダイナミック・メモリとの通信に関するプロトコル
JP2007507794A (ja) * 2003-09-30 2007-03-29 ラムバス・インコーポレーテッド バイモーダル・データストローブを備えた集積回路
WO2007095080A2 (en) * 2006-02-09 2007-08-23 Metaram, Inc. Memory circuit system and method
JP2007328636A (ja) * 2006-06-08 2007-12-20 Elpida Memory Inc コントローラ及びメモリを備えるシステム
JP2008140220A (ja) * 2006-12-04 2008-06-19 Nec Corp 半導体装置

Family Cites Families (135)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5263032A (en) 1991-06-27 1993-11-16 Digital Equipment Corporation Computer system operation with corrected read data function
US5179303A (en) 1991-10-24 1993-01-12 Northern Telecom Limited Signal delay apparatus employing a phase locked loop
JPH05265872A (ja) 1992-03-17 1993-10-15 Fujitsu Ltd アクセス制御回路
JP3691170B2 (ja) 1996-08-30 2005-08-31 株式会社ルネサステクノロジ テスト回路
US5774475A (en) 1996-12-05 1998-06-30 National Semiconductor Corporation Testing scheme that re-uses original stimulus for testing circuitry embedded within a larger circuit
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US6247138B1 (en) * 1997-06-12 2001-06-12 Fujitsu Limited Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system
US6191999B1 (en) * 1997-06-20 2001-02-20 Fujitsu Limited Semiconductor memory device with reduced power consumption
US6020760A (en) 1997-07-16 2000-02-01 Altera Corporation I/O buffer circuit with pin multiplexing
JP3270367B2 (ja) 1997-09-29 2002-04-02 エヌイーシーフィールディング株式会社 半導体記憶装置
JPH11213666A (ja) * 1998-01-30 1999-08-06 Mitsubishi Electric Corp 出力回路および同期型半導体記憶装置
US5982684A (en) 1998-05-28 1999-11-09 Intel Corporation Parallel access testing of a memory array
TW440767B (en) 1998-06-02 2001-06-16 Fujitsu Ltd Method of and apparatus for correctly transmitting signals at high speed without waveform distortion
US6181616B1 (en) 1998-09-03 2001-01-30 Micron Technology, Inc. Circuits and systems for realigning data output by semiconductor testers to packet-based devices under test
US6177807B1 (en) * 1999-05-28 2001-01-23 International Business Machines Corporation High frequency valid data strobe
US6401213B1 (en) 1999-07-09 2002-06-04 Micron Technology, Inc. Timing circuit for high speed memory
JP4216415B2 (ja) 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
JP4342654B2 (ja) 1999-10-12 2009-10-14 富士通マイクロエレクトロニクス株式会社 遅延回路および半導体集積回路
JP2001236797A (ja) 1999-12-17 2001-08-31 Fujitsu Ltd 自己試験回路及びそれを内蔵するメモリデバイス
TW466394B (en) * 2000-01-04 2001-12-01 Via Tech Inc Terminated circuit module and computer system using the same
JP2001195899A (ja) 2000-01-06 2001-07-19 Mitsubishi Electric Corp 半導体記憶装置
TW587252B (en) 2000-01-18 2004-05-11 Hitachi Ltd Semiconductor memory device and data processing device
DE10002130A1 (de) * 2000-01-19 2001-08-02 Infineon Technologies Ag Verfahren und Vorrichtung zum wechselweisen Betreiben eines Schreib-Lese-Speichers im Ein-Speicher-Betriebsmodus und im verschränkten Mehr-Speicher-Betriebsmodus
US6745275B2 (en) 2000-01-25 2004-06-01 Via Technologies, Inc. Feedback system for accomodating different memory module loading
US6329859B1 (en) 2000-03-23 2001-12-11 Bitblitz Communications, Inc. N-way circular phase interpolator for generating a signal having arbitrary phase
US7168005B2 (en) 2000-09-14 2007-01-23 Cadence Design Systems, Inc. Programable multi-port memory BIST with compact microcode
US20030120858A1 (en) * 2000-09-15 2003-06-26 Matrix Semiconductor, Inc. Memory devices and methods for use therewith
US6574626B1 (en) 2000-09-29 2003-06-03 Agilent Technologies, Inc. Method and apparatus for administration of extended memory
JP4056213B2 (ja) 2000-11-06 2008-03-05 日本電気株式会社 位相差信号発生回路並びにこれを用いた多相クロック発生回路及び集積回路
US7257129B2 (en) 2000-11-22 2007-08-14 Silicon Image Memory architecture with multiple serial communications ports
US6418068B1 (en) 2001-01-19 2002-07-09 Hewlett-Packard Co. Self-healing memory
US20020100231A1 (en) 2001-01-26 2002-08-01 Miller Robert J. Textured laminate flooring
US6714476B2 (en) 2001-02-15 2004-03-30 Ibm Corporation Memory array with dual wordline operation
TW483258B (en) 2001-02-22 2002-04-11 Realtek Semiconductor Corp Phase interpolating circuit and the apparatus composed of phase interpolating circuits for generating phase interpolating signal
US6658523B2 (en) * 2001-03-13 2003-12-02 Micron Technology, Inc. System latency levelization for read data
US6417695B1 (en) * 2001-03-15 2002-07-09 Micron Technology, Inc. Antifuse reroute of dies
JP2003014819A (ja) 2001-07-03 2003-01-15 Matsushita Electric Ind Co Ltd 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法
JP4437519B2 (ja) * 2001-08-23 2010-03-24 スパンション エルエルシー 多値セルメモリ用のメモリコントローラ
US6938133B2 (en) 2001-09-28 2005-08-30 Hewlett-Packard Development Company, L.P. Memory latency and bandwidth optimizations
US6889334B1 (en) 2001-10-02 2005-05-03 Advanced Micro Devices, Inc. Multimode system for calibrating a data strobe delay for a memory read operation
DE10163653A1 (de) 2001-12-21 2003-07-03 Bosch Gmbh Robert Vorrichtung für ein Radarsystem
US7203259B2 (en) * 2002-01-02 2007-04-10 Intel Corporation Phase interpolator
US7197101B2 (en) * 2002-01-02 2007-03-27 Intel Corporation Phase interpolator based clock recovering
US6650157B2 (en) 2002-01-11 2003-11-18 Sun Microsystems, Inc. Using a push/pull buffer to improve delay locked loop performance
JP4004811B2 (ja) 2002-02-06 2007-11-07 株式会社東芝 不揮発性半導体記憶装置
JP2003303139A (ja) 2002-04-09 2003-10-24 Nec Corp 冗長メモリモジュールおよびメモリコントローラ
US7171596B2 (en) 2002-09-11 2007-01-30 Infineon Technologies Ag Circuit and method for testing embedded DRAM circuits through direct access mode
US7035150B2 (en) 2002-10-31 2006-04-25 Infineon Technologies Ag Memory device with column select being variably delayed
US20040098545A1 (en) 2002-11-15 2004-05-20 Pline Steven L. Transferring data in selectable transfer modes
JP4274811B2 (ja) 2003-02-17 2009-06-10 株式会社ルネサステクノロジ 同期型半導体記憶装置
JP4291596B2 (ja) 2003-02-26 2009-07-08 株式会社ルネサステクノロジ 半導体集積回路の試験装置およびそれを用いた半導体集積回路の製造方法
JP4419049B2 (ja) 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP4627411B2 (ja) 2003-05-20 2011-02-09 ルネサスエレクトロニクス株式会社 メモリ装置及びメモリのエラー訂正方法
US7184916B2 (en) 2003-05-20 2007-02-27 Cray Inc. Apparatus and method for testing memory cards
US7447950B2 (en) * 2003-05-20 2008-11-04 Nec Electronics Corporation Memory device and memory error correction method
US7061273B2 (en) 2003-06-06 2006-06-13 Rambus Inc. Method and apparatus for multi-mode driver
TWI252494B (en) 2003-06-11 2006-04-01 Samsung Electronics Co Ltd Memory system with reduced pin count
JP2005025827A (ja) 2003-06-30 2005-01-27 Toshiba Corp 半導体集積回路装置およびそのエラー検知訂正方法
JP2005033958A (ja) 2003-07-10 2005-02-03 Fuji Electric Fa Components & Systems Co Ltd 直流電動機の速度制御装置
US7323917B2 (en) 2003-09-15 2008-01-29 Texas Instruments Incorporated Method and apparatus for synthesizing a clock signal having a frequency near the frequency of a source clock signal
KR100965196B1 (ko) 2003-10-24 2010-06-24 마이크로칩 테크놀로지 인코포레이티드 스택 메모리로의 고속 액세스를 위한 방법 및 시스템
US7009872B2 (en) 2003-12-22 2006-03-07 Hewlett-Packard Development Company, L.P. MRAM storage device
JP2005191083A (ja) 2003-12-24 2005-07-14 Fujitsu Ltd 半導体集積回路および半導体集積回路の配線評価方法
US7243489B2 (en) 2004-01-13 2007-07-17 Arvin Technologies, Inc. Method and apparatus for monitoring engine performance as a function of soot accumulation in a filter
KR20050079563A (ko) 2004-02-06 2005-08-10 삼성전자주식회사 응답 지연 시간을 단축시킨 버스 시스템
US7107424B1 (en) * 2004-03-25 2006-09-12 Emc Corporation Memory read strobe pulse optimization training system
JP4451189B2 (ja) 2004-04-05 2010-04-14 株式会社アドバンテスト 試験装置、位相調整方法、及びメモリコントローラ
JP2005353168A (ja) 2004-06-10 2005-12-22 Canon Inc メモリインターフェース回路及びメモリインターフェース方法
GB0413071D0 (en) 2004-06-12 2004-07-14 Texas Instruments Ltd Triangulating phase interpolator
US20050289435A1 (en) 2004-06-29 2005-12-29 Mulla Dean A Fast approximate DINV calculation in parallel with coupled ECC generation or correction
KR100630343B1 (ko) * 2004-07-14 2006-09-29 삼성전자주식회사 아날로그 위상 보간 기술을 이용한 클록 데이터 복원 회로및 그 동작 방법
US7330370B2 (en) 2004-07-20 2008-02-12 Unity Semiconductor Corporation Enhanced functionality in a two-terminal memory array
US7389375B2 (en) * 2004-07-30 2008-06-17 International Business Machines Corporation System, method and storage medium for a multi-mode memory buffer device
US7539800B2 (en) 2004-07-30 2009-05-26 International Business Machines Corporation System, method and storage medium for providing segment level sparing
DE602004014371D1 (de) 2004-09-10 2008-07-24 St Microelectronics Srl Speicher mit eingebauter Fehlerkorrekturkode-Einrichtung
JP4444770B2 (ja) 2004-09-14 2010-03-31 シャープ株式会社 メモリ装置
US7135905B2 (en) * 2004-10-12 2006-11-14 Broadcom Corporation High speed clock and data recovery system
US7464241B2 (en) 2004-11-22 2008-12-09 Intel Corporation Memory transaction burst operation and memory components supporting temporally multiplexed error correction coding
US7200021B2 (en) * 2004-12-10 2007-04-03 Infineon Technologies Ag Stacked DRAM memory chip for a dual inline memory module (DIMM)
JP2008054696A (ja) 2004-12-13 2008-03-13 Data Art:Kk ビデオスロットマシンの操作液晶ボタン
EP1708021A1 (en) 2005-03-30 2006-10-04 Konica Minolta Medical & Graphic, Inc. Thermal processing method of silver salt photothermographic dry imaging material
JP4309368B2 (ja) 2005-03-30 2009-08-05 エルピーダメモリ株式会社 半導体記憶装置
JP2006277872A (ja) 2005-03-30 2006-10-12 Elpida Memory Inc 半導体記憶装置及びそのテスト方法
US7205811B2 (en) 2005-03-31 2007-04-17 Agere Systems Inc. Methods and apparatus for maintaining desired slope of clock edges in a phase interpolator using an adjustable bias
US7296195B2 (en) * 2005-05-02 2007-11-13 Credence Systems Corporation Bit synchronization for high-speed serial device testing
TWI289851B (en) 2005-05-04 2007-11-11 Univ Tsinghua Semiconductor memory and method of correcting errors for the same
US7317256B2 (en) 2005-06-01 2008-01-08 Intel Corporation Electronic packaging including die with through silicon via
DE112006002300B4 (de) 2005-09-02 2013-12-19 Google, Inc. Vorrichtung zum Stapeln von DRAMs
US7631245B2 (en) 2005-09-26 2009-12-08 Sandisk Il Ltd. NAND flash memory controller exporting a NAND interface
US7562271B2 (en) 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
US7464225B2 (en) 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
JP4790386B2 (ja) 2005-11-18 2011-10-12 エルピーダメモリ株式会社 積層メモリ
US7802169B2 (en) 2005-12-12 2010-09-21 Mediatek Inc. Error correction devices and correction methods
US20070153951A1 (en) 2005-12-29 2007-07-05 Lim Chee H Phase interpolation for phase-locked loops
JP4828251B2 (ja) 2006-02-22 2011-11-30 エルピーダメモリ株式会社 積層型半導体記憶装置及びその制御方法
US8185711B2 (en) * 2006-05-16 2012-05-22 Samsung Electronics Co., Ltd. Memory module, a memory system including a memory controller and a memory module and methods thereof
EP2487794A3 (en) 2006-08-22 2013-02-13 Mosaid Technologies Incorporated Modular command structure for memory and memory system
JP4245180B2 (ja) 2006-10-30 2009-03-25 エルピーダメモリ株式会社 積層メモリ
US7694031B2 (en) 2006-10-31 2010-04-06 Globalfoundries Inc. Memory controller including a dual-mode memory interconnect
JP5616636B2 (ja) * 2006-12-14 2014-10-29 ラムバス・インコーポレーテッド マルチダイメモリ素子
US8110899B2 (en) 2006-12-20 2012-02-07 Intel Corporation Method for incorporating existing silicon die into 3D integrated stack
US8737451B2 (en) 2007-03-09 2014-05-27 Qualcomm Incorporated MMSE MUD in 1x mobiles
US7984355B2 (en) 2007-04-09 2011-07-19 Qimonda Ag Memory module with ranks of memory chips
WO2008131058A2 (en) 2007-04-17 2008-10-30 Rambus Inc. Hybrid volatile and non-volatile memory device
US20080270842A1 (en) 2007-04-26 2008-10-30 Jenchang Ho Computer operating system handling of severe hardware errors
WO2008149981A1 (ja) 2007-06-08 2008-12-11 Nec Corporation 変調装置及びパルス波生成装置
US7921264B2 (en) * 2007-06-27 2011-04-05 International Business Machines Corporation Dual-mode memory chip for high capacity memory subsystem
US20090016130A1 (en) 2007-07-12 2009-01-15 Manfred Menke Memory device and method of testing a memory device
US7688652B2 (en) 2007-07-18 2010-03-30 Mosaid Technologies Incorporated Storage of data in memory via packet strobing
US8356138B1 (en) 2007-08-20 2013-01-15 Xilinx, Inc. Methods for implementing programmable memory controller for distributed DRAM system-in-package (SiP)
US20090091968A1 (en) 2007-10-08 2009-04-09 Stefan Dietrich Integrated circuit including a memory having a data inversion circuit
KR101396366B1 (ko) 2007-10-22 2014-05-20 삼성전자주식회사 선형 디지털 위상 보간기 및 이를 구비하는 세미 디지털지연동기루프
EP2223227B1 (en) 2007-10-22 2013-02-27 Rambus Inc. Low-power source-synchronous signaling
US8175207B2 (en) 2007-12-12 2012-05-08 Applied Micro Circuits Corporation ISI pattern-weighted early-late phase detector with jitter correction
US20090196093A1 (en) * 2008-01-31 2009-08-06 Qimonda Ag Stacked die memory
US7924637B2 (en) 2008-03-31 2011-04-12 Advanced Micro Devices, Inc. Method for training dynamic random access memory (DRAM) controller timing delays
US9252758B2 (en) 2008-04-08 2016-02-02 Realtek Semiconductor Corporation Multi-phase phase interpolator
US8521979B2 (en) 2008-05-29 2013-08-27 Micron Technology, Inc. Memory systems and methods for controlling the timing of receiving read data
US7979757B2 (en) 2008-06-03 2011-07-12 Micron Technology, Inc. Method and apparatus for testing high capacity/high bandwidth memory devices
US7710144B2 (en) * 2008-07-01 2010-05-04 International Business Machines Corporation Controlling for variable impedance and voltage in a memory system
US8756486B2 (en) 2008-07-02 2014-06-17 Micron Technology, Inc. Method and apparatus for repairing high capacity/high bandwidth memory devices
US8289760B2 (en) 2008-07-02 2012-10-16 Micron Technology, Inc. Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes
US7855931B2 (en) 2008-07-21 2010-12-21 Micron Technology, Inc. Memory system and method using stacked memory device dice, and system using the memory system
US8103928B2 (en) 2008-08-04 2012-01-24 Micron Technology, Inc. Multiple device apparatus, systems, and methods
US8127204B2 (en) 2008-08-15 2012-02-28 Micron Technology, Inc. Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system
US7872936B2 (en) 2008-09-17 2011-01-18 Qimonda Ag System and method for packaged memory
KR20100037427A (ko) 2008-10-01 2010-04-09 삼성전자주식회사 Ａｃ 커플링 위상 보간기 및 이 장치를 이용하는 지연 고정루프
KR20100072704A (ko) 2008-12-22 2010-07-01 삼성전자주식회사 칼럼 어드레스 스트로브 기입 레이턴시에 의해 제어되는 지연동기 루프 회로
TWI420818B (zh) 2009-03-10 2013-12-21 Realtek Semiconductor Corp 避免在相位內插電路中時鐘切換造成脈衝的方法及裝置
US8063683B2 (en) 2009-06-08 2011-11-22 Integrated Device Technology, Inc. Low power clock and data recovery phase interpolator
US8258837B2 (en) 2009-12-17 2012-09-04 Intel Corporation Controlled clock phase generation
KR101079209B1 (ko) 2010-04-28 2011-11-03 주식회사 하이닉스반도체 반도체 시스템의 데이터 송수신 장치 및 방법
WO2012060097A1 (ja) 2010-11-02 2012-05-10 日本電気株式会社 メモリモジュールおよびメモリシステム
US8400808B2 (en) 2010-12-16 2013-03-19 Micron Technology, Inc. Phase interpolators and push-pull buffers
US9171597B2 (en) 2013-08-30 2015-10-27 Micron Technology, Inc. Apparatuses and methods for providing strobe signals to memories

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11513830A (ja) * 1995-10-19 1999-11-24 ランバス・インコーポレーテッド ダイナミック・メモリとの通信に関するプロトコル
JP2007507794A (ja) * 2003-09-30 2007-03-29 ラムバス・インコーポレーテッド バイモーダル・データストローブを備えた集積回路
WO2007095080A2 (en) * 2006-02-09 2007-08-23 Metaram, Inc. Memory circuit system and method
JP2007328636A (ja) * 2006-06-08 2007-12-20 Elpida Memory Inc コントローラ及びメモリを備えるシステム
JP2008140220A (ja) * 2006-12-04 2008-06-19 Nec Corp 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022534651A (ja) * 2019-05-24 2022-08-03 インテル・コーポレーション メモリデバイスによるチップ選択信号読み取り操作のための訓練
JP7343257B2 (ja) 2019-05-24 2023-09-12 インテル・コーポレーション ホストシステム、方法、及び、システム
US12009023B2 (en) 2019-05-24 2024-06-11 Intel Corporation Training for chip select signal read operations by memory devices

Also Published As

Publication number Publication date
US8533416B2 (en) 2013-09-10
US8010866B2 (en) 2011-08-30
US20140337570A1 (en) 2014-11-13
WO2010011503A2 (en) 2010-01-28
TWI426512B (zh) 2014-02-11
US20100014364A1 (en) 2010-01-21
EP2319044B1 (en) 2014-04-16
US7855931B2 (en) 2010-12-21
EP2319044A2 (en) 2011-05-11
US20110296227A1 (en) 2011-12-01
KR20130050388A (ko) 2013-05-15
US9275698B2 (en) 2016-03-01
KR101364348B1 (ko) 2014-02-18
CN102099861A (zh) 2011-06-15
EP2319044A4 (en) 2011-08-31
US20130346722A1 (en) 2013-12-26
CN102099861B (zh) 2016-06-01
WO2010011503A3 (en) 2010-04-15
US20110075497A1 (en) 2011-03-31
KR20110033234A (ko) 2011-03-30
KR101288179B1 (ko) 2013-07-19
JP5413690B2 (ja) 2014-02-12
TW201009835A (en) 2010-03-01
US8793460B2 (en) 2014-07-29

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