JP5413690B2 - 積層メモリデバイスダイスを用いるメモリシステムおよび方法、ならびにそのメモリシステムを用いるシステム - Google Patents

積層メモリデバイスダイスを用いるメモリシステムおよび方法、ならびにそのメモリシステムを用いるシステム Download PDF

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Description

本発明はメモリデバイスに関し、特に、１つ以上の実施形態で、論理ダイに接続された複数の積層メモリデバイスダイスを有するメモリシステムに関する。
全てのタイプのメモリデバイスが発展するにつれて、様々な観点でメモリデバイスの性能を改善する継続的な進歩がなされてきた。たとえば、メモリデバイスの記憶容量は等比比例的に増え続けてきた。この増大した容量は、メモリデバイスを含む電子システムの幾何級数的に高い動作スピードと結び付いて、高いメモリデバイス帯域幅を常により重要にしてきた。動的ランダムアクセスメモリ（“ＤＲＡＭ”）デバイスのようなメモリデバイスがより高い帯域幅を必要とする一つの応用は、コンピュータシステム中のシステムメモリとしてのメモリデバイスの使用である。プロセッサの動作スピードが増加するにつれて、それに対応するようにより高速でプロセッサはデータの読み出しおよび書き込みを行うことができる。しかしながら、従来のＤＲＡＭデバイスはしばしば、データの読み出しおよび書き込みをより高速で行うための帯域幅を有さず、それゆえに従来のコンピュータシステムの性能を低速化させている。この問題は、マルチコアプロセッサおよびマルチプロセッサコンピュータシステムへと向かう傾向によって悪化する。現在、ハイエンドサーバとして動作するコンピュータシステムは、システムメモリデバイスの限られたデータ帯域幅ゆえに、各４クロックサイクルのうち３クロックサイクルもの多数が、アイドル状態であると見積もられている。事実、システムメモリとして動作するＤＲＡＭデバイスの限られた帯域幅は、コンピュータシステムの性能を、そうでなければ可能であろう性能の１０％もの低さまで低下させ得る。
メモリデバイスのデータ帯域幅を増加させるために、様々な試みがなされてきた。たとえば、より広い内部データバスが、より高い帯域幅を有するアレイにデータを転送するおよびアレイからデータを転送するために用いられてきた。しかしながら、そうすることによって、通常、メモリデバイスインターフェイスで書き込みデータをシリアル化し、読み出しデータを逆シリアル化することが必要となる。別のアプローチは、単にメモリデバイスのサイズを拡大するまたは逆にそれらのフィーチャサイズを縮小させてきたが、しかし、様々な理由で、スケーリングによってより高いデータ帯域幅に対する要求において幾何級数的増加に対応することは不可能であった。幾つかの集積回路メモリデバイスダイスを同一のパッケージ中に積層する提案もなされてきたが、しかし、そうすることは克服しなければならない多くの他の問題を生成するおそれがある。
メモリデバイスダイスを互いの上に積層することに伴う一つの潜在的問題は、メモリデバイスの各々に送信されるまたはメモリデバイスの各々から送信される信号の間に信号タイミング歪みを生成し得ることである。メモリデバイスの各々とパッケージ化されたメモリデバイスに対するインターフェイスの間の距離が、各メモリデバイスに対して変化する限り、信号がメモリデバイスの各々に送信されるまたはメモリデバイスの各々から送信されるために要する時間は本質的に変化するだろう。これは考慮すべき問題であり、なぜならスタック中に、たとえば８つのメモリデバイスなど、多数のメモリデバイスダイスが存在し得るからである。加えて、プロセス、温度、および供給電圧変化ゆえに、メモリデバイスのタイミング性能は、たとえそれらが同一のウェハ上に作製されているとしても、変化し得る。そのような信号タイミング歪みの一例を図１に示すが、図１は読み出しデータ信号が、４つの積層動的ランダムアクセスメモリ（“ＤＲＡＭ”）デバイスダイスＤＲＡＭ０−ＤＲＡＭ１の各々に対するパッケージインターフェイスで有効（ｖａｌｉｄ）とみなされる期間を示している。このデータが有効な期間は、時として、データ“アイ（ｅｙｅ）”と呼ばれる。その中に示されているように、ＤＲＡＭ２に対する読み出しデータが最初に有効であり、引き続きＤＲＡＭ０、ＤＲＡＭ１、そして最後にＤＲＡＭ３が有効である。全ての読み出しデータ、即ち全てのＤＲＡＭに対するコンポジットアイ（ｃｏｍｐｏｓｉｔｅ ｅｙｅ）８の間の期間は、ほとんど存在しない。従って、特にメモリデバイスの動作スピードおよびその結果として生じるデータ転送レートが増加し続けるにつれて、メモリコントローラまたはプロセッサなどのメモリアクセスデバイスが、読み出しデータを一つのクロック信号を用いてとらえることは非常に困難であろう。
過去において、異なるメモリデバイス由来の信号歪みの問題は、それぞれの読み出しデータと共にメモリデバイスからそれぞれの読み出しストロボ信号を送信することによって大幅に緩和されてきた。ストロボ信号は次に、読み出しデータをとらえるためにメモリアクセスデバイスによって用いられる。メモリデバイスの各々からの読み出しデータのタイミングの違いが、実質的に、ストロボ信号のタイミングの違いと一致する限りにおいて、ストロボ信号の遷移は実質的に各メモリデバイスからのデータの目の中心に移され、それによってメモリアクセスデバイスが成功裏にメモリデバイスの各々からの読み出しデータをとらえることができるようにする。メモリデバイスの動作スピードが増加し続けるにつれ、このアプローチさえ十分ではなくなってきた。結果として、メモリデバイスでのストロボ信号の伝送時間を調整すること、またはメモリアクセスデバイス中で調整可能な量だけそれらを遅延させることによってのいずれかによって、ストロボ信号のタイミングを調整するための技術が発展してきた。あるいは、読み出しデータの各々のビットのタイミングは、読み出しストロボ信号のタイミングに対して調整することができる。この方法で読み出しデータの各ビットのタイミングを調整するメモリデバイスの一例は、米国特許第６，８８２，３０４号に記載されている。
読み出しストロボ信号と読み出しデータ信号の間のタイミングを調整する従来のアプローチは、積層メモリデバイスダイスに対して用いることができる。しかしながら、そうすることによって各メモリデバイス中に大量のタイミング調整回路が必要となり、それによってメモリ容量を提供することが可能である各メモリデバイスダイスの面積を減少させるだろう。各メモリデバイスダイで読み出しストロボ信号と読み出しデータ信号の間のタイミングを調整することはまた、各メモリデバイスから読み出しストロボ信号を送信することを必要とするだろう。さらに、タイミング問題は、読み出しデータ信号に関して議論されてきたが、本質的に同じタイプの問題が、書き込みデータ信号、コマンド信号およびアドレス信号について存在する可能性がある。もし、これらのタイプの信号の各々に対して別個のストロボ信号が各メモリデバイスに対して送信されるまたは各メモリデバイスから送信されたなら、ストロボ信号は、パッケージ化されたメモリデバイスが多数のストロボ端子を含むことを必要とするだろう。たとえば、もし、８つのメモリデバイスダイスが積層されるなら、ストロボ信号を全てのこれらのタイプの信号のメモリデバイスにまたは全てのこれらのタイプの信号のメモリデバイスから転送するために、３２個の端子が必要とされるだろう。しかし一般的に、メモリデバイス中の端子の数を過度に増やすことは、メモリデバイスパッケージ中の利用可能面積の欠如および、バスまたはそのメモリデバイスが実装される回路ボード中に必要となるだろう導体が多数であるがゆえに、望ましくないと考えられている。
従って、メモリ容量に対して利用可能なダイの面積を最大化し、必要な端子の数を過度に増加しない方法で積層メモリデバイスダイスに送信されるまたは積層メモリデバイスダイスから送信される信号の間のタイミング歪みの結果として生じる問題および制限を、最小化するための方法および装置に対する要求が存在する。
複数の積層メモリデバイスダイスの各々からの読み出しデータ信号のタイミングが、お互いに関して歪まされる（スキューが生じる）方法を示すタイミング図である。 本発明の一実施形態に従う積層メモリデバイスダイスを含むメモリシステムを含むプロセッサベースのシステムのブロック図である。 本発明の一実施形態に従う補正されたタイミングを有する読み出しデータ信号と共に、図１中に示された読み出しデータ信号のタイミングを示すタイミング図である。 メモリシステムをより詳細に示す図２のプロセッサベースのシステムの一実施形態の、さらに詳細なブロック図である。 図２および図４のメモリシステム中に用いられるタイミング補正システムの一実施形態を示すブロック図である。 図５のタイミング補正システム中に用いられるストロボタイミング調整回路の一実施形態を示すブロック図である。 図５のタイミング補正システム中に用いられる受信機の一実施形態を示すブロック図である。
本発明の一実施形態に従う高容量、高帯域幅メモリシステム１０を含むコンピュータシステムが図２に示されている。メモリシステム１０は、（図２には示されていない）ダウンストリームレーンおよび別個のアップストリームレーンに分けられる比較的狭い高速バス１４を介して、プロセッサ１２に接続される。メモリシステム１０は４つのＤＲＡＭダイス２０、２２、２４、２６を含み、これらはお互いに同一であって、お互いの上に積層されていても良い。メモリシステム１０は、４つのＤＲＡＭダイス２０、２２、２４、２６を含むが、メモリデバイスの他の実施形態では、より多くの数の、またはより少ない数のＤＲＡＭダイスを用いる。積層ＤＲＡＭダイス２０、２２、２４、２６は、プロセッサ１２とのインターフェイスとして働く論理ダイ３０に接続される。論理ダイ３０は、論理ダイ３０の上にＤＲＡＭダイス２０、２２、２４、２６を積層することによってなど、ＤＲＡＭダイス２０、２２、２４、２６に関して任意の順序で物理的に配置することができる。しかしながら、論理ダイ３０は、たとえば、ＤＲＡＭダイス２０、２２、２４、２６の積層の真ん中に配置される可能性がある。
論理ダイ３０は、ＤＲＡＭダイス２０、２２、２４、２６中で実施されなければならない機能の数を限定するなど、メモリシステム１０中の様々な機能を実施することができる。たとえば、論理ダイ３０は、電力管理およびＤＲＡＭダイス２０、２２、２４、２６中のメモリセルのリフレッシュなど、メモリ管理機能を実行しても良い。実施形態によっては、論理ダイ３０は、誤り検出訂正（“ＥＣＣ”）機能を実行しても良い。本明細書中に記載された実施形態では、論理ダイ３０は、以下でより詳細に説明するように、論理ダイ３０がＤＲＡＭダイス２０、２２、２４、２６に結合する、またはＤＲＡＭダイス２０、２２、２４、２６から受信する信号のタイミング補正を実施する。
ＤＲＡＭダイス２０、２２、２４、２６は、互いに接続されてもよく、それらは比較的広いバス３４によって論理ダイ３０に接続されている。バス３４は、シリコン貫通ビア（“ＴＳＶ”）を用いて実装されてもよく、ＴＳＶは、ＤＲＡＭダイス上の同じ位置で少なくとも部分的にＤＲＡＭダイス２０、２２、２４、２６中に伸長する多数の導体を含み、ダイス２０、２２、２４、２６上に形成されたそれぞれの導体に接続している。一実施形態では、ＤＲＡＭダイス２０、２２、２４、２６の各々は、それぞれが２つまたは４つの独立メモリバンクを含む１６個の自律パーティションに分割される。そのような場合、互いの上に積層されている各ダイス２０、２２、２４、２６のパーティションは、読み出しまたは書き込み動作に対して独立にアクセスされ得る。１６個の積層パーティションの各組は、“ヴォールト（ｖａｕｌｔ）”と称されることがある。よって、メモリシステム１０は１６個のヴォールトを含み得る。
上で言及したように、論理ダイ３０は、メモリデバイスダイス２０、２２、２４、２６から受信された読み出しデータ信号がメモリシステム１０から送信されたとき、それら読み出しデータ信号が互いに整列することを保証するためのタイミング補正回路を含む。図３に示されているように、論理ダイ３０は、図１に示されているように、メモリデバイスダイス２０、２２、２４、２６から受信されるであろう読み出しデータ信号を、お互いに実質的に整列させる。結果として、読み出しデータ信号は、図１に示された仮想的に非存在のコンポジットアイ８より実質的に大きいコンポジットアイ２８を有するメモリシステム１０から送信される。
以下でより詳細に説明するように、論理ダイ３０によって実行される機能の一つは、ＤＲＡＭダイス２０、２２、２４、２６から、バス１４のアップストリームレーン４２ａ−ｄの一つの１６のパラレルビットの各々を介して結合される１６個のシリアルデータビットのシリアルストリームに結合される読み出しデータビットをシリアル化することである。同様に、論理ダイ３０は、２５６パラレルデータビットを得るために、バス１４の、１６ビットダウンストリームレーン４０ａ−ｄの１つを介して結合された１６個のシリアルデータビットを逆シリアル化する機能を実行し得る。論理ダイ３０は、次に、８ビットのシリアルストリーム中の３２ビットサブバス３８ａ−ｐの一つを介して、これら２５６ビットを結合する。しかしながら、他の実施形態は、異なる幅を有する異なる数のレーン４０、４２、または異なる幅を有する異なる数のサブバス３８ａ−ｐを用い得る。当業者によって認識されるであろうように、複数のＤＲＡＭダイスの積層（ｓｔａｃｋｉｎｇ）は、非常に大きな容量を有するメモリデバイスをもたらす。さらに、ＤＲＡＭダイスに接続する非常に広いバスの使用によって、データが非常に高い帯域幅を有するＤＲＡＭダイスへと結合する、またはＤＲＡＭダイスから結合することを許容する。
本発明の一実施形態に従い、プロセッサ１２およびＤＲＡＭダイス２０、２２、２４、２６に接続された論理ダイ３０が、図４に示されている。図４に示されているように、４つのダウンストリームレーン４０ａ−ｄの各々は、それぞれのリンクインターフェイス５０ａ−ｄに接続されている。各リンクインターフェイス５０ａ−ｄは、１６ビットレーン４０ａ−ｄの各々の上の１６データビットの各シリアルストリームを２５６パラレルビットに変換するデシリアライザ５４を含む。４つのリンクインターフェイス５０ａ−ｄがある限り、リンクインターフェイスは、１０２４個の出力パラレルビットを一緒に出力することができる。
リンクインターフェイス５０ａ−ｄの各々は、その２５６パラレルビットをそれぞれのダウンストリームターゲット６０ａ−ｄに適用するが、それぞれのダウンストリームターゲット６０ａ−ｄは、受信されたパケットの命令およびアドレス部分をデコードし、メモリ要求が書き込み動作に対するものである場合に書き込みデータをバッファリングする。ダウンストリームターゲット６０ａ−ｄは、それらそれぞれのコマンド、アドレスおよび、ことによると書き込みデータをスイッチ６２に出力する。スイッチ６２は、１６個のマルチプレクサ６４を含むが、その各々は、ダウンストリームターゲット６０ａ−ｄのいずれかからのコマンド、アドレスおよび任意の書き込みデータを、ＤＲＡＭダイス２０、２２、２４、２６のそれぞれのヴォールトに向ける。よって、ダウンストリームターゲット６０ａ−ｄの各々は、ＤＲＡＭダイス２０、２２、２４、２６中の１６個のヴォールトのいずれかにアクセスすることができる。マルチプレクサ６４は、各々のヴォールトがメモリ要求のターゲットであるかを判定するために、受信されたメモリ要求中のアドレスを用いる。マルチプレクサ６４の各々は、メモリ要求を１６個のヴォールトコントローラ７０ａ−ｐのそれぞれのコントローラに適用する。
各ヴォールトコントローラ７０ａ−ｐは、それぞれのメモリコントローラ８０を含み、それらの各々は書き込みバッファ８２、読み出しバッファ８４、およびコマンドパイプライン８６を含む。スイッチ６２から受信されたメモリ要求中のコマンドおよびアドレスは、コマンドパイプライン８６にロードされ、コマンドパイプライン８６は引き続いて、受信されたコマンドおよび対応するアドレスを出力する。メモリ要求中の任意の書き込みデータは、書き込みバッファ８２中に記憶される。読み出しバッファ８４は、以下でより詳細に説明されるであろうように、それぞれのヴォールトからの読み出しデータを記憶するために用いられる。ヴォールトコントローラ７０ａ−ｐの各々の書き込みバッファ８２からの書き込みデータと、コマンドパイプライン８６からのコマンドおよびアドレスは共に、メモリインターフェイス８８に適用される。メモリインターフェイス８８は、コマンドパイプライン８６からのコマンドおよびアドレスを、コマンド／アドレスバス９４を介してＤＲＡＭダイス２０、２２、２４、２６に結合し、書き込みバッファ８２の各々からの書き込みデータの３２ビットを、３２ビットデータバス９２を介して、ＤＲＡＭダイス２０、２２、２４、２６に結合する。
データは、２５６パラレルビットとして書き込みバッファ８２にロードされるが、データはバッファ８２から、各組が１２８パラレルビットである２つの組で出力される。これら１２８ビットは次に、メモリインターフェイス８８によってさらに、４組の３２ビットデータにシリアル化されるが、それらはデータバス９２を介して結合される。図４に示された実施形態では、書き込みデータは、５００ＭＨｚクロックを用いて同期的に書き込みバッファ８２に結合され、データは１６ギガバイト（“ＧＢ”）毎秒で書き込みバッファに記憶される。書き込みデータは、２ＧＨｚクロックを用いて書き込みバッファ８２からＤＲＡＭダイス２０、２２、２４、２６に結合され、データは、書き込みバッファ８２から８ＧＢ／ｓで出力される。したがって、メモリ要求の半分以上が同一のヴォールトへの書き込み動作ではない限り、書き込みバッファ８２は、少なくともデータが書き込みバッファ８２に結合されるのと同等の速さで、書き込みデータをＤＲＡＭダイス２０、２２、２４、２６に結合することができるだろう。
メモリ要求が読み出し動作に対するものである場合には、要求に対するコマンドおよびアドレスが、上で説明されたような書き込み要求と同じ方法で、ＤＲＡＭダイス２０、２２、２４、２６に結合される。読み出し要求に応答して、３２ビットの読み出しデータがＤＲＡＭダイス２０、２２、２４、２６から３２ビットデータバス９２を介して出力される。メモリインターフェイス８８は、ヴォールトの各々からの３２ビットの読み出しデータを２組の１２８ビット読み出しデータに逆シリアル化し、２組の１２８ビット読み出しデータは読み出しバッファ８４に適用される。２組の１２８ビット読み出しデータが読み出しバッファに記憶された後、読み出しバッファは、２５６ビットをスイッチ６２に送信する。スイッチは、それぞれのアップストリームマスタ１１０ａ−ｄに結合された４つの出力マルチプレクサ１０４を含む。各マルチプレクサ１０４は、ヴォールトコントローラ７０ａ−ｐの任意の一つからの２５６ビットのパラレルデータをそれぞれのアップストリームマスタ１１０ａ−ｄに結合することができる。アップストリームマスタ１１０ａ−ｄは２５６ビットの読み出しデータをパケットデータにフォーマットし、パケットをそれぞれのアップストリームリンクインターフェイス１１４ａ−ｄへと結合する。各リンクインターフェイス１１４ａ−ｄは、入力２５６ビットを１６ビットアップストリームリンク４２ａ−ｄのそれぞれの一つの各ビット上の１６ビットのシリアルストリームに変換するそれぞれのシリアライザ１２０を含む。
上で説明したように、論理ダイ３０は、以下でより詳細に説明するように、ＤＲＡＭダイス２０、２２、２４、２６に結合する、またはＤＲＡＭダイス２０、２２、２４、２６から受信する信号のタイミングを補正する。このタイミング補正は、そのひとつがメモリインターフェイス８８の各々に含まれるタイミング補正システム１００によって実施される。タイミング補正システム１００の一実施形態が図５に示されている。システム１００は、４つの読み出しデータストロボ信号ＲＤＱＳ０−ＲＤＱＳ３を出力するタイミング制御回路１３４を含む。ストロボ信号ＲＤＱＳ０−ＲＤＱＳ３は、ハイ（ｈｉｇｈ）論理レベルとロー（ｌｏｗ）論理レベルが交番するパターンである。ストロボ信号ＲＤＱＳ０−ＲＤＱＳ３の各々は、４つのストロボタイミング調整回路１４０ａ−ｄのそれぞれのひとつに適用されるが、４つのストロボタイミング調整回路１４０ａ−ｄの各々は、タイミング制御回路１３４からそれぞれのタイミング制御信号を受信する。４つのストロボタイミング調整回路１４０ａ−ｄの各々は、それぞれの調整された読み出しデータストロボ信号ＲＤＱＳ０’−ＲＤＱＳ３’を、ＤＲＡＭデバイスダイス２０、２２、２４、２６のそれぞれの一つに送信する。よって、ストロボタイミング調整回路１４０ａは、論理ダイ３０からＤＲＡＭデバイスダイ２０へと伸長するＴＳＶ１５２ａを介して、そのストロボ信号ＲＤＱＳ０’を第１のＤＲＡＭデバイスダイ２０に送信する。ストロボ信号ＲＤＱＳ０’はまた、別のＤＲＡＭデバイスダイス２０、２２、２４、２６へと伸長する追加のＴＳＶ１５２ｂ−ｄを介して結合され得るが、それらはそれぞれのＤＲＡＭデバイスダイス２２、２４、２６中、いかなる回路にも内的には接続されない。同様に、ストロボタイミング調整回路１４０ｂは、そのストロボ信号ＲＤＱＳ１’を、２つのＴＳＶ１５４ａ、ｂを介して第２のＤＲＡＭデバイスダイ２２に送信し、ストロボタイミング調整回路１４０ｃは、そのストロボ信号ＲＤＱＳ２’を、３つのＴＳＶ１５６ａ、ｂ、ｃを介して第３のＤＲＡＭデバイスダイ２４に送信し、ストロボタイミング調整回路１４０ｄは、そのストロボ信号ＲＤＱＳ３’を、４つのＴＳＶ１５８ａ、ｂ、ｃ、ｄを介して第４のＤＲＡＭデバイスダイ２６に送信する。
読み出しデータストロボ信号ＲＤＱＳ０’−ＲＤＱＳ３’の各々に応答して、それぞれのＤＲＡＭデバイスダイス２０、２２、２４、２６は、共通３２ビットバス１５０上に３２ビットの読み出しデータを出力する。読み出しデータのビットの各々は、それぞれの入力バッファ１６２を介して、３２個の受信機１６０のそれぞれのひとつ（そのうちの一つのみが図５に示されている）に適用される。よって、図４に示されたメモリインターフェイス８８の各々は、３２個の受信機１６を含む。各受信機１６０は読み出しデータのうちの受信されたビットを４ビットの読み出しデータに逆シリアル化する。よって、３２個の受信機１６０によってひとまとめに受信された３２ビットの読み出しデータは、１２８ビットの読み出しデータとなる。同様の方法で、それぞれの送信機１６４は、バス１５０の各ビットに接続され、よって、図４に示されているメモリインターフェイス８８の各々は３２個の送信機１６４（そのうちの一つのみが図５に示されている）を含む。送信機１６４の各々は、それぞれの出力バッファ１６６を介して４ビットの書き込みデータを送信し、データを１ビットの書き込みデータにシリアル化するが、１ビットの書き込みデータはバス１５０のそれぞれのビットに適用される。
ＤＲＡＭデバイスダイス２０、２２、２４、２６の各々から送信された読み出しデータのタイミングは、それぞれの読み出しデータストロボ信号ＲＤＱＳ０’−ＲＤＱＳ３’のタイミングによって制御される。タイミング制御回路１３４から出力されたタイミング制御信号は、それぞれのストロボタイミング調整回路１４０ａ−ｄに読み出しデータストロボ信号ＲＤＱＳ０’−ＲＤＱＳ３’のタイミングを適切に調整させ、よって読み出しデータは、同じタイミングでＤＲＡＭデバイスダイス２０、２２、２４、２６の各々から論理ダイ３０で受信される。結果として、受信機１６０は、どのＤＲＡＭデバイスダイス２０、２２、２４、２６が読み出しデータを送信したかに関わらず、同じクロック信号ＣＬＫを用いて読み出しデータをとらえることができる。したがって、論理ダイ３０は、どのＤＲＡＭデバイスダイス２０、２２、２４、２６がデータのオリジネータであったかに関わらず、いかなる追加のタイミング調整をせずに、同じタイミングでメモリシステムから読み出しデータを送信することができる。
タイミング制御回路１３４の一実施形態では、米国特許第６，８８２，３０４号に開示されているように、ストロボ信号ＲＤＱＳ０’−３’の各々の正しいタイミングを画定するために、従来のトレーニングシーケンスが用いられる。タイミング制御回路１３４は、受信機１６０が既知の読み出しデータをとらえようとする間に、ストロボ信号ＲＤＱＳ０’−３’の各々のタイミングが増加的に調整されるようにする。読み出しデータを最良にとらえるタイミングはその後、通常動作の間に用いられる。たとえば、最適タイミングは、読み出しデータを成功裏にとらえるタイミング値の全ての間の中途であるタイミングを使用して画定され得る。
メモリインターフェイス８８の開示された実施形態は、読み出しデータのタイミングの調整のみをするタイミング制御回路１００を用いる。しかしながら、他の実施形態では、類似のタイミング制御回路１００は、類似の方法で、書き込みデータ信号、コマンド信号および／またはアドレス信号のタイミングを調整する。各々の場合で、タイミング制御回路は、ＤＲＡＭデバイスダイス２０、２２、２４、２６に送信されるこれらの信号のタイミングを変化させることができ、これらの信号は適切な時間にＤＲＡＭデバイスダイスによって受信される。適切なタイミングは、どのタイミングがＤＲＡＭデバイスダイス２０、２２、２４、２６で最良にとらえることができるのかを判定するために、これらの信号のタイミングを増加的に変化させながら、読み出し動作を行うことによって画定することができる。また、タイミング制御回路１００は、適切にタイミングを取られた読み出しストロボ信号を４つのＤＲＡＭデバイスダイス２０、２２、２４、２６に適用するために用いられるが、他の実施形態は、より少ない数またはさらに多い数のＤＲＡＭデバイスダイスと共に用いられる。
ストロボタイミング調整回路１４０ａ−ｄの各々の実施形態は図６中に示されている。ただ一つのタイミング調整回路１４０が図６中には示されているが、４つのタイミング調整回路が図５のタイミング制御回路１００中で用いられるであろうことは理解されよう。上で説明したように、タイミング調整回路１４０はそれぞれの読み出しデータストロボ信号ＲＤＱＳを受信するが、それぞれの読み出しデータストロボ信号ＲＤＱＳはＡ−Ｈでラベル付けされ得る交番のハイ論理レベルおよびロー論理レベルからなる。ＲＤＱＳ信号は、２つのレジスタ１７０、１７２に適用され、レジスタの各々は４つの出力Ｑ０−Ｑ３を有する。レジスタ１７０、１７２は、フリップフロップ１７６のそれぞれの出力から受信されるそれぞれの相補的イネーブル信号によって、交番にイネーブル化される。フリップフロップ１７６は、クロック信号ＣＬＫ＿１ＸＳＥの各立ち上がりエッジに応じた状態にスイッチするようにトグルするように構成される。一実施形態では、クロック信号ＣＬＫ＿１ＸＳＥは５００ＭＨｚの周波数を有し、フリップフロップ１７６はまず、４ｎｓにわたりハイである信号Ｑを出力し、次に４ｎｓにわたりハイである出力Ｑ＊を出力する。したがって、フリップフロップ１７６はまず、４ｎｓにわたりレジスタ１７０をイネーブル化し、次に４ｎｓにわたりレジスタ１７２をイネーブル化する。しかしながら、他の実施形態では、クロック信号ＣＬＫ＿１ＸＳＥは異なる周波数を有する。したがって、レジスタ１７０は、読み出しデータストロボ信号ＲＤＱＳ中のＡ−Ｄと指定された信号を出力し、レジスタ１７２は読み出しデータストロボ信号ＲＤＱＳ中のＥ−Ｈと指定された信号を出力する。
レジスタ１７０、１７２によって出力された信号は、２つのマルチプレクサ１８０、１８２に適用される。特に、レジスタ１７０、１７２からのＡ、Ｃ、Ｅ、Ｇと指定された信号は、マルチプレクサ１８０のそれぞれの入力に適用され、レジスタ１７０、１７２からのＢ、Ｄ、Ｆ、Ｈと指定された信号は、マルチプレクサ１８２のそれぞれの入力に適用される。マルチプレクサ１８０、１８２は、それぞれの選択信号によって制御され、その入力のひとつがその出力に適用されるようにする。選択信号はセレクタ１８８によって生成されるが、セレクタ１８８は特別に構成されたカウンタを用いて実施され得る。セレクタ１８８は、クロック信号ＣＬＫ＿４Ｘによって計時されるが、クロック信号ＣＬＫ＿４Ｘは、一実施形態では、１ＧＨｚの周波数を有し、差動クロック信号であり、よって、クロック信号は異なる状態を有する。しかしながら、クロック信号ＣＬＫ＿４Ｘは、たとえば、遅延線または位相インターポレーターである遅延回路１９０を介して結合される。遅延回路１９０は、タイミング制御回路１３４（図５）からのそれぞれのタイミング制御信号によって制御される調整可能な遅延だけクロック信号ＣＬＫ＿４Ｘを遅延する。セレクタ１８８はまず、マルチプレクサ１８０にレジスタ１７０からの信号Ａを出力させ、セレクタ１８８は次に、マルチプレクサ１８２にレジスタ１７０からの信号Ｂを出力させる。同様に、セレクタ１８８は次に、マルチプレクサ１８０にレジスタ１７０からの信号Ｃを出力させ、セレクタ１８８は次に、マルチプレクサ１８２にレジスタ１７０からの信号Ｄを出力させる。類似した方法で、セレクタ１８８はマルチプレクサ１８０、１８２に逐次的に信号Ｅ−Ｈを出力させる。マルチプレクサ１８０、１８２のそれぞれの出力は、シリアル器１９４のそれぞれの入力に適用される。
セレクタ１８８に適用されるクロック信号ＣＬＫ＿４Ｘに加えて、クロック信号ＣＬＫ＿４Ｘのひとつは、シリアル器１９４のクロック入力に適用される。クロック信号は、入力の各々を交番に選択し、それらを出力に結合する。よって、Ａ、Ｃ、Ｅ、Ｇと指定された信号はある入力に適用されるが、信号Ｂ、Ｄ、Ｆ、Ｈは別の入力に適用され、シリアライザ１９４はＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの順番で信号を出力する。結果として、シリアライザ１９４は、タイミング調整された読み出しストロボ信号ＲＤＱＳ’を生成するためにストロボ信号ＲＤＱＳのタイミングが、タイミング制御信号によって調整されていなければ、レジスタ１７０、１７２に適用された元々の読み出しストロボ信号ＲＤＱＳを出力する。このＲＤＱＳ’信号は、図５を参照しながら上で説明されているように、出力バッファ１９６を介して、それぞれのＤＲＡＭデバイスダイス２０、２２、２４、２６に送信される。よって、セレクタ１８８、マルチプレクサ１８０、１８２およびシリアル器１８８は一緒に、シリアル化回路を実現する。
図５中に示されている受信機１６０の一実施形態が、図７中に示されている。受信機１６０は読み出しデータＤＱの１ビットを受信するが、一実施形態では、読み出しデータＤＱは８ビットのシリアル読み出しデータからなり、図５を参照しながら上で説明したように、受信機１６０は読み出しデータＤＱを逆シリアル化する。読み出しデータＤＱのこれらのシリアルビットは、受信機１６０の説明を容易にする目的でビットＡ−Ｈと指定されよう。読み出しデータビットは、入力バッファ２０４を介して結合された後、８つのフリップフロップ２００ａ−ｈのそれぞれのデータ入力に適用される。フリップフロップ２００ａ−ｈは、セレクタ２０８によって計時されるが、セレクタ２０８はカウンタによって実現され得る。しかしながら、交番のフリップフロップ２００ａ、ｃ、ｅ、ｇはセレクタ２０８から受信された信号の立ち上がりエッジによって計時され、その一方、フリップフロップ２００ｂ、ｄ、ｆ、ｈはセレクタ２０８から受信された信号の立ち下りエッジによって計時される。加えて、同じ信号が隣接するフリップフロップ２００ａ、ｂから２００ｇ、ｈに適用される。
セレクタ２０８が計時されるとき、出力のそれぞれは、クロック信号ＣＬＫ＿２Ｘの立ち上がりエッジに応答して逐次的にハイ（ｈｉｇｈ）に遷移するが、クロック信号ＣＬＫ＿２Ｘは、一実施形態では、１ＧＨｚの周波数を有する。よって、フリップフロップ２００ａはまず、シリアル読み出しデータビットＡを出力し、セレクタ２０８から受信された信号が再びハイに遷移してから４ｎｓ後に再び計時されるまで、シリアル読み出しデータビットＡを出力し続ける。フリップフロップ２００ｂは、フリップフロップ２００ａを計時した同じ信号の立下りエッジによって１ｎｓ後に計時され、よって、フリップフロップ２００ｂは４ｎｓにわたりシリアル読み出しデータビットＢを出力する。しかしながら、フリップフロップ２００ａ、ｂに適用される信号はロー（ｌｏｗ）に遷移するのと同時に、フリップフロップ２００ｃ、ｄに適用される信号はハイに遷移し、フリップフロップ２００ｃに４ｎｓにわたりシリアル読み出しデータビットＣを出力させる。類似した方法で、フリップフロップ２００ｄ−ｇは、逐次的にＤ−Ｇと指定された読み出しデータビットを出力する。４ｎｓの終わりには、シリアルデータビットＡ−Ｇの全てが、フリップフロップ２００ａ−ｈから出力されているであろう。
第１の４つのフリップフロップ２００ａ−ｄの各々からの出力は、それぞれのマルチプレクサ２１０ａ−ｄの第１の入力に適用され、第２の４つのフリップフロップ２００ｅ−ｈの各々からの出力は、それぞれのマルチプレクサ２１０ａ−ｄの第２の入力に適用される。マルチプレクサ２１０ａ−ｄはフリップフロップ２１２から受信された信号によって各々、制御されるが、フリップフロップ２１２は、ＡＮＤゲート２１４からの信号に応答してトグルするように構成されている。ＡＮＤゲート２１４はその入力の一つで、一実施形態では、思い出されるかも知れないが、５００ＭＨｚの周波数を有するクロック信号ＣＬＫ＿１ＸＳＥを受信する。ＡＮＤゲート２１４の他の入力は、フリップフロップ２１６の出力からの信号を受信する。フリップフロップ２１６はフリップフロップ２１８の出力からの信号を受信するデータ入力を有する。フリップフロップ２１８は、そのデータ入力で、読み出しイネーブル信号ＲＤ＿ＥＮを受信し、クロック信号ＣＬＫ＿１ＸＳＥによって計時される。
動作では、読み出しイネーブル信号ＲＤ＿ＥＮがハイに遷移するとき、クロック信号ＣＬＫ＿１ＸＳＥの次の立ち上がりエッジは、フリップフロップ２１８に、フリップフロップ２１６のデータ入力に適用されるハイを出力させる。フリップフロップ２１８由来のこのハイ出力信号はまた、セレクタ２０８のイネーブル入力に適用され、セレクタ２０８がフリップフロップ２００ａ−ｈの計時を始めることを許容し、よってフリップフロップ２００ａ−ｈはシリアル読み出しデータビットをまとめて出力することができる。クロック信号ＣＬＫ＿１ＸＳＥの次の立ち上がりエッジでは、フリップフロップ２１６はハイに遷移し、それによってＡＮＤゲート２１４の出力をハイに遷移させる。次にフリップフロップ２１２は計時され、読み出し動作の終わりでＲＤ＿ＥＮ信号がローに遷移するまで、クロック信号ＣＬＫ＿１ＸＳＥによって計時され続ける。フリップフロップ２１２がトグルするように構成されている限り、フリップフロップ２１２は４ｎｓにわたりハイであり、その後４ｎｓにわたりローである信号を出力する。結果として、マルチプレクサ２１０ａ−ｄは４ｎｓにわたりシリアルデータビットＡ−Ｄを出力し、マルチプレクサ２１０ａ−ｄは次に４ｎｓにわたりシリアルデータビットＥ−Ｈを出力する。よって、ビットＡ−Ｈを出力するのに要する８ｎｓは、８つのシリアルデータビットＡ−Ｈが受信機１６０に適用される８ｎｓと一致する。もちろん、タイミングと周波数の例は、説明の目的のために本明細書中に与えられており、他の実施形態では異なり得る。
前記から、本発明の特定の実施形態を、例示の目的のために本明細書中で記載してきたが、本発明の趣旨および範囲から逸脱することなく様々な変形がされ得ることは認識されよう。たとえば、本発明の実施形態は、積層ＤＲＡＭダイスの文脈で説明してきたが、積層ダイは、フラッシュメモリデバイスダイのような他のタイプのメモリデバイスであり得ることは理解されよう。したがって、本発明は添付の請求項の場合を除き、限定されない。

Claims (24)

  1. 複数のメモリセルを含む複数の積層メモリデバイスダイと、
    複数の導電体を介して前記メモリデバイスダイに結合された論理ダイと、
    を含むメモリシステムであって、
    前記メモリデバイスダイは、受信された読み出しストローブ信号に応答して、読み出しデータ信号を送信するように動作可能であり、前記メモリデバイスダイの各々が前記読み出しデータ信号を送信するタイミングは、それぞれの前記読み出しストローブ信号を受信する時刻によって決定され、
    前記論理ダイは、前記メモリデバイスダイにデータを書き込み、かつ、前記メモリデバイスダイからデータを読み出すように動作可能であり、前記論理ダイは、前記メモリデバイスダイの各々からの読み出しデータ信号の組が実質的に同じ時刻に前記論理ダイによって受信されるよう、前記読み出しストローブ信号がそれぞれの前記メモリデバイスダイに与えられるタイミングを制御するように動作可能であるタイミング補正システムを含む、
    メモリシステム。
  2. 前記複数の積層メモリデバイスダイは、互いに接続され、かつ、複数のシリコン貫通ビアを介して前記論理ダイに接続されている請求項１のメモリシステム。
  3. 前記タイミング補正システムは、
    前記メモリデバイスダイの各々に対するストローブタイミング調整回路であって、前記ストローブタイミング調整回路の各々は、それぞれのタイミング制御信号によって制御されるタイミングで前記読み出しストローブ信号を出力するように構成されている、ストローブタイミング調整回路と、
    前記それぞれのタイミング制御信号を生成し、かつ、前記タイミング制御信号を前記それぞれのメモリデバイスダイに与えるタイミング制御回路であって、前記メモリデバイスダイによって送信された前記読み出しデータ信号の組が実質的に同一のタイミングで前記論理ダイによって受信されるようにする前記タイミング制御信号を生成するタイミング制御回路と、
    を含む請求項２のメモリシステム。
  4. 前記タイミング制御回路は、それぞれ複数のタイミング制御信号を前記ストローブタイミング調整回路の各々に与えることによって前記タイミング制御信号を生成し、前記ストローブタイミング調整回路の各々に、前記それぞれの読み出しストローブ信号のタイミングをある範囲にわたり変化させ、それによって、前記それぞれのメモリデバイスダイが、ある範囲にわたり変化する時刻に前記読み出しデータ信号の組を前記論理ダイに与えるように動作可能であり、前記タイミング制御回路は、前記それぞれのストローブタイミング調整回路に与えるための前記タイミング制御信号として、前記読み出しデータ信号の組を前記範囲内の適切な時刻に前記論理ダイによって受信されるようにするタイミング制御信号を用いるように動作可能である、請求項３のメモリシステム。
  5. 前記タイミング補正システムは、各々が前記メモリデバイスダイの各々からの対応する読み出しデータ信号を受信するように動作可能である複数のデータ受信機を含み、前記受信機は前記受信された読み出しデータ信号を複数のパラレル読み出しデータビットに逆シリアル化するように動作可能である、請求項２のメモリシステム。
  6. 前記複数の受信機の各々は、クロック信号に応答して、前記受信された読み出しデータ信号をとらえるように動作可能であり、前記複数の受信機の全ては、それらそれぞれの受信された読み出しデータ信号をとらえるために同一のクロック信号を用いる、請求項５のメモリシステム。
  7. 前記複数の受信機の各々は、
    前記読み出しデータ信号を受信するように結合された複数のフリップフロップであって、前記複数のフリップフロップの各々は、前記読み出しデータ信号のそれぞれのサンプルを記憶し、かつ、該サンプルを出力に与えるように動作可能である、複数のフリップフロップと、
    前記複数のフリップフロップが前記読み出しデータ信号の前記それぞれのサンプルを記憶するように、クロック信号を生成し、かつ、該クロック信号を連続的に前記それぞれのフリップフロップに与えるよう動作可能であるセレクタと、
    各々が複数の前記フリップフロップの前記それぞれの出力に結合された複数のマルチプレクサであって、クロック信号に応答して、前記複数のフリップフロップのそれぞれの対から前記複数のそれぞれのサンプルを交互に出力するマルチプレクサと、
    を含む、請求項５のメモリシステム。
  8. 前記メモリデバイスダイの各々は、それぞれ動的ランダムアクセスメモリデバイスダイを含む、請求項２のメモリシステム。
  9. 複数のデータストローブ信号を生成する回路と、
    前記複数のデータストローブ信号のそれぞれの一つを受信する複数のストローブタイミング調整回路であって、前記複数のストローブタイミング調整回路の各々は、
    前記それぞれのデータストローブ信号を記憶し、かつ、前記記憶されたデータストローブ信号の複数のビットをそれぞれの出力端子に与えるレジスタと、
    前記レジスタからの前記データストローブ信号の前記ビットを受信するシリアル化回路であって、調整されたクロック信号によって決定された時刻に、シリアル形式で前記データストローブ信号の前記ビットを出力するように動作可能であるシリアル化回路と、
    クロック信号を受信し、かつ、前記調整されたクロック信号をタイミング制御信号に対応する遅延で出力する遅延回路と、
    を含む、複数のストローブタイミング調整回路と、
    各々が前記ストローブタイミング調整回路のそれぞれひとつの中の前記遅延回路に与えられる複数のタイミング制御信号を生成するタイミング制御回路であって、前記タイミング制御回路は、前記データストローブ信号を受信するタイミングに基づいてそれぞれが読み出しデータ信号を送信するメモリデバイスダイのそれぞれからの前記読み出しデータ信号の組が、実質的に同じ時刻に論理ダイによって受信されるように、前記タイミング制御信号を用いて、前記データストローブ信号が前記論理ダイからそれぞれの前記メモリデバイスダイに送信されるタイミングを制御する、タイミング制御回路と、
    を含むタイミング補正システム。
  10. 前記遅延回路は位相インターポレーターを含む、請求項９のタイミング補正システム。
  11. 前記遅延回路は遅延線を含む、請求項９のタイミング補正システム。
  12. 前記レジスタは、
    前記データストローブ信号の第１の複数の連続するビットを記憶する第１のレジスタと、
    前記データストローブ信号の第２の複数の連続するビットを記憶する第２のレジスタであって、前記データストローブ信号の前記第２の複数の連続するビットは、前記データストローブ信号の前記第１の複数の連続するビットのすぐ後に続く、第２のレジスタと、
    を含む請求項９のタイミング補正システム。
  13. 前記シリアル化回路は、
    前記第１のレジスタから出力された前記データストローブ信号の交番ビットと、前記第２のレジスタから出力された前記データストローブ信号の交番ビットとを受信するように結合された第１のマルチプレクサであって、第１の制御信号に応答して、前記データストローブ信号の前記受信されたビットの各々を第１の出力端子に結合するように動作可能である第１のマルチプレクサと、
    前記第１のレジスタから出力され、前記第１のマルチプレクサには与えられない前記データストローブ信号の交番ビットと、前記第２のレジスタから出力され、前記第１のマルチプレクサには与えられない前記データストローブ信号の交番ビットとを受信するように結合された第２のマルチプレクサであって、第２の制御信号に応答して、前記データストローブ信号の前記受信されたビットの各々を第２の出力端子に結合するように動作可能である第２のマルチプレクサと、
    クロック信号に応答して、前記第１および前記第２の制御信号を生成するように動作可能であるセレクタであって、前記第１および前記第２の制御信号は、前記第１および前記第２のマルチプレクサに、前記データストローブ信号の前記受信されたビットの各々を、それぞれ、前記第１および前記第２の出力端子に連続的に結合させる、セレクタと、
    前記第１および第２のマルチプレクサの前記第１および第２の出力端子にそれぞれ結合されたシリアル化回路であって、前記第１および前記第２のマルチプレクサから受信された前記データストローブ信号のビットを、前記調節されたクロック信号によって決定された時刻に、交互に出力するように動作可能であるシリアル化回路と、
    を含む請求項１２のタイミング補正システム。
  14. 前記タイミング制御回路は、それぞれ複数のタイミング制御信号を前記ストローブタイミング調整回路の各々に与えることによって前記タイミング制御信号の各々を生成し、前記ストローブタイミング調整回路の各々に、前記それぞれのデータストローブ信号のタイミングをある範囲にわたり変化させ、それによって、前記それぞれのメモリデバイスダイが、ある範囲にわたり変化する時刻に前記読み出しデータ信号の組を前記論理ダイに与えるように動作可能であり、前記タイミング制御回路は、前記それぞれのストローブタイミング調整回路に与えるための前記タイミング制御信号として、前記読み出しデータ信号の組が前記範囲内の適切な時刻に前記論理ダイによって受信されるようにするタイミング制御信号を用いるように動作可能である、請求項９のタイミング補正システム。
  15. メモリアクセスデバイスと、
    前記メモリアクセスデバイスに結合されたメモリシステムであって、該メモリシステムは、
    複数のメモリセルを含み、かつ、受信された読み出しストローブ信号に応答して、読み出しデータ信号を送信するように動作可能な複数の積層メモリデバイスダイであって、前記メモリデバイスダイの各々が前記読み出しデータ信号を送信するタイミングは、前記それぞれの読み出しストローブ信号を受信する時刻によって決定される、複数の積層メモリデバイスダイと、
    前記メモリアクセスデバイスに結合され、かつ、複数の導電体を介して前記メモリデバイスダイに結合された論理ダイであって、前記論理ダイは、データを前記メモリデバイスダイに書き込み、かつ、データを前記メモリデバイスダイから読み出すように動作可能であり、前記論理ダイは、前記メモリデバイスダイの各々からの読み出しデータ信号の組が実質的に同じ時刻に前記論理ダイによって受信されるよう、前記読み出しストローブ信号が前記それぞれのメモリデバイスダイに与えられるタイミングを制御するように動作可能であるタイミング補正システムを含み、前記論理ダイは、前記メモリデバイスダイから前記読み出しデータ信号を受信するのと実質的に同時に前記読み出しデータ信号を前記メモリアクセスデバイスに送信するように動作可能である、論理ダイと、
    を含む、メモリシステムと、
    を含むシステム。
  16. 前記タイミング補正システムは、
    前記メモリデバイスダイの各々に対するストローブタイミング調整回路であって、前記ストローブタイミング調整回路の各々は、それぞれのタイミング制御信号によって制御されるタイミングで、前記それぞれの読み出しストローブ信号を出力するように構成される、ストローブタイミング調整回路と、
    前記それぞれのタイミング制御信号を生成し、かつ、前記タイミング制御信号を前記それぞれのメモリデバイスダイに与えるタイミング制御回路であって、前記メモリデバイスダイによって送信された前記読み出しデータ信号の組が実質的に同じタイミングで前記論理ダイによって受信されるようにする前記タイミング制御信号を生成するタイミング制御回路と、
    を含む、請求項１５のシステム。
  17. 前記タイミング制御回路は、それぞれ複数のタイミング制御信号を前記ストローブタイミング調整回路の各々に与えることによって前記タイミング制御信号の各々を生成し、前記それぞれのストローブタイミング調整回路に前記それぞれの読み出しストローブ信号のタイミングをある範囲にわたり変化させ、それによって、前記それぞれのメモリデバイスダイが、ある範囲にわたり変化する時刻に前記読み出しデータ信号の組を前記論理ダイに与えるように動作可能であり、前記タイミング制御回路は、それぞれの前記ストローブタイミング調整回路に与えるための前記タイミング制御信号として、前記読み出しデータ信号の組が前記範囲内の適切な時刻に前記論理ダイによって受信されるようにするタイミング制御信号を用いるように動作可能である、請求項１６のシステム。
  18. 前記論理ダイは、各々が前記メモリデバイスダイの各々から対応する読み出しデータ信号を受信するように動作可能である複数のデータ受信機を含み、前記データ受信機は、前記受信された読み出しデータ信号を複数のパラレル読み出しデータビットに逆シリアル化し、かつ、前記複数のパラレル読み出しデータビットを前記メモリアクセスデバイスに与えるように動作可能である、請求項１５のシステム。
  19. 前記メモリデバイスダイの各々は、それぞれ動的ランダムアクセスメモリデバイスダイを含む、請求項１５のシステム。
  20. 各々が論理ダイに接続された複数の積層メモリデバイスダイからの読み出しデータ信号を結合する方法であって、
    それぞれの読み出しストローブ信号を前記論理ダイから前記メモリデバイスダイの各々に送信するステップと、
    前記メモリデバイスダイが前記それぞれの読み出しストローブ信号を受信するのに応答して、前記メモリデバイスダイの各々から前記論理ダイに読み出しデータ信号を送信するステップと、
    前記読み出しデータ信号が、前記メモリデバイスダイの各々から実質的に同じ時刻に前記論理ダイによって受信されるように、それぞれの読み出しストローブ信号を前記論理ダイから前記メモリデバイスダイの各々に送信するタイミングを調整するステップと、
    を含む方法。
  21. 前記メモリデバイスダイの各々にそれぞれの読み出しストローブ信号を送信する前記タイミングを調整する前記ステップは、どのタイミングによって前記論理ダイに前記読み出しデータ信号を適切にとらえることを可能にするかを判定するためのトレーニングシーケンスを実施するステップを含む、請求項２０の方法。
  22. 前記トレーニングシーケンスは、
    ある時間範囲にわたり異なる時刻に送信される前記読み出しストローブ信号を前記メモリデバイスダイの各々に繰り返し送信するステップと、
    前記メモリデバイスダイの各々に送信された前記複数の読み出しストローブ信号の各々に応答して、前記論理ダイで読み出しデータ信号を受信するステップと、
    前記読み出しデータ信号が前記メモリデバイスダイの各々から実質的に同じ時刻に前記論理ダイによって受信される、前記読み出しストローブ信号の各々のタイミングを決定するステップと、
    その後、前記決定されたタイミングを用いて、前記読み出しストローブ信号の各々を前記それぞれのメモリデバイスダイに送信するステップと、
    を含む、請求項２１の方法。
  23. 前記メモリデバイスダイのそれぞれひとつに前記読み出しストローブ信号の各々を送信する前記タイミングを調整する前記ステップは、
    複数のシリアルビットを有する読み出しストローブ信号を与えるステップと、
    前記複数のシリアルビットを複数の対応するパラレルビットに変換するよう、前記読み出しストローブ信号を逆シリアル化するステップと、
    他のメモリデバイスダイからのそれぞれの読み出しデータ信号が前記論理ダイで受信されるのと実質的に同じ時刻に前記論理ダイによって前記読み出しデータ信号が受信されるように調整された時刻に開始するシリアルビットストリームとして、前記ビットの各々を前記それぞれのメモリデバイスダイに送信するステップと、
    を含む、請求項２０の方法。
  24. クロック信号に応答して、前記メモリデバイスダイの各々からの前記それぞれの読み出しデータ信号をとらえるステップをさらに含み、前記メモリデバイスダイの全てからの前記それぞれの読み出しデータ信号をとらえるために、同じクロック信号が用いられる、請求項２０の方法。
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