CN102099861B - 使用堆叠式存储器装置裸片的存储器系统及方法 - Google Patents

使用堆叠式存储器装置裸片的存储器系统及方法 Download PDF

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Abstract

本发明揭示一种使用彼此耦合且耦合到逻辑裸片的堆叠式存储器装置裸片的存储器系统及方法。所述逻辑裸片可包含可操作以控制所述逻辑裸片从所述存储器装置裸片中的每一者接收信号(例如读取数据信号)的时序的时序校正系统。时序校正通过调整施加到所述存储器装置裸片中的每一者的相应选通信号(例如读取选通信号)的时序来控制所述读取数据或其它信号的时序。所述存储器装置裸片可在依据其何时接收所述相应选通信号而确定的时间处将读取数据发射到所述存储器装置。调整所述选通信号中的每一者的所述时序以便在相同时间处接收来自所有所述存储器装置裸片的所述读取数据或其它信号。

Description

使用堆叠式存储器装置裸片的存储器系统及方法
技术领域
本发明涉及存储器装置，且更特定来说，在一个或一个以上实施例中涉及具有连接到逻辑裸片的多个堆叠式存储器装置裸片的存储器系统。
背景技术
由于所有类型的存储器装置已演进，因此在改良其各个方面的性能方面已做出了连续进展。举例来说，存储器装置的存储容量已连续以几何比例增加。此所增加的容量外加含有存储器装置的电子系统的在几何学上较高的操作速度已使高存储器装置带宽越来越关键。其中存储器装置(例如，动态随机存取存储器(“DRAM”)装置)需要较高带宽的一个应用是其作为计算机系统中的系统存储器的使用。由于处理器的操作速度已增加，因此处理器能够以对应较高速度读取及写入数据。然而，常规DRAM装置通常不具有以这些较高速度来读取及写入数据的带宽，因此减慢常规计算机系统的性能。此问题因朝向多核处理器及多个处理器计算机系统的趋势而加剧。当前估计，作为高端服务器操作的计算机系统因系统存储器装置的有限数据带宽而每4个时钟循环空闲多达3个时钟循环。实际上，作为系统存储器操作的DRAM装置的有限带宽可将计算机系统的性能减小为低至其原本将能够达到的性能的10％。
已做出各种尝试来增加存储器装置的数据带宽。举例来说，已使用较宽内部数据总线来以较高带宽将数据传送到阵列及从阵列传送数据。然而，这样做通常需要在存储器装置接口处将写入数据串行化及将读取数据解串行化。另一方法是简单地按比例增加存储器装置的大小或相反地收缩其特征大小，但出于各种原因，缩放比例不能够与对较高数据带宽要求的几何增加保持一致。还做出以下建议：将数个集成电路存储器装置裸片堆叠于相同封装中，但这样做恐引起大量必须克服的其它问题。
将存储器装置裸片一个叠一个地堆叠的一个潜在问题在于其可在发射到所述存储器装置中的每一者或从所述存储器装置中的每一者发射的信号之间引起信号时序偏斜。在所述存储器中的每一者与所述经封装存储器装置的接口之间的距离将针对每一存储器装置变化的情况下，信号发射到所述存储器装置中的每一者及从所述存储器装置中的每一者发射所需的时间将固有地变化。此可为值得考虑的问题，因为在所述堆叠中可存在大量存储器装置裸片，例如(举例来说)八个存储器装置。另外，由于工艺、温度及供应电压变化，所述存储器装置的时序性能可变化，即使其制作于相同晶片上。图1中图解说明此类信号时序偏斜的实例，其显示期间读取数据信号在4个堆叠式动态随机存取存储器(“DRAM”)装置裸片DRAM0到DRAM1中的每一者的封装接口处视为有效的周期。此数据有效周期有时称为数据“眼”。如其中所显示，DRAM2的读取数据首先有效，随后是DRAM0、DRAM1，且最后是DRAM3。期间所有读取数据(即，用于所有DRAM的复合眼8)均有效的周期几乎不存在。因此，对于存储器存取装置(例如存储器控制器或处理器)来说，将非常难以使用单时钟信号来捕获读取数据，尤其在存储器装置的操作速度及所得数据传送速率连续增加时。
在过去，已通过连同相应读取数据一起发射来自不同存储器装置的相应读取选通信号而极大地减轻了来自所述存储器装置的信号偏斜问题。所述选通信号接着由所述存储器存取装置用于捕获读取数据。在所述选通信号的时序差大致匹配来自所述存储器装置中的每一者的读取数据的时序差的情况下，所述选通信号的转变大致以来自每一存储器装置的数据眼为中心，从而允许所述存储器存取装置成功地从所述存储器装置中的每一者捕获读取数据。随着存储器装置的操作速度持续增加，即使此方法也不足够。因此，已开发多种技术，通过调整所述选通信号在所述存储器装置处的发射时间或以可调整量延迟其在存储器存取装置中的发射时间来调整所述选通信号的时序。或者，可相对于读取选通信号的时序来调整读取数据位中的每一者的时序。在第6,882,304号美国专利中描述以此方式调整读取数据的每一位的时序的存储器装置的实例。
调整读取选通信号与读取数据信号之间的时序的常规方法可用于堆叠式存储器装置裸片。然而，这样做将在每一存储器装置中需要大量时序调整电路，因此减少每一存储器装置裸片的可用于提供存储器容量的区域。在每一存储器裸片中调整读取选通信号与读取数据信号之间的时序也将需要从每一存储器装置发送读取选通信号。此外，虽然已关于读取数据信号论述了时序问题，但实质上写入数据信号、命令信号及地址信号可存在相同类型的问题。如果单独选通信号被发射到这些类型的信号中的每一者的每一存储器装置或从其发射，那么所述选通信号将需要所述经封装存储器装置包含大量选通端子。举例来说，如果堆叠八个存储器装置裸片，那么将需要32个端子来将选通信号传送到所有这些类型的信号的存储器装置或从其传送。然而，由于缺少存储器装置封装中的可用区域及在所述存储器装置安装于其上的总线或电路板中将需要的大量导体，不适当地增加存储器装置中的端子的数通常被视为不期望的。
因此，需要一种方法及装置来以最大化裸片可用于存储器容量的区域且并不不适当地增加所需端子的数目的方式最小化因发射到堆叠式存储器装置裸片或从其发射的信号之间的时序偏斜所导致的问题及限制。
附图说明
图1是显示来自多个堆叠式存储器装置裸片中的每一者的读取数据信号的时序相对于彼此偏斜的方式的时序图。
图2是包含含有根据本发明实施例的堆叠式存储器装置裸片的存储器系统的基于处理器的系统的框图。
图3是显示根据本发明实施例的图1中所显示的读取数据信号连同具有经校正的时序的读取数据信号一起的时序的时序图。
图4是图2的基于处理器的系统的实施例的更详细框图，其更详细地显示所述存储器系统。
图5是显示用于图2及4的存储器系统中的时序校正系统的实施例的框图。
图6是显示用于图5的时序校正系统中的选通时序调整电路的实施例的框图。
图7是显示用于图5的时序校正系统中的接收器的实施例的框图。
具体实施方式
图2中显示根据本发明实施例的包含高容量高带宽存储器系统10的计算机系统。存储器系统10经由相对窄高速总线14连接到处理器12，所述相对窄高速总线被划分为若干下游线路及若干单独上游线路(在图2中未显示)。存储器系统10包含一个叠一个地堆叠的4个DRAM裸片20、22、24、26，所述4个DRAM裸片可彼此相同。虽然存储器系统10包含4个DRAM裸片20、22、24、26，但所述存储器装置的其它实施例使用更大或更小数目的DRAM裸片。堆叠式DRAM裸片20、22、24、26连接到充当与处理器12的接口的逻辑裸片30。逻辑裸片30可以任一次序相对于DRAM裸片20、22、24、26物理定位，例如通过将DRAM裸片20、22、24、26堆叠于逻辑裸片30的顶部上。然而，逻辑裸片30可(举例来说)位于DRAM裸片20、22、24、26的堆叠的中间。
逻辑裸片30可在存储器系统10中实施各种功能，例如限制必须在DRAM裸片20、22、24、26中实施的功能的数目。举例来说，逻辑裸片30可执行存储器管理功能，例如对DRAM裸片20、22、24、26中存储器单元的功率管理及刷新。在某些实施例中，逻辑裸片30可执行错误检查及校正(“ECC”)功能。在本文中所描述的实施例中，逻辑裸片30对逻辑裸片30耦合到DRAM裸片20、22、24、26或从其接收的信号实施时序校正，如下文更详细解释。
DRAM裸片20、22、24、26可彼此连接，且其通过相对宽总线34连接到逻辑裸片30。总线34可借助贯穿硅导通孔(“TSV”)实施，所述贯穿硅导通孔包括在DRAM裸片20、22、24、26上的相同位置处至少部分地延伸穿过所述DRAM裸片且连接到形成于裸片20、22、24、26上的相应导体的大量导体。在一个实施例中，DRAM裸片20、22、24、26中的每一者被划分成16个自主分区，所述自主分区中的每一者可含有2或4个独立存储器库。在此情况下，可为读取及写入操作独立地存取一个叠一个地堆叠的每一裸片20、22、24、26的分区。每一组16个经堆叠的分区可称为“存储库(vault)”。因此，存储器系统10可含有16个存储库。
如上所述，逻辑裸片30含有时序校正电路以确保从存储器装置裸片20、22、24、26接收的读取数据信号在其从存储器系统10发射时彼此对准。如在图3中所显示，逻辑裸片30致使读取数据信号将从如图1中所示的存储器装置裸片20、22、24、26接收以使其彼此大致对准。因此，所述读取数据信号是借助大致大于图1中所显示的实际上不存在的复合眼8的复合眼28从存储器系统10发射。
如下文更详细地解释，由逻辑裸片30执行的功能中的一者是将从DRAM裸片20、22、24、26耦合的读取数据位串行化成经由总线14的上游线路42a到42d中的一者的16个并行位中的每一者耦合的16个串行数据位串行流。类似地，逻辑裸片30可执行将经由总线14的16位下游线路40a到40d中的一者耦合的16个串行数据位解串行化以获得256个并行数据位的功能。逻辑裸片30接着经由32位子总线38a到38p中的一者以8位串行流耦合这些256个位。然而，其它实施例可使用不同数目的具有不同宽度的线路40、42或不同数目的具有不同宽度的子总线38a到38p，且其可耦合具有不同结构的数据位。所属领域的技术人员将了解，多个DRAM裸片的堆叠产生具有非常大的容量的存储器装置。此外，使用连接DRAM裸片的非常宽的总线允许数据将以非常高的带宽耦合到所述DRAM裸片及从其耦合。
图4中显示根据本发明的实施例的逻辑裸片30，其连接到处理器12及DRAM裸片20、22、24、26。如图4中所显示，4个下游线路40a到40d中的每一者连接到相应链路接口50a到50d。每一链路接口50a到50d包含解串行化器54，所述解串行化器将16位线路40a到40d中的每一者上的每一16个数据位串行流转换为256个并行位。在存在4个链路接口50a到50d的情况下，所述链路接口可一起输出1024个输出并行位。
链路接口50a到50d中的每一者将其256个并行位施加到相应下游目标60a到60d，所述下游目标在存储器请求是针对写入操作的情况下对所接收包的命令及地址部分进行解码且缓冲写入数据。下游目标60a到60d将其相应命令、地址及可能的写入数据输出到交换机62。交换机62含有16个多路复用器64，所述多路复用器中的每一者将来自下游目标60a到60d中的任一者的命令、地址及任一写入数据引导到DRAM裸片20、22、24、26的其相应存储库。因此，下游目标60a到60d中的每一者可存取DRAM裸片20、22、24、26中的16个存储库中的任一者。多路复用器64使用所述所接收存储器请求中的地址来确定其相应存储库是否是存储器请求的目标。多路复用器64中的每一者将所述存储器请求施加到16个存储库控制器70a到70p中的相应者。
每一存储库控制器70a到70p包含相应存储器控制器80，所述存储器控制器中的每一者包含写入缓冲器82、读取缓冲器84及命令管线86。将从交换机62接收的存储器请求中的命令及地址加载到命令管线86中，所述命令管线随后输出所述所接收的命令及对应地址。所述存储器请求中的任一写入数据均存储于写入缓冲器82中。如下文将更详细地解释，读取缓冲器84用于存储来自相应存储库的读取数据。将来自写入缓冲器82的写入数据与来自存储库控制器70a到70p中的每一者的命令管线86的命令及地址两者均施加到存储器接口88。存储器接口88经由命令/地址总线94将来自命令管线86的命令及地址耦合到DRAM裸片20、22、24、26，且其经由32位数据总线92将来自写入缓冲器82中的每一者的32个写入数据位耦合到DRAM裸片20、22、24、26。
虽然数据作为256个并行位加载到写入缓冲器82中，但其以两组从缓冲器82输出，每一组是128个并行位。这128个位接着进一步由存储器接口88串行化成4组32位数据，所述4组32位数据经由数据总线92耦合。在图4中所显示的实施例中，写入数据与500MHz时钟同步地耦合到写入缓冲器82，以使得数据以每秒16个十亿字节(“GB”)存储于所述写入缓冲器中。写入数据使用2GHz时钟从写入缓冲器82耦合到DRAM裸片20、22、24、26，以使得所述数据以8GB/s从写入缓冲器82输出。因此，只要多于一半的存储器请求并非是到相同存储库的写入操作，写入缓冲器82便将能够至少与数据耦合到写入缓冲器82一样快地将写入数据耦合到DRAM裸片20、22、24、26。
在存储器请求是针对读取操作的情况下，如上文所解释，所述请求的命令及地址以与写入请求相同的方式耦合到DRAM裸片20、22、24、26。响应于读取请求，32个读取数据位经由32位数据总线92从DRAM裸片20、22、24、26输出。存储器接口88将来自所述存储库中的每一者的32个读取数据位解串行化成两组128位读取数据，所述两组128位读取数据施加到读取缓冲器84。在2组128位读取数据已存储于读取缓冲器84中之后，所述读取缓冲器将256个位发射到交换机62。所述交换机包含耦合到相应上游主控器110a到110d的4个输出多路复用器104。每一多路复用器104可将来自存储库控制器70a到70p的任一者的256个并行数据位耦合到其相应上游主控器110a到110d。上游主控器110a到110d将所述256个读取数据位格式化成包数据且将所述包耦合到相应上游链路接口114a到114d。链路接口114a到114d中的每一者包含相应串行化器120，所述串行化器将传入256个位转换为16位上游链路42a到42d中的相应者的每一位上的16位串行流。
如上文所解释，逻辑裸片30校正逻辑裸片30耦合到DRAM裸片20、22、24、26或从其接收的信号的时序，如下文更详细解释。此时序校正由时序校正系统100实施，其中的一者包含于存储器接口88中的每一者中。图5中显示时序校正系统100的实施例。系统100包含时序控制电路134，其输出4个读取数据选通信号RDQS0到RDQS3。选通信号RDQS0到RDQS3是呈交替的高逻辑电平与低逻辑电平的图案。选通信号RDQS0到RDQS3中的每一者施加到4个选通时序调整电路140a到140d中的相应者，所述选通时序调整电路中的每一者从时序控制电路134接收相应时序控制信号。4个选通时序调整电路140a到140d中的每一者将相应经调整读取数据选通信号RDQS0’到RDQS3’发射到DRAM装置裸片20、22、24、26中的相应者。因此，选通时序调整电路140a经由从逻辑裸片30延伸到DRAM装置裸片20的TSV152a将其选通信号RDQS0’发射到第一DRAM装置裸片20。也可经由延伸到其它DRAM装置裸片22、24、26的额外TSV152b到152d耦合选通信号RDQS0’，但其不在内部上连接到相应DRAM装置裸片22、24、26中的任一电路。类似地，选通时序调整电路140b经由两个TSV154a、154b将其选通信号RDQS1’发射到第二DRAM装置裸片22，选通时序调整电路140c经由三个TSV156a、156b、156c将其选通信号RDQS2’发射到第三DRAM装置裸片24，且选通时序调整电路140d经由四个TSV158a、158b、158c、158d将其选通信号RDQS3’发射到第四DRAM装置裸片26。
响应于读取数据选通信号RDQS0’到RDQS3’中的每一者，相应DRAM装置裸片20、22、24、26在共用32位总线150上输出32个读取数据位。所述读取数据位中的每一者是经由相应输入缓冲器162施加到32个接收器160中的相应者(图5中仅显示所述接收器中的一者)。因此，图4中所显示的存储器接口88中的每一者含有32个接收器160。每一接收器160将所接收的读取数据位解串行化成4个读取数据位。因此，由32个接收器160共同接收的32个读取数据位产生128个读取数据位。以类似方式，相应发射器164连接到总线150的每一位以使得图4中所显示的存储器接口88中的每一者含有32个发射器164(图5中仅显示所述发射器中的一者)。发射器164中的每一者经由相应输出缓冲器166发射4个写入数据位且将所述数据串行化成施加到总线150的其相应位的1个写入数据位。
从DRAM装置裸片20、22、24、26中的每一者发射的读取数据的时序由其相应读取数据选通信号RDQS0’到RDQS3’的时序控制。从时序控制电路134输出的时序控制信号致使相应选通时序调整电路140a到140d恰当地调整读取数据选通信号RDQS0’到RDQS3’的时序以便以相同时序在逻辑裸片30处从DRAM装置裸片20、22、24、26中的每一者接收读取数据。因此，接收器160可使用相同时钟信号CLK来捕获读取数据，而不管哪一DRAM装置裸片20、22、24、26发射的读取数据。因此，逻辑裸片30可在无任何额外时序调整的情况下以相同时序从存储器系统发射读取数据，而不管哪一DRAM装置裸片20、22、24、26是所述数据的发起者。
在时序控制电路134的一个实施例中，常规训练序列用于确定选通信号RDQS0’到RDQS3’中的每一者的正确时序，例如第6,882,304号美国专利中所揭示。时序控制电路134致使选通信号RDQS0’到RDQS3’中的每一者的时序在接收器160尝试捕获已知读取数据时以递增方式调整。接着在正常操作期间使用最佳捕获读取数据的时序。举例来说，可通过使用位于成功地捕获读取数据的所有时序值中间的时序来确定所述最佳时序。
存储器接口88的所揭示的实施例仅使用时序控制电路100来调整读取数据的时序。然而，在其它实施例中，类似时序控制电路100以类似方式调整写入数据信号、命令信号及/或地址信号的时序。在每一情况下，所述时序控制电路可变化发射到DRAM装置裸片20、22、24、26的这些信号的时序，以使得其可由DRAM装置裸片在恰当时间处接收。可通过在以递增方式变化这些信号的时序以确定哪一时序可最佳地捕获于DRAM装置裸片20、22、24、26中时进行读取操作来确定所述恰当时序。此外，虽然时序控制电路100用于将经恰当计时的读取选通信号施加到4个DRAM装置裸片20、22、24、26，但其它实施例使用较少或额外数目的DRAM装置裸片。
图6中显示选通时序调整电路140a到140d中的每一者的实施例。虽然在图6中仅显示一个时序调整电路140，但将理解，所述时序调整电路中的4个时序调整电路将用于图5的时序控制电路100中。如上文所解释，时序调整电路140接收相应读取数据选通信号RDQS，其由可标记为A到H的交替的高逻辑电平与低逻辑电平组成。RDQS信号施加到两个寄存器170、172，所述两个寄存器中的每一者具有4个输出Q0到Q3。寄存器170、172交替地由从触发器176的相应输出接收的相应互补启用信号启用。触发器176经配置以双态切换以使得其响应于时钟信号CLK_1XSE的每一上升沿而切换状态。在一个实施例中，时钟信号CLK_1XSE具有500MHz的频率，以使得触发器176输出信号Q高持续4ns，且接着输出Q*高持续4ns。因此，触发器176首先启用寄存器170持续4ns且接着启用寄存器172持续4ns。然而，在其它实施例中，时钟信号CLK_1XSE具有不同频率。因此，寄存器170输出在读取数据选通信号RDQS中标示为A到D的信号，且寄存器172输出在读取数据选通信号RDQS中标示为E到H的信号。
由寄存器170、172输出的信号施加到两个多路复用器180、182。更具体来说，来自寄存器170、172标示为A、C、E、G的信号施加到多路复用器180的相应输入，且来自寄存器170、172标示为B、D、F、H的信号施加到多路复用器182的相应输入。多路复用器180、182由相应选择信号控制以致使其输入中的一者施加到其输出。所述选择信号由选择器188产生，此可使用特别配置计数器实施。选择器188由时钟信号CLK_4X计时，所述时钟信号在一个实施例中具有1GHz的频率且为差分时钟信号以使得所述时钟信号具有不同状态。然而，时钟信号CLK_4X经由延迟电路190耦合，所述延迟电路可以是(举例来说)延迟线或相位内插器。延迟电路190通过由来自时序控制电路134(图5)的相应时序控制信号控制的可调整延迟来延迟时钟信号CLK_4X。选择器188首先致使多路复用器180输出来自寄存器170的信号A，且接着致使多路复用器182输出来自寄存器170的信号B。类似地，选择器188接着致使多路复用器180输出来自寄存器170的信号C，且其接着致使多路复用器182输出来自寄存器170的信号D。以相同方式，选择器188致使多路复用器180、182按顺序输出信号E到H。多路复用器180、182的相应输出施加到串行化器194的相应输入。
除时钟信号CLK_4X施加到选择器188外，时钟信号CLK_4X中的一者也施加到串行化器194的时钟输入。所述时钟信号交替地选择其输入中的每一者且将其耦合到其输出。因此，虽然标示为A、C、E、G的信号施加到一个输入且信号B、D、F、H施加到另一输入，但串行化器194以次序A、B、C、D、E、F、G、H输出信号。因此，串行化器194输出施加到寄存器170、172的原始读取选通信号RDQS，除了选通信号RDQS的时序已由时序控制信号调整来产生时序经调整的读取选通信号RDQS’外。此RDQS’信号经由输出缓冲器196发射到其相应DRAM装置裸片20、22、24、26，如上文参照图5所解释。因此，选择器188、多路复用器180、182及串行化器188一起实施串行化电路。
图7中显示图5中所显示的接收器160的实施例。接收器160接收一个读取数据DQ位，所述读取数据DQ位在一个实施例中由8个串行读取数据位组成，且如上文参照图5所解释将其解串行化。出于促进解释接收器160的目的，这些串行读取数据DQ位将标示为位A到H。在经由输入缓冲器204耦合后，所述读取数据位施加到8个触发器200a到200h的相应数据输入。触发器200a到200h是由选择器208计时，此可由计数器实施。然而，交替触发器200a、200c、200e、200g是由从选择器208接收的信号的上升沿计时，而触发器200b、200d、200f、200h是由从选择器208接收的信号的下降沿计时。另外，相同信号施加到邻近触发器200a、200b到200g、200h。
当对选择器208计时时，其输出中的每一者响应于在一个实施例中具有1GHz的频率的时钟信号CLK_2X的上升沿按顺序转变为高。因此，触发器200a首先输出串行读取数据位A，且连续输出直到在迟于来自选择器208的所接收信号再次转变为高时4ns再次计时为止。触发器200b在时钟上迟于对触发器200a计时的相同信号的下降沿1ns，以使得触发器200b输出串行读取数据位B持续4ns。然而，在施加到触发器200a、200b的信号转变为低的同时，施加到触发器200c、200d的信号转变为高以致使触发器200c输出串行读取数据位C持续4ns。以类似方式，触发器200d到200g按顺序输出标示为D到G的读取数据位。在4ns结束时，所有串行数据位A到G将已从触发器200a到200h输出。
来自前4个触发器200a到200d中的每一者的输出施加到相应多路复用器210a到210d的第一输入，且来自第二4个触发器200e到200h中的每一者的输出施加到相应多路复用器210a到210d的第二输入。多路复用器210a到210d每一者由从触发器212接收的信号控制，所述触发器经配置以响应于来自AND门214的信号而双态切换。AND门214在其输入中的一者处接收时钟信号CLK_1XSE，所述时钟信号CLK_1XSE在一个实施例中(其可被再调用)具有500MHz的频率。AND门214的另一输入从触发器216的输出接收信号。触发器216具有数据输入，其从触发器218的输出接收信号。触发器218在其数据输入处接收读取启用信号RD_EN，且其由时钟信号CLK_1XSE计时。
在操作中，当读取启用信号RD_EN转变为高时，时钟信号CLK_1XSE的下一上升沿致使触发器218输出施加到触发器216的数据输入的高输出信号。来自触发器218的此高输出信号也施加到选择器208的启用输入以允许其开始对触发器200a到200h进行计时以使得其可共同输出串行读取数据位。在时钟信号CLK_1XSE的下一上升沿上，触发器216转变为高，从而致使AND门214的输出转变为高。接着对触发器212进行计时，且其连续由时钟信号CLK_1XSE计时直到RD_EN信号在读取操作的结束时转变为低。在触发器212经配置以双态切换的情况下，其输出为高的信号持续4ns且接着输出为低的信号持续4ns。因此，多路复用器210a到210d输出串行数据位A到D持续4ns，且其接着输出串行数据位E到H持续4ns。因此，用于输出位A到H的8ns与所述8个串行数据位A到H施加到接收器160的8ns一致。当然，本文中已出于解释目的提供了时序及频率实例，且其可针对其它实施例而有所不同。
从上文将了解，虽然本文中已出于图解说明目的描述了本发明的具体实施例，但可在不背离本发明的精神及范围的情况下做出各种修改。举例来说，虽然本发明的实施例是在经堆叠的DRAM裸片的背景中加以解释，但将理解，所述经堆叠的裸片可以是其它类型的存储器装置裸片，例如快闪存储器装置裸片。因此，本发明不受除所附权利要求书外的任何限制。

Claims (26)

1.一种存储器系统，其包括：
多个堆叠式存储器装置裸片，其含有多个存储器单元，其中所述多个堆叠式存储器装置裸片中的每一者可操作以在依据相应读取数据选通的接收而确定的时间处发射其相应组的读取数据信号；及
逻辑裸片，其经由多个导体耦合到所述存储器装置裸片，所述逻辑裸片可操作以将数据写入到所述存储器装置裸片及从所述存储器装置裸片读取数据，所述逻辑裸片包含时序校正系统，该时序校正系统可操作以通过调整在所述多个堆叠式存储器装置裸片中的每一者处接收相应读取选通信号的时间来控制在所述逻辑裸片处接收来自所述存储器装置裸片中的每一者的所述相应组的读取数据信号的时序。
2.根据权利要求1所述的存储器系统，其中所述多个堆叠式存储器装置裸片经由多个贯穿硅导通孔而彼此连接且连接到所述逻辑裸片。
3.根据权利要求2所述的存储器系统，其中所述时序校正系统包括：
选通时序调整电路，其用于所述存储器装置裸片中的每一者，所述选通时序调整电路中的每一者经构造以便以由相应时序控制信号控制的时序来输出读取选通信号；及
时序控制电路，其产生所述相应时序控制信号且将所述时序控制信号施加到相应存储器装置裸片，所述时序控制电路产生所述时序控制信号，从而致使所述逻辑裸片以大致相同时序接收由所述存储器装置裸片发射的所述相应组的读取数据。
4.根据权利要求3所述的存储器系统，其中所述时序控制电路可操作以通过将相应多个时序控制信号提供到所述选通时序调整电路中的每一者来产生所述时序控制信号中的每一者，所述时序控制信号致使相应选通时序调整电路使所述相应读取选通信号的所述时序在一范围内变化，从而致使所述相应存储器装置裸片在于一范围内变化的时间处将其相应组的读取数据信号提供到所述逻辑裸片，所述时序控制电路可操作以将致使所述逻辑裸片在所述范围内的合适时间处接收所述组的读取数据信号的时序控制信号用作用于施加到所述相应选通时序调整电路的所述时序控制信号。
5.根据权利要求2所述的存储器系统，其中所述时序校正系统包括多个数据接收器，所述数据接收器中的每一者可操作以从所述存储器装置裸片中的每一者接收对应读取数据信号，所述接收器可操作以将所述所接收的读取数据信号解串行化成多个并行读取数据位。
6.根据权利要求5所述的存储器系统，其中所述接收器中的每一者可操作以响应于时钟信号而捕获所述所接收的读取数据信号，所有所述多个接收器使用相同的所述时钟信号来捕获其相应的所接收的读取数据信号。
7.根据权利要求5所述的存储器系统，其中所述接收器中的每一者包括：
多个触发器，其经耦合以接收所述读取数据信号，所述触发器中的每一者可操作以存储所述读取数据信号的相应样本且将其施加到输出；
选择器，其可操作以产生时钟信号且将所述时钟信号按顺序施加到相应触发器以使得所述触发器存储所述读取数据信号的所述相应样本；及
多个多路复用器，所述多路复用器中的每一者耦合到所述多个触发器的相应输出，所述多路复用器响应于时钟信号以交替地从所述多个触发器的相应对输出所述相应样本。
8.根据权利要求2所述的存储器系统，其中所述存储器装置裸片中的每一者包括相应的动态随机存取存储器装置裸片。
9.一种时序校正系统，其包括：
电路，其产生多个数据选通信号；
多个选通时序调整电路，其接收所述数据选通信号中的相应数据选通信号，所述选通时序调整电路中的每一者包括：
寄存器，其存储所述相应数据选通信号且将所述所存储的数据选通信号的多个位施加到相应输出端子；
串行化电路，其从所述寄存器接收所述数据选通信号的所述位，所述串行化电路可操作以在依据经调整时钟信号而确定的时间处以串行形式输出所述数据选通信号的所述位；及
时序控制电路，其产生多个时序控制信号，所述时序控制信号中的每一者施加到所述选通时序调整电路中的相应选通时序调整电路中的延迟电路，所述时序控制电路将相应读取选通信号从逻辑裸片发射到存储器装置裸片中的每一者。
10.根据权利要求9所述的时序校正系统，其中所述延迟电路经配置以接收时钟信号且以对应于时序控制信号的延迟，输出所述经调整时钟信号。
11.根据权利要求9所述的时序校正系统，其中所述延迟电路包括相位内插器。
12.根据权利要求9所述的时序校正系统，其中所述延迟电路包括延迟线。
13.根据权利要求9所述的时序校正系统，其中所述寄存器包括：
第一寄存器，其存储所述数据选通信号的第一多个连续位；及
第二寄存器，其存储所述数据选通信号的第二多个连续位，所述数据选通信号的所述第二多个连续位紧跟着所述数据选通信号的所述第一多个连续位。
14.根据权利要求13所述的时序校正系统，其中所述串行化电路包括：
第一多路复用器，其经耦合以接收从所述第一寄存器输出的所述数据选通信号的交替位及从所述第二寄存器输出的所述数据选通信号的交替位，所述第一多路复用器可响应于第一控制信号而操作以将所述数据选通信号的接收的所述交替位中的每一者耦合到第一输出端子；
第二多路复用器，其经耦合以接收从所述第一寄存器输出的所述数据选通信号的未施加到所述第一多路复用器的交替位及从所述第二寄存器输出的所述数据选通信号的未施加到所述第一多路复用器的交替位，所述第二多路复用器可响应于第二控制信号而操作以将所述数据选通信号的所述所接收位中的每一者耦合到第二输出端子；
选择器，其可响应于时钟信号而操作以产生所述第一控制信号及所述第二控制信号，所述第一控制信号及所述第二控制信号致使所述第一多路复用器及所述第二多路复用器将所述数据选通信号的所述所接收位中的每一者分别地按顺序耦合到所述第一输出端子及所述第二输出端子；及
串行化器电路，其分别耦合到所述第一多路复用器及所述第二多路复用器的所述第一输出端子及所述第二输出端子，所述串行化器电路可操作以在依据所述经调整时钟信号而确定的时间处交替地输出从所述第一多路复用器及所述第二多路复用器所接收的所述数据选通信号的位。
15.根据权利要求9所述的时序校正系统，其中所述时序控制电路可操作以通过将相应多个时序控制信号提供到所述选通时序调整电路中的每一者来产生所述时序控制信号中的每一者，所述时序控制信号致使所述相应选通时序调整电路使所述相应读取选通信号的时序在一范围内变化，从而致使相应存储器装置裸片在于一范围内变化的时间处将其相应组的读取数据信号提供到所述逻辑裸片，所述时序控制电路可操作以将致使所述逻辑裸片在所述范围内的合适时间处接收所述组的读取数据信号的时序控制信号用作用于施加到所述相应选通时序调整电路的所述时序控制信号。
16.一种使用存储器系统的系统，其包括：
存储器存取装置；及
存储器系统，其耦合到所述存储器存取装置，所述存储器系统包括：
多个堆叠式存储器装置裸片，其可操作以响应于所接收的读取选通信号而发射读取数据；及
逻辑裸片，其耦合到所述存储器存取装置且耦合到所述存储器装置裸片，所述逻辑裸片可操作以将数据写入到所述存储器装置裸片及从所述存储器装置裸片读取数据，所述逻辑裸片包含可操作以控制将所述读取选通信号施加到相应存储器装置裸片的时序的时序校正系统，所述逻辑裸片可操作以大致在从所述存储器装置裸片接收后即刻将所述读取数据发射到所述存储器存取装置，所述逻辑裸片可操作以将相应读取选通信号从所述逻辑裸片发射到所述存储器装置裸片中的每一者。
17.根据权利要求16所述的系统，其中所述存储器装置裸片中的每一者发射所述读取数据的时序是依据所述存储器装置裸片中的每一者接收所述相应读取选通信号的时间确定的。
18.根据权利要求17所述的系统，其中所述时序校正系统包括：
选通时序调整电路，其用于所述存储器装置裸片中的每一者，所述选通时序调整电路中的每一者经构造以便以由相应时序控制信号控制的时序输出所述相应读取选通信号；及
时序控制电路，其产生所述相应时序控制信号且将所述时序控制信号施加到所述相应存储器装置裸片，所述时序控制电路产生所述时序控制信号，从而致使所述逻辑裸片以大致相同时序接收由所述存储器装置裸片发射的相应组的读取数据。
19.根据权利要求18所述的系统，其中所述时序控制电路可操作以通过将相应多个时序控制信号提供到所述选通时序调整电路中的每一者来产生所述时序控制信号中的每一者，所述时序控制信号致使相应选通时序调整电路使所述相应读取选通信号的所述时序在一范围内变化，从而致使所述相应存储器装置裸片在于一范围内变化的时间处将其相应组的读取数据信号提供到所述逻辑裸片，所述时序控制电路可操作以将致使所述逻辑裸片在所述范围内的合适时间处接收所述组的读取数据信号的时序控制信号用作用于施加到所述相应选通时序调整电路的所述时序控制信号。
20.根据权利要求17所述的系统，其中所述逻辑裸片包括多个数据接收器，所述数据接收器中的每一者可操作以从所述存储器装置裸片中的每一者接收对应读取数据信号，所述接收器可操作以将所述所接收的读取数据信号解串行化成多个并行读取数据位且将所述并行读取数据位施加到所述存储器存取装置。
21.根据权利要求17所述的系统，其中所述存储器装置裸片中的每一者包括相应的动态随机存取存储器装置裸片。
22.一种从多个堆叠式存储器装置裸片耦合读取数据的方法，所述堆叠式存储器装置裸片中的每一者连接到逻辑裸片，所述方法包括：
响应于所述存储器装置裸片接收相应读取选通信号而将读取数据从所述存储器装置裸片中的每一者发射到逻辑裸片；
调整将相应读取选通信号从所述逻辑裸片发射到所述存储器装置裸片中的每一者的时序以致使所述逻辑裸片在大致相同时间处从所述存储器装置裸片中的每一者接收所述读取数据；及
将相应读取选通信号从所述逻辑裸片发射到所述存储器装置裸片中的每一者。
23.根据权利要求22所述的方法，其中所述调整将相应读取选通信号发射到所述存储器装置裸片中的每一者的所述时序的动作包括进行训练序列以确定哪一时序允许所述逻辑裸片合适地捕获所述读取数据。
24.根据权利要求23所述的方法，其中所述训练序列包括：
将所述读取选通信号重复地发射到所述存储器装置裸片中的每一者，在时间范围内的不同时间处发射所述读取选通信号；
响应于所述读取选通信号中的每一者被发射到所述存储器装置裸片中的每一者而在所述逻辑裸片处接收读取数据；
确定所述读取选通信号中的每一者的哪一时序致使所述逻辑裸片在大致相同时间处从所述存储器装置裸片中的每一者接收所述读取数据；及
随后使用所确定的时序来将所述读取选通信号中的每一者发射到相应存储器装置裸片。
25.根据权利要求22所述的方法，其中所述调整将相应读取选通信号发射到所述存储器装置裸片中的每一者的所述时序的动作包括：
提供具有多个串行位的读取选通信号；
将所述读取选通信号解串行化以将所述多个串行位转换为多个对应并行位；及
将所述多个对应并行位中的每一者发射到相应存储器装置裸片作为串行位流，其开始于经调整以致使所述逻辑裸片在大致相同于在所述逻辑裸片处接收来自其它存储器装置裸片的相应读取数据的时间处接收所述读取数据的时间处。
26.根据权利要求25所述的方法，其中，所述相应读取数据响应于时钟信号而发射自所述存储器装置裸片中的每一者，相同时钟信号被用于从所有所述存储器装置裸片捕获所述相应读取数据。
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