KR20110033234A - 적층된 메모리 디바이스 다이들을 이용하는 메모리 시스템 및 방법, 및 그 메모리 시스템을 이용하는 시스템 - Google Patents

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Abstract

메모리 시스템 및 방법은 서로에 및 로직 다이에 연결된 적층된 메모리 디바이스 다이들을 이용한다. 로직 다이는 그 로직 다이가, 메모리 디바이스 다이들 각각으로부터, 판독 데이터 신호들과 같은, 신호들을 수신하는 타이밍을 제어하도록 동작 가능한 타이밍 정정 시스템을 포함할 수 있다. 타이밍 정정은 메모리 디바이스 다이들 각각에 인가되는, 판독 스트로브 신호들과 같은, 각각의 스트로브 신호들의 타이밍을 조정하는 것에 의해 판독 데이터 또는 다른 신호들의 타이밍을 제어한다. 메모리 디바이스 다이들은 그것이 각각의 스트로브 신호들을 수신하는 때에 의해 결정된 시간에 메모리 디바이스에 판독 데이터를 송신할 수 있다. 스트로브 신호들 각각의 타이밍은 메모리 디바이스 다이들 모두로부터의 판독 데이터 또는 다른 신호들이 동시에 수신되도록 조정된다.

Description

적층된 메모리 디바이스 다이들을 이용하는 메모리 시스템 및 방법, 및 그 메모리 시스템을 이용하는 시스템{MEMORY SYSTEM AND METHOD USING STACKED MEMORY DEVICE DICE, AND SYSTEM USING THE MEMORY SYSTEM}
이 발명은 메모리 디바이스들에 관한 것으로, 특히, 하나 이상의 실시예들에서 로직 다이(logic die)에 연결된 복수의 적층된 메모리 디바이스 다이들을 갖는 메모리 시스템에 관한 것이다.
모든 유형들의 메모리 디바이스들이 진화함에 따라, 여러 가지 점들에서 그들의 성능을 개선하는 데 끊임없는 진보가 이루어졌다. 예를 들면, 메모리 디바이스들의 저장 용량은 계속해서 기하급수적으로 증가하였다. 이 증가된 용량은, 메모리 디바이스들을 포함하는 전자 시스템들의 기하급수적으로 더 높은 동작 속도들과 결합되어, 높은 메모리 디바이스 대역폭을 한층 더 중요하게 만들었다. 다이내믹 랜덤 액세스 메모리("DRAM") 디바이스들과 같은, 메모리 디바이스들이 더 높은 대역폭을 필요로 하는 하나의 응용은 컴퓨터 시스템들에서 시스템 메모리로서 그것들을 이용하는 것이다. 프로세서들의 동작 속도가 증가함에 따라, 프로세서들은 상응하여 더 높은 속도로 데이터를 판독하고 기입할 수 있다. 하지만 종래의 DRAM 디바이스들은 종종 이러한 더 높은 속도로 데이터를 판독하고 기입하기 위한 대역폭들을 갖고 있지 않고, 그것에 의하여 종래의 컴퓨터 시스템들의 성능을 느리게 한다. 이 문제는 멀티코어 프로세서들 및 다중 프로세서 컴퓨터 시스템들 쪽으로의 추세에 의해 악화된다. 현재 고성능 서버들(high-end servers)로서 동작하는 컴퓨터 시스템들은 시스템 메모리 디바이스들의 제한된 데이터 대역폭 때문에 모든 4개의 클록 사이클들 중에서 3개나 되는 클록 사이클들을 헛되어 보내는(idle) 것으로 추정된다. 사실, 시스템 메모리로서 동작하는 DRAM 디바이스들의 제한된 대역폭은 컴퓨터 시스템들의 성능을 그것들이 다른 경우라면 달성할 수 있을 성능의 10%만큼 낮게 감소시킬 수 있다.
메모리 디바이스들의 데이터 대역폭을 증가시키려는 다양한 시도들이 이루어졌다. 예를 들면, 보다 높은 대역폭으로 어레이들에 및 어레이들로부터 데이터를 전송하기 위해 보다 폭이 넓은 내부 데이터 버스들이 이용되었다. 그러나, 그렇게 하는 것은 통상적으로 메모리 디바이스 인터페이스에서 기입 데이터가 직렬화되고(serialized) 판독 데이터가 역직렬화되는(deserialized) 것을 요구한다. 다른 접근 방법은 단순히 메모리 디바이스들의 사이즈를 증대하거나(scale up) 반대로 그들의 피처 사이즈들(feature sizes)을 축소시키는 것이었지만, 여러 가지 이유 때문에, 크기 조정(scaling)은 보다 높은 데이터 대역폭들에 대한 수요의 기하급수적인 증가에 보조를 맞출 수 없었다. 동일한 패키지에 몇 개의 집적 회로 디바이스 다이들을 적층하는 제안들도 있었지만, 그렇게 하는 것은 극복되어야 하는 다수의 다른 문제들을 일으킬 우려가 있다.
메모리 디바이스 다이들을 서로의 위에 적층하는 것의 하나의 잠재적인 문제는 그것이 메모리 디바이스들 각각에 또는 그 각각으로부터 송신되는 신호들 사이에 신호 타이밍 스큐들(signal timing skews)을 일으킬 수 있다는 것이다. 메모리 디바이스들 각각과 패키징된 메모리 디바이스들에 대한 인터페이스 사이의 거리들이 각 메모리 디바이스마다 변화하는 한에 있어서는, 메모리 디바이스들 각각에 및 그 각각으로부터 신호들이 송신되는 데 필요한 시간은 본질적으로 변할 것이다. 이것은 적층 내에, 예를 들면, 8개의 메모리 디바이스들과 같은, 다수의 메모리 디바이스들이 있을 수 있기 때문에 무시 못할 문제일 수 있다. 게다가, 프로세스, 온도 및 공급 전압 변동들 때문에, 메모리 디바이스들의 타이밍 성능들은 비록 그것들이 동일한 웨이퍼 상에 제조된다 할지라도 변할 수 있다. 그러한 신호 타이밍 스큐들의 예가 도 1에 도시되어 있고, 도 1은 4개의 적층된 다이내믹 랜덤 액세스 메모리("DRAM") 디바이스 다이들 DRAM0-DRAM1 각각에 대한 패키지 인터페이스에서 판독 데이터 신호들이 유효한 것으로 간주되는 기간을 나타낸다. 이 데이터 유효 기간은 때때로 데이터 "아이"(eye)로 불린다. 거기에 도시된 바와 같이, DRAM2에 대한 판독 데이터가 먼저 유효하고, 그 다음으로 DRAM0, DRAM1 및 마지막으로 DRAM3가 뒤를 잇는다. 모든 판독 데이터가 유효한 기간, 즉, 모든 DRAM에 대한 합성 아이(composite eye)(8)는 거의 존재하지 않는다. 그러므로, 메모리 컨트롤러 또는 프로세서와 같은, 메모리 액세스 디바이스가 단일 클록 신호를 이용하여 판독 데이터를 캡처하는 것은 매우 어려울 것이고, 특히 메모리 디바이스들의 동작 속도들 및 결과적인 데이터 전송 레이트들이 계속해서 증가하기 때문에 그러할 것이다.
과거에는, 상이한 메모리 디바이스들로부터의 신호 스큐들의 문제는 각각의 판독 데이터와 함께 메모리 디바이스들로부터 각각의 판독 스트로브 신호들을 송신하는 것에 의해 크게 경감되었다. 스트로브 신호는 그 후 메모리 액세스 디바이스들에 의해 판독 데이터를 캡처하는 데 이용된다. 메모리 디바이스들 각각으로부터의 판독 데이터의 타이밍의 차이들이 스트로브 신호들의 타이밍의 차이들에 의해 실질적으로 매칭되는 한에 있어서는, 스트로브 신호들의 전이들(transitions)은 각 메모리 디바이스로부터의 데이터 아이에서 실질적으로 중심에 있고, 그것에 의하여 메모리 액세스 디바이스가 메모리 디바이스들 각각으로부터 판독 데이터를 성공적으로 캡처하게 한다. 메모리 디바이스들의 동작 속도가 계속해서 증가함에 따라, 이러한 접근 방법조차 충분하지 않았다. 그 결과, 스트로브 신호들의 타이밍을, 메모리 디바이스들에서 그것들의 송신 시간들을 조정하는 것에 의해 또는 메모리 액세스 디바이스에서 조정 가능한 양만큼 그것들을 지연시키는 것에 의해, 조정하는 기법들이 개발되었다. 다르게는, 판독 데이터의 비트들 각각의 타이밍은 판독 스트로브 신호의 타이밍에 관하여 조정될 수 있다. 이런 식으로 판독 데이터의 각 비트의 타이밍을 조정하는 메모리 디바이스의 예는 미국 특허 번호 6,882,304에서 설명되어 있다.
판독 스트로브 신호들과 판독 데이터 신호들 사이에 타이밍을 조정하는 종래의 접근 방법은 적층된 메모리 디바이스 다이들에 대하여 이용될 수 있다. 그러나, 그렇게 하는 것은 각 메모리 디바이스에서 다량의 타이밍 조정 회로를 필요로 할 것이고, 그것에 의하여 메모리 용량을 제공하기 위해 이용 가능한 각 메모리 디바이스의 영역을 감소시킬 것이다. 각 메모리 디바이스 다이에서 판독 스트로브 신호와 판독 데이터 신호 사이에 타이밍을 조정하는 것은 또한 각 메모리 디바이스로부터 판독 스트로브 신호를 송신하는 것을 필요로 할 것이다. 또한, 비록 타이밍 문제들은 판독 데이터 신호들에 관하여 설명되었지만, 기입 데이터 신호들, 명령 신호들 및 어드레스 신호들에 대해서도 본질적으로 동일한 유형의 문제들이 존재할 수 있다. 만약 이러한 유형들의 신호들 각각에 대하여 각 메모리 디바이스에 또는 각 메모리 디바이스로부터 개별 스트로브 신호가 송신된다면, 그 스트로브 신호들은 패키징된 메모리 디바이스들이 다수의 스트로브 단자들을 포함하는 것을 요구할 것이다. 예를 들면, 만약 8개의 메모리 디바이스 다이들이 적층된다면, 모든 이러한 유형들의 신호들의 메모리 디바이스들에 또는 메모리 디바이스들로부터 스트로브 신호를 전송하기 위해서는 32개의 단자들이 요구될 것이다. 하지만, 메모리 디바이스 패키지 내의 이용 가능한 영역의 부족 및 메모리 디바이스가 설치된 회로 기판 또는 버스에서 요구될 다수의 도체들 때문에 메모리 디바이스에서 단자들의 수를 과도하게 증가시키는 것은 일반적으로 바람직하지 않은 것으로 생각된다.
그러므로, 메모리 용량을 위해 이용 가능한 다이의 영역을 최대화하고 필요한 단자들의 수를 과도하게 증가시키지 않는 방식으로 적층된 메모리 디바이스 다이들에 또는 적층된 메모리 디바이스 다이들로부터 송신되는 신호들 사이의 타이밍 스큐들로부터 기인하는 문제들 및 한계들을 최소화하는 방법 및 장치에 대한 요구가 존재한다.
도 1은 복수의 적층된 메모리 디바이스 다이들 각각으로부터의 판독 데이터 신호들의 타이밍이 서로에 관하여 스큐되는 방식을 나타내는 타이밍도이다.
도 2는 본 발명의 실시예에 따른 적층된 메모리 디바이스 다이들을 포함하는 메모리 시스템을 포함하는 프로세서 기반 시스템의 블록도이다.
도 3은 본 발명의 실시예에 따른 정정된 타이밍을 갖는 판독 데이터 신호와 함께 도 1에 도시된 판독 데이터 신호들의 타이밍을 나타내는 타이밍도이다.
도 4는 메모리 시스템을 보다 상세히 나타내는 도 2의 프로세서 기반 시스템의 실시예의 보다 상세한 블록도이다.
도 5는 도 2 및 4의 메모리 시스템에서 이용되는 타이밍 정정 시스템의 실시예를 나타내는 블록도이다.
도 6은 도 5의 타이밍 정정 시스템에서 이용되는 스트로브 타이밍 조정 회로의 실시예를 나타내는 블록도이다.
도 7은 도 5의 타이밍 정정 시스템에서 이용되는 수신기의 실시예를 나타내는 블록도이다.
본 발명의 실시예에 따른 고용량, 고대역폭 메모리 시스템(10)을 포함하는 컴퓨터 시스템이 도 2에 도시되어 있다. 메모리 시스템(10)은 다운스트림 레인들(downstream lanes) 및 개별 업스트림 레인들(upstream lanes)(도 2에 도시되지 않음)로 나누어지는 비교적 폭이 좁은 고속 버스(14)를 통하여 프로세서(12)에 연결된다. 메모리 시스템(10)은, 서로의 위에 적층된, 서로 동일할 수 있는, 4개의 DRAM 다이들(20, 22, 24, 26)을 포함한다. 비록 메모리 시스템(10)은 4개의 DRAM 다이들(20, 22, 24, 26)을 포함하지만, 메모리 디바이스의 다른 실시예들은 더 많은 또는 더 적은 수의 DRAM 다이들을 이용한다. 적층된 DRAM 다이들(20, 22, 24, 26)은, 프로세서(12)와의 인터페이스로서 역할을 하는, 로직 다이(30)에 연결된다. 로직 다이(30)는, 예를 들면 로직 다이(30)의 위에 DRAM 다이들(20, 22, 24, 26)을 적층하는 것에 의해, 임의의 순서로 DRAM 다이들(20, 22, 24, 26)에 관하여 물리적으로 배치될 수 있다. 그러나, 로직 다이(30)는, 예를 들면, DRAM 다이들(20, 22, 24, 26)의 적층의 중앙에 배치될 수 있다.
로직 다이(30)는, 예를 들면 DRAM 다이들(20, 22, 24, 26)에서 구현되어야 하는 기능들의 수를 제한하기 위해, 메모리 시스템(10) 내의 다양한 기능들을 구현할 수 있다. 예를 들면, 로직 다이(30)는 DRAM 다이들(20, 22, 24, 26) 내의 메모리 셀들의 전력 관리 및 리프레시와 같은, 메모리 관리 기능들을 수행할 수 있다. 몇몇 실시예들에서, 로직 다이(30)는 오류 검사 및 정정("ECC") 기능들을 수행할 수 있다. 여기에 설명된 실시예들에서, 로직 다이(30)는, 아래에 더 상세히 설명되는 바와 같이, 로직 다이(30)가 DRAM 다이들(20, 22, 24, 26)에 연결하거나 DRAM 다이들(20, 22, 24, 26)로부터 수신하는 신호들의 타이밍 정정을 구현한다.
DRAM 다이들(20, 22, 24, 26)은 서로에 연결될 수 있고, 그것들은 비교적 폭이 넓은 버스(34)에 의해 로직 다이(30)에 연결된다. 버스(34)는, DRAM 다이들 상의 동일한 위치들에서 DRAM 다이들(20, 22, 24, 26)을 통하여 적어도 부분적으로 연장하는 다수의 도체들을 포함하고 그 다이들(20, 22, 24, 26) 상에 형성된 도체들에 연결되는, 스루 실리콘 비아들(through silicon vias; "TSVs")을 사용하여 구현될 수 있다. 하나의 실시예에서, DRAM 다이들(20, 22, 24, 26) 각각은 16개의 자율적인 파티션들로 나누어지고, 그 각각은 2개 또는 4개의 독립 메모리 뱅크들을 포함할 수 있다. 그러한 경우, 서로의 위에 적층되는 각 다이들(20, 22, 24, 26)의 파티션들은 판독 및 기입 동작들을 위해 독립적으로 액세스될 수 있다. 16개의 적층된 파티션들의 각 세트는 "볼트"(vault)로 불릴 수 있다. 따라서, 메모리 시스템(10)은 16개의 볼트들을 포함할 수 있다.
위에 언급된 바와 같이, 로직 다이(30)는 메모리 디바이스 다이들(20, 22, 24, 26)로부터 수신된 판독 데이터 신호들이 그것들이 메모리 시스템(10)으로부터 송신될 때 서로 정렬되는 것을 보증하기 위한 타이밍 정정 회로를 포함한다. 도 3에 도시된 바와 같이, 로직 다이(30)는 도 1에 도시된 바와 같이 메모리 디바이스 다이들(20, 22, 24, 26)로부터 수신될 판독 데이터 신호들을 그것들이 서로에 관하여 실질적으로 정렬되도록 한다. 그 결과, 판독 데이터 신호들은 도 1에 도시된 사실상 존재하지 않는 합성 아이(8)보다 상당히 더 큰 합성 아이(28)를 이용하여 메모리 시스템(10)으로부터 송신된다.
아래에 더 상세히 설명되는 바와 같이, 로직 다이(30)에 의해 수행되는 기능들 중 하나는 DRAM 다이들(20, 22, 24, 26)로부터 연결된 판독 데이터 비트들을 버스(14)의 업스트림 레인들(42a-d) 중 하나의 16개의 병렬 비트들 각각을 통하여 연결된 16개의 직렬 데이터 비트들의 직렬 스트림으로 직렬화하는 것이다. 유사하게, 로직 다이(30)는 버스(14)의 16 비트 다운스트림 레인들(40a-d) 중 하나를 통하여 연결된 16개의 직렬 데이터 비트들을 역직렬화하여 256개의 병렬 데이터 비트들을 획득하는 기능들을 수행할 수 있다. 로직 다이(30)는 그 후 이 256 비트들을 32 비트 서브-버스들(sub-buses)(38a-p) 중 하나를 통하여 8 비트의 직렬 스트림에 연결된다. 그러나, 다른 실시예들은 상이한 폭들을 갖는 상이한 수의 레인들(40, 42) 또는 상이한 폭들을 갖는 상이한 수의 서브-버스들(38a-p)을 이용할 수 있고, 그것들은 상이한 구조들을 갖는 데이터 비트들을 연결할 수 있다. 이 기술의 숙련자에 의해 이해되는 바와 같이, 다수의 DRAM 다이들의 적층은 매우 큰 용량을 갖는 메모리 디바이스를 생성한다. 더욱이, DRAM 다이들을 연결하는 매우 폭이 넓은 버스의 사용은 데이터가 매우 높은 대역폭으로 DRAM 다이들에 및 DRAM 다이들로부터 연결되게 한다.
프로세서(12) 및 DRAM 다이들(20, 22, 24, 26)에 연결된 본 발명의 실시예에 따른 로직 다이(30)가 도 4에 도시되어 있다. 도 4에 도시된 바와 같이, 4개의 다운스트림 레인들(40a-d) 각각은 각각의 링크 인터페이스(50a-d)에 연결된다. 각 링크 인터페이스(50a-d)는 16 비트 레인들(40a-d) 각각에 있는 16개의 데이터 비트들의 각 직렬 스트림을 256개의 병렬 비트들로 변환하는 역직렬화기(54)를 포함한다. 4개의 링크 인터페이스들(50a-d)이 있는 한에 있어서는, 링크 인터페이스들은 함께 1024개의 출력 병렬 비트들을 출력할 수 있다.
링크 인터페이스들(50a-d) 각각은 그것의 256개 병렬 비트들을 각각의 다운스트림 타깃(60a-d)에 인가하고, 각각의 다운스트림 타깃은 수신된 패킷의 명령 및 어드레스 부분들을 디코딩하고 메모리 요청이 기입 동작을 위한 것인 경우에는 기입 데이터를 버퍼링한다. 다운스트림 타깃들(60a-d)은 그들의 각각의 명령들, 어드레스들 및 어쩌면 기입 데이터를 스위치(62)에 출력한다. 스위치(62)는 16개의 멀티플렉서들(64)을 포함하고 그 각각은 다운스트림 타깃들(60a-d) 중 임의의 것으로부터의 명령, 어드레스들 및 임의의 기입 데이터를 DRAM 다이들(20, 22, 24, 26)의 그것의 각각의 볼트에 송신한다. 따라서, 다운스트림 타깃들(60a-d) 각각은 DRAM 다이들(20, 22, 24, 26) 내의 16개의 볼트들 중 임의의 것에 액세스할 수 있다. 멀티플렉서들(64)은 수신된 메모리 요청들 내의 어드레스를 이용하여 그것의 각각의 볼트가 메모리 요청의 타깃인지를 결정한다. 멀티플렉서들(64) 각각은 그 메모리 요청을 16개의 볼트 컨트롤러들(70a-p) 중 각각의 하나의 볼트 컨트롤러에 인가한다.
각 볼트 컨트롤러(70a-p)는 각각의 메모리 컨트롤러(80)를 포함하고, 그 각각은 기입 버퍼(82), 판독 버퍼(84) 및 명령 파이프라인(86)을 포함한다. 스위치(62)로부터 수신된 메모리 요청들 내의 명령들 및 어드레스들은 명령 파이프라인(86)에 로딩되고, 명령 파이프라인은 그 후 그 수신된 명령들 및 대응하는 어드레스들을 출력한다. 메모리 요청들 내의 임의의 기입 데이터는 기입 버퍼(82)에 저장된다. 판독 버퍼(84)는, 아래에 더 상세히 설명되는 바와 같이, 각각의 볼트로부터의 판독 데이터를 저장하기 위해 이용된다. 기입 버퍼(82)로부터의 기입 데이터 및 볼트 컨트롤러들(70a-p) 각각의 명령 파이프라인(86)으로부터의 명령들 및 어드레스들 양쪽 모두가 메모리 인터페이스(88)에 인가된다. 메모리 인터페이스(88)는 명령 파이프라인들(86)로부터의 명령들 및 어드레스들을 명령/어드레스 버스(94)를 통하여 DRAM 다이들(20, 22, 24, 26)에 연결하고, 그것은 기입 버퍼들(82) 각각으로부터의 32 비트의 기입 데이터를 32 비트 데이터 버스(92)를 통하여 DRAM 다이들(20, 22, 24, 26)에 연결한다.
비록 데이터는 256개 병렬 비트들로서 기입 버퍼(82)에 로딩되지만, 그것들은 버퍼(82)로부터 2개의 세트들로 출력되고, 각 세트는 128개 병렬 비트이다. 이 128개 비트들은 그 후 메모리 인터페이스(88)에 의해 32 비트 데이터의 4개의 세트들로 더 직렬화되고, 이것들은 데이터 버스(92)를 통하여 연결된다. 도 4에 도시된 실시예에서, 기입 데이터는 500 MHz 클록과 동기하여 기입 버퍼(82)에 연결되고 따라서 그 데이터는 초당 16 기가바이트("GB")로 기입 버퍼에 저장된다. 기입 데이터는 2 GHz 클록을 이용하여 기입 버퍼(82)로부터 DRAM 다이들(20, 22, 24, 26)에 연결되고 따라서 그 데이터는 8 GB/s로 기입 버퍼(82)로부터 출력된다. 그러므로, 메모리 요청들의 절반 이상이 동일한 볼트에의 기입 동작들이 아닌 한, 기입 버퍼들(82)은 기입 데이터를 적어도 그 데이터가 기입 버퍼(82)에 연결되는 것만큼 빠르게 DRAM 다이들(20, 22, 24, 26)에 연결할 수 있을 것이다.
메모리 요청이 판독 동작을 위한 것인 경우에는, 그 요청에 대한 명령 및 어드레스는, 위에 설명된 바와 같이, 기입 요청과 동일한 방식으로 DRAM 다이들(20, 22, 24, 26)에 연결된다. 판독 요청에 응답하여, 32 비트의 판독 데이터가 32 비트 데이터 버스(92)를 통하여 DRAM 다이들(20, 22, 24, 26)로부터 출력된다. 메모리 인터페이스(88)는 볼트들 각각으로부터의 32 비트의 판독 데이터를 128 비트 판독 데이터의 2개의 세트들로 역직렬화되고, 128 비트 판독 데이터의 2개의 세트들은 판독 버퍼(84)에 인가된다. 128 비트 판독 데이터의 2개의 세트들이 판독 버퍼(84)에 저장된 후에, 판독 버퍼는 256 비트들을 스위치(62)에 송신한다. 스위치는 각각의 업스트림 마스터들(110a-d)에 연결된 4개의 출력 멀티플렉서들(104)을 포함한다. 각 멀티플렉서(104)는 볼트 컨트롤러들(70a-p) 중 어느 하나로부터의 256 비트의 병렬 데이터를 그것의 각각의 업스트림 마스터(110a-d)에 연결할 수 있다. 업스트림 마스터들(110a-d)은 256 비트의 판독 데이터를 패킷 데이터로 포맷하고 그 패킷을 각각의 업스트림 링크 인터페이스들(114a-d)에 연결한다. 링크 인터페이스들(114a-d) 각각은 들어오는 256 비트들을 16 비트 업스트림 링크들(42a-d) 중 각각의 업스트림 링크의 각 비트에서 16 비트의 직렬 스트림으로 변환하는 각각의 직렬화기(120)를 포함한다.
위에 설명된 바와 같이, 로직 다이(30)는 그 로직 다이(30)가, 아래에 더 상세히 설명되는 바와 같이, DRAM 다이들(20, 22, 24, 26)에 연결하거나 또는 DRAM 다이들(20, 22, 24, 26)로부터 수신하는 신호들의 타이밍을 정정한다. 이 타이밍 정정은 타이밍 정정 시스템(100)에 의해 구현되고, 그 중 하나가 메모리 인터페이스들(88) 각각에 포함된다. 타이밍 정정 시스템(100)의 실시예가 도 5에 도시되어 있다. 그 시스템(100)은 4개의 판독 데이터 스트로브 신호들 RDQS0-RDQS3를 출력하는 타이밍 제어 회로(134)를 포함한다. 스트로브 신호들 RDQS0-RDQS3는 교호의 하이 및 로우 논리 레벨들의 패턴으로 되어 있다. 스트로브 신호들 RDQS0-RDQS3 각각은 4개의 스트로브 타이밍 조정 회로들(140a-d) 중 각각의 하나의 스트로브 타이밍 조정 회로에 인가되고, 스트로브 타이밍 조정 회로들 각각은 타이밍 제어 회로(134)로부터 각각의 타이밍 제어 신호를 수신한다. 4개의 스트로브 타이밍 조정 회로들(140a-d) 각각은 각각의 조정된 판독 데이터 스트로브 신호들 RDQS0'-RDQS3'를 DRAM 디바이스 다이들(20, 22, 24, 26) 중 각각의 DRAM 디바이스 다이에 송신한다. 따라서, 스트로브 타이밍 조정 회로(140a)는 그것의 스트로브 신호 RDQS0'를 로직 다이(30)로부터 제1 DRAM 디바이스 다이(20)로 연장하는 TSV(152a)를 통하여 제1 DRAM 디바이스 다이(20)에 송신한다. 스트로브 신호 RDQS0'는 또한 다른 DRAM 디바이스 다이들(22, 24, 26)로 연장하는 추가적인 TSV들(152b-d)을 통하여 연결될 수 있지만, 그것들은 각각의 DRAM 디바이스 다이들(22, 24, 26) 내의 어느 회로에도 내부적으로 연결되지 않는다. 유사하게, 스트로브 타이밍 조정 회로(140b)는 그것의 스트로브 신호 RDQS1'을 2개의 TSV들(154a,b)을 통하여 제2 DRAM 디바이스 다이(22)에 송신하고, 스트로브 타이밍 조정 회로(140c)는 그것의 스트로브 신호 RDQS2'를 3개의 TSV들(156a,b,c)을 통하여 제3 DRAM 디바이스 다이(24)에 송신하고, 스트로브 타이밍 조정 회로(140d)는 그것의 스트로브 신호 RDQS3'를 4개의 TSV들(158a,b,c,d)을 통하여 제4 DRAM 디바이스 다이(26)에 송신한다.
판독 데이터 스트로브 신호들 RDQS0'-RDQS3' 각각에 응답하여, 각각의 DRAM 디바이스 다이들(20, 22, 24, 26)은 공통의 32 비트 버스(150) 상에 32 비트의 판독 데이터를 출력한다. 판독 데이터의 비트들 각각은 각각의 입력 버퍼(162)를 통하여 32개의 수신기들(160)(그 중 1개만이 도 5에 도시됨) 중 각각의 수신기에 인가된다. 따라서, 도 4에 도시된 메모리 인터페이스들(88) 각각은 32개의 수신기들(160)을 포함한다. 각 수신기(160)는 수신된 판독 데이터의 비트를 4 비트의 판독 데이터로 역직렬화한다. 따라서, 32개의 수신기들(160)에 의해 집합적으로 수신된 32 비트의 판독 데이터는 결국 128 비트의 판독 데이터로 된다. 유사한 방식으로, 각각의 송신기(164)는 버스(150)의 각 비트에 연결되고 따라서 도 4에 도시된 메모리 인터페이스들(88) 각각은 32개의 송신기들(164)(그 중 1개만이 도 5에 도시됨)을 포함한다. 송신기들(164) 각각은 각각의 출력 버퍼(166)를 통하여 4 비트의 기입 데이터를 송신하고 그 데이터를 버스(150)의 그것의 각각의 비트에 인가되는 1 비트의 기입 데이터로 직렬화한다.
DRAM 디바이스 다이들(20, 22, 24, 26) 각각으로부터 송신되는 판독 데이터의 타이밍은 그것의 각각의 판독 데이터 스트로브 신호들 RDQS0'-RDQS3'의 타이밍에 의해 제어된다. 타이밍 제어 회로(134)로부터 출력된 타이밍 제어 신호들은 각각의 스트로브 타이밍 조정 회로들(140a-d)로 하여금 판독 데이터가 동일한 타이밍으로 DRAM 디바이스 다이들(20, 22, 24, 26) 각각으로부터 로직 다이(30)에서 수신되도록 판독 데이터 스트로브 신호들 RDQS0'-RDQS3'의 타이밍을 적절히 조정하게 한다. 그 결과, 수신기들(160)은 어느 DRAM 디바이스 다이들(20, 22, 24, 26)이 판독 데이터를 송신했는지에 관계없이 동일한 클록 신호 CLK를 이용하여 판독 데이터를 캡처할 수 있다. 그러므로, 로직 다이(30)는 어느 DRAM 디바이스 다이들(20, 22, 24, 26)이 데이터의 발신자였는지에 관계없이 어떤 추가적인 타이밍 조정도 없이 동일한 타이밍으로 메모리 시스템으로부터 판독 데이터를 송신할 수 있다.
타이밍 제어 회로(134)의 하나의 실시예에서는, 예를 들면 미국 특허 번호 6,882,304에 개시된 바와 같은, 스트로브 신호들 RDQS0'-3' 각각의 정확한 타이밍을 결정하기 위해 종래의 트레이닝 시퀀스가 이용된다. 타이밍 제어 회로(134)는 수신기들(160)이 알려진 판독 데이터를 캡처하려고 시도하는 동안에 스트로브 신호들 RDQS0'-3' 각각의 타이밍이 점증적으로 조정되게 한다. 판독 데이터를 가장 잘 캡처하는 타이밍은 그 후 통상의 동작 동안에 이용된다. 최적의 타이밍은, 예를 들면, 판독 데이터를 성공적으로 캡처한 모든 타이밍 값들 사이에 중간쯤에 있는 타이밍을 이용하는 것에 의해 결정될 수 있다.
메모리 인터페이스(88)의 개시된 실시예는 단지 판독 데이터의 타이밍을 조정하기 위해 타이밍 제어 회로(100)를 이용한다. 그러나, 다른 실시예들에서는, 유사한 타이밍 제어 회로(100)가 유사한 방식으로 기입 데이터 신호들, 명령 신호들 및/또는 어드레스 신호들의 타이밍을 조정한다. 각 경우에, 타이밍 제어 회로는 DRAM 디바이스 다이들(20, 22, 24, 26)에 송신되는 이러한 신호들의 타이밍을 변경할 수 있고 따라서 그것들은 적절한 타이밍에서 DRAM 디바이스 다이들에 의해 수신된다. 적절한 타이밍은 어느 타이밍이 DRAM 디바이스 다이들(20, 22, 24, 26)에서 가장 잘 캡처될 수 있는지를 결정하기 위해 이러한 신호들의 타이밍이 점증적으로 변경될 때 판독 동작들을 수행하는 것에 의해 결정될 수 있다. 또한, 비록 타이밍 제어 회로(100)는 적절히 타이밍된 판독 스트로브 신호들을 4개의 DRAM 디바이스 다이들(20, 22, 24, 26)에 인가하기 위해 이용되지만, 다른 실시예들은 보다 적은 또는 추가적인 수의 DRAM 디바이스 다이들과 함께 이용된다.
스트로브 타이밍 조정 회로들(140a-d) 각각의 실시예가 도 6에 도시되어 있다. 비록 하나의 타이밍 조정 회로(140)만이 도 6에 도시되어 있지만, 4개의 그것들이 도 5의 타이밍 제어 회로(100)에서 이용될 것임을 이해할 것이다. 위에 설명된 바와 같이, 타이밍 조정 회로(140)는, A-H라는 라벨로 표시될 수 있는, 교호의 하이 및 로우 논리 레벨들로 이루어지는, 각각의 판독 데이터 스트로브 신호 RDQS를 수신한다. RDQS 신호는 2개의 레지스터들(170, 172)에 인가되고, 그 각각은 4개의 출력들 Q0-Q3를 갖는다. 레지스터들(170, 172)은 플립플롭(176)의 각각의 출력들로부터 수신된 각각의 상보성 인에이블 신호들(complementary enable signals)에 의해 교대로 인에이블된다. 플립플롭(176)은 그것이 클록 신호 CLK_1XSE의 각 상승 에지(rising edge)에 응답하여 상태들을 스위칭하도록 토글(toggle)하도록 구성된다. 하나의 실시예에서, 클록 신호 CLK_1XSE는 500 MHz의 주파수를 가지며, 따라서 플립플롭(176)은 4 ns 동안 신호 Q를 하이로 출력하고 그 후 4 ns 동안 Q*를 하이로 출력한다. 그러므로, 플립플롭(176)은 먼저 4 ns 동안 레지스터(170)를 인에이블하고 그 후 4 ns 동안 레지스터(172)를 인에이블한다. 그러나, 다른 실시예들에서, 클록 신호 CLK_1XSE는 상이한 주파수들을 갖는다. 그러므로, 레지스터(170)는 판독 데이터 스트로브 신호 RDQS에서 A-D로 명시된 신호들을 출력하고, 레지스터(172)는 판독 스트로브 신호 RDQS에서 E-H로 명시된 신호들을 출력한다.
레지스터들(170, 172)에 의해 출력된 신호들은 2개의 멀티플렉서들(180, 182)에 인가된다. 더 구체적으로, 레지스터들(170, 172)로부터의 A, C, E, G로 명시된 신호들은 멀티플렉서(180)의 각각의 입력들에 인가되고, 레지스터들(170, 172)로부터의 B, D, F, H로 명시된 신호들은 멀티플렉서(182)의 각각의 입력들에 인가된다. 멀티플렉서들(180, 182)은 그것의 입력들 중 하나가 그것의 출력에 인가되게 하기 위해 각각의 선택 신호들에 의해 제어된다. 선택 신호들은, 특별히 구성된 카운터를 이용하여 구현될 수 있는, 셀렉터(selector)(188)에 의해 생성된다. 셀렉터(188)는 클록 신호 CLK_4X에 의해 클로킹되고, 이 클록 신호는, 하나의 실시예에서, 1 GHz의 주파수를 갖고 클록 신호들이 상이한 상태들을 갖도록 차동 클록 신호(differential clock signal)이다. 그러나, 클록 신호들 CLK_4X는, 예를 들면, 지연 라인 또는 위상 보간기(phase interpolator)일 수 있는, 지연 회로(190)를 통하여 연결된다. 지연 회로(190)는 클록 신호들 CLK_4X를 타이밍 제어 회로(134)(도 5)로부터의 각각의 타이밍 제어 신호에 의해 제어되는 조정 가능한 지연만큼 지연시킨다. 셀렉터(188)는 먼저 멀티플렉서(180)로 하여금 레지스터(170)로부터의 신호 A를 출력하게 하고, 그것은 그 후 멀티플렉서(182)로 하여금 레지스터(170)로부터의 신호 B를 출력하게 한다. 유사하게, 셀렉터(188)는 그 후 멀티플렉서(180)로 하여금 레지스터(170)로부터의 신호 C를 출력하게 하고, 그것은 그 후 멀티플렉서(182)로 하여금 레지스터(170)로부터의 신호 D를 출력하게 한다. 같은 방식으로, 셀렉터(188)는 멀티플렉서(180, 182)로 하여금 신호들 E-H를 순차적으로 출력하게 한다. 멀티플렉서들(180, 182)의 각각의 출력들은 직렬화기(194)의 각각의 입력들에 인가된다.
클록 신호들 CLK_4X가 셀렉터(188)에 인가되는 것에 더하여, 클록 신호들 CLK_4X 중 하나는 직렬화기(194)의 클록 입력에 인가된다. 클록 신호는 그것의 입력들 각각을 교대로 선택하고 그것들을 그것의 출력에 연결한다. 따라서, 비록 A,C,E,G로 명시된 신호들은 하나의 입력에 인가되고 신호들 B,D,F,H는 다른 입력에 인가되지만, 직렬화기(194)는 순서 A,B,C,D,E,F,G,H로 신호를 출력한다. 그 결과, 직렬화기(194)는 타이밍 조정된 판독 스트로브 신호 RDQS'를 생성하기 위해 타이밍 제어 신호에 의해 스트로브 신호 RDQS의 타이밍이 조정된 것을 제외하면 레지스터들(170, 172)에 인가된 최초의 판독 스트로브 신호 RDQS를 출력한다. 이 RDQS' 신호는, 도 5에 관하여 위에 설명된 바와 같이, 출력 버퍼(196)를 통하여 그것의 각각의 DRAM 디바이스 다이들(20, 22, 24, 26)에 송신된다. 따라서, 셀렉터(188), 멀티플렉서들(180, 182) 및 직렬화기(188)는 함께 직렬화 회로를 구현한다.
도 5에 도시된 수신기(160)의 실시예가 도 7에 도시되어 있다. 수신기(160)는, 하나의 실시예에서, 8 비트의 직렬 판독 데이터로 이루어지는, 판독 데이터 DQ의 한 비트를 수신하고, 도 5에 관하여 위에 설명된 바와 같이 그것을 역직렬화한다. 판독 데이터 DQ의 이러한 직렬 비트들은 수신기(160)의 설명을 용이하게 하는 목적으로 비트들 A-H로 명시될 것이다. 판독 데이터 비트는 입력 버퍼(204)를 통하여 연결된 후에 8개의 플립플롭들(200a-h)의 각각의 데이터 입력에 인가된다. 플립플롭들(200a-h)은, 카운터에 의해 구현될 수 있는, 셀렉터(208)에 의해 클로킹된다. 그러나, 교호의 플립플롭들(200a,c,e,g)은 셀렉터(208)로부터 수신된 신호의 상승 에지에 의해 클로킹되는 반면, 플립플롭들(200b,d,f,h)은 셀렉터(208)로부터 수신된 신호의 하강 에지(falling edge)에 의해 클로킹된다. 또한, 동일한 신호는 인접한 플립플롭(200a,b 내지 200g,h)에 인가된다.
셀렉터(208)가 클로킹되면, 그것의 출력들 각각은, 하나의 실시예에서, 1 GHz의 주파수를 갖는, 클록 신호 CLK_2X의 상승 에지들에 응답하여 순차적으로 하이로 전이한다. 따라서 플립플롭(200a)은 먼저 직렬 판독 데이터 비트 A를 출력하고, 셀렉터(208)로부터의 수신된 신호가 다시 하이로 전이할 때 4 ns 뒤에 그것이 다시 클로킹될 때까지 계속해서 그렇게 한다. 플립플롭(200b)은 플립플롭(200a)을 클로킹한 동일한 신호의 하강 에지에 의해 1 ns 뒤에 클로킹되고, 따라서 플립플롭(200b)은 4 ns 동안 직렬 판독 데이터 비트 B를 출력한다. 그러나, 플립플롭들(200a,b)에 인가된 신호가 로우로 전이하는 것과 동시에, 플립플롭들(200c,d)에 인가된 신호는 하이로 전이하여 플립플롭(200c)으로 하여금 4 ns 동안 직렬 판독 데이터 비트 C를 출력하게 한다. 유사한 방식으로, 플립플롭들(200d-g)은 D-G로 명시된 판독 데이터 비트들을 순차적으로 출력한다. 4 ns의 끝에는, 플립플롭들(200a-h)로부터 직렬 데이터 비트들 A-G 모두가 출력되었을 것이다.
처음 4개의 플립플롭들(200a-d) 각각으로부터의 출력은 각각의 멀티플렉서들(210a-d)의 제1 입력에 인가되고, 다음 4개의 플립플롭들(200e-h) 각각으로부터의 출력은 각각의 멀티플렉서들(210a-d)의 제2 입력에 인가된다. 멀티플렉서들(210a-d)은 각각 플립플롭(212)으로부터 수신된 신호에 의해 제어되고, 플립플롭(212)은 AND 게이트(214)로부터의 신호에 응답하여 토글하도록 구성된다. AND 게이트(214)는 그의 입력들 중 하나에서 클록 신호 CLK_1XSE를 수신하고, 이 클록 신호는 하나의 실시예에서 500 MHz의 주파수를 갖는다는 것을 상기할 수 있다. AND 게이트(214)의 다른 입력은 플립플롭(216)의 출력으로부터 신호를 수신한다. 플립플롭(216)은 플립플롭(218)의 출력으로부터 신호를 수신하는 데이터 입력을 갖는다. 플립플롭(218)은 그의 데이터 입력에서 판독 인에이블 신호 RD_EN을 수신하고, 그것은 클록 신호 CLK_1XSE에 의해 클로킹된다.
동작 중에, 판독 인에이블 신호 RD_EN이 하이로 전이하면, 클록 신호 CLK_1XSE의 다음 상승 에지는 플립플롭(218)으로 하여금 플립플롭(216)의 데이터 입력에 인가되는 하이를 출력하게 한다. 플립플롭(218)으로부터의 이 하이 출력 신호는 또한 셀렉터(208)의 인에이블 입력에 인가되어 그것이 플립플롭들(200a-h)을 클로킹하기 시작하게 하고 따라서 그것들은 직렬 판독 데이터 비트들을 집합적으로 출력할 수 있다. 클록 신호 CLK_1XSE의 다음 상승 에지에서, 플립플롭(216)은 하이로 전이하고, 그것에 의하여 AND 게이트(214)의 출력이 하이로 전이하게 한다. 플립플롭(212)은 그 후 클로킹되고, 그것은 RD_EN 신호가 판독 동작의 끝에 로우로 전이할 때까지 클록 신호 CLK_1XSE에 의해 계속해서 클로킹된다. 플립플롭(212)이 토글하도록 구성되는 한에 있어서는, 그것은 4 ns 동안 하이이고 그 후 4 ns 동안 로우인 신호를 출력한다. 그 결과, 멀티플렉서들(210a-d)은 4 ns 동안 직렬 데이터 비트들 A-D를 출력하고, 그것들은 그 후 4 ns 동안 직렬 데이터 비트들 E-H를 출력한다. 따라서, 그것이 비트들 A-H를 출력하는 데 걸리는 8 ns는 8개의 직렬 데이터 비트들 A-H가 수신기(160)에 인가되는 8 ns와 일치한다. 물론, 타이밍 및 주파수 예들은 여기서 설명의 목적으로 제공되었고, 다른 실시예들에 대해서는 상이할 수 있다.
전술한 것으로부터, 비록 여기서는 예증의 목적으로 본 발명의 특정한 실시예들이 설명되었지만, 본 발명의 정신 및 범위로부터 일탈하지 않고 다양한 수정들이 이루어질 수 있다는 것을 이해할 것이다. 예를 들면, 비록 본 발명의 실시예들은 적층된 DRAM 다이들의 상황에서 설명되지만, 적층된 다이는, 플래시 메모리 디바이스 다이와 같은, 다른 유형들의 메모리 디바이스 다이일 수 있다는 것을 이해할 것이다. 따라서, 본 발명은 첨부된 청구항들에 의해 제한되는 것 외에는 제한되지 않는다.

Claims (25)

  1. 복수의 메모리 셀들을 포함하는 복수의 적층된 메모리 디바이스 다이들(stacked memory device dice); 및
    복수의 도체들을 통하여 상기 메모리 디바이스 다이들에 연결된 로직 다이(logic die) ― 상기 로직 다이는 상기 메모리 디바이스 다이들에 데이터를 기입하고 상기 메모리 디바이스 다이들로부터 데이터를 판독하도록 동작 가능하고, 상기 로직 다이는 적어도 하나의 신호가 상기 메모리 디바이스 다이들 각각으로부터 상기 로직 다이에 의해 수신되는 타이밍을 제어하도록 동작 가능한 타이밍 정정 시스템을 포함함 ―
    를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 복수의 적층된 메모리 디바이스 다이들은 복수의 스루 실리콘 비아들(through silicon vias)을 통하여 서로에 및 상기 로직 다이에 연결되는 메모리 시스템.
  3. 제1항에 있어서,
    상기 로직 다이와 상기 메모리 디바이스 다이들 각각의 사이에 연결되는 상기 적어도 하나의 신호는 상기 메모리 디바이스 다이들 각각에 의해 상기 로직 다이에 송신되는 각각의 판독 데이터 신호들의 세트(respective set of read data signals)를 포함하는 메모리 시스템.
  4. 제2항에 있어서,
    상기 메모리 디바이스 다이들 각각은 각각의 판독 데이터 스트로브(read data strobe)의 수신에 의해 결정된 시간에 그것의 각각의 판독 데이터 신호들의 세트를 송신하도록 동작 가능하고,
    상기 타이밍 정정 시스템은,
    상기 메모리 디바이스 다이들 각각에 대한 스트로브 타이밍 조정 회로 ― 상기 스트로브 타이밍 조정 회로들 각각은 각각의 타이밍 제어 신호에 의해 제어되는 타이밍으로 판독 스트로브 신호를 출력하도록 구성됨 ―; 및
    상기 각각의 타이밍 제어 신호들을 생성하고 그 타이밍 제어 신호들을 상기 각각의 메모리 디바이스 다이들에 인가하는 타이밍 제어 회로 ― 상기 타이밍 제어 회로는 상기 메모리 디바이스 다이들에 의해 송신되는 각각의 판독 데이터 신호들의 세트들이 실질적으로 동일한 타이밍으로 상기 로직 다이에 의해 수신되게 하는 타이밍 제어 신호들을 생성함 ―
    를 포함하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 타이밍 제어 회로는, 상기 각각의 스트로브 타이밍 조정 회로로 하여금 어떤 범위에 걸쳐서 상기 각각의 판독 스트로브 신호의 타이밍을 변경하게 함으로써 상기 각각의 메모리 디바이스 다이로 하여금 어떤 범위에 걸쳐서 변화하는 시간들에서 그것의 각각의 판독 데이터 신호들의 세트를 상기 로직 다이에 제공하게 하는 각각의 복수의 타이밍 제어 신호들을 상기 스트로브 타이밍 조정 회로들 각각에 제공하는 것에 의해 상기 타이밍 제어 신호들 각각을 생성하도록 동작 가능하고, 상기 타이밍 회로는, 상기 각각의 스트로브 타이밍 조정 회로에 인가하기 위한 타이밍 제어 신호로서 상기 판독 데이터 신호들의 세트가 상기 범위 내의 적당한 시간에서 상기 로직 다이에 의해 수신되게 하는 타이밍 제어 신호를 이용하도록 동작 가능한 메모리 시스템.
  6. 제2항에 있어서,
    상기 타이밍 정정 시스템은 복수의 데이터 수신기들을 포함하고, 이들 각각은 상기 메모리 디바이스 다이들 각각으로부터 대응하는 판독 데이터 신호를 수신하도록 동작 가능하고, 상기 수신기는 상기 수신된 판독 데이터 신호를 복수의 병렬 판독 데이터 비트들로 역직렬화(deserialize)하도록 동작 가능한 메모리 시스템.
  7. 제6항에 있어서,
    상기 수신기들 각각은 클록 신호에 응답하여 상기 수신된 판독 데이터 신호를 캡처하도록 동작 가능하고, 상기 복수의 수신기들 모두가 그들의 각각의 수신된 판독 데이터 신호를 캡처하기 위해 동일한 클록 신호를 이용하는 메모리 시스템.
  8. 제6항에 있어서,
    상기 수신기들 각각은,
    상기 판독 데이터 신호를 수신하도록 연결된 복수의 플립플롭들 ― 상기 플립플롭들 각각은 상기 판독 데이터 신호의 각각의 샘플을 저장하고 출력에 인가하도록 동작 가능함 ―;
    상기 플립플롭들이 상기 판독 데이터 신호의 상기 각각의 샘플들을 저장하도록 상기 클록 신호들을 생성하여 상기 각각의 플립플롭들에 순차 인가하도록 동작 가능한 셀렉터(selector); 및
    각각이 복수의 상기 플립플롭들의 각각의 출력들에 연결되는 복수의 멀티플렉서들 ― 상기 멀티플렉서들은 클록 신호에 응답하여 상기 복수의 플립플롭들의 각각의 쌍으로부터 상기 각각의 샘플들을 교대로 출력함 ―
    을 포함하는 메모리 시스템.
  9. 제2항에 있어서,
    상기 메모리 디바이스 다이들 각각은 각각의 다이내믹 랜덤 액세스 메모리 디바이스 다이들을 포함하는 메모리 시스템.
  10. 타이밍 정정 시스템으로서,
    복수의 데이터 스트로브 신호들을 생성하는 회로;
    상기 데이터 스트로브 신호들 중 각각의 데이터 스트로브 신호들을 수신하는 복수의 스트로브 타이밍 조정 회로들 ― 상기 스트로브 타이밍 조정 회로들 각각은,
    상기 각각의 데이터 스트로브 신호를 저장하고, 상기 저장된 데이터 스트로브 신호의 복수의 비트들을 각각의 출력 단자들에 인가하는 레지스터;
    상기 레지스터로부터 상기 데이터 스트로브 신호의 비트들을 수신하는 직렬화 회로(serializing circuit) ― 상기 직렬화 회로는 조정된 클록 신호에 의해 결정된 시간에 직렬 형태로 상기 데이터 스트로브 신호의 비트들을 출력하도록 동작 가능함 ―; 및
    클록 신호를 수신하고, 타이밍 제어 신호에 대응하는 지연으로 상기 조정된 클록 신호를 출력하는 지연 회로를 포함함 ―; 및
    각각이 상기 스트로브 타이밍 조정 회로들 중 각각의 스트로브 타이밍 조정 회로 내의 상기 지연 회로에 인가되는 복수의 타이밍 제어 신호들을 생성하는 타이밍 제어 회로
    를 포함하는 타이밍 정정 시스템.
  11. 제10항에 있어서,
    상기 지연 회로는 위상 보간기(phase interpolator)를 포함하는 타이밍 정정 시스템.
  12. 제10항에 있어서,
    상기 지연 회로는 지연 라인을 포함하는 타이밍 정정 시스템.
  13. 제10항에 있어서,
    상기 레지스터는,
    상기 데이터 스트로브 신호의 제1 복수의 연속 비트들을 저장하는 제1 레지스터; 및
    상기 데이터 스트로브 신호의 제2 복수의 연속 비트들을 저장하는 제2 레지스터 ― 상기 데이터 스트로브 신호의 상기 제2 복수의 연속 비트들은 상기 데이터 스트로브 신호의 상기 제1 복수의 연속 비트들의 바로 뒤에 옴 ―
    를 포함하는 타이밍 정정 시스템.
  14. 제13항에 있어서,
    상기 직렬화 회로는,
    상기 제1 레지스터로부터 출력된 상기 데이터 스트로브 신호의 교호의 비트들 및 상기 제2 레지스터로부터 출력된 상기 데이터 스트로브 신호의 교호의 비트들을 수신하도록 연결된 제1 멀티플렉서 ― 상기 제1 멀티플렉서는 제1 제어 신호에 응답하여 상기 수신된 상기 데이터 스트로브 신호의 비트들 각각을 제1 출력 단자에 연결하도록 동작 가능함 ―;
    상기 제1 멀티플렉서에 인가되지 않는 상기 제1 레지스터로부터 출력된 상기 데이터 스트로브 신호의 교호의 비트들 및 상기 제1 멀티플렉서에 인가되지 않는 상기 제2 레지스터로부터 출력된 상기 데이터 스트로브 신호의 교호의 비트들을 수신하도록 연결된 제2 멀티플렉서 ― 상기 제2 멀티플렉서는 제2 제어 신호에 응답하여 상기 수신된 상기 데이터 스트로브 신호의 비트들 각각을 제2 출력 단자에 연결하도록 동작 가능함 ―;
    클록 신호에 응답하여 상기 제1 및 제2 제어 신호들을 생성하도록 동작 가능한 셀렉터 ― 상기 제1 및 제2 제어 신호들은 상기 제1 및 제2 멀티플렉서들로 하여금 상기 수신된 상기 데이터 스트로브 신호의 비트들 각각을 상기 제1 및 제2 출력 단자들에 각각 순차적으로 연결하게 함 ―; 및
    상기 제1 및 제2 멀티플렉서들의 상기 제1 및 제2 출력 단자들에 각각 연결된 직렬화기 회로(serializer circuit) ― 상기 직렬화기 회로는 상기 조정된 클록 신호에 의해 결정된 시간에 상기 제1 및 제2 멀티플렉서들로부터 수신된 상기 데이터 스트로브 신호의 비트들을 교대로 출력하도록 동작 가능함 ―
    를 포함하는 타이밍 정정 시스템.
  15. 제10항에 있어서,
    상기 타이밍 제어 회로는, 상기 각각의 스트로브 타이밍 조정 회로로 하여금 어떤 범위에 걸쳐서 상기 각각의 판독 스트로브 신호의 타이밍을 변경하게 함으로써 상기 각각의 메모리 디바이스 다이로 하여금 어떤 범위에 걸쳐서 변화하는 시간들에서 그것의 각각의 판독 데이터 신호들의 세트를 상기 로직 다이에 제공하게 하는 각각의 복수의 타이밍 제어 신호들을 상기 스트로브 타이밍 조정 회로들 각각에 제공하는 것에 의해 상기 타이밍 제어 신호들 각각을 생성하도록 동작 가능하고, 상기 타이밍 회로는, 상기 각각의 스트로브 타이밍 조정 회로에 인가하기 위한 타이밍 제어 신호로서 상기 판독 데이터 신호들의 세트가 상기 범위 내의 적당한 시간에서 상기 로직 다이에 의해 수신되게 하는 타이밍 제어 신호를 이용하도록 동작 가능한 타이밍 정정 시스템.
  16. 시스템으로서,
    메모리 액세스 디바이스; 및
    상기 메모리 액세스 디바이스에 연결된 메모리 시스템
    을 포함하고,
    상기 메모리 시스템은,
    복수의 메모리 셀들을 포함하고 수신된 판독 스트로브 신호에 응답하여 판독 데이터를 송신하도록 동작 가능한 복수의 적층된 메모리 디바이스 다이들 ― 상기 메모리 디바이스 다이들 각각이 상기 판독 데이터를 송신하는 타이밍은 상기 각각의 판독 스트로브 신호를 수신하는 시간에 의해 결정됨 ―; 및
    복수의 도체들을 통하여 상기 메모리 액세스 디바이스에 및 상기 메모리 디바이스 다이들에 연결된 로직 다이 ― 상기 로직 다이는 상기 메모리 디바이스 다이들에 데이터를 기입하고 상기 메모리 디바이스 다이들로부터 데이터를 판독하도록 동작 가능하고, 상기 로직 다이는 상기 판독 스트로브 신호들이 상기 각각의 메모리 디바이스 다이들에 인가되는 타이밍을 제어하도록 동작 가능한 타이밍 정정 시스템을 포함하고, 상기 로직 다이는 상기 판독 데이터를 실질적으로 상기 메모리 디바이스 다이들로부터 수신하는 즉시 상기 메모리 액세스 디바이스에 송신하도록 동작 가능함 ―
    를 포함하는 시스템.
  17. 제16항에 있어서,
    상기 타이밍 정정 시스템은,
    상기 메모리 디바이스 다이들 각각에 대한 스트로브 타이밍 조정 회로 ― 상기 스트로브 타이밍 조정 회로들 각각은 각각의 타이밍 제어 신호에 의해 제어되는 타이밍으로 상기 각각의 판독 스트로브 신호를 출력하도록 구성됨 ―; 및
    상기 각각의 타이밍 제어 신호들을 생성하고 그 타이밍 제어 신호들을 상기 각각의 메모리 디바이스 다이들에 인가하는 타이밍 제어 회로 ― 상기 타이밍 제어 회로는 상기 메모리 디바이스 다이들에 의해 송신되는 각각의 판독 데이터 신호들의 세트들이 실질적으로 동일한 타이밍으로 상기 로직 다이에 의해 수신되게 하는 타이밍 제어 신호들을 생성함 ―
    를 포함하는 시스템.
  18. 제17항에 있어서,
    상기 타이밍 제어 회로는, 상기 각각의 스트로브 타이밍 조정 회로로 하여금 어떤 범위에 걸쳐서 상기 각각의 판독 스트로브 신호의 타이밍을 변경하게 함으로써 상기 각각의 메모리 디바이스 다이로 하여금 어떤 범위에 걸쳐서 변화하는 시간들에서 그것의 각각의 판독 데이터 신호들의 세트를 상기 로직 다이에 제공하게 하는 각각의 복수의 타이밍 제어 신호들을 상기 스트로브 타이밍 조정 회로들 각각에 제공하는 것에 의해 상기 타이밍 제어 신호들 각각을 생성하도록 동작 가능하고, 상기 타이밍 회로는, 상기 각각의 스트로브 타이밍 조정 회로에 인가하기 위한 타이밍 제어 신호로서 상기 판독 데이터 신호들의 세트가 상기 범위 내의 적당한 시간에서 상기 로직 다이에 의해 수신되게 하는 타이밍 제어 신호를 이용하도록 동작 가능한 시스템.
  19. 제16항에 있어서,
    상기 로직 다이는 복수의 데이터 수신기들을 포함하고, 이들 각각은 상기 메모리 디바이스 다이들 각각으로부터 대응하는 판독 데이터 신호를 수신하도록 동작 가능하고, 상기 수신기는 상기 수신된 판독 데이터 신호를 복수의 병렬 판독 데이터 비트들로 역직렬화하고 상기 병렬 판독 데이터 비트들을 상기 메모리 액세스 디바이스에 인가하도록 동작 가능한 시스템.
  20. 제16항에 있어서,
    상기 메모리 디바이스 다이들 각각은 각각의 다이내믹 랜덤 액세스 메모리 디바이스 다이들을 포함하는 시스템.
  21. 각각이 로직 다이에 연결되는 복수의 적층된 메모리 디바이스 다이들로부터의 판독 데이터를 연결하는 방법으로서,
    상기 로직 다이로부터 상기 메모리 디바이스 다이들 각각에 각각의 판독 스트로브 신호들을 송신하는 단계;
    상기 메모리 디바이스 다이들이 상기 각각의 판독 스트로브 신호를 수신하는 것에 응답하여, 상기 메모리 디바이스 다이들 각각으로부터 상기 로직 다이에 판독 데이터를 송신하는 단계; 및
    상기 판독 데이터가 상기 메모리 디바이스 다이들 각각으로부터 실질적으로 동시에 상기 로직 다이에 의해 수신되게 하기 위해 상기 로직 다이로부터 상기 메모리 디바이스 다이들 각각에 각각의 판독 스트로브 신호들을 송신하는 타이밍을 조정하는 단계
    를 포함하는 방법.
  22. 제21항에 있어서,
    상기 메모리 디바이스 다이들 각각에 각각의 판독 스트로브 신호들을 송신하는 타이밍을 조정하는 단계는 어느 타이밍에서 상기 로직 다이가 상기 판독 데이터를 적당하게 캡처하게 하는지를 결정하기 위해 트레이닝 시퀀스를 수행하는 단계를 포함하는 방법.
  23. 제22항에 있어서,
    상기 트레이닝 시퀀스는,
    상기 메모리 디바이스 다이들 각각에 상기 판독 스트로브 신호를 반복하여 송신하는 단계 ― 상기 판독 스트로브 신호들은 어떤 범위의 시간에 걸쳐서 상이한 시간에 송신됨 ―;
    상기 메모리 디바이스 다이들 각각에 송신된 상기 판독 스트로브 신호들 각각에 응답하여 상기 로직 다이에서 판독 데이터를 수신하는 단계;
    상기 판독 스트로브 신호들 각각의 어느 타이밍에서 상기 판독 데이터가 상기 메모리 디바이스 다이들 각각으로부터 실질적으로 동시에 상기 로직 다이에 의해 수신되었는지를 결정하는 단계; 및
    그 후 상기 결정된 타이밍을 이용하여 상기 각각의 메모리 디바이스 다이들에 상기 판독 스트로브 신호들 각각을 송신하는 단계
    를 포함하는 방법.
  24. 제21항에 있어서,
    상기 메모리 디바이스 다이들 중 각각의 메모리 디바이스 다이에 상기 판독 스트로브 신호들 각각을 송신하는 타이밍을 조정하는 단계는,
    복수의 직렬 비트들을 갖는 판독 스트로브 신호를 제공하는 단계;
    상기 복수의 직렬 비트들을 복수의 대응하는 병렬 비트들로 변환하기 위해 상기 판독 스트로브 신호를 역직렬화하는 단계; 및
    다른 메모리 디바이스 다이들로부터의 각각의 판독 데이터가 상기 로직 다이에서 수신되는 것과 실질적으로 동시에 상기 판독 데이터가 상기 로직 다이에 의해 수신되게 하도록 조정된 시간에 시작하는 직렬 비트 스트림으로서 상기 각각의 메모리 디바이스 다이들에 상기 비트들 각각을 송신하는 단계
    를 포함하는 방법.
  25. 제21항에 있어서,
    클록 신호에 응답하여 상기 메모리 디바이스 다이들 각각으로부터 상기 각각의 판독 데이터를 캡처하는 단계를 더 포함하고, 상기 메모리 디바이스 다이들 모두로부터 상기 각각의 판독 데이터를 캡처하기 위해 동일한 클록 신호가 이용되는 방법.
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