TW201342375A - 使用堆疊記憶體裝置晶粒之記憶體系統及方法 - Google Patents

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Abstract

本發明揭示了一種組織用於電腦系統的記憶體之方法及設備，包含被連接到一邏輯晶粒(1)之複數個記憶體裝置(2、3)，尤其包含具有被連接到一邏輯晶粒的複數個堆疊式記憶體晶粒之一記憶體系統，其中該邏輯晶粒(1)具有分析及補償堆疊式裝置(2、3、4、5)的不同的延遲之能力，該方法包含下列步驟：堆疊被分為由被連接到邏輯晶粒(1)的多個匯流排(21、22)服務的一些分割區之多個晶粒，而增加該等裝置(2、3)與邏輯晶粒(1)間之傳輸率，因而可大規模地整合具有自行復原能力的記憶體。

Description

使用堆疊記憶體裝置晶粒之記憶體系統及方法
本發明係有關記憶體裝置，且尤係有關一種具有被連接到一邏輯晶粒的複數個堆疊式記憶體晶粒之記憶體系統，且本發明更尤係有關被分為由一邏輯晶粒上的多個匯流排服務的一些分割區的多個晶粒之堆疊，且本發明又更尤係有關在一邏輯晶粒上堆疊多個記憶體模組且利用分割區的數目及位置以及時序之改變而提高傳輸率之方法及設備。
當處理器的工作速度增加且採用了多核心處理器之後，處理器的資料產出率也增加了。然而，諸如動態隨機存取記憶體(Dynamic Random Access Memory；簡稱DRAM)等的系統記憶體裝置之資料傳輸率增加得不如處理器的資料產出率這麼快，因而電腦系統的效能現在受限於系統記憶體的資料傳輸率。
為了增加系統記憶體裝置的資料傳輸率，已作了各種嘗試。例如，多通道系統記憶體匯流排已被用來使頻寬變成兩倍或三倍。多通道系統記憶體匯流排需要複雜的印刷電路板(Printed Circuit Board；簡稱PCB)設計，且可能增加各匯流排間之干擾。
已有人提出以第1圖所示之方式在相同的封裝中堆疊數個記憶體裝置晶粒及一邏輯晶粒。經由一較窄的高速雙 向匯流排將處理器直接連接到一邏輯晶粒。該邏輯晶粒然後經由寬的低速匯流排而被連接到該等記憶體裝置(此處為動態隨機存取記憶體(DRAM))。
第2圖示出第1圖中使用的記憶體裝置之典型架構。每一記憶體裝置被分為16個分割區，且每一分割區包含數個記憶體區(bank)。經由寬匯流排而使每一記憶體區的該等分割區相互地上下堆疊。一種提議是以矽通孔(Through Silicon Via；簡稱TSV)實施該等寬匯流排。每一組被堆疊的分割區可被稱為一儲存庫(vault)。在讀取及寫入操作中，可獨立地存取該等儲存庫。
第2圖之架構可能產生的問題是自該等記憶體裝置中之每一記憶體裝置傳輸的信號間之時序信號歪斜(skew)的產生。在每一記憶體裝置中，因為該等記憶體裝置中之每一記憶體裝置與該邏輯晶粒間之距離是不同的，所以自該等記憶體裝置晶粒中之每一記憶體裝置晶粒傳輸信號所需的時間將是不同的。此外，由於製程造成的影響，所以各記憶體裝置的供應電壓、溫度變化、及時序性能可能會變動。
第3圖示出因四個堆疊式DRAM模組DRAM 0-3而造成的信號歪斜。該邏輯晶粒將只從來自所有四個DRAM的資料都重疊之陰影線區域擷取有效資料。該等記憶體裝置中之每一記憶體裝置的有效資料期間係長到足以供該邏輯晶粒自每一個別的晶粒擷取讀取資料。然而，所有記憶體裝置晶粒的複合資料顯著地減少了。其結果是大幅降低的 資料傳輸率。因此，業界目前需要一種具有較高的傳輸率之堆疊式記憶體裝置。
本發明包含一種冗餘資料選通(Redundant Data Strobe；簡稱RDQS)時序調整方法，且係為了解決堆疊式記憶體晶粒的問題而提出該方法。一邏輯晶粒將RDQS信號傳送到每一記憶體裝置晶粒，且記憶體裝置晶粒以與其RDQS同步之方式輸出資料。該邏輯晶粒包含用於每一RDQS之時序調整電路。該邏輯晶粒量測每一記憶體裝置晶粒的有效資料期間之時序，且調整RDQS時序，使記憶體裝置晶粒的有效資料期間有相同的時序。然而，當記憶體裝置晶粒工作時，供應電壓及溫度可能會改變，因而可持續地改變有效資料期間之時序，且仍然可減少有效資料期間。
本發明使用下列發現：如果一儲存庫的各分割區被設置在一晶粒，且將儲存庫之數目改變成與記憶體裝置晶粒之數目相依，則邏輯晶粒需要自一記憶體裝置晶粒擷取讀取資料，因而不會有有效資料期間減少的問題。
本發明包含：一儲存庫包含一記憶體裝置晶粒中之分割區，且可以堆疊式記憶體裝置晶粒之數目改變一儲存庫的分割區之數目。如果各TSV中有了故障，則可改變用於各堆疊式記憶體裝置與一邏輯晶粒間之資料傳輸的每一組寬匯流排。
在本發明中，一儲存庫包含一記憶體裝置晶粒中之分割區，且可以堆疊式記憶體裝置晶粒之數目改變一儲存庫的分割區之數目。此種方式容許使用前所未有之數量的記憶體裝置，且不會造成減少傳輸率的遲滯因素。
該等裝置之記憶體晶粒包含：一儲存庫中之分割區，其被設置在每一記憶體裝置晶粒中，經由每一組寬匯流排讀取自一記憶體裝置晶粒傳輸的資料。
其中，如果各TSV中有了故障，則可改變用於各堆疊式記憶體裝置與一邏輯晶粒間之資料傳輸的每一組寬匯流排。
改善了有效資料期間。
藉由移除每一晶粒之RDQS，而減少了TSVs。
改善了封裝良率。
第4圖是本發明的一實施例之一方塊圖。該方法包含用來解決堆疊式記憶體晶粒的問題之一冗餘資料選通(RDQS)時序調整。第4圖示出一系統，該系統具有一邏輯晶粒1以及四個記憶體模組DRAM0 2、DRAM1 3、DRAM2 4、及DRAM3 5。邏輯晶粒1不同於傳統的邏輯晶粒，這是因為邏輯晶粒1包含一時序控制部分7。邏輯晶粒1進一步包含被連接到每一記憶體模組2-5之時序調整電路8-11。時序控制部分7產生RDQS信號7a-d，且經由時序調整電路8-11將RDQS信號7a-d傳送到每一記憶體 模組2-5。每一記憶體模組2-5然後經由一匯流排12將一DQ信號送回到邏輯晶粒1。邏輯晶粒1分析時序，且將一時序控制信號7e-h產生到每一時序控制電路8-11。邏輯晶粒1因而量測每一記憶體模組2-5的有效資料期間之時序，且調整RDQS時序，使各記憶體裝置晶粒的有效資料期間有相同的時序。時序調整電路8-11及各記憶體裝置晶粒以與其RDQS同步之方式輸出資料。當記憶體模組2-5工作時，該系統能夠量測供應電壓及溫度改變，因而可持續地改變有效資料期間之時序，且可將有效資料期間最大化。
第5、6、及7圖分別示出具有一個、兩個、及四個堆疊式記憶體裝置晶粒的記憶體系統之方塊圖，且記憶體裝置之數目可以是1、2、4、8、及16。一記憶體裝置晶粒被分為16個分割區，且每一分割區包含數個記憶體區。然而，可根據應用而改變一記憶體裝置晶粒中之分割區的數目、以及堆疊式記憶體裝置的數目。雖然為了簡化而在每一分割區中示出兩個記憶體區，但是實際的數目可能是且通常是大許多的。
第5圖示出具有一記憶體裝置晶粒2及邏輯晶粒1之一記憶體系統，其中一分割區可以是一儲存庫。記憶體裝置晶粒2與邏輯晶粒1之間有16組的可以TSV實施之寬匯流排21-36。各組寬匯流排21-36能夠存取該記憶體系統中之任何被指定的儲存庫。寬匯流排21-36被分別直接連接到裝置2的開關部分37中之開關41-56。開關41-56 中之每一開關經由讀取及寫入匯流排而被連接到包括多個記憶體區之分割區61-76。例如，自邏輯晶粒1經由寬匯流排21至一記憶體裝置晶粒的儲存區0分割區61之寫入資料可經由開關電路41而被傳輸到分割區61，且來自分割區61之讀取資料可經由開關電路41及寬匯流排21而被傳輸到邏輯晶粒1，其中一分割區可以是一儲存庫，因而分割區61、62...76可分別是儲存庫0、1...15。在讀取及寫入操作中，可獨立地存取每一儲存庫。開關41-56不限於只傳輸資訊進出特定分割區之特定匯流排。
在第6圖所示的具有兩個堆疊式記憶體裝置晶粒之記憶體系統中，兩個分割區可以是一儲存庫，例如，DRAM0 2中之分割區61及62可以是儲存庫0，且DRAM1 3中之分割區161及162可以是儲存庫1。在讀取及寫入操作中，可獨立地存取每一儲存庫。記憶體裝置晶粒2及3與邏輯晶粒1之間有16組的可以TSV實施之寬匯流排21-36。各組寬匯流排21-36能夠存取該記憶體系統中之任何被指定的儲存庫。例如，自邏輯晶粒1經由寬匯流排21的儲存庫0之寫入資料可經由DRAM0 2中之開關電路41而被傳輸到儲存庫0之分割區61及62，且自邏輯晶粒1經由寬匯流排22的儲存庫1之寫入資料可經由DRAM1 3中之開關電路142而被傳輸到儲存庫1之分割區161及162，而且來自儲存庫0之讀取資料可經由開關電路41及寬匯流排21而被傳輸到邏輯晶粒1。如果DRAM0 2與DRAM1 3間之TSVs上有了故障，則邏輯晶粒1可將各組 寬匯流排指定給不同的儲存庫。例如，係為被使用的寬匯流排23的DRAM0 2與DRAM1 3間之TSVs上有了故障，則邏輯晶粒1可將寬匯流排23指定給儲存庫3，且將寬匯流排24指定給儲存庫2。
第7圖示出具有四個堆疊式記憶體裝置晶粒2、3、4、及5的一記憶體系統。在該實施例中，四個分割區可以是一儲存庫，例如，DRAM0 2中之分割區61、62、63、及64可以是儲存庫0，DRAM1 3中之分割區161、162、163、及164可以是儲存庫1，DRAM2 4中之分割區261、262、263、及264可以是儲存庫2，且DRAM3 5中之分割區361、362、363、及364可以是儲存庫3。在讀取及寫入操作中，可獨立地存取每一儲存庫。記憶體裝置晶粒2、3、4、及5與邏輯晶粒1之間有16組的可以TSV實施之寬匯流排21-36。各組寬匯流排21-36能夠存取該記憶體系統中之任何被指定的儲存庫。例如，自邏輯晶粒1經由寬匯流排21的儲存庫0之寫入資料可經由DRAM0 2中之開關電路41而被傳輸到儲存庫0之分割區61、62、63、及64，且自邏輯晶粒1經由寬匯流排22的儲存庫1之寫入資料可經由DRAM1 3中之開關電路141而被傳輸到儲存庫1之分割區161、162、163、及164，而且來自儲存庫0之讀取資料可經由開關電路41及寬匯流排21而被傳輸到邏輯晶粒1。如果DRAM 2、3、4、或5間之TSVs上有了故障，則邏輯晶粒1可將各組寬匯流排指定給不同的儲存庫。例如，係為被使用的寬匯流排25的 DRAM0 2與DRAM1 3間之TSVs上有了故障，則邏輯晶粒1可將寬匯流排25指定給儲存庫7，且將寬匯流排28指定給儲存庫4。
在具有八個堆疊式記憶體裝置晶粒之記憶體系統中，八個分割區可以是一儲存庫。在具有十六個堆疊式記憶體裝置晶粒之記憶體系統中，十六個分割區可以是一儲存庫。
第8圖示出根據另一本發明的一記憶體系統之一方塊圖。在該方塊圖中，該記憶體系統具有四個堆疊式記憶體裝置晶粒2、3、4、及5，但是記憶體裝置的數目可以是1、2、4、8、及16。在具有四個堆疊式記憶體裝置晶粒2、3、4、及5之該記憶體系統中，四個分割區可以是一儲存庫，因而DRAM0 2中之分割區61、62、63、及64可以是儲存庫0，DRAM1 3中之分割區161、162、163、及164可以是儲存庫1，DRAM2 4中之分割區261、262、263、及264可以是儲存庫2，且DRAM3 5中之分割區361、362、363、及364可以是儲存庫3。在讀取及寫入操作中，可獨立地存取每一儲存庫，且在讀取及寫入操作中，可獨立地存取一儲存庫中之每一分割區。有16組的可以TSV實施之多分支(multidrop)寬匯流排21-36，而該等寬匯流排在每一記憶體裝置晶粒2、3、4、及5、以及邏輯晶粒1上有一分支。各組寬匯流排21-36能夠存取該記憶體系統中之任何被指定的儲存庫，例如，儲存庫0中之分割區61、62、63、及64與邏輯晶粒1間之寫入資 料及讀取資料可經由寬匯流排21、22、23、及24而被傳輸。雖然儲存庫0中之分割區61、62、63、及64與邏輯晶粒1間之寫入資料或讀取資料係經由寬匯流排21、22、23、及24而被傳輸，但是儲存庫0中之分割區61、62、63、及64與邏輯晶粒1間之另一寫入資料或讀取資料係經由寬匯流排21、22、23、及24中之另一寬匯流排而被傳輸。
所示之該等實施例只是舉例，且只由最後的申請專利範圍界定本發明。
1‧‧‧邏輯晶粒
2-5‧‧‧記憶體裝置晶粒
7‧‧‧時序控制部分
8-11‧‧‧時序調整電路
7a-d‧‧‧冗餘資料選通信號
12‧‧‧匯流排
7e-h‧‧‧時序控制信號
21-36‧‧‧寬匯流排
37‧‧‧開關部分
41-56‧‧‧開關
61-76，161-176，261-276，361-376‧‧‧分割區
若參閱前文中之詳細說明且配合各附圖，將可易於了解本發明之特徵及優點。在該等圖式中，只示出四個DRAM記憶體模組，但是我們應可了解：該系統同樣適用於任何類型及數目之記憶體模組。
第1圖是一典型處理器及先前技術記憶體系統之一方塊圖。
第2圖是第1圖中使用的一記憶體模組之一方塊圖。
第3圖是第2圖所示裝置的讀取資料期間之一時序圖。
第4圖是設有一有RDQS時序調整電路的邏輯晶粒的一記憶體系統的一實施例之一方塊圖。
第5圖是根據第4圖所示實施例的記憶體系統之一方塊圖，圖中示出一記憶體裝置晶粒被分為包含七個記憶體 區之一些分割區。
第6圖是根據本發明的另一實施例的記憶體系統之一方塊圖，圖中示出兩個堆疊式記憶體裝置晶粒被分為包含七個記憶體區之一些分割區。
第7圖是根據本發明的第三實施例的記憶體系統之一方塊圖，圖中示出四個堆疊式記憶體裝置晶粒被分為包含七個記憶體區之一些分割區。
第8圖是根據本發明的第四實施例的記憶體系統之一方塊圖，圖中示出四個堆疊式記憶體裝置晶粒被分為包含七個記憶體區之一些分割區。
1‧‧‧邏輯晶粒
2、3‧‧‧記憶體裝置晶粒
21-36‧‧‧寬匯流排
41、42‧‧‧開關電路
61、62‧‧‧分割區
141、142‧‧‧開關電路
161、162‧‧‧分割區

Claims (20)

  1. 一種用於電腦系統之記憶體裝置，包含：被堆疊且連接在一起之複數個半導體晶粒；且該等晶粒中之每一晶粒進一步包含複數個分割區；及在該等晶粒中之儲存庫，其包含該等晶粒中該等分割區的一分組。
  2. 如申請專利範圍第1項之用於電腦系統之記憶體裝置，進一步包含被配置成形成該等儲存庫之開關電路。
  3. 如申請專利範圍第1項之用於電腦系統之記憶體裝置，其中每一儲存庫中之分割區的數目相同於堆疊式記憶體晶粒的數目。
  4. 如申請專利範圍第2項之用於電腦系統之記憶體裝置，其中該等開關電路被設置在該等晶粒上。
  5. 如申請專利範圍第1項之用於電腦系統之記憶體裝置，進一步包含藉由至少一寬匯流排連接到該等晶粒中之每一晶粒的一邏輯晶粒。
  6. 如申請專利範圍第5項之用於電腦系統之記憶體裝置，其中該邏輯晶粒被配置成分析且補償該等堆疊式記憶體晶粒之不同的延遲。
  7. 如申請專利範圍第5項之用於電腦系統之記憶體裝置，進一步包含被配置成形成該等儲存庫之開關電路。
  8. 如申請專利範圍第5項之用於電腦系統之記憶體裝置，其中該等晶粒中之每一晶粒進一步包含被連接到該邏輯晶粒之開關電路。
  9. 一種組織用於電腦系統的記憶體之方法，包含下列 步驟：提供複數個半導體記憶體晶粒，其具有複數個記憶體單元於各晶粒上；堆疊該等記憶體晶粒；提供一邏輯晶粒；將每一晶粒分割為複數個儲存庫，每一儲存庫有複數個單元；以寬匯流排將儲存庫連接到該邏輯晶粒；以及以一切換信號將連接切換到儲存庫。
  10. 如申請專利範圍第9項之組織用於電腦系統的記憶體之方法，其中該切換信號來自該邏輯晶粒，且每一晶粒設有回應該切換信號的複數個開關。
  11. 如申請專利範圍第9項之組織用於電腦系統的記憶體之方法，其中每一儲存庫中之分割區的數目相同於堆疊式記憶體晶粒的數目。
  12. 如申請專利範圍第9項之組織用於電腦系統的記憶體之方法，其中該等寬匯流排是矽通孔(TSVs)。
  13. 如申請專利範圍第9項之組織用於電腦系統的記憶體之方法，進一步包含下列步驟：在一寬匯流排中發生故障時，將儲存庫自一寬匯流排重新分配到另一寬匯流排。
  14. 如申請專利範圍第9項之組織用於電腦系統的記憶體之方法，其中該切換信號被配置成提供各別的記憶體裝置晶粒之有效資料期間，每一記憶體裝置晶粒有相同的時序。
  15. 如申請專利範圍第10項之組織用於電腦系統的記憶體之方法，其中該切換信號被配置成提供一最大有效資料期間。
  16. 如申請專利範圍第15項之組織用於電腦系統的記憶體之方法，其中該切換信號被選擇性地對某些晶粒延遲，以便提供一最大有效資料期間。
  17. 如申請專利範圍第9項之組織用於電腦系統的記憶體之方法，其中該切換信號是被傳送到每一記憶體裝置晶粒之一RDQS信號，每一記憶體裝置晶粒具有用於每一RDQS之時序調整電路。
  18. 如申請專利範圍第17項之組織用於電腦系統的記憶體之方法，其中每一記憶體裝置晶粒之輸出資料與其RDQS同步。
  19. 如申請專利範圍第18項之組織用於電腦系統的記憶體之方法，其中該RDQS信號調整RDQS時序，使各記憶體裝置晶粒之有效資料期間有相同的時序。
  20. 如申請專利範圍第19項之組織用於電腦系統的記憶體之方法，其中當記憶體裝置晶粒工作中供應電壓及溫度改變時，該RDQS信號改變，以便持續地更新有效資料期間之時序。
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