KR20090061843A - 반도체 메모리 장치 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 동작을 테스트하는 데 있어 테스트 장비의 채널 할당을 최소화하여 생산성을 높일 수 있는 반도체 메모리 장치 및 방법을 제공한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 읽기 및 쓰기 동작을 테스트할 경우 버스트 길이를 증가시켜 다수의 뱅크와 하나의 데이터 패드를 순차적으로 연결하여 데이터를 출력하는 것을 특징으로 한다. 따라서, 반도체 메모리 장치는 테스트시 더 적은 테스트 장비의 채널을 사용하여 더 많은 반도체 메모리 장치가 동시에 테스트될 수 있도록 한다.
반도체, 글로벌 입출력 라인(GIO), 데이터 패드, 테스트 장비 채널, 메모리 장치
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 대용량의 반도체 메모리 장치 제조 후 반도체 메모리 장치의 동작을 테스트함에 있어 테스트 동작에 요구되는 부가적 회로를 줄이기 위한 내부 구성과 방법에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 최근에도 더 많은 데이터를 저장하고 더 빨리 읽기와 쓰기 동작을 실행할 수 있는 반도체 메모리 장치의 요구는 계속 되고 있다. 이로 인해 반도체 메모리 장치의 설계와 제조는 더욱 복잡해졌으며, 아울러 제조된 반도체 메모리 장치를 테스트하는 과정도 복잡하고 어려워졌다. 테스트해야 할 동작의 수가 늘어나고 각각의 동작을 테스트하는 과정이 복잡해지면서 테스트에 소요되는 시간이 갈수록 늘어가고 있다. 이러한 경향에 따라 반도체 메모리 장치를 대량으로 생산해 내는 데 있어 어려움이 증가하고 있으며, 이러한 생산성 저하를 방지하기 위한 노력들이 계속되고 있다.
도 1은 일반적인 반도체 메모리 장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 다수의 뱅크(120_0 ~ 120_3), 각각의 뱅크를 활성화하기 위한 뱅크 제어부(140), 및 다수의 뱅크에서 출력되는 데이터를 외부로 출력하기 위한 다수의 데이터 패드(160_1 ~ 160_4)를 포함한다. 여기서, 다수의 데이터 패드는 반도체 메모리 장치의 제조 후 테스트 과정에서 각각의 뱅크로부터 출력되는 데이터를 전달하기 위해 사용되는 것들만 도시하였으며, 실제로는 더 많은 수의 데이터 패드가 존재한다.
테스트시, 읽기 혹은 쓰기 명령이 반도체 메모리 장치로 입력되면 뱅크 제어부(140)는 각각의 뱅크를 선택하기 위한 뱅크 선택 신호(STROBE_0 ~ STROBE_3) 모두를 동시에 활성화한다. 이후, 쓰기 명령일 경우 선택된 모든 뱅크(120_0 ~ 120_3)에 다수의 데이터 패드(160_1 ~ 160_4)를 통해 입력되는 데이터를 저장하고, 읽기 명령일 경우 선택된 모든 뱅크(120_0 ~ 120_3)에 저장된 데이터를 다수의 데이터 패드(160_1 ~ 160_4)를 통해 외부로 출력한다.
도 2는 도 1에 도시된 반도체 메모리 장치의 데이터 입출력 시간을 설명하는 파형도이다. 여기서, 반도체 메모리 장치의 쓰기 지연시간(Write Lantency, WL)은 1tCK, 카스 지연시간(CAS Latency, CL)은 2tCK, 버스트 길이(Burst Length, BL)은 4라고 가정한다.
도시된 바와 같이, 반도체 메모리 장치에 쓰기 명령(WT)이 인가되면 쓰기 지연시간(WL)만큼 후 입력된 쓰기 데이터가 다수의 데이터 패드(160_1 ~ 160_4)를 통해 입력된다. 입력된 쓰기 데이터는 쓰기 명령(WT)에 대응하여 활성화된 뱅크 선택 신호(STROBE_0 ~ STROBE_3)에 의해 선택된 모든 뱅크(120_0 ~ 120_3)에 글로벌 입출력 라인(GIO_0<0:3> ~ GIO_3<0:3>)을 통해 전달된다.
또한, 읽기 명령(RD)이 인가된 후 카스 지연시간(CL)이 지나면 내부에 있던 데이터들이 다수의 데이터 패드(160_1 ~ 160_4)를 통해 출력된다. 읽기 명령(RD)에 대응하여 뱅크 제어부(140)는 뱅크 선택 신호(STROBE_0 ~ STROBE_3)를 활성화시키고 활성화된 뱅크 선택 신호(STROBE_0 ~ STROBE_3)에 의해 선택된 모든 뱅크(120_0 ~ 120_3)에서 출력된 데이터는 글로벌 입출력 라인(GIO_0<0:3> ~ GIO_3<0:3>)을 통해 각각의 데이터 패드(160_1 ~ 160_4)로 전달된다. 여기서, 입출력되는 데이터는 시스템 클록(CLK)의 라이징 및 폴링 에지에 동기되어 전달되며, 또한, 버스트 길이에 대응하여 각각의 데이터 패드(DQ0 ~ DQ3) 당 4개의 데이터가 연속적으로 전달된다.
이러한 종래의 반도체 메모리 장치에서는 데이터의 입력 및 출력 동작을 테스트하는 데 있어 4개의 데이터 패드(160_1 ~ 160_4)를 사용해왔다. 따라서, 4개의 데이터 패드(160_1 ~ 160_4)를 통해 입출력되는 데이터를 확인하기 위해 테스트 장 비가 가지고 있는 다수의 채널 중 4개를 할당해야 한다. 즉, 데이터 입출력과 같은 반도체 메모리 장치의 기본 동작을 테스트하기 위해 각각의 반도체 메모리 장치마다 적어도 4개의 채널이 할당되는 것이다.
반도체 메모리 장치의 동작 속도가 더욱 빨라지고 고집적화되면서 내부 구성 및 동작이 더욱 복잡해졌고 이러한 반도체 메모리 장치를 테스트하는 과정은 더욱 복잡해졌고 테스트할 내용도 더 많아졌다. 따라서, 테스트 장비가 각각의 반도체 메모리 장치에 더 많은 채널을 할당하여 여러 가지 테스트를 진행할수록 테스트 과정에 소요되는 시간을 줄일 수 있다. 하지만 대량으로 생산되는 반도체 메모리 장치 각각에 많은 채널을 할당한다면 더 많은 테스트 장비를 사용해야하므로 생산원가가 증가하는 단점이 있다. 따라서, 반도체 메모리 장치를 테스트할 때 한정된 테스트 장비를 통해 테스트에 소요되는 시간을 최소화하여 생산성을 향상시키기 위한 방법과 내부 구성이 계속 요구되고 있다. 특히, 전술한 종래 기술의 반도체 메모리 장치의 데이터 입출력 과정을 테스트하는 데 4개의 데이터 패드를 사용하고 이에 대응하여 테스트 장비의 4개의 채널을 할당해야하므로, 테스트 장비가 동시에 테스트할 수 있는 반도체 메모리 장치의 수가 줄어들어 전체적으로 다량의 반도체 메모리 장치를 테스트하는 데 많은 시간이 소요되고 있다.
본 발명의 목적은 전술한 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 메모리 장치 제조 후 반도체 메모리 장치의 동작을 테스트하는 데 있어 테스트 장비의 채널 할당을 최소화하여 생산성을 높일 수 있는 반도체 메모리 장치를 제공하는 데 그 특징이 있다.
본 발명은 읽기 및 쓰기 동작을 테스트할 경우 버스트 길이를 증가시켜 다수의 뱅크와 하나의 데이터 패드를 순차적으로 연결하여 테이터를 출력하기 위한 반도체 메모리 장치를 제공한다.
또한, 본 발명은 테스트시 읽기 및 쓰기 명령에 대응하여 기 설정된 버스트 길이를 두 배 이상 증가시키기 위한 다수의 제어 신호를 생성하는 버스트 제어부, 입출력되는 데이터를 정렬하기 위한 데이터 정렬 버퍼, 및 다수의 제어신호에 대응하여 데이터 정렬 버퍼와 다수의 글로벌 입출력 라인을 순차적으로 연결하기 위한 구동부를 구비하는 반도체 메모리 장치를 제공한다.
나아가, 본 발명은 테스트시 읽기 및 쓰기 명령에 대응하여 기 설정된 버스트 길이를 두 배 이상 증가시키기 위한 다수의 제어 신호를 생성하는 단계, 및 읽기 명령 및 쓰기 명령에 대응하여 하나의 데이터 패드와 다수의 뱅크를 다수의 제어 신호에 대응하여 순차적으로 다수의 글로벌 입출력 라인을 통해 연결하는 단계 를 포함하는 반도체 메모리 장치의 테스트 방법을 제공한다.
더 나아가, 본 발명은 쓰기 명령에 대응하여 하나의 데이터 패드를 통해 외부에서 인가된 다수의 데이터 중 버스트 길이만큼의 데이터를 다수의 뱅크 각각에 순차적으로 전달하여 다수의 뱅크 각각을 테스트하기 위한 쓰기 테스트 수단, 및 읽기 명령에 대응하여 다수의 뱅크 각각은 저장된 데이터를 버스트 길이 만큼의 데이터로 출력하고 순차적으로 하나의 데이터 패드를 통해 외부로 출력하기 위한 읽기 테스트 수단을 구비하는 반도체 메모리 장치를 제공한다.
본 발명은 반도체 메모리 장치의 생산성 향상을 위해 테스트시 버스트 길이를 두 배 이상 증가시켜 사용되는 데이터 패드의 수를 줄이고 다수의 뱅크를 순차적으로 선택하여 데이터를 쓰고 읽을 수 있도록 한다. 종래의 테스트는 반도체 메모리 장치 내 모든 뱅크에 데이터를 동시에 쓰고 읽어냄으로써 내부 결함을 찾아내는 병렬동작방식인데, 이 경우 최소한 뱅크의 수만큼의 데이터 패드를 통해 데이터가 출력되고 이를 감지하기 위해서는 사용되는 데이터 패드의 수만큼 테스트 장비의 채널이 할당되어야 한다. 종래의 테스트 방식은 대량으로 생산되는 반도체 메모리 장치 전체를 테스트하는데 더욱 많은 시간이 소요되는 단점이 있어, 본 발명에서는 테스트를 위해 각각의 반도체 메모리 장치에 할당되는 테스트 장비의 채널 수를 최소화하여 다량의 반도체 메모리 장치가 동시에 테스트될 수 있도록 한다. 이를 위해, 본 발명은 테스트시 버스트 길이를 종래의 테스트에 사용되던 데이터 패드의 개수만큼 곱한 값만큼 증가시켜 데이터를 읽고 쓰는 동작을 위해 최소 하나의 데이터 패드만 사용하여 다량의 반도체 메모리 장치가 동시에 테스트될 수 있도록 한다.
본 발명에 따른 반도체 메모리 장치는 종래에 비해 테스트시 더 적은 테스트 장비의 채널을 사용하여 더 많은 반도체 메모리 장치가 동시에 테스트될 수 있도록 하여 반도체 메모리 장치의 생산성 향상을 가져올 수 있는 장점이 있다.
구체적으로, 각각의 반도체 메모리 장치를 테스트하는 데 소요되는 시간은 증가하지만 다량의 반도체 메모리 장치를 동시에 테스트할 수 있어 전체적으로 테스트에 소요되는 시간이 줄어든다. 아울러, 본 발명에 따른 테스트 방식은 하나의 데이터 패드를 사용하여 다수의 뱅크를 테스트함에도 각각의 뱅크별로 단위셀의 결함 여부 등을 판단할 수 있어 테스트의 신뢰성을 해치지 않는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 다수의 뱅크(320_0 ~ 320_3), 각각 의 뱅크를 활성화하기 위한 뱅크 제어부(340), 및 다수의 뱅크에서 출력되는 데이터를 외부로 출력하기 위한 다수의 데이터 패드(360_1 ~ 360_4)를 포함한다. 여기서, 다수의 데이터 패드는 반도체 메모리 장치의 제조 후 테스트 과정에서 각각의 뱅크로부터 출력되는 데이터를 전달하기 위해 사용되는 것들만 도시하였으며, 실제로는 더 많은 수의 데이터 패드가 존재한다.
종래 기술과 달리 본 발명에서는, 테스트시 읽기 혹은 쓰기 명령이 반도체 메모리 장치로 입력되면 뱅크 제어부(340)는 각각의 뱅크를 선택하기 위한 뱅크 선택 신호(STROBE_0 ~ STROBE_3)를 순차적으로 활성화한다. 이후, 쓰기 명령일 경우 순차적으로 선택되는 다수의 뱅크(320_0 ~ 320_3)에 하나의 데이터 패드(360_1)를 통해 입력되는 데이터를 저장하고, 읽기 명령일 경우 순차적으로 선택된 다수의 뱅크(320_0 ~ 320_3)에 저장된 데이터를 하나의 데이터 패드(160_1)를 통해 외부로 출력한다.
도 4는 도 3에 도시된 반도체 메모리 장치의 데이터 입출력 시간을 설명하는 파형도이다. 여기서 반도체 메모리 장치의 쓰기 지연시간(Write Lantency, WL)은 1tCK, 카스 지연시간(CAS Latency, CL)은 2tCK, 버스트 길이(Burst Length, BL)은 4라고 가정한다. 하지만, 테스트시는 4개의 데이터 패드 대신 하나의 데이터 패드만을 사용하기 위해 버스트 길이를 4배로 증가시킨다.
도시된 바와 같이, 반도체 메모리 장치에 쓰기 명령(WT)이 인가되면 쓰기 지연시간(WL)인 1tCK만큼 후 쓰기 데이터가 하나의 데이터 패드(DQ0)를 통해 입력된다. 입력된 쓰기 데이터는 쓰기 명령(WT)에 대응하여 활성화된 뱅크 선택 신호(STROBE_0 ~ STROBE_3)에 의해 순차적으로 선택된 모든 뱅크(120_0 ~ 120_3)에 연결된 글로벌 입출력 라인(GIO_0<0:3> ~ GIO_3<0:3>)을 통해 전달된다.
또한, 읽기 명령(RD)이 인가된 후 카스 지연시간(CL)인 2tCK가 지나면 내부에 있던 데이터들이 하나의 데이터 패드(DQ0)를 통해 출력된다. 읽기 명령(RD)에 대응하여 뱅크 제어부(340)는 뱅크 선택 신호(STROBE_0 ~ STROBE_3)를 순차적으로 활성화시키고 활성화된 뱅크 선택 신호(STROBE_0 ~ STROBE_3)에 의해 선택된 뱅크(120_0 ~ 120_3)에서 출력된 데이터는 글로벌 입출력 라인(GIO_0<0:3> ~ GIO_3<0:3>)을 통해 하나의 데이터 패드(DQ0, 360_1)로 전달된다. 여기서, 입출력되는 데이터는 시스템 클록(CLK)의 라이징 및 폴링 에지에 동기되어 전달되며, 또한, 버스트 길이의 4배에 대응하는 다수의 데이터가 하나의 데이터 패드(DQ0)를 통해 연속적으로 전달된다.
도 5는 도 3에 도시된 반도체 메모리 장치 내 테스트 관련 회로를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 읽기 및 쓰기 동작을 테스트할 경우 버스트 길이를 증가시켜 다수의 뱅크(320_0 ~ 320_3)와 하나의 데이터 패드(DQ0)를 순차적으로 연결할 수 있다. 이를 위한 테스트 관련 회로는 쓰기 동작을 테스트할 경우 다수의 뱅크(320_0 ~ 320_3) 각각은 외부에서 인가된 다수의 데이터 중 버스트 길이만큼의 데이터를 전달받고, 읽기 동작을 테스트할 경우 다수의 뱅크(320_0 ~ 320_3) 각각은 순차적으로 버스트 길이만큼의 데이터를 외부로 출력한다.
본 발명의 일 실시에에 따른 반도체 메모리 장치는 다수의 뱅크(320_0 ~ 320_3)를 순차적으로 선택하기 위한 뱅크 제어부(540), 다수의 글로벌 입출력 라인(GIO_0<0:3>, GIO_1<0:3>, GIO_2<0:3>, GIO_3<0:3>)을 통해 병렬로 전달된 상기 데이터를 직렬로 전달하기 위한 GIO 구동부(550), 및 버스트 길이(BL)만큼의 시스템 클록의 주기간격으로 다수의 제어 신호(CONTROL_0, CONTROL_1, CONTROL_2, CONTROL_3)를 활성화시켜 뱅크 제어부(540)와 GIO 구동부(560)를 제어하기 위한 버스트 제어부(560)를 포함한다.
또한, 반도체 메모리 장치는 외부로부터 인가된 명령(CMD)을 디코딩하여 읽기 명령(RD)인지 혹은 쓰기 명령(WT)인지를 판별하여 버스트 제어부(560)로 출력하기 위한 명령 디코더(520), 및 명령 디코더(520)의 출력에 대응하여 읽기 명령(RD)일 때와 쓰기 명령(WT)일 때 서로 다른 논리 레벨을 가지는 명령 디코딩 신호(WT/RD_CONTROL)를 GIO 구동부(550)로 출력하기 위한 동작 제어부(570)를 더 포함한다. 여기서, 동작 제어부(570)에서 출력되는 명령 디코딩 신호(WT/RD_CONTROL)는 쓰기 명령(WT)에 대응하여 제 1 논리 레벨(예를 들면, 논리 하이 레벨)로 출력되고 읽기 명령(RD)에 대응하여 제 1 논리 레벨과 상보적인 제 2 논리 레벨(예를 들면, 논리 로우 레벨)을 가진다. GIO 구동부(550)는 명령 디코딩 신호(WT/RD_CONTROL) 및 다수의 제어신호(CONTROL_0, CONTROL_1, CONTROL_2, CONTROL_3)에 대응하여 다수의 글로벌 입출력 라인(GIO_0<0:3>, GIO_1<0:3>, GIO_2<0:3>, GIO_3<0:3>)의 연결상태를 결정한다.
GIO 구동부(550)와 데이터 패드(DQ) 간 데이터를 전달하기 위해, 반도체 메 모리 장치는 명령 디코더(520)에서 출력된 제 1 인에이블 신호(EN_DIN_BUF)에 대응하여 입력되는 다수의 데이터를 정렬하여 GIO 구동부(550)로 출력하기 위한 입력 데이터 정렬부(580) 및 명령 디코더(520)에서 출력된 제 2 인에이블 신호(EN_DOUT_BUF)에 대응하여 GIO 구동부(550)를 통해 전달된 데이터를 정렬하여 외부로 출력하기 위한 출력 데이터 정렬부(590)를 더 포함한다. 여기서, 입력 데이터 정렬부(580)는 직렬로 입력되는 다수의 데이터를 병렬로 정렬하여 GIO 구동부(550)로 출력하고, 출력 데이터 정렬부(590)는 병렬로 입력되는 다수의 데이터를 직렬화하여 데이터 패드(DQ)로 출력한다.
더 나아가, 반도체 메모리 장치는 내부 동작이 외부 시스템 클록(CLK)에 대응하여 수행되도록 하고 버스트 길이(BL)에 대응하는 다수의 제어신호(CONTROL_0, CONTROL_1, CONTROL_2, CONTROL_3)가 활성화되는 시점의 기준이 되는 시스템 클록(CLK)을 인가받아 버퍼링하여 버스트 제어부(560)로 전달하기 위한 클록 버퍼(510)를 더 구비한다.
도 5를 참조하면, 테스트 관련 회로는 클록 버퍼(510), 명령 디코더(520), 뱅크 제어부(540), GIO 구동부(550), 버스트 제어부(560), 동작 제어부(570), 입력 데이터 정렬부(580), 출력 데이터 정렬부(590)를 포함한다. 이하 테스트시 반도체 메모리 장치 내 테스트 관련 회로의 동작을 설명한다.
먼저, 쓰기 명령(WT)을 인가하여 테스트하는 경우를 설명한다. 명령 디코더(520)는 인가되는 명령(CMD)를 디코딩하여 쓰기 명령(WT)임을 인식하고 버스트 제어부(560)와 동작 제어부(570)에 통지하고 입력 데이터 정렬부(580)를 동작시 키기 위한 활성화된 제 1 인에이블 신호(EN_DIN_BUF)를 출력한다. 쓰기 명령(WT)에 대응하여 버스트 제어부(560)는 클록 버퍼(510)로부터 내부 클록(CLKOUT)을 입력받아 다수의 제어신호(CONTROL_0, CONTROL_1, CONTROL_2, CONTROL_3)를 출력한다. 각각의 제어신호(CONTROL_0, CONTROL_1, CONTROL_2, CONTROL_3)는 버스트 길이(BL)에 대응하는 시스템 클록(CLK)의 주기 만큼의 간격을 두고 순차적으로 활성화된다. 즉, 제 1 제어신호(CONTROL_0)가 활성화되고 버스트 길이(BL)에 대응하는 시스템 클록(CLK)의 주기 만큼이 지나면 제 2 제어신호(CONTROL_1)가 활성화된다. 순차적으로 활성화되는 다수의 제어신호(CONTROL_0, CONTROL_1, CONTROL_2, CONTROL_3)를 입력받은 뱅크 제어부(540)는 각각의 뱅크를 활성화하기 위한 뱅크 선택 신호(STROBE_0 ~ STROBE_3)를 순차적으로 활성화한다.
또한, 쓰기 명령(WT)을 입력받은 동작 제어부(570)는 대응하는 논리 레벨을 가지는 명령 디코딩 신호(WT/RD_CONTROL)를 GIO 구동부(550)로 출력한다. GIO 구동부(550)는 다수의 제어신호(CONTROL_0, CONTROL_1, CONTROL_2, CONTROL_3) 및 명령 디코딩 신호(WT/RD_CONTROL)에 대응하여 입력 데이터 정렬부(580)에서 전달된 데이터를 각각의 뱅크와 연결된 다수의 글로벌 입출력 라인(GIO_0<0:3>, GIO_1<0:3>, GIO_2<0:3>, GIO_3<0:3>)을 순차적으로 연결한다.
하나의 데이터 패드를 통해 입력된 후 버스트 길이(BL)에 해당하는 만큼씩 입력 데이터 정렬부(580)에 의해 정렬된 다수의 데이터(DIN_DATA<0:3>)는 각각의 글로벌 입출력 라인(GIO_0<0:3>, GIO_1<0:3>, GIO_2<0:3>, GIO_3<0:3>)을 통하여 뱅크 제어부(540)에서 출력된 뱅크 선택 신호(STROBE_0 ~ STROBE_3)에 의해 활성화 된 뱅크로 입력된다. 이러한 과정을 통해, 외부에서 인가된 쓰기 명령(WT)과 함게 입력된 데이터들을 다수의 뱅크(320_0, 320_1, 320_2, 320_3) 내 단위셀에 저장하는 쓰기 동작을 테스트할 수 있다.
다음은 읽기 명령(RD)을 인가하여 테스트하는 경우를 설명한다. 명령 디코더(520)는 외부에서 인가된 명령(CMD)을 디코딩하여 읽기 명령(RD)임을 확인하고 버스트 제어부(560)와 동작 제어부(570)에 통지한다. 이하에서는 쓰기 명령(WT)과 달라지는 동작에 대해 강조하여 설명한다. 버스트 제어부(560)는 쓰기 명령(WT)과 마찬가지로 읽기 명령(RD)에 대해서도 다수의 제어신호(CONTROL_0, CONTROL_1, CONTROL_2, CONTROL_3)를 출력한다. 반면, 동작 제어부(570)는 읽기 명령(RD)에 대응하는 논리 레벨을 가지는 명령 디코딩 신호(WT/RD_CONTROL)를 출력하는데 이때 논리 레벨은 쓰기 명령(RD)에 대응하는 논리 레벨과는 상보적 관계에 있다.
다수의 제어신호(CONTROL_0, CONTROL_1, CONTROL_2, CONTROL_3)를 입력받은 뱅크 제어부(540)는 순차적으로 활성화되는 뱅크 선택 신호(STROBE_0 ~ STROBE_3)를 출력한다. 뱅크 선택 신호(STROBE_0 ~ STROBE_3)에 의해 활성화된 각각의 뱅크는 다수의 글로벌 입출력 라인(GIO_0<0:3>, GIO_1<0:3>, GIO_2<0:3>, GIO_3<0:3>)을 통해 데이터를 GIO 구동부(550)로 전달한다. GIO 구동부(550)는 다수의 제어신호(CONTROL_0, CONTROL_1, CONTROL_2, CONTROL_3)에 대응하여 다수의 글로벌 입출력 라인(GIO_0<0:3>, GIO_1<0:3>, GIO_2<0:3>, GIO_3<0:3>) 각각을 순차적으로 출력 데이터 정렬부(590)에 연결한다. 이를 통해 각각의 뱅크 내 단위셀에 저장되어있던 데이터들은 출력 데이터 정렬부(590)를 거쳐 하나의 데이터 패드(DQ)로 출력 된다.
도 6은 도 5에 도시된 버스트 제어부(560)를 설명하기 위한 블록도이다.
도시된 바와 같이, 버스트 제어부(560)는 읽기 및 쓰기 명령 중 하나에 대응하여 제 1 제어 펄스(T1)를 생성하기 위한 제 1 펄스 생성부(564), 제 1 제어 펄스(T1)의 위상을 이동시켜 버스트 길이(BL)만큼의 시스템 클록의 주기간격만큼 위상차이를 가지는 제 2 ~ 제 4 제어 펄스(T2 ~ T4)를 생성하는 제 2 펄스 생성부(566), 및 제 1 ~ 4 제어 펄스(T1 ~ T4)를 시스템 클록(CLK)에 동기시켜 다수의 제어 신호(CONTROL_0, CONTROL_1, CONTROL_2, CONTROL_3)를 출력하는 출력부(568)를 포함한다. 특히, 제 1 펄스 생성부(564)는 제 2 펄스 생성부(566)로부터 피드백된 신호를 사용하여 시스템 클록(CLK)의 한 주기만큼의 활성화구간을 가지는 제 1 제어 펄스(T1)를 생성한다. 또한, 제 2 펄스 생성부(566)는 제 1 제어 펄스(T1)를 위상 이동시키기 위한 다수의 위상 이동부(610_A, 610_B, 610_C)를 포함한다.
구체적으로 살펴보면, 제 1 펄스 생성부(564)는 쓰기 명령(WT) 혹은 읽기 명령(RD)에 의해 접지전압 레벨을 전달하는 앤모스(NMOS) 트랜지스터, 피드백 신호에 대응하여 전원전압 레벨을 전달하는 피모스(PMOS) 트랜지스터, 및 앤모스 트랜지스터와 피모스 트랜지스터를 통해 전달되는 레벨을 반전하여 출력하기 위한 인버터 래치를 포함한다. 또한, 출력부(568)는 제 1 및 제 2 펄스 생성부(564, 566)로부터 출력된 제 1 ~ 4 제어 펄스(T1 ~ T4)를 내부 클록(CLKOUT)에 동기하여 출력하기 위한 다수의 부정논리곱(NAND) 게이트와 인버터를 포함한다.
또한, 제 2 펄스 생성부(566) 내 포함된 다수의 위상 이동부(610_A, 610_B, 610_C)는 시스템 클록(CLK)의 1/2 주기 단위로 위상을 이동시키는 것이 가능한데, 버스트 제어부(560)는 위상 이동을 제어하기 위해 시스템 클록(CLK)의 라이징 에지에 대응하는 라이징 클록(RCLKP)과 폴링 에지에 대응하는 폴링 클록(FCLKP)을 출력하기 위한 클록 생성부(562)를 더 포함한다.
도 7은 도 6에 도시된 위상 이동부(610_A)를 설명하기 위한 회로도이다.
도시된 바와 같이, 위상 이동부(610_A)는 시스템 클록(CLK)의 반 주기 단위로 위상을 이동시킬 수 있는 다수의 지연단을 포함하고 있다. 여기서 지연단은 전송 게이트와 래치로 구성되어 있으며, 전송 게이트의 총 수는 버스트 길이(BL)에 대응한다. 또한, 위상 이동부(610_A)는 입력된 신호를 시스템 클록(CLK)의 한 주기 만큼 위상 이동된 신호(OUT_A)를 제 1 펄스 생성부(564)로 피드백한다.
여기서, 버스트 제어부(560) 내 제 2 펄스 생성부(566) 내 포함된 다른 위상 이동부(610_B, 610_C) 역시 동일한 구조를 가지므로 자세한 설명은 생략한다. 또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치가 시스템 클록(CLK)의 한 주기 동안 2개의 데이터가 아닌 4개의 데이터를 입출력한다면, 시스템 클록(CLK)에 대응하는 라이징 클록(RCLKP)과 폴링 클록(FCLKP)에 의해 제어되는 전송 게이트의 수는 절반으로 줄어들 수도 있다.
도 8은 도 6에 도시된 버스트 제어부(560)의 동작을 설명하기 위한 파형도이다.
도시된 바와 같이, 외부에서 인가되는 시스템 클록(CLK)의 라이징 에지에 동기하여 쓰기 혹은 읽기 명령(WT/RD)이 인가되면 명령 디코더(520)를 통해 읽기 혹 은 쓰기 명령(WT, RD)이 입력되었음이 버스트 제어부(560)에 통지된다. 읽기 혹은 쓰기 명령(WT, RD)에 대응하여 버스트 제어부(560) 내 제 1 펄스 생성부(564)는 시스템 클록(CLK)의 한 주기 만큼의 펄스 폭을 가지는 제 1 제어 펄스(T1)를 생성하고, 제 1 제어 펄스(T1)를 입력받은 제 2 펄스 생성부(566)는 버스트 길이(BL)에 대응하는 시스템 클록(CLK)의 주기만큼 위상을 각각 이동시킨 제 2 ~ 4 제어 펄스(T2 ~ T4)를 생성한다. 마지막으로, 버스트 제어부(560) 내 출력부(568)는 제 1 ~ 4 제어 펄스(T1 ~ T4)를 시스템 클록(CLK)의 라이징 에지에 동기시켜 출력한다.
도 9는 도 5에 도시된 GIO 구동부(550)를 설명하기 위한 블록도이다.
도시된 바와 같이, GIO 구동부(550)는 다수의 글로벌 입출력 라인(GIO_0<0:3>, GIO_1<0:3>, GIO_2<0:3>, GIO_3<0:3>)과 각각 연결된 다수의 단위 구동부(552, 554, 556, 558)를 포함한다.
다수의 단위 구동부(552, 554, 556, 558) 각각은 다수의 제어 신호(CONTROL_0, CONTROL_1, CONTROL_2, CONTROL_3) 및 명령 디코딩 신호(WT/RD_CONTROL)에 대응하여 입력 데이터 정렬부(580) 및 출력 데이터 정렬부(590)를 선택적으로 각각의 글로벌 입출력 라인(GIO_0<0:3>, GIO_1<0:3>, GIO_2<0:3>, GIO_3<0:3>)과 연결한다.
도 10은 도 9에 도시된 단위 구동부(552)를 설명하기 위한 회로도이다.
도시된 바와 같이, 단위 구동부(552)는 다수의 제 1 글로벌 입출력 라인(GIO_0<0:3>) 각각을 입력 데이터 정렬부(580) 또는 출력 데이터 정렬부(590) 를 통해 입출력되는 데이터(DIN_DATA<0:3>, DOUT_DATA<0:3>) 각각에 연결하기 위한 다수의 연결부(920, 940, 960, 980)를 포함한다.
구체적으로, 각각의 연결부(920, 940, 960, 980)는 데이터 패드(DQ)를 통해 입력된 후 입력 데이터 정렬부(580)에 의해 병렬로 정렬되어 전달되는 데이터(DIN_DATA<0>)를 각각 다수의 제 1 글로벌 입출력 라인(GIO_0<0>) 각각에 전달하기 위한 쓰기 구동부(924), 다수의 제 1 글로벌 입출력 라인(GIO_0<0>)을 통해 전달된 데이터들(DOUT_DATA<0>)을 데이터 패드(DQ)로 출력하기 위해 출력 데이터 정렬부(590)로 전달하기 위한 읽기 구동부(926), 및 명령 디코딩 신호(WT/RD_CONTROL)와 제 1 제어 신호(CONTROL_0)에 대응하여 쓰기 구동부(924) 및 상기 읽기 구동부(926)를 제어하기 위한 제어부(922)를 포함한다.
쓰기 구동부(924)와 읽기 구동부(926)은 명령 디코딩 신호(WT/RD_CONTROL)과 제 1 제어 신호(CONTROL_0)에 대응하여 연결관계를 설정하기 위한 전송 게이트를 포함하고 있으며, 제어부는 명령 디코딩 신호(WT/RD_CONTROL)와 제 1 제어 신호(CONTROL_0)에 대응하여 전송 게이트를 제어하기 위한 부정논리곱(NAND) 게이트를 포함한다. 여기서, 제어부(922)는 명령 디코딩 신호(WT/RD_CONTROL)가 쓰기 명령(WT)인 경우에는 논리 하이 레벨(H)을 유지하고 읽기 명령(RD)인 경우 논리 로우 레벨(L)을 유지하는 경우를 가정하고 설계되었으며, 외부에서 인가되는 명령에 대응하여 결정되는 명령 디코딩 신호(WT/RD_CONTROL)의 논리 레벨을 정하기에 따라 설계 변경이 가능하다.
도 11은 도 5에 도시된 테스트 관련 회로의 동작을 설명하기 위한 파형도이 다. 여기서, 쓰기 지연시간(WL)은 1tCK이고, 카스 지연시간(CL)은 2tCK이며, 버스트 길이(BL)는 4라고 가정한다.
먼저 쓰기 명령(WT)이 반도체 메모리 장치로 인가되면 쓰기 레이턴시(WL)인 1tCK가 지난 시점에 다수의 데이터(A0~A3,B0~B3,C0~C3,D0~D3)가 입력된다. 입력된 다수의 데이터(A0~A3,B0~B3,C0~C3,D0~D3)는 입력 데이터 정렬부(580)에 의해 병렬로 정렬된다. 명령 디코더(520)는 외부에서 인가된 명령(CMD)이 쓰기 명령(WT)임을 인지한 후 입력 데이터 정렬부(580)를 동작가능하게 하는 제 1 인에이블 신호(EN_DIN_BUF)를 활성화하고, 최초 데이터가 입력된 시점에 버스트 제어부(560)와 동작 제어부(570)로 쓰기 명령(WT)을 통지한다. 버스트 제어부(560)는 쓰기 명령(WT)에 대응하여 제 1 제어 신호(CONTROL_0)를 생성하고, GIO 구동부(550)는 제 1 제어 신호(CONTROL_0)에 대응하여 최초 정렬된 4개의 데이터(DIN_DATA_A<0:3>)를 다수의 제 1 글로벌 입출력 라인(GIO_0<0:3>)으로 전달한다. 이후, 4개씩 정렬된 데이터(DIN_DATA_B<0:3>, DIN_DATA_C<0:3>, DIN_DATA_D<0:3>)는 순차적으로 다수의 글로벌 입출력 라인(GIO_1<0:3>, GIO_2<0:3>, GIO_3<0:3>)으로 전달된다.
한편, 읽기 명령(RD)이 반도체 메모리 장치로 인가되면, 명령 디코더(520)는 읽기 명령(RD)을 버스트 제어부(560)와 동작 제어부(570)로 지연 없이 통보하고 다수의 뱅크(320_0 ~ 320_3)를 순차적으로 활성화하는 다수의 제어신호(CONTROL_0, CONTROL_1, CONTROL_2, CONTROL_3)에 대응하여 출력되는 데이터(DIN_DATA_A<0:3>, DIN_DATA_B<0:3>, DIN_DATA_C<0:3>, DIN_DATA_D<0:3>)를 GIO 구동부(550)는 출력 데이터 정렬부(590)로 전달한다. 읽기 명령(RD)이 인가된 후 카스 지연시간(CL)인 2tCK가 지난 시점에서 활성화된 제 2 인에이블 신호(EN_DOUT_DRV)에 대응하여 다수의 데이터(A0~A3,B0~B3,C0~C3,D0~D3)는 하나의 데이터 패드(DQ)를 통해 외부로 출력된다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 하나의 데이터 패드(DQ)를 통해 전체 단위셀을 테스트할 수 있도록 지원할 수 있음으로써 동시에 테스트할 수 있는 반도체 메모리 장치의 개수를 증가시킬 수 있으며, 이를 통해 대량 생산하는 반도체 메모리 장치의 전체 테스트 시간을 줄일 수 있다. 특히, 본 발명에서는 버스트 길이(BL)를 종래의 테스트에서 사용하던 데이터 패드의 수에 버스트 길이를 곱한 값만큼 증가시켜 하나의 데이터 패드를 이용해 반도체 메모리 장치를 테스트할 수 있는 방식으로, 구체적으로 다수의 데이터를 버스트 길이 단위로 병렬 정렬하여 글로벌 입출력 라인에 각각 전달하여 다수의 뱅크를 순차적으로 활성화하여 뱅크 내 단위셀에 데이터를 쓰고, 반대로 다수의 뱅크를 순차적으로 활성화하여 출력된 데이터를 순차적으로 직렬 정렬시켜 출력할 수 있도록 한다.
종래의 테스트 기술은 다수의 데이터 패드와 다수의 뱅크를 동시에 선택하는 데이터를 병렬로 입출력하는 방식이었으나, 본 발명은 버스트 길이를 일정 이상 증가시켜 하나의 데이터 패드를 사용할 수 있도록 함으로써 각각의 반도체 메모리 장치를 테스트하는 시간은 조금 증가하였으나 더 많은 다수의 반도체 메모리 장치를 동시에 테스트할 수 있게 되어 전체적으로는 시간을 줄일 수 있는 것이다.
전술한 본 발명의 일 실시예에서는 읽기 및 쓰기 동작 전체에 대해 글로벌 입출력 라인을 분리하여 구동하는 방식을 설명하고 있으나, 테스트 환경 및 조건에 따라서 쓰기 동작 중에는 다수의 뱅크를 순차적으로 활성화하지 않고 동시에 활성화하고 버스트 길이에 해당하는 데이터를 모든 뱅크에 입력하고, 읽기 동작만 다수의 뱅크를 개별적으로 활성화시켜 순차적으로 출력하도록 할 수도 있다. 이 경우, 쓰기 명령(WT)이 인가된 경우 다수의 제어신호(CONTROL_0, CONTROL_1, CONTROL_2, CONTROL_3)를 모두 동시에 활성화하여 입력 데이터 정렬부(580)에서 정렬된 데이터를 다수의 글로벌 입출력 라인(GIO_0<0:3>, GIO_1<0:3>, GIO_2<0:3>, GIO_3<0:3>)에 전달하고, 읽기 명령(RD)이 인가된 경우에는 다수의 제어신호(CONTROL_0, CONTROL_1, CONTROL_2, CONTROL_3)를 순차적으로 활성화하여 각각의 뱅크로부터 출력된 데이터들을 순차적으로 출력 데이터 정렬부(590)로 전달하도록 GIO 구동부(550)를 제어한다. 이러한 방식을 적용할 경우, 도 11에 도시된 테스트 시간보다 반도체 메모리 장치 각각의 테스트 시간을 더 줄일 수 있는 장점이 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 일반적인 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 반도체 메모리 장치의 데이터 입출력 시간을 설명하는 파형도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 4는 도 3에 도시된 반도체 메모리 장치의 데이터 입출력 시간을 설명하는 파형도이다.
도 5는 도 3에 도시된 반도체 메모리 장치 내 테스트 관련 회로를 설명하기 위한 블록도이다.
도 6은 도 5에 도시된 버스트 제어부를 설명하기 위한 블록도이다.
도 7은 도 6에 도시된 위상 이동부를 설명하기 위한 회로도이다.
도 8은 도 6에 도시된 버스트 제어부의 동작을 설명하기 위한 파형도이다.
도 9는 도 5에 도시된 GIO 구동부를 설명하기 위한 블록도이다.
도 10은 도 9에 도시된 단위 구동부를 설명하기 위한 회로도이다.
도 11은 도 5에 도시된 테스트 관련 회로의 동작을 설명하기 위한 파형도이다.
Claims (23)
- 읽기 및 쓰기 동작을 테스트할 경우 버스트 길이를 증가시켜 다수의 뱅크와 하나의 데이터 패드를 순차적으로 연결하여 데이터를 출력하기 위한 반도체 메모리 장치.
- 제 1항에 있어서,상기 쓰기 동작을 테스트할 경우 상기 다수의 뱅크 각각은 외부에서 인가된 다수의 데이터 중 상기 버스트 길이만큼의 데이터를 전달받고, 상기 읽기 동작을 테스트할 경우 상기 다수의 뱅크 각각은 순차적으로 상기 버스트 길이만큼의 데이터를 외부로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 2항에 있어서,상기 다수의 뱅크를 순차적으로 선택하기 위한 뱅크 제어부;다수의 글로벌 입출력 라인을 통해 병렬로 전달된 상기 데이터를 직렬로 전달하기 위한 구동부; 및상기 버스트 길이만큼의 시스템 클록의 주기간격으로 다수의 제어 신호를 활성화시켜 상기 뱅크 제어부와 상기 구동부를 제어하기 위한 버스트 제어부를 구비 하는 반도체 메모리 장치.
- 제 3항에 있어서,상기 버스트 제어부는읽기 및 쓰기 명령 중 하나에 대응하여 제 1 제어 펄스를 생성하기 위한 제 1 펄스 생성부;상기 제 1 제어 펄스의 위상을 이동시켜 상기 버스트 길이만큼의 시스템 클록의 주기간격만큼 위상차이를 가지는 제 2 ~ 제 4 제어 펄스를 생성하는 제 2 펄스 생성부; 및상기 제 1 ~ 4 제어 펄스를 상기 시스템 클록에 동기시켜 상기 다수의 제어 신호를 출력하는 출력부를 구비하는 반도체 메모리 장치.
- 제 4항에 있어서,상기 제 1 펄스 생성부는 상기 제 2 펄스 생성부로부터 피드백된 신호를 사용하여 상기 시스템 클록의 한 주기만큼의 활성화구간을 가지는 상기 제 1 제어 펄스를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 4항에 있어서,상기 제 2 펄스 생성부는 상기 제 1 제어 펄스를 위상 이동시키기 위한 다수의 위상 이동부를 구비하고, 각각의 위상 이동부 내 포함된 상기 시스템 클록의 반 주기 단위로 위상을 이동시킬 수 있는 전송 게이트와 래치로 구성된 지연단의 수는 상기 버스트 길이에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 3항에 있어서,상기 구동부는 상기 다수의 제어 신호 각각에 대응하여 상기 다수의 뱅크 각각에 대응하는 상기 다수의 글로벌 입출력 라인과 상기 데이터 패드를 연결하기 위한 다수의 단위 구동부를 구비하는 반도체 메모리 장치.
- 제 7항에 있어서,상기 단위 구동부는상기 데이터 패드를 통해 입력되는 데이터를 순차적으로 상기 다수의 글로벌 입출력 라인 각각에 전달하기 위한 쓰기 구동부;상기 다수의 글로벌 입출력 라인을 통해 전달된 데이터들을 순차적으로 상기 데이터 패드로 출력하기 위한 읽기 구동부; 및상기 읽기 및 쓰기 명령과 상기 제어 신호에 대응하여 상기 쓰기 구동부 및 상기 읽기 구동부를 제어하기 위한 제어부를 구비하는 반도체 메모리 장치.
- 제 3항에 있어서,외부로부터 인가된 명령을 디코딩하여 상기 읽기 명령인지 혹은 상기 쓰기 명령인지를 판별하여 버스트 제어부로 출력하기 위한 명령 디코더; 및상기 명령 디코더의 출력에 대응하여 상기 읽기 명령일 때와 상기 쓰기 명령일 때 서로 다른 논리 레벨을 가지는 명령 디코딩 신호를 상기 구동부로 출력하기 위한 동작 제어부를 더 구비하는 반도체 메모리 장치.
- 제 9항에 있어서,상기 동작 제어부에서 출력되는 상기 명령 디코딩 신호는 상기 쓰기 명령에 대응하여 제 1 논리 레벨로 출력되고 상기 읽기 명령에 대응하여 제 1 논리 레벨과 상보적인 제 2 논리 레벨로 출력되며, 상기 구동부는 상기 명령 디코딩 신호 및 상기 다수의 제어신호에 대응하여 상기 다수의 글로벌 입출력 라인의 연결상태를 결정하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 9항에 있어서,상기 명령 디코더에서 출력된 제 1 인에이블 신호에 대응하여 직렬로 입력되는 데이터를 병렬로 정렬하여 상기 구동부로 출력하기 위한 입력 데이터 정렬부; 및상기 명령 디코더에서 출력된 제 2 인에이블 신호에 대응하여 상기 구동부를 통해 병렬로 전달된 데이터를 직렬로 정렬하여 외부로 출력하기 위한 출력 데이터 정렬부를 더 구비하는 반도체 메모리 장치.
- 제 10항에 있어서,상기 시스템 클록을 인가받아 버퍼링하여 상기 버스트 제어부로 전달하기 위한 클록 버퍼를 더 구비하는 반도체 메모리 장치.
- 테스트시 읽기 및 쓰기 명령에 대응하여 기 설정된 버스트 길이를 두 배 이상 증가시키기 위한 다수의 제어 신호를 생성하는 버스트 제어부;입출력되는 데이터를 정렬하기 위한 데이터 정렬 버퍼; 및상기 다수의 제어신호에 대응하여 상기 선입선출 데이터 버퍼와 다수의 글로벌 입출력 라인을 순차적으로 연결하기 위한 구동부를 구비하는 반도체 메모리 장치.
- 제 13항에 있어서,외부로부터 인가된 명령을 디코딩하여 상기 읽기 명령인지 혹은 상기 쓰기 명령인지를 판별하여 버스트 제어부로 출력하기 위한 명령 디코더; 및상기 명령 디코더의 출력에 대응하여 상기 읽기 명령일 때와 상기 쓰기 명령일 때 서로 다른 논리 레벨을 가지는 명령 디코딩 신호를 상기 구동부로 출력하기 위한 동작 제어부를 더 구비하는 반도체 메모리 장치.
- 제 13항에 있어서,상기 버스트 제어부는상기 읽기 및 상기 쓰기 명령 중 하나에 대응하여 제 1 제어 펄스를 생성하기 위한 제 1 펄스 생성부;상기 제 1 제어 펄스의 위상을 이동시켜 상기 버스트 길이만큼의 시스템 클록의 주기간격만큼 위상차이를 가지는 제 2 ~ 제 4 제어 펄스를 생성하는 제 2 펄스 생성부; 및상기 제 1 ~ 4 제어 펄스를 상기 시스템 클록에 동기시켜 상기 다수의 제어 신호를 출력하는 출력부를 구비하는 반도체 메모리 장치.
- 제 13항에 있어서,상기 구동부는 상기 다수의 제어 신호 각각에 대응하여 상기 다수의 뱅크 각각에 대응하는 상기 다수의 글로벌 입출력 라인과 상기 데이터 패드를 연결하기 위한 다수의 단위 구동부를 구비하는 반도체 메모리 장치.
- 제 16항에 있어서,상기 단위 구동부는상기 데이터 패드를 통해 입력되는 데이터를 순차적으로 상기 다수의 글로벌 입출력 라인 각각에 전달하기 위한 쓰기 구동부;상기 다수의 글로벌 입출력 라인을 통해 전달된 데이터들을 순차적으로 상기 데이터 패드로 출력하기 위한 읽기 구동부; 및상기 읽기 및 쓰기 명령과 상기 제어 신호에 대응하여 상기 쓰기 구동부 및 상기 읽기 구동부를 제어하기 위한 제어부를 구비하는 반도체 메모리 장치.
- 테스트시 읽기 및 쓰기 명령에 대응하여 기 설정된 버스트 길이를 두 배 이상 증가시키기 위한 다수의 제어 신호를 생성하는 단계; 및상기 읽기 명령 및 상기 쓰기 명령에 대응하여 하나의 데이터 패드와 다수의 뱅크를 상기 다수의 제어 신호에 대응하여 순차적으로 다수의 글로벌 입출력 라인 을 통해 연결하는 단계를 포함하는 반도체 메모리 장치의 테스트 방법.
- 제 18항에 있어서,상기 다수의 제어 신호를 생성하는 단계는상기 읽기 및 상기 쓰기 명령 중 하나에 대응하여 제 1 제어 펄스를 생성하는 단계;상기 제 1 제어 펄스의 위상을 이동시켜 상기 버스트 길이만큼의 시스템 클록의 주기간격만큼 위상차이를 가지는 다수의 제어 펄스를 생성하는 단계; 및상기 제 1 및 상기 다수의 제어 펄스를 상기 시스템 클록에 동기시켜 상기 다수의 제어 신호를 출력하는 단계를 포함하는 반도체 메모리 장치 테스트 방법.
- 제 18항에 있어서,상기 다수의 글로벌 입출력 라인을 통해 연결하는 단계는상기 쓰기 명령이 인가된 경우 하나의 데이터 패드를 통해 입력되는 데이터를 상기 다수의 제어 신호에 대응하여 순차적으로 다수의 글로벌 입출력 라인을 통해 다수의 뱅크에 전달하는 단계; 및상기 읽기 명령이 인가된 경우 다수의 뱅크에서 출력된 데이터를 상기 다수의 제어 신호에 대응하여 순차적으로 상기 하나의 데이터 패드로 전달하는 단계를 포함하는 반도체 메모리 장치 테스트 방법.
- 쓰기 명령에 대응하여 하나의 데이터 패드를 통해 외부에서 인가된 다수의 데이터 중 버스트 길이만큼의 데이터를 다수의 뱅크 각각에 순차적으로 전달하여 상기 다수의 뱅크 각각을 테스트하기 위한 쓰기 테스트 수단; 및읽기 명령에 대응하여 상기 다수의 뱅크 각각은 저장된 데이터를 상기 버스트 길이 만큼의 데이터로 출력하고 순차적으로 상기 하나의 데이터 패드를 통해 외부로 출력하기 위한 읽기 테스트 수단을 구비하는 반도체 메모리 장치.
- 제 21항에 있어서,상기 읽기 및 상기 쓰기 명령에 대응하여 상기 버스트 길이에 대응하는 시스템 클록의 주기만큼 간격을 두고 서로 활성화되는 다수의 제어 신호를 생성하는 버스트 제어부; 및상기 다수의 제어 신호에 대응하여 상기 다수의 뱅크를 순차적으로 선택하기 위한 뱅크 제어부를 더 구비하는 반도체 메모리 장치.
- 제 21항에 있어서,상기 쓰기 테스트 수단 및 상기 읽기 테스트 수단은상기 데이터 패드와 연결되어 입출력되는 데이터를 저장하기 위한 선입선출 데이터 버퍼; 및상기 다수의 제어 신호에 대응하여 상기 선입선출 데이터 버퍼와 상기 다수의 뱅크와 다수의 글로벌 입출력 라인을 순차적으로 연결하기 위한 구동부를 구비하는 반도체 메모리 장치.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070128812A KR100913968B1 (ko) | 2007-12-12 | 2007-12-12 | 반도체 메모리 장치 |
US12/154,943 US7872940B2 (en) | 2007-12-12 | 2008-05-28 | Semiconductor memory device and method for testing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070128812A KR100913968B1 (ko) | 2007-12-12 | 2007-12-12 | 반도체 메모리 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20090061843A true KR20090061843A (ko) | 2009-06-17 |
KR100913968B1 KR100913968B1 (ko) | 2009-08-26 |
Family
ID=40753042
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070128812A KR100913968B1 (ko) | 2007-12-12 | 2007-12-12 | 반도체 메모리 장치 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7872940B2 (ko) |
KR (1) | KR100913968B1 (ko) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
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US9349488B2 (en) | 2014-05-13 | 2016-05-24 | SK Hynix Inc. | Semiconductor memory apparatus |
KR20160092206A (ko) * | 2015-01-27 | 2016-08-04 | 에스케이하이닉스 주식회사 | 반도체 장치 |
US10049763B2 (en) | 2014-05-13 | 2018-08-14 | SK Hynix Inc. | Semiconductor memory apparatus |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101004683B1 (ko) * | 2008-11-05 | 2011-01-04 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
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KR20120098105A (ko) * | 2011-02-28 | 2012-09-05 | 에스케이하이닉스 주식회사 | 데이터 전송 회로 및 이를 포함하는 메모리 장치 |
KR101282722B1 (ko) | 2011-03-09 | 2013-07-04 | 에스케이하이닉스 주식회사 | 메모리 장치 및 메모리 장치의 테스트 방법 |
KR20130091034A (ko) * | 2012-02-07 | 2013-08-16 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이를 포함하는 반도체 집적 회로 |
KR20140023708A (ko) * | 2012-08-17 | 2014-02-27 | 에스케이하이닉스 주식회사 | 패드의 본딩을 테스트할 수 있는 반도체 장치 |
KR102442624B1 (ko) | 2014-11-11 | 2022-09-13 | 삼성전자주식회사 | 반도체 디바이스 |
US11537323B2 (en) * | 2020-01-07 | 2022-12-27 | SK Hynix Inc. | Processing-in-memory (PIM) device |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP3948141B2 (ja) * | 1998-09-24 | 2007-07-25 | 富士通株式会社 | 半導体記憶装置及びその制御方法 |
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2007
- 2007-12-12 KR KR1020070128812A patent/KR100913968B1/ko not_active IP Right Cessation
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- 2008-05-28 US US12/154,943 patent/US7872940B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
KR100913968B1 (ko) | 2009-08-26 |
US7872940B2 (en) | 2011-01-18 |
US20090154271A1 (en) | 2009-06-18 |
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