TWI385663B - 應用資料遮罩之半導體元件及使用該資料遮罩輸出資料之方法 - Google Patents

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Description

應用資料遮罩之半導體元件及使用該資料遮罩輸出資料之方法
本發明係關於一種半導體元件，特別是一種半導體元件及利用半導體元件輸出資料的方法，而可藉利用資料遮罩減短測試時間者。
在半導體記憶元件，例如DRAM中，資料的讀取與寫入操作必須正確的執行。於是避免在晶片中發生不良格子是非常重要的。但是隨著半導體技術的發展，半導體元件已經變成高度整體化。因此，隨著半導體技術的改善，一體成形於單一晶片的記憶格子數目已逐漸增加。另一方面，雖然半導體元件的製程進步了，晶片內不良格子產生的可能性仍舊相當高。
假如對於這種不良格子的測試執行不正確，就不可能拯救半導體記憶元的可靠性。
在拯救半導體元件之可靠性的測試時，假如測試係就單一記憶格子執行，以決定每一記憶格子是否通過測試時，如果測試對象係屬於高度整合的半導體記憶元件，就須耗費很長的時間，導致所需成本很高。
因此，顯然減短測試時間是萬分須要的。減短測試時間方法中的一種是多重位元測試方法。
多重位元測試方法同時存取資料，由是可減短測試時間。然而多重位元測試方法藉壓縮方式測試資 料，結果變成不利。缺點中之一是多重位元測試方法不能減少其篩選能力，另一是多重位元測試方法由於資料通路及/或電力雜訊間的不同，多重位元測試方法較無法適當的反射。
尤其是當利用多重位元測試方法時，測試設備必須保持與元件相同數目的接腳，結果成本增加。就是說為了進行高速測試，測試設備必須具備與受測元件相同數目的通道，這就須附帶耗費巨大成本。
解決此問題之一方法為藉資料遮罩來共用輸入/輸出通道。
例如，運作X16模式時，只須要具備8條通道，就可測試運作X16的半導體記憶元件。這是藉分割資料輸出焊接點成上部資料焊接點DQ<0：7>及下部資料輸出焊接點DQ<8：15>，並以輪流方式遮蔽上述上、下焊接點就可能的。
藉資料遮罩來共用通道以減少其數目而達成節省成本固然可能，但有減低測試可靠性的問題產生。
第1圖表示傳統半導體元件芯部的動作波形圖，用以說明傳統測試方法遭遇的問題。
參照第1圖，一位元線對BL、BLB預先充電到某一水準的VBLP。施以主動指令ACT時產生充電的共用，因此位元線對就有某一水準的電位差。當產生電位差時，該差值被感測放大器放大，於是位元線 BL昇壓至芯部電壓VCORE水準而相反的位元線BLB降低至大地電壓VSS水準。
為了利用上述通道共用方法測試資料，必須施加雙倍的讀取命令。亦即當測試模式進行中施加主動命令ACT時，施加第一讀取命令RD1，然後經過一定時間時，施加第二讀取命令RD2。
當施加第一讀取命令RD1的時點，位元線對BL，BLB間電位差並不大。反之，位元線對BL，BLB間的差異在第二讀取命令RD2施加時點是夠大的。因此，發生一個問題，就是第一讀取命令RD1於通過第二讀取命令RD2而可被認為通過時，情報卻被認為失敗。亦即依據上述說明的簡單通道共用方法，情報的篩選能力降低。
本發明提供一種半導體元件及利用能夠在半導體於件處於測試模式時藉避免資料進出於第二讀取命令而增強篩簡選能力的資料輸出方法。
依本發明一形態中的半導體元件包含一資料遮罩控制單元，可藉整合測試模式信號與第一資料遮罩信號輸出資料遮罩控制信號；一資料時鐘輸出單元，可接收延時閉鎖圈(DLL)時鐘並響應於資料遮罩控制信號輸出資料時鐘；及一YAE控制信號產生單 元，可產生行位址致能控制信號以控制行位址致能信號，該YAE控制信號產生單元藉整合測試模式信號與第二遮罩信號以產生行位址致能控制信號。
半導體元件最好更刀含一YAE產生單元，用以在行位址致能控制信號被致能時，抑制行位址致能信號。
第一資料遮罩信號為下部資料遮罩信號，而第二資料遮罩信號為上部資料遮罩信號。
資料遮罩控制單元輸出第一遮罩控制信號造成當測試模式信號及第一資料遮罩信號被致能時第一資料接腳的輸出被遮斷；及第二資料遮罩控制信號造成當測試模式信號被致能而第一資料遮罩信號被抑制時，第二資料接腳的輸出被遮斷。
第一資料接腳為下部資料接腳，用以輸出下部位元資料於記憶元件外，而第二資料接腳為上部資料接腳，用以輸出上部位元資料於記憶元件外。
資料時鐘輸出單元輸出第一資料時鐘，其係第一資料遮罩控制信號被致能時被抑制；及第二資料時鐘，其係第二資料遮罩控制信號被致能時被抑制。
第一資料時鐘為下部資料時鐘，用以從下部資料接腳控制輸出，及第二資料時鐘為上部資料時鐘，用以從上部資料接腳控制輸出。
第二資料遮罩信號在測試模式信號被致能後，施 加第二讀取命令時被致能。
行位址致能控制信號於第二資料遮罩信號被致能時也被致能。
依本發明另一形態中的半導體元件包含多重第一與第二資料接腳，於施加資料讀取命令時，藉使行位址致能信號被作動而可讀取格子中資料，所讀取資料輸出於記憶元件外，而所輸出資料響應於資料遮罩信號被遮斷；資料遮罩控制單元響應於第一資料遮罩信號同時控制第一與第二接腳的輸出；及一YAE控制信號產生單元，響應於第二資料遮罩信號控制行位址致能信號的產生。
資料遮罩控制單元最好在第一資料遮罩信號被致能時從第一資料接腳遮斷輸出並從第二資料接腳輸出資料。
在第一資料遮罩信號被抑制時，資料遮罩控制單元經第一資料接腳輸出資料，而從第二資料接腳遮斷輸出。
YAE控制信號產生單元於第二資料遮斷信號被致能時控制成抑制行位址致能信號。
當第二讀取命令於進入測試模式後被施加時，第二資料遮罩信號被致能。
YAE控制信號產生單元於第二資料遮罩信號被致能時，致能所產生的控制信號。
第一資料遮罩信號為下部資料遮罩信號，而第二資料遮罩信號為上部資料遮罩信號。
依本發明另一形態的半導體元件資料輸出方法包含的步驟為：在進入測試模式後，施加第一讀取命令；依照第一讀取命令讀取記憶格子內的資料並傳輸此資料至多重第一與第二資料輸出接腳；當施家第一讀取命令時，致能第一資料遮罩信號以造成第一資料輸出爹腳被遮斷；當施加第二讀取命令時，響應於第二資料遮罩信號抑制行位址已致能信號，及抑制第一資料遮罩信號以造成第二資料輸出接腳被遮斷。
本方法最後更包含的步驟為：在遮斷第一資料輸出接腳後，經第二資料輸出接腳輸出所傳送的資料。
本方法更包含的步驟為：在遮斷第二資料輸出接腳後，經第一資料輸出接腳輸出所傳送的資料。
第一資料輸出接腳為下部資料輸出接腳，而第二資料輸出接腳為上部資料輸出接腳。
第一資料遮罩信號為下部資料遮罩信號，而第二資料遮罩信號為上部資料遮罩信號。
當施加第二讀取命令而第一讀取命令被施加並致能時，第二資料遮罩信號被抑制。
本發明藉在測試模式中，可以共用輸出入接腳測試的晶片數目的增加，得以改善測試速度與生產良率。
此外，依照本發明，可藉利用上下部資料遮罩信號中之任一種依據第二讀取命令抑制資料存取來改善篩選能力以局定測試通過/不及格。
本發明揭示了一種裝置與方法，利用上、下部資料遮罩信號之一，用以控制資料之輸出，及利用剩餘資料遮罩信號來控制行位址致能信號。
下文中參照所附圖示詳細說明本發明的實施形態。
第2圖為本發明一實施例中半導體元件的方塊圖。
參照第2圖，本發明一實施例中的半導體元件包含：一下部資料遮罩緩衝器20，資料遮罩控制單元22，資料時鐘輸出單元24，上部資料遮罩緩衝器26，行位址致能(YAE)控制信號產生單元28，及YAE產生單元29。
下部資料遮罩緩衝器20接收測試模式信號TM及下部資料遮罩信號LDM。當測試模式信號TM在高水準(致能狀態)時，藉緩衝下部資料信號LDM，下部資料緩衝器20輸出下部資料遮罩緩衝信號LDMOUT。亦即當半導體元件進入測試模式時，下部資料遮罩緩衝器20輸出下部資料遮罩緩衝信號。
資料遮罩控制單元22整合緩衝信號LDMOUT 與測式模式信號TM而輸出資料遮罩控制信號DM。
資料時鐘輸出單元24接收資料遮罩控制信號DM及延時閉鎖圈時鐘DLL。隨著資料遮罩控制信號DM，資料時鐘輸出單元不是輸出延時閉鎖圈時鐘DLL當做時間信號而輸出資料，就是遮斷延時閉鎖圈時鐘DLL。雖未圖示，格子中資料係由讀取命令讀出，然後與時鐘CLK的上昇邊緣或下降邊緣同步，經由球狀線傳遞於資料輸出接腳，最後輸出於記憶元件之外。延時閉鎖圈時鐘係由延時閉鎖圈電路產生而由此接收。延時閉鎖圈電路補償時鐘延時分量，該分量係於時鐘信號輸出傳達於半導體記憶元件內之資料輸出端子，以產生內部時鐘信號時發生者。DLL電路的設計對於此方面有關技術為對於此方面有關技術具有普通知識者所熟習，而並非直接與本發明有關，因此，DLL電路的詳細解釋予以省略。
上部資料遮罩緩衝器26接收測試模式信號TM及上部資料遮罩信號UDM。當測試模式信號被致能(在高水準)時，上部資料遮罩緩衝器26藉緩衝上部資料遮罩信號UDM而輸出上部資料遮罩緩衝信號UDMOUT。
YAE控制信號產生單元28接收料遮罩緩衝信號UDMOUT及測試模式信號TM而產生YAE控制信號DMYAE，此即用於控制行位址致能信號YAE(此 乃為上述YAE產生單元29所產生者)。
YAE產生單元29接收外加的命令COMM，而響應於YAE控制信號DMYAE控制行位址致能信號YAE的產生。
假如YAE控制信號DMYAE已被致能，行位址致能信號YAE就被抑制。因此行選擇信號並未產生，而儲存於格子內的資料不能讀取。亦即當YAE控制信號DMYAE被致能時，行位址致能信號YAE被抑制。行位址致能信號YAE控制行選擇信號當做基準信號於讀取時控制行位址。因此，在行位址致能信號YAE並未產生時，儲存於格子內的資料通常不能讀取。
下文中將詳細解釋實施例中的資料遮罩控制單元22，資料時鐘輸出單元24，YAE控制信號產生單元28，及YAE產生單元29。
在第3圖表示第2圖之資料遮罩控制單元22的詳細電路圖。
參照第3圖，資料遮罩控制單元22包含下部資料遮罩控制信號產生單元30，其係可產生下部資料遮罩控制信號DM_L以控制下部資料輸出接腳的輸出。下部資料遮罩控制信號DM_L係藉整合測式模式信號TM與下部資料遮罩緩衝信號LDMOUT而產生。資料遮罩控制單元22同時包含上部資料遮罩控 制信號產生單元32，其係可產生上部資料遮罩控制信號DM_U以控制上部資料輸出接腳的輸出。
下部資料遮罩控制信號產生單元30包含一NAND閘NAND1，其可接收並對測試模式信號TM與下部資料遮罩緩衝信號LDMOUT執行NAND邏輯動作，及一反相器INV1，其係用以反相NAND閘的輸出信號而輸出下部資料遮罩控制信號DM_L。
上部資料遮罩控制信號產生單元32包含一反相器INV2，其可接收並反相下部資料遮罩緩衝信號LDMOUT，一NAND閘NAND2可接收(當做輸入)並對反相器INV2的輸出信號及測試模式信號TM執行NAND邏輯動作，及一反相器INV3接收並反相NAND閘的輸出NAND2而輸出上部資料遮罩控制信號DM_U。
茲說明遮罩控制信號產生單元22的動作如下。當下部資料遮罩緩衝信號LDMOUT變成邏輯上高水準並進入測試模式後，下部資料遮罩控制信號DM_L在NAND閘ND1對致能測試模式信號TM執行NAND邏輯時被致能(在高水準)，下部資料遮罩緩衝信號LDMOUT及反相器INV2反相NAND閘ND1的輸出。當下部資料遮罩緩衝信號LDMOUT變成邏輯上低水準及進入測試模式後，反相器INV2反相下部資料遮罩緩衝信號LDMOUT以輸出高水 準信號，而由於NAND閘ND2對來自反相器INV2的高水準信號及經致能的測試模式信號TM執行NAND邏輯動作，而NAND閘ND2的輸出被反相器INV3反相。
第4圖為表示第2圖的資料時鐘輸出單元24的詳細電路圖。
參照第4圖，資料時鐘輸出單元24包含下部時鐘輸出單元40，其係可從延時閉鎖圈電路(未圖示)接收延時閉鎖圈時鐘DLL，並響應於下部資料遮罩控制信號DM_L輸出下部時鐘CLK_L；及上部時鐘輸出單元42，其係可接收沿時閉鎖圈時鐘DLL並響應於上部資料遮罩控制信號DM_U輸出上部時鐘CLK_U。
下部時鐘輸出單元40包含一反相器INV4，其係可接收並反轉下部資料遮罩控制信號DM_L之相；一NAND閘ND3接收並執行對來自反相器INV4與延時閉鎖圈時鐘DLL的信號輸出做NAND邏輯動作，及一反相器INV5可反相NAND閘ND3的輸出。
上部時鐘輸出單元42包含一NOR閘NOR1接收並對模式選擇信號X16B及上部遮罩控制信號DM_U執行NOR邏輯動作；一NAND閘ND4接收並對NOR閘NOR1及延時閉鎖圈時鐘DLL的輸出信號執行NAND邏輯動作；及一反相器INV6反相 NAND閘ND4的輸出。上部時鐘輸出單元42亦可使用反相器(如於上部時鐘輸出單元40所執行者)以代替NOR閘NOR1。第4圖所示實施例中，NOR閘NOR1接收模式選擇信號X16B，其係代表無論半導體元件是否在X16模式中，於X8模式中操作時並不須要使用上部資料接腳。因此，在X4/X8動作模式時，模式選擇信號X16B變成高水準而關閉上部資料輸出接腳。
下部時鐘輸出單元40同時包含一上昇時鐘輸出單元，其係輸出上昇時鐘，因而一上昇DLL時鐘被輸入於NAND閘ND3；及一下降時鐘輸出單元，其係輸出下降時鐘，因此一下降DLL時鐘被輸入於NAND閘ND3。茲省略詳細圖，因為其乃大致結構相同，當然輸入信號為例外。上部時鐘輸出單元42同時包含一上昇時鐘輸出單元，其係輸出一上昇時鐘，因而一上昇DLL時鐘被輸入於NAND閘ND4；及一下降時鐘輸出單元，其係輸出下降時鐘，因此一下降DLL時鐘被輸入於NAND閘ND3。茲省略詳細圖，因為其乃大致結構相同，當然輸入信號為例外。上部時鐘輸出單元42同時包含一上昇時鐘輸出單元，其係輸出一上昇時鐘，因而上昇DLL時鐘被輸入於NAND閘ND4；及一下降時鐘輸出單元，其係輸出一下降時鐘，因而下降DLL時鐘被輸入於 NAND閘ND4。
下文中說明資料時鐘輸出單位24的動作。假如下部資料遮罩控制信號被致能，此經促的信號就被反相器INV4反相後輸入於NAND閘ND3，於是下部時鐘CLK_L就變成被抑制。亦即下部上昇時鐘及下部下降時鐘兩者皆被抑制，於是資料不經由下部資料接腳輸出。此時上部資料遮罩控制信號DM_U被抑制，因此NOR閘NOR1的輸出只要模式選擇信號X16B維持於低水準時，就變成高水準。由是延時閉鎖圈時鐘DLL正常的經由NAND閘ND4及反相器INV6做為上部時鐘信號CLK_U輸出。
另一方面，當上部資料遮罩控制信號DM_L被抑制而上部資料遮罩控制信號DM_U被致能時，下部時鐘信號CLK_L做為正常時鐘信號輸出，而上部時鐘信號CLK_U被上部遮罩信號DM_U所抑制。
因此，只要利用下部資料遮罩信號LCM，同時控制上部資料輸出接腳及下部資料輸出接腳是可能的。
第5圖為表示第2圖的YAE控制信號產生單元28的詳細電路圖。
參照第5圖，YAE控制信號產生單元28包含一NAND閘ND5接收並對上部資料遮罩緩衝信號UDMOUT及測試模式信號TM執行NAND邏輯動 作；及一反相器INV7反相NAND閘ND5的輸出以輸出YAE控制信號DMYAE。
在第5圖所示實施例中，YAE控制信號DMYAE於上部資料遮罩緩衝信號UDMOUT及測式模式信號TM兩者皆被致能(在高水準)時，被致能。
第6圖為表示第2圖的YAE產生單元29之一實施例的詳細方塊圖。
參照第6圖，YAE產生單元29包含一YAE產生單元62，其係接收讀取命令信號RD，寫入命令信號WT，行存取選通(CAS)信號ICASP，及YAE控制信號DMYAE並產生行位址致能信號YAEO；一延時單元64，其係接收行位址致能信號YAEO及延遲信號經某一定時間；及一解碼單元66，其係接收一成堆信號BBY及延時之行位址致能信號YADO而輸出行位址致能信號YAE給由解碼延時信號所選擇的層。YAE產生單元62於YAE控制信號DMYAE被致能時，抑制行位址致能信號YAEO。因此，假如YAE控制信號DMYAE被致能，行選擇信號通常不會產生，於是即使有了讀取命令的輸入，對應格子內的資料不會被讀取，因此可避免資料被輸出。
除了第6圖所示實施例的形態以外，YAE產生單元29可有各種不同形態。
例如，YAE產生單元29可做成在YAE控制信 號DMYAE被所安排的邏輯電路致能時被抑制的形態，例如一NOR閘，即NOR閘接收YAE控制信號DMYAE及行位址致能信號YAEO做為在YAE產生單元後端部的輸入。
第7圖為表示本發明之半導體元件動作時機圖。
參照第7圖，除了寫入操作必須書寫同樣資料於下部資料塊<0：7>及上部資料快<8：15>以外，書寫操作法與正常操作相同。
讀取操作在測試模式進入後執行二次。第一次讀取命令RD0在前導時間前施加。tUD係指一種上、下部資料遮罩信號UDM，LDM的邊際時機以消除內部信號。此邊際時機依過程，電壓，周圍溫度或其他因素而不同。
當第一讀取命令RD0施加時，下部資料遮罩信號LDM即被致能(邏輯高水準)。因此，下部資料輸出接腳DQ<0：7>就被遮斷，而資料只能經由上部資料輸出接腳DQ<8：15>輸出。再參照第2圖及第3圖，假如下部資料遮罩信號LDM被致能，則下部資料遮罩控制信號DM_L亦被致能，因此從下部資料接腳DQ<0：7>的輸出被遮斷，而下部資料接腳處於高阻抗狀態〝Hi-Z〞。此時，上部資料遮罩控制信號DM_U被抑制，致使資料經由上部資料輸出接腳DQ<8：15>輸出。當上部資料遮罩信號UDM被抑制 時，行位址致能信號YAE係正常的產生，因此可照常存取格內資料。因此，格內資料經由球狀輸入/輸出線傳入於資料接腳，而在輸入讀取命令RD0後，輸出記憶元件之外。此時，假如下部資料遮罩信號LDM被致能，下部資料輸出接腳的輸出DQ<0：7>被遮斷，而上部資料輸出接腳DQ<8：15>就被致能。
當施加第二讀取命令RD1時，下部資料遮罩信號LDM就被抑制(邏輯上低水準)。因此，下部資料輸出接腳DQ<0：7>輸出資料，而從上部資料輸出接腳DQ<8：15>的輸出就被遮斷。再參照第2圖及第3圖，可明瞭當下部資料遮罩信號LDM被抑制時，下部資料遮罩控制信號DM_L亦被抑制。此外，上部資料遮罩控制信號DM_U被致能，致使從上部資料輸出接腳DQ<8：15>的輸出被遮斷，而上部資料接腳處於高阻抗狀態〝Hi-Z〞。此時當上部資料遮罩信號UDM被致能時，行位址致能信號YAE被抑制而造成資料格不能進入。因此資料格內儲存的資料在第二讀取命令RD1施加時不能讀取，但是當施加第一讀取命令RD0時它是讀取後閂鎖的，因此閉鎖於球狀輸入/輸出線內的資料被輸出。
更特別的是，假如輸入第二讀取命令時，被第一讀取命令讀取而閂鎖於球狀輸入/輸出線內的資料被輸出但不會再從格內讀取資料。因此，本發明強調的 問題為第一次讀取時決定失敗者在第二次讀取時消失。
測試模式信號並不須在寫入命令後產生，而可在電力昇起後及主動動作前致能。此外，為了測試及篩選的方便起見，下部及上部資料遮罩信號LDM，UDM可藉變更它們的序列來操作。
〔發明之效果〕
本發明在測試模式中，可以共用輸出入接腳測試之晶片數目的增加，得以改善測試速度與生產良率。此外，本發明可藉利用上、下部資料遮罩信號中之任一種依據第二讀取命令抑制資料存取來改善篩選能力，以決定測試結果。
綜上所述，為本發明之較佳實施例，但並非用來限定本發明實施之範圍。即凡依本發明申請專利範圍所做之同等變更與修飾，應皆為本發明專利範圍所涵蓋。
20‧‧‧下部資料遮罩緩衝器
22‧‧‧資料遮罩控制單元
24‧‧‧資料時鐘輸出單元
26‧‧‧上部資料遮罩緩衝器
28‧‧‧位址致能控制信號產生單元
29‧‧‧位址致能產生單元
30‧‧‧下部資料遮罩控制信號產生單元
32‧‧‧上部資料遮罩控制信號產生單元
40‧‧‧下部時鐘輸出單元
42‧‧‧上部時鐘輸出單元
62‧‧‧YAE產生單元
64‧‧‧延時單元
66‧‧‧解碼單元
第1圖表示用以說明傳統測試方法之傳統半導體元件芯部的動作說明圖。
第2圖為本發明一實施例中半導體元件的方塊圖。
第3圖為第2圖中之資料遮罩控制單元的詳細電路圖。
第4圖為第2圖中之資料時鐘輸出單元的詳細電路圖。
第5圖為第2圖中之YAE控制信號產生單元的詳細電路圖。
第6圖為第2圖中之YAE產生單元之一實施例的詳細方塊圖。
第7圖為本發明之半導體元件動作時機圖。
20‧‧‧下部資料遮罩緩衝器
22‧‧‧資料遮罩控制單元
24‧‧‧資料時鐘輸出單元
26‧‧‧上部資料遮罩緩衝器
28‧‧‧位址致能控制信號產生單元
29‧‧‧位址致能產生單元

Claims (23)

  1. 一種接收第一資料遮罩信號與第二資料遮罩信號的半導體元件，該半導體元件包含：一資料遮罩控制單元，藉整合一測試模式信號與該第一資料遮罩信號而輸出一資料遮罩控制信號；一資料時鐘輸出單元，接收一時鐘信號而響應於該資料遮罩控制信號輸出一資料時鐘；及一行位址致能(YAE)控制信號產生單元，藉整合該測試模式信號與該第二資料遮罩信號產生一行位址致能控制信號，其中該行位址致能控制信號控制一行位址致能信號的致能。
  2. 如申請專利範圍第1項之半導體元件，更包含有一YAE產生單元以接收該行位址致能控制信號，其中所述YAE產生單元於該行位址致能控制信號被致能時抑制該行位址致能信號，致不產生行選擇信號而使儲存於對應之記憶格內之資料不致於被讀取。
  3. 如申請專利範圍第1項之半導體元件，其中所述第一資料遮罩信號為一下部資料遮罩信號，而該第二資料遮罩信號為上部資料遮罩信號。
  4. 如申請專利範圍第1項之半導體元件，其中所述從資料遮罩控制單元輸出的該資料遮罩控制信號包 含：第一資料遮罩控制信號，在該測試模式信號及該第一資料遮罩信號被致能時，造成輸出第一位元資料用的第一資料接腳輸出的遮斷；及第二資料遮罩控制信號，在該測試模式信號被致能而該第一資料遮罩信號被抑制時，造成輸出第二位元資料用的第二資料接腳輸出的遮斷，其中該第一資料接腳及該第二資料接腳利用該資料遮罩控制信號被同時控制。
  5. 如申請專利範圍第4項之半導體元件，其中所述第一資料接腳為下部資料接腳輸出下部位元資料於記憶元件之外，而該第二資料接腳為上部資料接腳輸出上部位元資料於該半導體元件之外。
  6. 如申請專利範圍第5項之半導體元件，其中所述從該資料時鐘輸出單元輸出的資料時鐘輸出包含：第一資料時鐘產生單元，用以接收該第一資料遮罩信號，其中所述第一資料時鐘於該第一資料遮罩控制信號被致能時被抑制；及第二資料時鐘產生單元，用以接收該第二資料遮罩信號，其中該第二遮罩控制信號被致能時，該第一資料時鐘被抑制。
  7. 如申請專利範圍第6項之半導體元件，其中所述 資料時鐘輸出單元同時接收一模式選擇信號，其係於X4或X8操作模式被致能，而該第二資料時鐘於該模式選擇信號被致能時被抑制。
  8. 如申請專利範圍第6項之半導體元件，其中所述第一資料時鐘為下部資料時鐘，其係由一下部資料時鐘輸出單元產生，並控制該下部資料接腳的輸出，而該第二資料時鐘為一上部資料時鐘，其係由一上部資料時鐘輸出單元所產生，並控制該上部資料接腳的輸出。
  9. 如申請專利範圍第1項之半導體元件，其中所述測試模式被致能之後，該第一資料遮罩信號於施加第一讀取命令時被致能，而該第二資料遮罩信號於施加第二讀取命令時被致能。
  10. 如申請專利範圍第9項之半導體元件，其中所述行位址控制信號於該第二資料遮罩信號被致能時也被致能。
  11. 如申請專利範圍第1項之半導體元件，其中所述時鐘信號為一延時閉鎖時鐘而係由一延時閉鎖圈電路產生者。
  12. 一種半導體元件，包含：第一與第二資料接腳，其於施加一資料讀取命令時，藉造成一行位址致能信號被作動而讀取記憶格子內資料，其中該第一及第二資料接腳輸 出所讀取之資料於記憶元件之外，而其中該第一與第二資料接腳中之一所讀取之資料輸出響應於第一資料遮罩信號被遮斷；一資料遮罩控制單元，其響應於第一資料遮罩信號而同時控制該第一及第二資料接腳之輸出；及一YAE控制信號產生單元，其響應於第二資料遮罩信號而產生一行位址致能控制信號來控制該行位址致能信號的產生；其中於進入測試模式後，該第二資料遮罩信號於施加第一讀取命令時被抑制，而於施加第二讀取命令時被致能。
  13. 如申請專利範圍第12項之半導體元件，其中所述資料遮罩控制單元於該第一資料遮罩信號被致能時遮斷該第一資料接腳的輸出，並經由該第二資料接腳輸出該資料。
  14. 如申請專利範圍第12項之半導體元件，其中所述資料遮罩控制單元於該第一資料遮罩信號被抑制時，經由該第一資料接腳輸出該資料，並遮斷從該第二資料接腳的輸出。
  15. 如申請專利範圍第12項之半導體元件，其中所述YAE控制信號產生單元於該第二資料遮罩信號被致能時，抑制該行位址致能信號。
  16. 如申請專利範圍第12項之半導體元件，其中所述YAE控制信號產生單元於該第二資料遮罩信號被致能時，產生一經致能的YAE控制信號。
  17. 如申請專利範圍第12項之半導體元件，其中所述第一資料遮罩信號為一下部資料遮罩信號，而該第二資料遮罩信號為一上部資料遮罩信號。
  18. 一種半導體元件的資料輸出方法，所包含的步驟為：在一測試模式進入後施加第一讀取命令；響應於第一讀取命令讀取記憶格子內的資料，以傳達所讀取資料於第一與第二資料輸出接腳；於第一讀取命令被施加時，致能第一資料遮罩信號以造成該第一資料輸出接腳被遮斷，致使該第一資料接腳不致於輸出該讀取的資料；於第二讀取命令施加時，響應於第二資料遮罩信號抑制行位址致能信號，致使記憶格子內的資料不再被讀取；及該第二讀取命令後，抑制該第一資料遮罩信號以造成該第二資料輸出接腳被遮斷。
  19. 如申請專利範圍第18項之資料輸出方法，更包含的步驟為，在遮斷該第一資料輸出接腳後，經由該第二資料輸出接腳輸出該所傳送之資料。
  20. 如申請專利範圍第18項之資料輸出方法，更包含的步驟為，在遮斷該第二資料輸出接腳後，經由該第一資料接腳輸出該所傳送之資料，及在遮斷該第一資料輸出接腳後，經由該第二資料輸出接腳輸出該所傳送之資料。
  21. 如申請專利範圍第18項之資料輸出方法，其中所述第一資料輸出接腳為下部資料輸出接腳，及該第二資料輸出接腳為上部資料輸出接腳。
  22. 如申請專利範圍第18項之資料輸出方法，其中所述第一資料遮罩信號為下部資料遮罩信號，及該第二資料遮罩信號為上部資料遮罩信號。
  23. 如申請專利範圍第18項之資料輸出方法，其中所述第二資料遮罩信號於施加該第一讀取命令時被抑制，而於施加該第二讀取命令時被致能。
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