KR102157571B1 - 메모리 시스템 - Google Patents

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KR102157571B1
KR102157571B1 KR1020190150197A KR20190150197A KR102157571B1 KR 102157571 B1 KR102157571 B1 KR 102157571B1 KR 1020190150197 A KR1020190150197 A KR 1020190150197A KR 20190150197 A KR20190150197 A KR 20190150197A KR 102157571 B1 KR102157571 B1 KR 102157571B1
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parity
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bit error
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KR1020190150197A
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김홍석
나경석
남이현
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주식회사 파두
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Abstract

본 발명은 메모리 시스템에 관한 것으로, 본 발명의 실시예에 따른 메모리 시스템은 메모리 컨트롤러(100)가 플래시 메모리 디바이스(200)로, 라이트 인에이블 신호(Write Enable, WE) 및 데이터 스트로브 신호(Data strobe, DQS)를 전송하되, SDR(Single Data Rate) 방식에 따라 라이트 인에이블 신호의 상승 에지(rising edge) 또는 하강 에지(falling edge)에서 데이터 라인(Data input/output, DQ)을 통해 커맨드 또는 어드레스를 전송하고, DDR(Double Data Rate) 방식에 따라 데이터 스트로브 신호의 상승 에지 및 하강 에지 각각에서 데이터 라인을 통해 입력 데이터를 전송하는 메모리 시스템에 있어서, 메모리 컨트롤러(100)는 DDR 방식에서 전송되는 상기 라이트 인에이블 신호를 입력받되, 전송되는 입력 데이터에 대한 제1 패리티 비트(parity bit)를 생성하여 패리티 신호를 출력하는 패리티 신호 생성부(110)를 포함하고, 플래시 메모리 디바이스(200)는 출력된 패리티 신호를 입력받으며, 플래시 메모리 디바이스(200)에서 수신된 입력 데이터에 대한 제2 패리티 비트를 생성하고, 패리티 검사를 수행하여, 입력 데이터에 대한 비트 에러를 판별하는 비트 에러 검출부(210)를 포함한다.

Description

메모리 시스템{MEMORY SYSTEM}
본 발명은 플래시 메모리 디바이스 및 메모리 컨트롤러를 포함하는 메모리 시스템에 관한 것이다.
메모리 디바이스는 반도체를 이용하여 구현되는 기억장치로서, 기억 메커니즘에 따라 휘발성 메모리 디바이스(Volatile Memory Device)와 비휘발성 메모리 디바이스(Non-volatile Memory Device)로 구분된다. 휘발성 메모리 디바이스는 읽고 쓰는 속도가 빠르지만 전원 공급이 차단되면 기억정보가 소실되는 기억장치로, DRAM, SRAM 등이 있다. 한편, 비휘발성 메모리 디바이스는 전원이 차단되어도 기억정보를 보존할 수 있는 기억장치로, 전원의 공급 여부에 무관하게 보존해야 할 데이터를 저장하는데 사용한다. 이러한 비휘발성 메모리 디바이스에는 EPROM, EEPROM, FRAM, PRAM, MRAM, 플래시 메모리(Flash Memory) 등이 있다. 플래시 메모리에는 NOR 플래시 메모리와 NAND 플래시 메모리가 있는데, 특히 하기 선행기술문헌의 특허문헌에 개시된 바와 같이, NAND 플래시 메모리가 컴퓨터, 스마트폰, 디지털카메라, 보이스 리코더, 캠코더 등과 같은 정보기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다.
NAND 플래시 메모리는 다수의 입출력 핀(IO pin)을 가지는데, 메모리 컨트롤러가 그 입출력 핀을 제어하여 플랙시 메모리에 대해 커맨드 입력(Command input), 어드레스 입력(Address input), 데이터 입력(Data input), 데이터 출력(Data output) 등의 입출력 작업을 수행한다. 이때, 커맨드 및 어드레스 입력은 전송 속도가 느린 SDR(Single Data Rate) 방식으로, 데이터 입력 및 출력은 전송 속도가 빠른 DDR(Duble Data Rate) 방식으로 이루어진다. 한편, DDR 방식은 고속 전송이므로 신호무결성(Siglnal Integrity, SI) 이슈가 있고 비트 에러(bit error)의 위험이 높다. 따라서, DDR 방식의 데이터 입력 과정에서 전송되는 데이터에 비트 에러가 발생할 수 있고, 이 경우 플래시 메모리 기반의 스토리지의 신뢰성이 매우 저하된다. 이에 고속 데이터 전송의 신뢰성을 개선하기 위한 방안이 절실히 요구되고 있다.
KR 1994-0022295 A
본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 본 발명의 일 측면은 DDR 방식으로 데이터 전송을 지원하는 플래시 메모리 디바이스에 대하여 라이트 인에이블 신호(Write Enable, WE)를 패리티 체크 비트(parity check bit)로 동적으로 용도 변경하여 사용하고, 메모리 컨트롤러가 데이터 입력 과정에서 발생하는 전송 에러를 확인하고, 에러 존재 시에 데이터를 재전송하도록 제어하는 메모리 시스템을 제공하는 데 있다.
본 발명의 실시예에 따른 메모리 시스템은 메모리 컨트롤러가 플래시 메모리 디바이스로, 라이트 인에이블 신호(Write Enable, WE) 및 데이터 스트로브 신호(Data strobe, DQS)를 전송하되, SDR(Single Data Rate) 방식에 따라 상기 라이트 인에이블 신호의 상승 에지(rising edge) 또는 하강 에지(falling edge)에서 데이터 라인(Data input/output, DQ)을 통해 커맨드 또는 어드레스를 전송하고, DDR(Double Data Rate) 방식에 따라 상기 데이터 스트로브 신호의 상승 에지 및 하강 에지 각각에서 상기 데이터 라인을 통해 입력 데이터를 전송하는 메모리 시스템에 있어서, 상기 메모리 컨트롤러는, 상기 DDR 방식에서 전송되는 상기 라이트 인에이블 신호를 입력받되, 전송되는 상기 입력 데이터에 대한 제1 패리티 비트(parity bit)를 생성하여 패리티 신호를 출력하는 패리티 신호 생성부;를 포함하고, 상기 플래시 메모리 디바이스는, 출력된 상기 패리티 신호를 입력받으며, 상기 플래시 메모리 디바이스에서 수신된 상기 입력 데이터에 대한 제2 패리티 비트를 생성하고, 패리티 검사를 수행하여, 상기 입력 데이터에 대한 비트 에러를 판별하는 비트 에러 검출부;를 포함한다.
또한, 본 발명의 실시예에 따른 메모리 시스템에 있어서, 상기 패리티 신호 생성부는, 상기 SDR 방식에서 전송되는 상기 라이트 인에이블 신호를 입력받아, 그대로 출력할 수 있다.
또한, 본 발명의 실시예에 따른 메모리 시스템에 있어서, 상기 비트 에러 검출부는, 상기 SDR 방식으로 전송되는 상기 라이트 인에이블 신호를 입력받아, 그대로 출력할 수 있다.
또한, 본 발명의 실시예에 따른 메모리 시스템에 있어서, 상기 메모리 컨트롤러는, 상기 비트 에러 검출부에서 상기 비트 에러가 발생하지 않은 것으로 판별된 경우에는, 상기 플래시 메모리 디바이스에 상기 입력 데이터가 기입되도록 프로그램 커맨드를 전송하고, 상기 비트 에러 검출부에서 상기 비트 에러가 발생한 것으로 판별된 경우에는, 상기 입력 데이터를 재전송할 수 있다.
또한, 본 발명의 실시예에 따른 메모리 시스템에 있어서, 상기 플래시 메모리 디바이스는, 상기 비트 에러 검출부에서 판별된 상기 비트 에러 판별 결과를 저장하는 패리티 체크 결과 저장부;를 더 포함할 수 있다.
또한, 본 발명의 실시예에 따른 메모리 시스템에 있어서, 상기 메모리 컨트롤러는, 상기 플래시 메모리 디바이스에 상태 읽기 커맨드를 전송하고, 상기 플래시 메모리 디바이스는, 상기 상태 읽기 커맨드에 대응하여, 상기 패리티 체크 결과 저장부에 저장된 상기 비트 에러 판별 결과를 상기 메모리 컨트롤러에 전송할 수 있다.
또한, 본 발명의 실시예에 따른 메모리 시스템에 있어서, 상기 패리티 신호 생성부는, 상기 패리티 신호를 생성하는 패리티 생성기; 및 상기 라이트 인에이블 신호 및 상기 제1 패리티 비트를 입력받아, 상기 SDR 방식 및 상기 DDR 방식을 식별하는 제1 인터페이스 모드 신호에 응답하여, 상기 SDR 방식의 제1-1 인터페이스 모드 신호에 대해서는 상기 라이트 인에이블 신호를 출력하고, 상기 DDR 방식의 제1-2 인터페이스 모드 신호에 대해서는 상기 패리티 신호를 출력하는 멀티플렉서(multiplexer);를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 메모리 시스템에 있어서, 상기 비트 에러 검출부는, 상기 멀티플렉서로부터 출력된 신호를 입력받아, 상기 SDR 방식 및 상기 DDR 방식을 식별하는 제2 인터페이스 모드 신호에 응답하여, 상기 SDR 방식의 제2-1 인터페이스 모드 신호에 대해서 수신된 상기 라이트 인에이블 신호를 출력하고, 상기 DDR 방식의 제2-2 인터페이스 모드 신호에 대해서 상기 DDR 방식에서 전송되어 상기 패리티 신호 생성부에 입력된 상기 라이트 인에이블 신호에 대응되는 신호를 출력하는 신호 처리부; 및 상기 제2 패리티 비트를 생성하고, 상기 멀티플렉서에서 선택 출력된 상기 패리티 신호를 수신하여 상기 패리티 검사를 수행하는 패리티 검사기;를 포함할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
본 발명에 따르면, 메모리 컨트롤러가 데이터 입력 과정에서 발생하는 전송 에러를 확인하고, 에러 존재 시에 데이터를 재전송하도록 제어함으로써, 고속 데이터 전송의 신뢰성을 개선하여 플래시 메모리 기반의 스토리지의 신뢰성을 향상시킬 수 있다.
도 1은 종래 플래시 메모리 시스템을 개략적으로 도시한 블록도이다.
도 2는 도 1에 도시된 종래 플래시 메모리 시스템에 의한 커맨드 입력 상태를 나타내는 타이밍도이다.
도 3은 도 1에 도시된 종래 플래시 메모리 시스템에 의한 데이터 입력 상태를 나타내는 타이밍도이다.
도 4는 본 발명의 실시예에 따른 메모리 시스템을 개략적으로 도시한 블록도이다.
도 5는 본 발명의 실시예에 따른 메모리 시스템에 의한 데이터 입력 상태를 나타내는 타이밍도이다.
도 6은 본 발명의 실시예에 따른 메모리 시스템의 데이터 입력을 위한 제어 로직을 나타낸다.
도 7은 본 발명의 실시예에 따른 메모리 컨트롤러의 프로그램 동작 제어 방법을 도시한 순서도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
도 1은 종래 플래시 메모리 시스템을 개략적으로 도시한 블록도이고, 도 2는 도 1에 도시된 종래 플래시 메모리 시스템에 의한 커맨드 입력 상태를 나타내는 타이밍도이며, 도 3은 도 1에 도시된 종래 플래시 메모리 시스템에 의한 데이터 입력 상태를 나타내는 타이밍도이다.
도 1을 참고로, 종래 플래시 메모리 시스템은 메모리 컨트롤러(10), 및 플래시 메모리 디바이스(20)로 구성된다. 플래시 메모리 디바이스(20)는 다수의 입출력 핀(IO pin)을 가지는데, 이를 통해 메모리 컨트롤러(10)가 플래시 메모리 디바이스(20)로 제어신호와 입력 데이터를 전송하고, 플래시 메모리 디바이스(20)로부터 출력 데이터를 수신한다. 플래시 메모리 디바이스(20)는 제어 핀을 통해 칩 인에이블 신호(Chip Enable, CE), 커맨드 래치 인에이블 신호(Command Latch Enable, CLE), 어드레스 래치 인에이블 신호(Address Latch Enable, ALE), 라이트 인에이블 신호(Write Enable, WE), 리드 인에이블 신호(Read Enable, RE), 데이터 스트로브 신호(Data strobe, DQS)를 수신한다. 이때, 입출력되는 데이터는 데이터 라인(Data input/output, DQ)을 따라 전송된다.
타이밍도를 들어 플래시 메모리 시스템의 입출력 작업을 설명한다. 도 2는 커맨드 입력 상태를 나타내는데, 커맨드 입력은 SDR(Single Data Rate) 방식으로 이루어진다. 즉, 라이트 인에이블 신호(WE_n)의 상승 에지(rising edge)에서 데이터 라인을 통해 커맨드가 플래시 메모리 디바이스로 전송된다. 이때, 커맨드 래치 인에이블 신호가 "1"이고, 어드레스 래치 인에이블 신호가 "0"이기 때문에 데이터 라인을 통해 전송되는 값의 타입이 커맨드로 결정된다. 반대로, 도시되지는 않았지만 커맨드 래치 인에이블 신호가 "0"이고, 어드레스 래치 인에이블 신호가 "1"인 경우에는 어드레스가 입력된다. 커맨드 및 어드레스 입력에서는 리드 인에이블 신호는 사용되지 않고, SDR 전송에서는 데이터 스트로브 신호가 사용되지 않는다. 여기서, 칩 인에이블 신호는 active-low(CE_n)이다.
도 3은 데이터 입력 상태를 나타낸다. 데이터 입력은 DDR(Double Data Rate) 방식에 의해 이루어진다. 데이터 스트로브 신호의 상승 에지(rising edge) 및 하강 에지(falling edge)에서 데이터 라인을 통해 입력 데이터가 플래시 메모리 디바이스로 전송된다. 이때, 커맨드 래치 인에이블 신호, 어드레스 래치 인에이블 신호를 통해 DDR 전송이 시작되고 종료될 수 있다. 커맨드 및 어드레스 래치 인데이블 신호가 모두 "0"이 되면 DDR 전송이 시작되며, 두 신호 중 하나라도 "1" 이 되면 DDR 전송이 종료된다. DDR 전송에서는 라이트 인에이블 신호가 비인가 상태인 "1"로 고정된다.
한편, 상기 SDR 방식은 전송 속도가 느린 데 반해, DDR 방식은 전송 속도가 빠르다. 그런데 고속의 DDR 전송 방식에서는 신호무결성(Siglnal Integrity, SI) 이슈가 있고, 이로 인해 전송 중 비트 에러(bit error)의 발생 가능성이 높다. 데이터 입력 과정에서 전송 에러가 발생하고 그대로 플래시 메모리 디바이스에 프로그램되면 오염된 데이터가 스토리지에 저장되므로, 플래시 메모리 기반의 스토리지의 신뢰성이 저하된다. 이에 고속 데이터 전송의 신뢰성을 개선하고자 본 발명에 따른 메모리 시스템이 안출되었다.
도 4는 본 발명의 실시예에 따른 메모리 시스템을 개략적으로 도시한 블록도이고, 도 5는 본 발명의 실시예에 따른 메모리 시스템에 의한 데이터 입력 상태를 나타내는 타이밍도이다.
도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 메모리 시스템은 메모리 컨트롤러(100)가 플래시 메모리 디바이스(200)로, 라이트 인에이블 신호(Write Enable, WE) 및 데이터 스트로브 신호(Data strobe, DQS)를 전송하되, SDR(Single Data Rate) 방식에 따라 라이트 인에이블 신호의 상승 에지(rising edge) 또는 하강 에지(falling edge)에서 데이터 라인(Data input/output, DQ)을 통해 커맨드 또는 어드레스를 전송하고, DDR(Double Data Rate) 방식에 따라 데이터 스트로브 신호의 상승 에지 및 하강 에지 각각에서 데이터 라인을 통해 입력 데이터를 전송하는 메모리 시스템에 있어서, 메모리 컨트롤러(100)는 DDR 방식에서 전송되는 상기 라이트 인에이블 신호를 입력받되, 전송되는 입력 데이터에 대한 제1 패리티 비트(parity bit)를 생성하여 패리티 신호를 출력하는 패리티 신호 생성부(110)를 포함하고, 플래시 메모리 디바이스(200)는 출력된 패리티 신호를 입력받으며, 플래시 메모리 디바이스(200)에서 수신된 입력 데이터에 대한 제2 패리티 비트를 생성하고, 패리티 검사를 수행하여, 입력 데이터에 대한 비트 에러를 판별하는 비트 에러 검출부(210)를 포함한다.
구체적으로, 본 발명의 실시예에 따른 메모리 시스템은, 메모리 컨트롤러(100) 및 플래시 메모리 디바이스(200)를 포함한다.
메모리 컨트롤러(100)는 제어신호들을 플래시 메모리 디바이스(200)에 전송하고, 플래시 메모리 디바이스(200)는 그 제어신호들에 응답하여 커맨드 입력 상태, 어드레스 입력 상태, 데이터 입력 상태, 및 데이터 출력 상태 중 어느 하나의 상태로 동작할 수 있다.
메모리 컨트롤러(100)가 전송하는 제어신호는 칩 인에이블 신호(Chip Enable, CE), 커맨드 래치 인에이블 신호(Command Latch Enable, CLE), 어드레스 래치 인에이블 신호(Address Latch Enable, ALE), 라이트 인에이블 신호(Write Enable, WE), 리드 인에이블 신호(Read Enable, RE), 데이터 스트로브 신호(Data strobe, DQS)를 포함하고, 플래시 메모리 디바이스(200)의 입출력 핀(IO pin)을 통해 플래시 메모리 디바이스(200)로 전송될 수 있다.
여기서, 커맨드 입력은 SDR(Single Data Rate) 방식의 인터페이스 모드에 의한다. 라이트 인에이블 신호의 상승 에지(rising edge) 또는 하강 에지(falling edge)에서 데이터 라인(Data input/output, DQ)을 통해 커맨드가 전송된다. 여기서, 라이트 인에이블 신호가 active-low인 경우에는 상승 에지(도 2 참조)에서, active-high인 경우에는 하강 에지에서 커맨드가 전송된다.
한편, 어드레스 입력도 커맨드 입력과 동일한 방식으로 이루어지는데, 커맨드 래치 인에이블 신호가 "1"이고, 어드레스 래치 인에이블 신호가 "0"인 경우에 데이터 라인을 통해 전송되는 값의 타입이 커맨드로 결정되고, 반대로 커맨드 래치 인에이블 신호가 "0"이고, 어드레스 래치 인에이블 신호가 "1"인 경우에는 전송되는 값의 타입이 어드레스로 결정된다. 커맨드 입력 및 어드레스 입력에서는 리드 인에이블 신호는 사용되지 않고, 비인가 상태인 "1"로 고정된다. 또한, SDR 전송이므로 데이터 스트로브 신호도 사용되지 않고 비인가 상태인 "0"으로 고정된다.
데이터 입력은 커맨드/어드레스 입력과 달리, 인터페이스 모드가 DDR(Double Data Rate) 방식에 의한다. 데이터 스트로브 신호의 상승 에지(rising edge) 및 하강 에지(falling edge)에서 데이터 라인을 통해 입력 데이터가 플래시 메모리 디바이스(200)로 전송된다. 이때, 커맨드 래치 인에이블 신호, 어드레스 래치 인에이블 신호를 통해 DDR 전송이 시작되고 종료될 수 있다. 여기서, 종래 플래시 메모리 시스템은 데이터 입력이 DDR 전송에 의하므로 라이트 인에이블 신호를 사용하지 않고 비인가 상태인 "1"로 고정되지만, 본 발명에서는 DDR 전송 시 라이트 인에이블 신호를 패리티 체크 비트(parity check bit)로 용도 변경하여 사용함으로써 전송 중의 비트 에러(bit error) 검출에 활용한다.
본 발명의 실시예에 따른 메모리 시스템의 메모리 컨트롤러(100)는 패리티 신호 생성부(110)를 포함한다.
도 5를 참고로, 패리티 신호 생성부(110)는 데이터 라인을 따라 전송되는 입력 데이터에 대한 제1 패리티 비트(parity bit)를 생성한다. 또한, 라이트 인에이블 신호를 입력받는데, DDR 방식에서 전송되는 라이트 인에이블 신호에 대해서는, 생성된 제1 패리티 비트를 반영하여, 라이트 인에이블 신호를 패리티 신호로 변환한 후 출력한다. 한편, SDR 방식에서 전송되는 라이트 인에이블 신호에 대해서는 입력받은 그대로 출력할 수 있다. 출력된 패리티 신호 또는 라이트 인에이블 신호는 플래시 메모리 디바이스(200)로 전송된다.
본 발명의 실시예에 따른 메모리 시스템의 플래시 메모리 디바이스(200)는 비트 에러 검출부(210)를 포함한다.
비트 에러 검출부(210)는 패리티 신호 생성부(110)로부터 출력된 패리티 신호 또는 라이트 인에이블 신호를 수신한다. 패리티 신호가 입력된 경우에, 플래시 메모리 디바이스(200)가 수신한 입력 데이터에 대한 제2 패리티 비트를 생성한다. 또한, 입력된 패리티 신호에서 제1 패리티 비트를 추출하고, 제1 패리티 비트와 제2 패리티 비트를 비교하여 패리티 검사를 수행한다. 그 결과를 통해, 입력 데이터에 대한 비트 에러를 판별할 수 있다. 이때 발생하는 에러는 입력 데이터의 전송 과정에서 발생한 비트 에러이다. 한편, SDR 전송 시 라이트 인에이블 신호가 입력된 경우에는, 상기 제2 패리티 비트 생성 및 패리티 검사를 수행하지 않는다.
본 발명의 실시예에 따른 메모리 시스템의 플래시 메모리 디바이스(200)는 제어로직 및 전압발생기(240)를 더 포함할 수 있다.
제어로직 및 전압발생기(240)는 메모리 컨트롤러(100)에서 전송한 제어신호를 수신한다. 여기서, 라이트 인에이블 신호는 비트 에러 검출부(210)를 거쳐 제어로직 및 전압발생기(240)로 전송된다. 다만, DDR 방식으로 전송된 라이트 인에이블 신호가 패리티 신호 생성부(110)에서 패리티 신호로 변환 출력된 경우에는, 상기 비트 에러 검출부(210)에서 라이트 인에이블 신호와 동일한 신호를 제어로직 및 전압발생기(240)로 전송할 수 있다. 즉, DDR 방식에서 전송되는 제1 라이트 인에이블 신호가 패리티 신호 생성부(110)에 입력되어 패리티 신호로 변환 출력되고, 출력된 패리티 신호가 비트 에러 검출부(210)에 입력된 경우, 비트 에러 검출부(210)는 신호 변환되기 전의 제1 라이트 인에이블 신호와 동일한 제2 라이트 인에이블 신호를 생성하여 제어로직 및 전압발생기(240)로 전송할 수 있다.
또한, 본 발명의 실시예에 따른 메모리 시스템의 플래시 메모리 디바이스(200)는 패리티 체크 결과 저장부(220)를 더 포함할 수 있다.
패리티 체크 결과 저장부(220)는 비트 에러 검출부(210)에서 판별된 비트 에러 판별 결과를 저장한다. 여기에 저장된 비트 에러 판별 결과는 메모리 컨트롤러(100)로 전송될 수 있다. 일실시예로, 메모리 컨트롤러(100)가 플래시 메모리 디바이스(200)에 상태 읽기 커맨드를 전송하면, 플래시 메모리 디바이스(200)는 그 상태 읽기 커맨드에 대응하여 패리티 체크 결과 저장부(220)에 저장된 비트 에러 판별 결과를 메모리 컨트롤러(100)에 전송할 수 있다.
메모리 컨트롤러(100)가 비트 에러 판별 결과를 수신하는 경우, 비트 에러가 존재하는 것으로 확인되면, 메모리 컨트롤러(100)는 해당 입력 데이터를 재전송할 수 있다. 이때, 패리티 체크 결과 저장부(220)에 저장된 해당 입력 데이터에 대한 비트 에러 판별 결과는 메모리 컨트롤러(100)의 커맨드에 응답하여 삭제될 수 있다.
반면, 비트 에러가 존재하지 않는 것으로 확인되면, 메모리 컨트롤러(100)는 해당 입력 데이터에 대한 프로그램 커맨드를 전송하여 플래시 메모리 디바이스(200)에 해당 데이터를 기입할 수 있다.
또한, 본 발명의 실시예에 따른 메모리 시스템의 플래시 메모리 디바이스(200)는 데이터 입출력 로직(250)를 더 포함할 수 있다.
데이터 입출력 로직(250)은 데이터 라인을 통해 전송된 입력 데이터를 수신하고, 메모리 컨트롤러(100)로 출력 데이터를 전송한다. 패리티 체크 결과 저장부(220)에 저장된 비트 에러 결과도 데이터 입출력 로직(250)을 통해 메모리 컨트롤러(100)로 전송될 수 있다.
또한, 본 발명의 실시예에 따른 메모리 시스템의 플래시 메모리 디바이스(200)는 플래시 셀 어레이(230), 및 페이지 레지스터(260)를 더 포함할 수 있다.
플래시 메모리 디바이스(200)는 페이지 단위로 읽기 및 쓰기 연산을 수행하는데, 메모리 컨트롤러(100)의 리드 커맨드(read command)에 응답하여 해당 페이지를 페이지 레지스터(260)에 로드하고, 페이지 레지스터(260)까지 데이터가 로딩되면 메모리 컨트롤러(100)로 데이터를 전송할 수 있다.
쓰기 연산의 경우에는 프로그램될 데이터를 페이지 레지스터(260)로 전송하고, 메모리 컨트롤러(100)의 프로그램 커맨드(program command)에 응답하여 페이지 레지스터(260)의 데이터가 플래시 셀 어레이(230)에 프로그램될 수 있다.
이하에서는 전술한 패리티 신호 생성부(110), 비트 에러 검출부(210), 및 패리티 체크 결과 저장부(220)를 구현할 수 있는 실시예에 대해 설명한다.
도 6은 본 발명의 실시예에 따른 메모리 시스템의 데이터 입력을 위한 제어 로직을 나타낸다.
도 6을 참고로, 패리티 신호 생성부(110)는, 패리티 신호 생성기(111), 및 멀티플렉서(multiplexer, 113))를 포함할 수 있다.
패리티 신호 생성기(111)는 메모리 컨트롤러(100)로부터 전송되는 입력 데이터에 대한 제1 패리티 비트를 생성하고 이를 신호화 한다. 이렇게 제1 패리티 비트가 반영된 신호를 패리티 신호로 정의한다. 데이터 라인은 다수의 플립플롭(flip-flop) 및 플립플롭과 일대일로 대응되는 패드(pad)로 구현될 수 있는데, 데이터 라인을 통해 전송되는 입력 데이터에 대해, 논리게이트의 조합으로 배타적 논리합연산(Exclusive OR, XOR)을 취하여 제1 패리티 비트를 생성할 수 있다.
멀티플렉서(113)는 제1 인터페이스 모드 신호에 응답하여, 라이트 인에이블 신호, 및 패리티 신호 생성기(111)에서 생성된 패리티 신호 중 어느 하나의 신호를 선택적으로 출력한다. 제1 인터페이스 모드 신호는 SDR 방식과 DDR 방식을 식별하는 신호로서, SDR 방식의 제1-1 인터페이스 모드 신호, 및 DDR 방식의 제1-2 인터페이스 모드 신호를 포함한다. 제1-1 인터페이스 모드 신호에 대해서는 라이트 인에이블 신호를 출력하고, 제1-2 인터페이스 모드 신호에 대해서는 패리티 신호를 출력한다. 일례로, SDR 방식에서는 커맨드 및 어드레스 래치 인에이블 신호 중 하나가 "1" 이고, DDR 방식에서는 커맨드 및 어드레스 래치 인에이블 신호가 모두 "0" 이므로, 상기 제어신호로서 제1-1 및 제1-2 인터페이스 모드 신호가 구별될 수 있다.
한편, 패리티 신호 생성부(110)는 제1 인터페이스 모드 신호를 생성하여 멀티플렉서(113)로 전송하는 제1 인터페이스 모드 신호 생성부(115)를 더 포함할 수 있다. 제1 인터페이스 모드 신호 생성부(115)는 SDR 또는 DDR 방식에 대응하여 제1-1 또는 제1-2 인터페이스 모드 신호를 생성하여 멀티플렉서(113)로 전송할 수 있다.
비트 에러 검출부(210)는 신호 처리부(211), 및 패리티 검사기(213)를 포함할 수 있다.
신호 처리부(211)는 패리티 신호 생성부(110)의 멀티플렉서(113)에서 출력되는 신호, 즉 라이트 인에이블 신호 또는 패리티 신호를 입력받아, 제2 인터페이스 모드 신호에 응답하여 신호를 처리한다. 여기서, 제2 인터페이스 모드 신호는 SDR 방식과 DDR 방식을 식별하는 신호로서, SDR 방식의 제2-1 인터페이스 모드 신호, 및 DDR 방식의 제2-2 인터페이스 모드 신호를 포함한다. 제2-1 인터페이스 모드 신호에서는 라이트 인에이블 신호가 입력되어 그대로 출력된다. 한편, 제2-2 인터페이스 모드 신호에서는 패리티 신호가 입력되지만, 패리티 신호 생성부(110)에 입력되는 라이트 인에이블 신호에 대응되는 신호를 출력한다. 일실시예로, 신호 처리부(211)는 멀티플렉서로서, 패리티 신호를 입력받는 경우에, 제2-1 인터페이스 모드 신호에 응답하여 비인가 상태인 "1" 를 출력할 수 있다. 다만, "1"은 라이트 인에이블 신호가 active-low일 때를 가정한 것이고, 라이트 인에이블 신호가 active-high일 때에는 비인가 상태로서 "0"을 출력할 수 있다.
한편, 제2-1 및 제2-2 인터페이스 모드 신호는, 전술한 바와 같이 커맨드 및 어드레스 래치 인에이블 신호를 통해 구별될 수 있으며, 제2 인터페이스 모드 신호를 생성하여 신호 처리부(211)로 전송하는 제2 인터페이스 모드 신호 생성부(215)가 더 포함될 수 있다.
패리티 검사기(213)는 플래시 메모리 디바이스(200)로 수신된 입력 데이터에 대한 제2 패리티 비트를 생성하고, 패리티 신호 생성부(110)에서 선택 출력된 패리티 신호를 수신하여 패리티 검사를 수행한다. 패리티 검사기(213)는 논리게이트의 조합에 의해 구현되는 공지 기술이므로 이에 대한 자세한 설명은 생략한다.
패리티 체크 결과 저장부(220)는 패리티 검사기(213)에서 수행된 패리티 검사를 통해 판별된 비트 에러 결과를 저장하도록 구현된다. 일실시예로, 패리티 검사기(213)에서 비트 에러가 존재하면 "1"을, 비트 에러가 존재하지 않으면 "0"을 각각 전송하는 경우에 이를 수신하는 멀티플렉서로서, 제2-2 인터페이스 모드 신호에 응답해서는 패리티 검사기(213)로부터 수신한 신호를 플립플롭(223)으로 전송하고, 제2-1 인터페이스 모드 신호에 응답해서는 "0"을 플립플롭(223)으로 전송할 수 있다.
이하에서는 본 발명의 실시예에 따른 메모리 컨트롤러에 의한 프로그램 동작 제어 방법에 대해 설명한다.
도 7은 본 발명의 실시예에 따른 메모리 컨트롤러의 프로그램 동작 제어 방법을 도시한 순서도이다.
플래시 메모리 디바이스에 데이터를 프로그램하기 위해서, 먼저 메모리 컨트롤러는 프로그램을 위한 입출력 시퀀스(IO sequence)가 시작됨을 알리는 제1 커맨드를 플래시 메모리 디바이스에 전송한다. 그리고 프로그램 대상 페이지를 지정하기 위한 어드레스를 전송하고, 데이터를 입력한다. 다음에 패리티 체크 커맨드를 전송하여 패리티 체크 결과를 수신한다. 여기서, 비트 에러가 확인되지 않으면, 프로그램을 시작시키는 제2 커맨드를 플래시 메모리 디바이스에 전송하여 프로그램을 완료한다. 반면, 비트 에러가 확인되면, 제1 커맨드를 재전송하여 데이터 입력 과정을 재수행한다.
종합적으로, 본 발명에 따르면, 메모리 컨트롤러가 데이터 입력 과정에서 발생하는 전송 에러를 확인하고, 에러 존재 시에 데이터를 재전송하도록 제어함으로써, 고속 데이터 전송의 신뢰성을 개선하여 플래시 메모리 기반의 스토리지의 신뢰성을 향상시킬 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속한 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100: 메모리 컨트롤러 110: 패리티 신호 생성부
111: 패리티 신호 생성기 113: 멀티플렉서
115: 제1 인터페이스 모드 신호 생성부
200: 플래시 메모리 디바이스 210: 비트 에러 검출부
211: 신호 처리부 213: 패리티 검사기
215: 제2 인터페이스 모드 신호 생성부
220: 패리티 체크 결과 저장부 221: 멀티플렉서
223: 플립플롭 230: 플래시 셀 어레이
240: 제어로직 및 전압발생기 250: 데이터 입출력 로직
260: 페이지 레지스터

Claims (8)

  1. 메모리 컨트롤러가 플래시 메모리 디바이스로, 라이트 인에이블 신호(Write Enable, WE) 및 데이터 스트로브 신호(Data strobe, DQS)를 전송하되, SDR(Single Data Rate) 방식에 따라 상기 라이트 인에이블 신호의 상승 에지(rising edge) 또는 하강 에지(falling edge)에서 데이터 라인(Data input/output, DQ)을 통해 커맨드 또는 어드레스를 전송하고, DDR(Double Data Rate) 방식에 따라 상기 데이터 스트로브 신호의 상승 에지 및 하강 에지 각각에서 상기 데이터 라인을 통해 입력 데이터를 전송하는 메모리 시스템에 있어서,
    상기 메모리 컨트롤러는, 상기 DDR 방식에서 전송되는 상기 라이트 인에이블 신호를 입력받되, 전송되는 상기 입력 데이터에 대한 제1 패리티 비트(parity bit)를 생성하여 패리티 신호를 출력하는 패리티 신호 생성부;를 포함하고,
    상기 플래시 메모리 디바이스는, 출력된 상기 패리티 신호를 입력받으며, 상기 플래시 메모리 디바이스에서 수신된 상기 입력 데이터에 대한 제2 패리티 비트를 생성하고, 패리티 검사를 수행하여, 상기 입력 데이터에 대한 비트 에러를 판별하는 비트 에러 검출부;를 포함하며,
    상기 패리티 신호 생성부는, 상기 SDR 방식에서 전송되는 상기 라이트 인에이블 신호를 입력받아, 그대로 출력하고,
    상기 비트 에러 검출부는, 상기 SDR 방식으로 전송되는 상기 라이트 인에이블 신호를 입력받아, 그대로 출력하는 메모리 시스템.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서,
    상기 메모리 컨트롤러는,
    상기 비트 에러 검출부에서 상기 비트 에러가 발생하지 않은 것으로 판별된 경우에는, 상기 플래시 메모리 디바이스에 상기 입력 데이터가 기입되도록 프로그램 커맨드를 전송하고,
    상기 비트 에러 검출부에서 상기 비트 에러가 발생한 것으로 판별된 경우에는, 상기 입력 데이터를 재전송하는 메모리 시스템.
  5. 청구항 1에 있어서,
    상기 플래시 메모리 디바이스는,
    상기 비트 에러 검출부에서 판별된 상기 비트 에러 판별 결과를 저장하는 패리티 체크 결과 저장부;를 더 포함하는 메모리 시스템.
  6. 청구항 5에 있어서,
    상기 메모리 컨트롤러는, 상기 플래시 메모리 디바이스에 상태 읽기 커맨드를 전송하고,
    상기 플래시 메모리 디바이스는, 상기 상태 읽기 커맨드에 대응하여, 상기 패리티 체크 결과 저장부에 저장된 상기 비트 에러 판별 결과를 상기 메모리 컨트롤러에 전송하는 메모리 시스템.
  7. 청구항 1에 있어서,
    상기 패리티 신호 생성부는,
    상기 패리티 신호를 생성하는 패리티 생성기; 및
    상기 라이트 인에이블 신호 및 상기 제1 패리티 비트를 입력받아, 상기 SDR 방식 및 상기 DDR 방식을 식별하는 제1 인터페이스 모드 신호에 응답하여, 상기 SDR 방식의 제1-1 인터페이스 모드 신호에 대해서는 상기 라이트 인에이블 신호를 출력하고, 상기 DDR 방식의 제1-2 인터페이스 모드 신호에 대해서는 상기 패리티 신호를 출력하는 멀티플렉서(multiplexer);를 포함하는 메모리 시스템.
  8. 청구항 7에 있어서,
    상기 비트 에러 검출부는,
    상기 멀티플렉서로부터 출력된 신호를 입력받아, 상기 SDR 방식 및 상기 DDR 방식을 식별하는 제2 인터페이스 모드 신호에 응답하여, 상기 SDR 방식의 제2-1 인터페이스 모드 신호에 대해서 수신된 상기 라이트 인에이블 신호를 출력하고, 상기 DDR 방식의 제2-2 인터페이스 모드 신호에 대해서 상기 DDR 방식에서 전송되어 상기 패리티 신호 생성부에 입력된 상기 라이트 인에이블 신호에 대응되는 신호를 출력하는 신호 처리부; 및
    상기 제2 패리티 비트를 생성하고, 상기 멀티플렉서에서 선택 출력된 상기 패리티 신호를 수신하여 상기 패리티 검사를 수행하는 패리티 검사기;를 포함하는 메모리 시스템.
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