TW550569B - Semiconductor memory - Google Patents

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TW550569B
TW550569B TW091106396A TW91106396A TW550569B TW 550569 B TW550569 B TW 550569B TW 091106396 A TW091106396 A TW 091106396A TW 91106396 A TW91106396 A TW 91106396A TW 550569 B TW550569 B TW 550569B
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signal
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Shusaku Yamaguchi
Toshiya Uchida
Yoshimasa Yagishita
Yasuhide Bandou
Masahiro Yada
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Fujitsu Ltd
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Description

550569 五、發明說明 \)κ 11 本發明背景 1. 本發明之領域 本發明係關於一種需要經常地更新記憶胞操作之動態 RAM。特別是，本發明係關於一種自動地在其内部進行更 5 新操作而不需要來自外部之更新要求之技術。 2. 相關技術之說明 DRAM是適合於達到高度積體性，因為其記憶胞可被構 造為較小。但是，DRAM需要更新操作以便保持儲存在記 憶胞中之資料。其必須經常地在各記憶胞上面進行更新操 10 作。當更新要求被產生時，更新操作應該比讀取操作和寫 入操作優先地被進行。 在裝設DRAM之系統中，當更新要求從其本身的更新定 時器被產生時，例如，一組控制DRAM之記憶體控制器比 一組讀取命令（或一組寫入命令）優先地供應一組更新命令 15 至 DRAM。 同時，與DRAM相反地，一組SRAM不需要更新操作。 但是，因為構成一位元記憶胞之元件數是較大於DRAM， 這不利於達到大容量。 換言之，只要DRAM(動態隨機存取記憶體）記憶蕊被使 20 用，當需要時，則更新操作必須被進行。在更新操作中之 操作區域無法被存取。結果，當更新操作和存取要求在相 同時間發生時，存取應該被暫緩執行直至更新操作完成為 止。 如果DRAM如同不從外部輸入更新要求之SRAM(靜態 4 五、發明說明（2 ) 隨機存取記憶體）被操作，則更新要求需要在其内部經常地 被產生。在這點上，當-組存取要求從外部被供應時，因 為f更新操作之後被要求的存取被進行，則進行_種實際 之單存取呈現需要等於進行兩組記憶蕊之操作的時間。 在習見的DRAM中有—缺點，因為記憶體控制器控 新操作，故其控制增加複雜性。進一步地，因為在更新操 作時不可能進行讀取操作和寫人操作，當與SRAM比較 時，則其具有資料傳送速率減低之缺點。 °時，在SRAM中，不易達到如上所述之大容量，並且
進一步地，因其記憶胞是大的，與DRAM比較，其具有晶 片成本是高度昂貴的缺點。 、M 本發明之目的在提供一種具有dram之大容量以及 SRAM之可用性的半導體記憶體。 本發明之另一目的在提供一種迅速地反應於來自記憶體 外W之吻取操作要求，並且其資料傳送速率高的半導體記 本發明之另一目的是在被採取供記憶蕊單一操作之一名 取時間内進行外部存取，即使當—更新操作和—外部存取 要求彼此衝突時亦然。 依據本發明半導雜記憶趙之一論點，半導趙記憶雜包含 用於储存資料之多數個第一記憶體區塊以及用於儲存資料 以複製被健存在第—記憶體區塊中之資料之-組第二記憶 體區鬼命j如，第二記憶體區塊储存第一記憶體區之一 550569 五、發明說明（3) 組同位元作為資料。第一命令產生器接收來自記憶體外部 之命令並且依據被接收之命令產生用於存取第一記憶體區 塊之讀取命令或寫入命令。第二命令產生器產生用於存取 第一 s己憶體區塊或第二記憶體區塊之第二命令。 5 當讀取命令和第二命令存取相同之第一記憶體區塊時， 亦即’當讀取命令和第二命令彼此衝突時，讀取控制電路 依據第二命令而存取第一記憶體區塊。進一步地，為了依 據讀取命令操作，讀取控制電路使用被儲存在第二記憶體 區塊和其他第一記憶體區塊中的資料複製讀取資料，其應 1〇 δ亥疋最初被讀取自第一記憶體區塊。因此，即使當讀取命 令和第二命令彼此衝突時，讀取操作時間不被延伸。亦即， 第二命令之產生不影響讀取操作。 當寫入命令和第二命令存取相同之第一記憶體時，寫入 控制電路依據其中命令已被接收之順序的命令而進行操 15作。例如，當第二命令之產生較早於所供應之寫入命令時， 寫入控制電路依據第二命令首先存取第一記憶體區塊，並 且之後再進行寫入操作。此時，在半導體記憶體中之寫入 操作比平常延遲，但是不需要改變一組位址、寫入資料、 以及來自外部之類似者的供應時序。因此，第二命令之產 20 生不影響寫入操作。 如上所述，半導體記憶體使用者可進行讀取操作和寫入 操作而不需辨識在半導體記憶體内部被產生之第二命今以 及使用者所供應之讀取和寫入命令之間的衝突。這使得可 旎提供一種具有使用者親和性的半導體記憶體。
五、發明說明（4) 依據本發明之半導體記憶體之另一論點，第一和第二記 憶體區塊是由通常資料會消失的依電性記憶胞所構成。第 二命令是-種週期性地被產生之用於進行記憶胞之更新操 作的更新命令。因此，使用者可使用半導體記憶體而不需 5任何更新辨識。例如，在裝設DRAM之系統中，應用本發 明於DRAM則不需要更新控制器。換言之，使用者可如同 SRAM之非常相同的方式使用dram。 依據本發明半導體記憶體之另一論點，一組外部寫入週 期，如同在寫入命令供應之間的最小區間，被設定為較長 0於作為對於第-和第二記憶體區塊之實際的寫入操作時間 的一組内部寫入週期。當寫入命令多次被供應時，更新週 =被塞入而不會失敗。因此，即使當寫入命令被供應許 夕人時亦可旎防止被保持在記憶胞中之資料被破壞。例 如，在時脈同步型式之半導體記憶體中，當外部寫入週期 5被設定為n時脈週期（η是等於或大於1之整數）時，内部寫 入週期被設定為η·〇·5時脈週期。在這情況中，當更新週 期是3·5時脈週期時，在七次寫入操作時一組更新週期可 被塞入。 =本發明半導趙記憶體之另—論點，當内部寫入週期 )被設定為η-0.5時脈週期時，每當寫入命令或更新命令被 供應’-組週期切換電路交互地操作第—和第二週期產生 器以與外部時脈第一邊緣和第二邊緣同步地分別操作。第 =期產生器產生一組第一時序信號，用以與外部時脈第 一邊緣同步地進行一組内部操作週期。第二週期產生器產 550569 五、發明說明（ 生一組第二時序信號，用以與外部時脈第二邊緣同步地進 行内部操作週期。兩組週期產生器交互地被使用以進行寫 入操作或更新操作，而便利地控制各操作之進行。
依據本發明半導體記憶體之另一論點，寫入控制電路包 5含一組狀態控制電路。狀態控制電路依序地保持在寫入操 作時被供應之下一組寫入命令以進行對應至在寫入操作完 成之後被保持的一組供應命令之一組寫入操作。因此，即 使當更新操作在連續的寫入操作時被塞入時，亦可能在更 新操作之後確實地進行寫入操作。 ίο 如上所述，每當寫入操作被進行時，設定外部寫入週期 較長於内部冑入週期，彳減低從寫入命令之供應至寫入操 作開始所發生之延遲。在外部寫入週期和内部寫入週期之 間的差量可以被設定以至於延遲可被當下一組更新命令被 供應時的時間所解決。
15 依據本發明半導體記憶體之另一論點，當讀取命令被供 應至寫入操作或更新操作中之第一記憶體區塊時，讀取控 制電路使用除了操作中之第一記憶體區塊外之被儲存在第 一圮憶體區塊和第二記憶體區塊中之資料而複製讀取資 料。這使得，即使當讀取操作或寫入操作和在内部半導體 20記憶體之更新操作彼此衝突時，仍可能進行讀取操作而.不 會在存取時間中延遲。 依據本發明半導體記憶體之另一論點，僅有第一和第二 記憶體區塊之一組反應於更新命令而被更新。即使當讀取 操作將被進行的第一記憶體區塊是在更新操作時，這亦可 550569 五、發明說明（6) 確保使用其他的記憶體區塊而複製讀取資料。在第二記憶 體區塊是在更新操作之情況中，資料可直接地從對應至讀 取命令之第一記憶體區塊被讀取。
依據本發明半導體記憶體之另一論點，更新計數器依序 5 地指示一組更新操作將被進行的第一和第二記憶體區塊。 當讀取命令被供應至更新計數器所指示之記憶體區塊時， 即使更新操作不在被指示之記憶體區塊中被進行，讀取控 制電路使用被儲存在第二記憶體區塊中之資料而複製讀取 貢料。因此，即使當更新要求即時地在讀取命令之前或之 10後時被產生，讀取控制電路可使用其他的記憶體區塊而複 製讀取資料。依據一組更新計數器值預先決定正常操作及 複製操作哪個將被進行使得其可能便利讀取控制電路之控 制，並且進一步地實現一種簡單的電路組態。 依據本發明半導體記憶體之另一論點，半導體記憶體包 b含用於輸入/輸出資料之多數個資料輸入/輸出端點。第一 記憶體區塊對應至彼此不同的資料輸入/輸出端點而分別 地被形成。亦即，在讀取操作中，所有的第一記憶體區塊 連續地插作以輸出讀取資料。當更新要求被產生時，由於 ?更新操作在從資料輸入/輸出端點被輸出之讀取資料之間 20的不可讀取資料永遠僅是-位元。這允許確保被儲存在第 ρ記憶體區塊中之資料使用其他的第—記憶體區塊和第二 冗憶體區塊而被更新地複製。 同時’在第-記憶體區塊對應至位址被形成之情況中， -組單-第一記憶體區塊對應至多數個資料輸入/輸出端 9 550569 、發明說明（ 〇 點。這需要增加用以複製讀取資料之第二記憶體區塊之容 量。進一步地，讀取控制電路之讀取控制成為更複雜。 八依據本發明半導體記憶體之另一論點，半導體記憶體包 含由第一記憶體區塊和第二記憶體區塊所組成之多數個記 憶體族群。反應於更新命令之更新操作在多數個記憶體族 群之第。己隐體區塊或第一 έ己憶體區塊之任何一組上面被 進行。亦即，對於每個記憶體族群，讀取操作和寫入操作 被進行並且多數個記憶體族群之更新操作被進行。這導 致更新所有記憶胞的更新命令之所須的產生數目最小化並 且加長更新命令之產生區間。 依據本發明半導體記憶體之另一論點，第一和第二記憶 體區塊被配置在各記憶體族群中之第一方向。記憶體族群 被配置在正父於第一方向之第二方向。反應於更新命令之 更新操作在對齊於第二方向之第一或第二記憶體區塊上面 被進行。例如，配置在讀取和寫入操作中同時地被引動的 記憶體區塊於第一方向以及在更新操作中同時地被引動的 。己隐體區塊於第二方向，允許多數個記憶體族群共同使用 感應放大器、解碼器或類似者，並且同時也允許減少晶片 之尺寸。 20 依據本發明半導體記憶體之另一論點，行選擇開關、行 解碼器、子組解碼器、以及感應放大器被配置在第一方向， 因而足些電路可被多數個記憶體族群所共用，並且晶片尺 寸可被減低。 依據本發明半導體記憶體之另一論點，一組時脈產生器 10 550569 五、發明說明 接收一組外部時脈，並且產生一組内部時脈作為内部電路 之同步^號。一組第一命令接收器電路與外部時脈第一邊 緣同步地接收寫入命令。一組第二命令接收器電路與外部 時脈第一邊緣同步地接收更新命令。一組仲裁器決定第一 5和第二命令接收器電路中被接收之寫入命令和更新命令將 被進行之一組順序。將寫入命令和更新命令之接收移位至 y半或更夕的時脈使得更容易決定命令接收之順序。亦 即，仲裁器可簡單地被構成。 依據本發明半導體記憶體之另一論點，一組時脈產生器 ίο接收一組外部時脈，並且產生一組内部時脈作為一組内部 電路之同步信號。第一命令產生器與外部時脈第一邊緣和 第二邊緣同步地分別接收命令，並且依據被接收之命令產 生項取命令或寫入命令。例如，第一邊緣是一組上方邊緣 以及第二邊緣是隨後於上方邊緣之一組下方邊緣。因為命 15令與兩組相·鄰邊緣同步地分別被接收，可能縮短在命令輸 入之間的區間並且縮短存取時間。 依據本發明半導體記憶體之另一論點，一組時脈產生器 接收一組外部時脈，並且產生一組内部時脈作為一組内部 電路之同步k號。反應於一組單一寫入命令，資料輸入電 20路與外部時脈同步地依序地輸入寫入資料。第一命令產生 器之從接收寫入命令至開始接收資料的時間長度，依據對 應至單一寫入命令被接收之寫入資料次數的陣列長度而改 變。因此，可能增加資料匯流排使用之效率。 依據本發明半導體記憶體之另一論點，半導體包含多數 11 550569 五、發明說明（9) [0 15 個獨立地操作之記憶庫。各記憶庫包含多數個第一記憶體 區塊和第二記憶體區塊。一組時脈產生器接收一組外部時 脈，並且產生一組内部時脈作為一組内部電路之同步信 號。反應於一組單一讀取命令，資料輸出電路與外部時脈 同步地依序地輸出讀取資料。反應於一組單一寫入命令， 資料輸入電路與外部時脈同步地依序輸入寫入資料。在依 序地存取彼此不同的記憶庫中，隨著對應至單一讀取命令 之讀取資料被輸出次數以及對應至單一寫入命令之寫入資 料被接收次數，在讀取命令和寫入命令供應之間的最小區 間依據一陣列長度而改變。設定規格用以依據半導體記憶 體内部操作❿供應命令使得用於控制内部操作之控制電路 有簡單組態。 依據本發明半導體記憶體之另—論點，半導體記憶體包 含對應至資料輸入/輸出端點分別地被形成之2m組讀取資 料匯流排、線。資料切換電路決定來自記憶體區塊的讀取資 料被傳輸至哪組讀取資料匯流排線。並列/串列轉換電路轉 換經由讀取資料匯流排線被傳輸的並列讀取資料成為串列 的資料。陣列長度可被設定為爪或：咖是等於或大於i 之正數）。當陣列長度被設定為2m時，資料切換電路使用 所有的2m讀取資料匿流排線而傳輸讀取資料至並列/串列 轉換電路。進-步地，當陣列長度被設定為㈤時，資料切 換電路交互地使用匯流排線傳輸爪部份讀取資料至 並列/串列轉換電路。因此，可能緩和資料匯流排資料傳輸 週期，特別是當陣列長度是結果，具有高時脈頻^ 12 550569 五、發明說明（10 ) 之操作可被實現。 依據本發明半導體記憶體之另一論點，半導體記憶體包 含對應至資料輸入/輸出端點分別地被形成之2m寫入資料 匯流排線。資料切換電路決定從外部被供應的寫入資料被 5傳輸至哪組寫入資料匯流排線。串列/並列轉換電路轉換從 外部被供應之串列寫入資料成為將被輸出至寫入資料匯流 排線之並列資料。當陣列長度被設定為2rn時，串列/並列 轉換電路同時地輸出2m部份被轉換的並列寫入資料至2m 寫入資料匯流排線。當陣列長度被設定為m時，串列/並 10列轉換電略輸出m部份交互地被轉換的並列寫入資料至m 寫入資料匯流排線。因此，可能緩和資料匯流排之資料傳 輸週期，尤其疋當陣列長度是m時。結果，具有高時脈頻 率之操作可被實現。 依據本發明半導體記憶體之另一論點，時脈產生器接收 15 一組外部時脈，並且產生一組内部時脈作為一組内部電路 之同步信號。反應於一組單一寫入命令，資料輸入電路與 外部時脈同步地依序地輸入寫入資料、對於與外部時脈同 步被輸入的各寫入資料，資料遮罩控制電路遮罩在記憶體 區塊上面之寫入操作。在相同時序被供應的所有寫入資料 20被寫入或被遮罩以便被儲存在第二記憶體區塊中之資料可 容易地被產生。因此，用於產生被儲存在第二記憶體區塊 中之資料的電路可被簡單化。 依據本發明半導體記憶體之另一論點。資料輸出電路與 從内部時脈被產生之内部資料套取信號同步地輸出來自記
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憶體區塊之讀取資料。資料輸入電路與從外部被供應之外 部資料套取信號同步地接收從外部被供應之寫入資料。模 式暫存器決定外部和内部資料套取信號是經由相同端點或 分別地經由不同的端點而被輸入/被輸出。因此，可能反應 5 使用者之各種需要。
依據本發明半導體記憶體之另—論點，更新計數器指示 將被進行更新操作之記憶胞，並且隨著每次之更新要求而 計數。更新計數器之下方位元對應至用於選擇記憶庫之記 憶庫位址。更新操作對於各記憶庫被進行。減低同時操作 1〇之更新控制電路數目可進一步地減少在更新操作時之峰值 電流。進一步地，因為多數個記憶庫交互地被更新，與相 同圮憶庫依序地被更新之情況比較時，更新要求之產生區 間可被縮短。因此，即使具有低操作頻率，亦可能滿足更 新所有ά己憶胞所須的週期。換言之，操作頻率之下限可被 15 設定為較低值。
依據本發明半導體記憶體之另一論點，半導體記憶體包 含一級記憶蕊，其包含多數個用於分配和儲存對應至相同 位址之多數個位元資料之記憶體區塊，以及用於控制記憶 蕊之一組控制電路。控制電路能獨立地控制多數個記憶體 20 區塊之更新操作以便以不同的時序進行在一組記憶體區塊 和另一記憶趙區塊上面之更新操作。 獨立地在多數個記憶體區塊上面進行更新操作，使得可 能同時地處理來自外部之存取要求以及更新操作。亦即， 在部份記憶體區塊上面之更新操作以及從外部至其他記憶 14 550569
五、發明說明（12) 體區塊的存取可在相同時序被進行。因而，讀取操作可在 對於圮憶淼之一組單一操作所被採取的一存取時間之内被 實現。亦即，讀取操作可快速地被進行。 週形之說明 5 當配合附圖閱讀時，從下面的詳細說明，本發明之性質、 原理、和貫用性將成為更明顯，附圖中相同部份被指定相 同參考號碼，其中： 第1圖是展示本發明之寫入操作之基本原理的一種時序 圖； 第2圖是展示本發明讀取操作基本原理的一種方塊圖； 第3圖是展示第一實施例之一種方塊圖； 第4圖是展示依據第一實施例反應於命令輸入之半導體 記憶體的狀態轉移圖形； 第5圖是展示依據第一實施例之用於接受第一和第二命 15 令之信號狀態的說明圖形； 第6圖是展示依據第一實施例之讀取操作中輸出資料之 一種順序的說明圖形； 第7圖是展示依據第一實施例之可變化寫入長度之細部 的說明圖形； 20 第8圖是展示當可變化寫入長度被改變時寫入操作（BL =2)之時序圖； 第9圖是展示當可變化寫入長度被改變時寫入操作（BL =4)之時序圖； 第10圖是展示第3圖之輸入控制區塊細部的電路圖； 15 550569
第U圖疋展不第10圖之鎖定器電路和正反器電路之細 部的電路圖； ' 第12圖是展示第3圖之輸人控龍塊操作的時序圖； 第圖是展示記憶庫細部之方塊圖； 5 第14圖是展示第3圖之更新計數器之操作和更新操作略 圖的時序圖；
第15圖是展示第13圖記憶體區塊細部之方塊圖； 第16圖是展示第15圖列區塊rblk細部之方塊圖； 第Π圖是展示第13圖中在第一控制電路之位址暫存器 〇 細部的電路圖； 第18圖是展不第13圖中在第一控制電路之狀態控制電 路細部的電路圖； 第19圖疋展示第13圖中第一控制電路之時序信號產生 器細部的電路圖； 15第2G圖是展示第13圖中第—控制電路操作的時序圈；
第21圖是展示第13圖中第二控制電路之一組仲裁器細 部的電路圖； 第22圖是展示第21圖中仲裁器操作的時序圖； 第23圖是展示第13圖中莖 Y第一控制電路之位址暫存器細 20 部的電路圖； 第24圖是展示第13圖中笛_ 第一控制電路之狀態控制電路 細部的電路圖； 第25圖是展示第 器細部的電路圖； 13 圖中第二控制電路之時序信號產生 16 550569 五、發明說日月（14 第26圖是展示第24圖狀態控制電路操作之時序圖； 第27圖是展示第3圖中輸入/輸出控制⑽之資料κ 電路細部的方塊圖； 路之細部 第28圖是展示第27@中一組串列/並列轉換電 5 的電路圖； 第29圖是展示第28圖（陣列長度="4")之串列/並列控制 電路操作的時序圖； 第30圖是展示第28圖（陣列長度=”2”)之串列/並列控制 電路操作的時序圖； 0第31圖是展示第27圖之資料輸入電路操作的時序圖； 第32圖是展示第3圖中輸入/輸出控制電路之資料輸出 電路細部的方塊圖； 的電 路第圖Μ圖是展示第32圖中一組同位元檢查電路細部 5 第34 圖是展示第33圖（陣列長度="4”)之同位元檢查電 路操作的時序圖； 的電路 第35圖是展示第32圖中並列/串列轉換電路細部 第36 !0 第 37 路圖；
圖是展示第35圖中一組計數器？1細部的電路圖； 圖是展示第35圖之計數器p〇R和p〇F 細部的電 第38廣I b 之 t展不第3圖記憶庫中一組資料切換電路細部 電路圖， 第39 圖是展不第35圖（陣列長度="4”)之並列/串列轉換 17 550569
五、發明說明（is) 電路操作的時序圖； 第40圖疋展示第35圖（陣列長度=，，4")之並列/串列轉換 電路操作的時序圖； 第41圖是展示第35圖（陣列長度="2")之並列/串列轉換 5 電路操作的時序圖； 第42圖是展示第35圖（陣列長度="2。之並列/串列轉換 電路操作的時序圖； 第43圖是展示依據第一實施例之一組讀取操作範例的 時序圖； 1〇 第44圖是展示依據第一實施例之一組寫入操作範例的 時序圖； 第45圖疋展示依據第一實施例之一組寫入操作範例的 時序圖； 第46圖是展示依據第一實施例之一組寫入操作範例的 15 時序圖； 第47圖是展示依據第一實施例之一組讀取操作範例的 時序圖； 第48圖是展示依據第一實施例之半導體記憶體Ac規格 的說明圖形； 20 第49圖是展示來自相同記憶庫BK(陣列長度^”2”）之一 組讀取操作範例的時序圖； 第50圖是展示來自相同記憶庫BK(陣列長度=”4，，）之一 組讀取操作範例的時序圖； 第51圖是展示在相同記憶庫BK(陣列長度=”2")上之一 18 、發明說明（16) 組寫入操作範例的時序圖； 第52圖是展示在相同記憶庫BK(陣列長度==”4”）上之一 組寫入操作範例的時序圖； 第53圖是展示來自多數個記憶庫BK(陣列長度="2，，）之 一組讀取操作範例的時序圖； 第54圖是展示來自多數個記憶庫BK(陣列長度=，，4，，)之 一組讀取操作範例的時序圖； 第55圖是展示至多數個記憶庫BK(陣列長度="2")之一 組寫入操作範例的時序圖； 第56圖是展示至多數個記憶庫BK(陣列長度=”4”）之一 組寫入操作範例的時序圖； 第57圖是展示自/至相同記憶庫BK(陣列長度之一 組讀取操作和寫入操作範例的時序圖； 第58圖是展示自/至相同記憶庫Βκ(陣列長度="4")之一 組讀取操作和寫入操作範例的時序圖； 第59圖是展示自/至多數個記憶庫叫陣列長度=，,巧之 一組讀取操作和寫入操作範例的時序圖； 第60圖是展示自/至多數個記憶庫叫陣列長度之 -組讀取操作和寫人操作範例的時序圖； 第圖疋展示依據第二實施例之讀取操作的時序圖； 第62圖是展示依據第三實施例之-組同位元檢查電路 細部的電路圖； 第63圖是展示依據第四實施例之一組記憶體區塊細部 550569 五、發明說明（1?) 第64圖是展示依據第四實施例之一組列區塊細部的方 塊圖， 第65圖是展示第五實施例略圖的說明圖形； 第66圖是展示記憶蕊另一結構範例的說明圖形； 5 第67圖是展示更新計數器另一結構範例的說明圖形； 第68圖是展示第六實施例之一組記憶蕊的分解圖； 第69(A)至（C)圖是一組寫入同位運算順序的圖形；
第70(A)和（B)圖是資料更正順序的圖形； 第71圖是關於來自記憶蕊之一組輸出的控制信號產生 10 器的方塊圖； 第72(A)和（B)圖是展示半導體記憶體之整體操作的分解 圖； 第73圖是關於至記憶蕊之一組輸入的控制信號產生器 的方塊圖； 15 第74圖是一組内部命令保持電路的電路圖；
第75圖是展示内部命令保持電路之操作波形的圖形； 第76圖是一組更新區塊選擇器的電路圖； 第77圖是展示更新區塊選擇器之操作波形的圖形；以及 第7 8圖是展示記憶蕊之一組區塊結構的圖形。 20 較佳實施例之說明 在此處之後，本發明之較佳實施例將參考圖形而被說明。 第1圖展示半導體記憶體之寫入操作的基本原理。依據 本發明，必須進行寫入操作（内部寫入週期tIRC)之一組内 部電路的操作時間被設計以便其成為較短於在從外部（外 20 550569 五、發明說明（ι〇 部寫入週期 tERC)被供應之寫入命令WRA供應之間的一 組最小區間。例如，外部寫入週期tERC被設定為4時脈 週期，並且内部寫入週期tIRC被設定為較短於外部寫入週 期tERC有0.5時脈之3.5時脈週期。0.5時脈邊限之累積 5 允許一組更新週期被塞入在多數個寫入週期之間。
實際上，在七次外部寫入週期（28時脈週期）時，實際地 進行寫入搡作之内部寫入週期是24.5時脈週期。亦即，當 寫入操作梭進行七次時3.5時脈週期之邊限被產生。更新 操作使用這邊限而被進行，因而可能進行更新操作而不用 10 從外部被辨識。一般，當η次内部寫入操作以及一次更新 操作可在η次外部寫入週期中被進行時，更新操作可從外 部被隱藏。 圖形中，第一寫入操作WRITE0與寫入命令WRA同步 地被進行，並且因此在寫入操作完成之後0.5時脈之邊限 15 被產生。當接著之寫入操作WRITE1被進行時更新要求 REFRQ被產生。例如，更新要求REFRQ與一組時脈信號 CLK下降邊緣同步地被產生。更新操作等待將寫入操作 WRITE1之完成被進行。進一步地，伴隨著第二寫入命令 WRA的寫入操作WRITE2等待將更新操作之完成被進 20 行。相似地，第三至第七寫入操作WRITE3至WRITE7分 別地等待即時先前之寫入操作WRITE2至WRITE6之完成 被進行。 在寫入操作中，當寫入資料實際地被寫入記憶胞時，被 裝設半導體：記憶體之系統不需要辨識時序。因此，即使如 21 550569
22 550569 五、發明說明（2〇) 之寫入操作及時地被移位而被進行，如第1圖之展示。 在讀取操作中，當記憶體區塊BLKDQ1是在更新操作 時，來自記憶體區塊BLKDQ0、BLKDQ2至BLKDQ8以及 BLKP之讀取資料接受一 EOR運算。進一步地，EOR運算 5 結果以及來自在更新操作中之記憶體區塊BLKDQ1的讀 取資料接受一 EOR運算，並且其結果被輸出作為讀取資 料。 更明確地，當來自記憶體區塊BLKDQ1之資料（其不是 原始的讀取資料）是相同於被保持在記憶胞中之資料時，則 10 第一次EOR運算之結果成為而不會失敗。因此，利用 接著之EOR運算，來自記憶體區塊BLKDQ1之資料被輸 出。 同時，當來自記憶體區塊BLKDQ1之資料是相反於被保 持在記憶胞中之資料時，第一次EOR運算結果成為π 1 π而 15 不會失敗。因此，利用接著之EOR運算，來自記憶體區塊 BLKDQ1之資料被反相並且被輸出。 來自不進行更新操作之記憶體區塊BLKDQO和 BLKDQ2至BLKDQ8的讀取資料不必進行EOR運算而直 接地被輸出。當與來自記憶體區塊BLKDQO和BLKDQ2 20 至BLKDQS之讀取資料比較時，來自更新操作中之記憶體 區塊BLKDQ1之讀取資料被EOR閘之延遲時間所延遲。 結果，一存取時間不太顯著地被延遲。 第3圖展示依據本發明之半導體記憶體的第一實施例。 使用一種CMOS處理程序，這半導體記憶體被形成在一組 23 550569 五、發明說明（2i) 矽基片上面作為時脈同步型式之一組DDR(雙重資料率）半 導體記憶體。DDR是與時脈信號（包含一組資料套取信號） 之上升邊緣和下降邊緣兩者同步之輸入/輸出資料的界 面。半導體記憶體包含一組輸入控制區塊100、一組更新 5 控制區塊200、一組資料控制區塊300、記憶庫ΒΚ0至 BK3、一組模式暫存器2、資料潛伏控制電路4、忙碌暫存 器6以及一組DLL(延遲鎖定迴路）電路8。 半導體記憶體包含用於接收時脈信號CLK和/CLK(外部 時脈）之輸入端點、一組參考電壓VREF、一組晶片選擇信 10 號/CS、一組功能信號FN、記憶庫位址信號BA1至ΒΑ0、 位址信號A14至A0和一組來自外部之重置信號/RST、以 及輸入/輸出端點，其用以輸入/輸出資料信號DQA8至 DQA0、DQB8 至 DQB0、DQC8 至 DQC0 和 DQD8 至 DQD0 以及資料套取信號DQSA、DQSB、DQSC和DQSD。亦即， 15 半導體記憶體包含九位元之資料輸入/輸出端點和使用於 四組資料族群BYTEA、BYTEB、BYTEC以及BYTED之 各組的資料套取端點，將說明於後。應該注意到，以開 始之符號指示負邏輯。各被粗線所指示的信號線包含多數 條線。對於粗線所指示的信號線所連接之一些電路包含對 20 應至分別之信號線的多數個電路。 輸入控制區塊100包含一組時脈緩衝器（時脈產生 器）10、一組命令鎖定器/解碼器（第一命令產生器、第一命 令接收器電路）12、一組記憶庫位址鎖定器/解碼器14和一 組位址鎖定器16。輸入控制區塊100之細部將參考稍後將 24 550569
五、發明說明（22) 被說明之第10圖至第12圖而被說明。 更新控制區塊200包含一組更新定時器（第二命令產生 器）20、一紅更新要求電路（第二命令接收器電路）22、和一 組更新計數器24。更新定時器20以規則之區間輸出一組 5 更新開始信號REFS(更新命令）。更新要求電路22接收更 新開始信號REFS，並且與一組内部時脈信號ICLK下降邊 緣同步輸出被接收之信號作為更新要求信號REFRQ(更新 命令）。更新計數器24與更新要求信號REFRQ上升邊緣同 步地進行計數操作，其作為更新位址REFAD而被輸出。 10 更新位址REFAD之細節將參考稍後將被說明之第14圖而 被說明。 資料控制區塊300包含輸入/輸出控制電路30A、30B、 30C和30D，各對應至資料族群BYTEA、BYTEB、BYTEC 和BYTED。資料控制區塊300之細部將參考稍後將被說明 15 之第27圖至第42圖而被說明。 模式暫存器2從命令鎖定器/解碼器12接收一組模式暫 存器命令信號MRSP，並且依據位址信號被設定一組數 值。模式暫存器2依據暫存器内容而輸出一組陣列型式信 號SEQ/INT、一組陣列長度信號BL4/2以及類似者至内部 20 電路。模式暫存器2之細部將參考稍後將被說明之第5圖 至第6圖而被說明。 資料潛伏控制電路4從命令鎖定器/解碼器12而接收讀 取命令信號RDAP和RLALP以及寫入命令信號WRAP和 WLALP、以及内部時脈信號ICLK和/ICLK，並且輸出控 25 550569 五、發明說明（23) 制信號至資料控制區塊300。 忙碌暫存器6從記憶庫ΒΚ0至BK3接收忙碌信號BDQ0 至BDQ8和BDQP，提供該等被接收的信號對於資料輸入/ 輸出端點之各位元數目進行一組OR運算，並且輸出這些 5 結果以作為忙碌標幟信號BFDQ0至BFDQ8(EFDQ#)。 DLL電路8調整内部時脈信號ICLK相位並且產生一組 相位調整時脈信號PCLK。在讀取操作中，資料控制區塊 300之輸入/輸出控制電路30A、30B、30C和30D與相位 調整時脈信號PCLK同步地分別輸出資料套取信號 10 DQSA、DQSB、DQSC 和 DQSD。亦即，DLL 電路 8 是使 得資料套取信號DQSA、DQSB、DQSC和DQSD與時脈信 號CLK同相位的電路，該時脈信號CLK是從外部被供應。 各記憶庫ΒΚ0至BK3包含多數個含DRAM記憶胞之記 憶蕊。記憶庫ΒΚ0至BK3之細部將參考稍後將被說明之 15 第13圖至第26圖而被說明。 第4圖是反應於命令之輸入之半導體記憶體的一種狀態 轉移圖形。半導體記憶體包含被粗線橢圓所指示的三組操 作模式以及四組被細線橢圓所指示之操作狀態。這些操作 模式為一種讀取操作模式READ、一種寫入操作模式 20 WRITE、以及一種模式暫存器設定模式MODE。這些標作 狀態為一種待機狀態DESL(Stand By)、被引動狀態 ACTIVER 和 ACTIVEW 、以及一種重置狀態 CHIP-RESET。因為這半導體記憶體自動地進行更新操作 而不需要從外部被辨識，故更新模式或更新命令不存在。 26 550569 五、發明說明（24) 當這些各接收一組讀取命令RD A、寫入命令WRA、一 組模式暫存器設定命令MRS、一組下方位址鎖定命令LAL 或一組不選擇命令DESL時，或當一組重置端點/RST接收 一組預定的電壓時，分別的操作模式和操作狀態移位。箭 5 頭展示移位之方向。 RDA命令、WRA命令、MRS命令、LAL命令以及DESL 命令是被晶片選擇信號/CS和功能信號FN所決定的命 令。在這些命令之中，被細箭頭所指示之RDA命令和WRA 命令是可在待機狀態DESL中被接受之第一命令。被點線 10 箭頭指示之MRS命令和LAL命令是可在被引動狀態 ACTIVER和ACTIVEW中被接受之第二命令。亦即，第二 命令是可在第一命令接收之後被接受的命令。因此，必須 接收第一命令並且在隨後接收第二命令以便移位至讀取操 作模式、寫入操作模式和模式暫存器設定模式。進一步地， 15 被引動狀態ACIIVER和ACTIVEW之週期是在第一命令 接收之後直至第二命令之接收為止之週期。 被粗線指示之箭頭意指自動地返回至待機狀態DESL， 無視於來自外部之命令。亦即，在模式暫存器2之讀取操 作、寫入操作以及設定操作之後，半導體記憶體移位至待 20 機狀態DESL而不需要從外部被控制。 應該注意到，在寫入操作模式中之”緩衝”意指半導體記 憶體具有一種延遲寫入功能。該延遲寫入功能是暫時地保 持寫入資料在緩衝器中並且與下一寫入命令同步地將被保 持的寫入資斜寫入至記憶胞中之功能。由於該延遲寫入功 27 550569 五、發明說明（25) 能，可能在讀取操作之後快速地供應寫入命令WRA，並且 因而改進匯流排之資料佔用率。 第5圖展示用於接受第一和第二命令之信號的狀態。在 圖形中，符號’Ή"展示一種高位準，符號"L”展示一種低位 5 準，符號ΠΧΠ展示任意高位準或低位準，符號ΠΒΑ"展示一 種記憶庫位址，以及符號nUA”展示一種上方位址。進一步 地，各符號n VW”，ΠΤΕ’’和"V”展示一種預定的高位準或低 位準。第一命令和第二命令分別地與時脈信號CLK連續的 上升邊緣和下降邊緣同步地被接收。 10 當晶片選擇信號/CS是在高位準時，第3圖展示之命令 鎖定器/解碼器12與時脈信號CLK之上升邊緣同步地接受 DESL命令。利用接收DESL命令，半導體記憶體狀態再 次成為待機狀態DESL。亦即，DESL命令是用於保持晶片 之不選擇狀態的命令。 15 當晶片選擇信號/CS是在低位準並且功能信號FN是在 高位準時，命令鎖定器/解碼器12與時脈信號CLK之上升 邊緣同步地接受RDA命令。與RDA命令之接受同時地， 記憶庫位址信號ΒΑ1至ΒΑ0以及位址信號Α14至ΑΟ被接 受而分別地作為記憶庫位址ΒΑ和上方位址UA。利用接受 20 RDA命令，半導體記憶體狀態成為如第4圖中之被引動狀 態 ACTIVER。 當晶片選擇信號/CS是在低位準並且功能信號FN是在 低位準時，命令鎖定器/解碼器12與時脈信號CLK之上升 邊緣同步地接受WRA命令。與WRA命令之接受同時地， 28 550569 五、發明說明（26) 記憶庫位址信號BA1至ΒΑ0以及位址信號A14至A0被接 受而分別地作為記憶庫位址BA和上方位址UA。利用接受 WRA命令，半導體記憶體狀態成為第4圖中之被引動狀態 ACTIVEW ° 5 在被引動狀態ACTIVER中，當晶片選擇信號/CS是在高 位準時，命今鎖定器/解碼器12與時脈信號CLK下降邊緣 同步地接受LAL命令。與LAL命令之接受同時地，位址 信號A5至A0被接受而作為下方位址LA。在LAL命令接 受之後，半導體記憶體進行讀取操作並且之後返回至待機 10 狀態 DESL。 在被引動狀態ACT1VEW中，當晶片選擇信號/CS是在 高位準時，命令鎖定器/解碼器12與時脈信號CLK下降邊 緣同步地接受LAL命令。與LAL命令之接受同時地，位 址信號A14至A7以及位址信號A5至A0被接受而分別地 15 作為可變化寫入長度VW以及下方位址LA。該可變化寫 入長度VW是用以設定一組寫入資料遮罩的位元，如稍後 將被說明之第7圖至第9圖的展示。在LAL命令接受之 後，半導體記憶體進行寫入操作並且之後返回至待機狀態 DESL。因企匕，不僅是LAL命令決定讀取操作和寫入操作 20 何者該被進行。換言之，操作模式依據第一和第二命令而 被窄小化。 在被引動狀態ACTIVER中，當晶片選擇信號/CS是在低 位準時，命令鎖定器/解碼器12與時脈信號CLK下降邊緣 同步地接受MRS命令。與MRS命令之接受同時地，位址 29 550569 五、發明說明（27) 信號Α7、Α3以及A2iA〇被接受而分 引動位元TE、-_列5^ 作為—組測試 ^位70収陣列長度位^ 測试引動位元TE是用丨v讯—π i V ^ .-Η,, , 6又疋刼作模式作為一種正常楔 5 [0 ίΟ 輯之位元。當測試引動位元ΤΕ是在低位準時， 其被移至一種正常操作模式，並且當測試引動位元ΤΕ是 在南位準時，其被移至測試模式。測試模式是在製造處理 程序時被半導體製作者所使用之模式。亦即，當使 應MRS命令時，位址八7需要在低位準。 ’、 陣列型式BT是用以設定其中讀取f料被輸出之一種順 序的位it。當陣列型式Βτ是在低位準時，讀取資料以一 種順序模式被輸出’並且當陣列型式Βτ是在高位準時， 讀取資料以一種交錯式模式被輸出。詳細之順序模式和交 錯式模式將參考稍後將被說明之第6圖而被說明。 陣列長度BL設定利用一組讀取操作依序地輸出讀取資 料之數目以及利用一組寫入操作依序地輸出寫入資料之數 目。當陣列長度位元是"〇〇 1"之二進位數目時，陣列長度 BL被設定為”2”，並且當陣列長度位元是"〇1〇"之二進位數 目時，陣列長度BL被設定為”4，，。 第6圖展示一種資料在讀取操作中被輸出之順序。圖形 中之’’陣列計數，，展示將被輸出之讀取資料的位址。當陣列 長度BL是”2’，時，在利用隨LAL命令被供應之位址AO引 導下，兩組讀取資料依序地被輸出。 當陣列長度BL是"4”並且在順序模式之情況時，在利用 隨LAL命令被供應之位址A1至A0引導下，四組讀取資 30 550569 五、發明說明（28) 料依序地被輸出。當陣列長度BL是”4”並且在交錯式模式 情況時，當隨LAL命令被供應之位址信號A1至A0是"1〇π 和時，其中讀取資料將被輸出之順序是相同於順序模 式。同時，當位址信號Α1至Α0是πΟ Γ和"1 Γ時，當與順 5 序模式者比較時，第二和第四位址被取代，並且讀取資料 被輸出。- 第7圖展示被供應至一組資料遮罩控制電路（未展示出） 之可變化寫入長度Vw的細部。用以設定可變化寫入長度 VW 之位址 A14 至 A13(VWaO 至 VWal)、A12 至 All(VWbO 10 至 VWbl)、A10 至 A9(VWcO 至 VWcl)以及 A8 至 A7(VWdO 至VWdl)分別地被配置至資料族群BYTEA、BYTEB、 BYTEC以及BYTED。亦即，兩組位元之位元VwO至VW1 決定寫入資料之那個位元被遮罩。圖形中之寫入資料DO、 Dl、D2和D3展示依據陣列長度BL被供應之寫入資料， 15 並且網線寫入資料展示被遮罩者。被遮罩之寫入資料不被 寫入記憶胞中。 在陣列長度BL是”2”之情況中，當位元VW0至VW1是 ”00”時，資剕遮罩控制電路遮罩所有的寫入資料，當位元 VW0至VW1是”10”時，寫入所有的寫入資料，並且當位 20 元VW0至VW1是”11”時僅寫入第一組字組。應該注意到， 一組字組意湘分別的資料族群BYTEA、BYTEB、B YTEC 和BYTED之9位元寫入資料DQ8至DQ0。 在陣列長度BL是M”之情況中，當位元VW0至VW1是 ”00”時，資蝌遮罩控制電路遮罩所有的寫入資料，當位元 31 550569 五、發明說明（29) VW0至VW1是”01”時，則寫入所有的寫入資料，當位元 VW0至VW1是”10”時僅寫入第一兩組字組，並且當位元 VW0至VW1是"1Γ時僅寫入第一組字組。 第8圖和第9圖展示當陣列長度BL是”2”和"4"，可變化 5 寫入長度Vw被改變時之寫入操作。 如第8圖之展示，寫入命令WRA以及下方位址鎖定命 令LAL分別與時脈信號CLK第零次之上升邊緣和下降邊 緣同步地被供應。隨著LAL命令被供應之位址A14至 A13(VWa0 至 VWal)、A12 至 All(VWbO 至 VWbl)、A10 10 至 A9(VWc0 至 VWcl)以及 A8 至 A7(VWdO 至 VWdl)，分 別地是η00π、Π0Γ、"11’，以及"1Γ。寫入資料D0和D1與時 脈信號CLK之第三上升邊緣和下降邊緣同步地被供應至 各資料族群B YTEA、B YTEB、BYTEC和BYTED 〇依據隨 著LAL命令被供應之位址A14至A7，半導體記憶體遮罩 15 寫入資料。 相似地，寫入命令WRA和下方位址鎖定命令LAL分別 與時脈信號CLK之第四上升邊緣和下降邊緣同步地被供 應。隨著LAL命令被供應之位址A14至A13(VWaO至 VWal)、A12 至 All(VWbO 至 VWbl)、A10 至 A9(VWe0 至 20 VWcl)以及 A8 至 A7(VWdO 至 VWdl)，分別地是·，11”、 ”00”、"01”和”11”。寫入資料D0和D1與時脈信號CLK之 第七上升邊緣和下降邊緣同步地被供應至各資料族群 BYTEA、BYTEB、BYTEC 和 BYTED。依據隨著 LAL 命 令被供應之位址A14至A7,半導體記憶體遮罩寫入資料。 32 、發明說明（30) 如第9圖之展示，寫入命令WRA和下方位址鎖定命令 LAL分別與時脈信號CLK之第零次上升邊緣和下降邊緣 同步地被供應。隨著LAL命令被供應之位址A14至 A13(VWa0 至 VWal)、A12 至 All(VWbO 至 VWbl)、A10 至 A9(VWcO 至 VWcl)以及 A8 至 A7(VWd0 至 VWdl)，分 別地是’’00，，、”〇1”、"1〇"以及"11”。寫入資料DO、D卜D2 以及D3與時脈信號CLK之第二和第三上升邊緣以及下降 邊緣同步地被供應至各資料族群BYTEA、BYTEB、BYTEC 以及BYTED。依據隨著LAL命令被供應之位址A14至 A7 ’半導體記憶體遮罩寫入資料。 相似地，寫入命令WRA和下方位址鎖定命令LAL分別 與時脈信號CLK之第四上升邊緣和下降邊緣同步被供 應。隨著LAL命令被供應之位址A14至A13(VWaO至 VWal)、A12 至 All(VWbO 至 VWbl)、A10 至 A9(VWcO 至 乂\^1)以及入8至八7(¥\^(10至¥琛(11)，分別地是"11”、，，10’，、 π〇Γ以及"00”。寫入資料DO、D卜D2以及D3與時脈信號 CLK之第六和第七上升邊緣與下降邊緣同步地被供應至 各資料族群SYTEA、BYTEB、SYTEC以及BYTED。依據 隨著LAL命令被供應之位址A14至A7，半導體記憶體遮 罩寫入資料。 第10圖展示第3圖之輸入控制區塊100的細部。時脈緩 衝器10包含兩組差分放大器，用於接收彼此互補之時脈信 號CLK和/CLK並且用於產生彼此互補之内部時脈信號 ICLK和/ICLK。圖形中，内部時脈信號/ICLK之信號線以 550569 五、發明說明（31 ) 虛線指不。 命令鎖定器/解碼器12包含分別地接收晶片選擇信號/CS 和功能信號FN之差分放大器、鎖定器電路12a、12b、12c、 12d、12e和12f、以及一組解碼電路（五組AND電路），其 5 接收來自鎖定器電路12a至12f之輸出並且產生讀取命令 信號RDAP和RLALP、寫入命令信號WRAP和WLALP 以及模式暫存器命令信號MRSP。 鎖定器電路12a和12b(第一命令接收器電路）分別地與内 部時脈信號之上升邊緣同步地接受晶片選擇信號/CS和功 10 能信號FN，以便判斷展示於第5圖之第一命令。鎖定器電 路12c、12d、12e以及12f分別地與内部時脈信號/ICLK 之上升邊緣（時脈信號CLK下降邊緣）同步地接受晶片選擇 信號/CS，寫入命令信號WRAP以及讀取命令信號RDAP， 以便判斷展示於第5圖之第二命令。 15 解碼電路（第一命令產生器）接收來自鎖定器電路12a至 12f之輸出並且依據第5圖之邏輯產生命令信號RDAP、 RLALP、WRAP、WLALP 以及 MRSP。當 RDA 命令和 WRA 命令（兩者皆是第一命令）被供應時，命令信號RDAP和 WRAP分別地被引動。當在RDA命令之後的LAL命令以 20 及在WRA命令之後的LAL命令（兩者皆是第二命令）被供 應時，命令信號RLALP和WLALP分別地被引動。當在 RDA命令之後的MRS命令（第二命令）被供應時，命令信號 MRSP被引動。 記憶庫位址鎖定器/解碼器14包含用於接收記憶庫位址 34 550569 五、發明說明（32) 信號BA1至ΒΑ0之一組差分放大器、一組正反器電路14a 以及一組記憶庫解碼器14b。正反器電路14a與内部時脈 信號ICLK上升邊緣同步地接受記憶庫位址信號BA1至 ΒΑ0。依據來自正反器電路i4a之一組輸出，記憶庫解碼 5 器14b引動任何記憶庫信號BNK3至ΒΝΚ0。 位址鎖定器16包含分別地與内部時脈信號ICLK和 /ICLK上升邊緣同步地操作之正反器電路16a和16b 〇正 反器電路16a對應至第5圖之第一命令，並且輸出隨著 RDA命令和WRA命令被供應之位址信號A14至A0，作 10 為上方位址信號UA14至UAO。正反器電路16b對應至第 5圖之第二命令，並且輸出隨著LAL命令和MRS命令被 供應之位址信號A14至A0，作為下方位址信號la 14至 LA0 〇 第Π圖展示第10圖中之各鎖定器電路12a至12f(L AT) 15 以及各正反器電路14a、16a和16b(DFF)之細部。 鎖定器電路LAT包含輸入和輸出彼此被連接的兩組 CMOS反相器，被配置在CM0S反相器和一組接地線之間 並且分別地接收一組輪入信號D和其反相信號之nMOS電 晶體，以及被一組時脈信號CK所控制並且引動鎖定器電 20路LAT之一組pMOS電晶體和一組nMOS電晶體。 鎖定器電路LAT與時脈信號CK上升邊緣同步地被引 動’並且依攄此時被接收之輸入信號D位準，輸出彼此互 補之輸出信號Q和/Q。當時脈信號CK是在低位準時，鎖 疋器電路LAT轉變輸出信號Q和/Q兩者成為低位準。 35 550569 五、發明說明（33) 正反器電路DFF利用增加三態緩衝器和鎖定器至該鎖定 器電路LAT之輸出而被構成。當接受在低位準和在高位準 之輸入信號D時，在圖形上方側上面之三態緩衝器分別地 輸出低位準和高位準，並且在圖形下方側上面之三態緩衝 5 器分別地輸出高位準和低位準。當時脈信號CK是在低位 準時，兩組三態緩衝器均切斷其輸出。此時，被保持在鎖 定器中之資料被輸出作為輸出信號Q和/Q。 第12圖展示第3圖中之輸入控制區塊100的操作。在這 範例中，將說明讀取命令RDA、下方位址鎖定命令LAL、 10 寫入命令WRA、下方位址鎖定命令LAL、讀取命令RDA 以及模式暫存器設定命令MRS依序地被供應之情況。 首先，RDA命令和LAL命令與時脈信號CLK之第零次 上升邊緣和下降邊緣同步地被供應。依據RDA命令和LAL 命令（第12(a)圖），展示於第10圖之命令鎖定器/解碼器12 15 分別地引動讀取命令信號RDAP和RLALP。記憶庫鎖定器 /解碼器14與時脈信號CLK之上升邊緣同步地接受記憶庫 位址信號BA1至ΒΑ0(= 00)，並且引動記憶庫信號 BNK0(第12(b)圖）。位址鎖定器16分別與時脈信號CLK 上升邊緣和下降邊緣同步地接受位址信號A14至 A0(= 20 A、B)，並且輸出這些作為位址信號UA14至UA0以及位 址信號LA14至LA0(第12(c)圖）。 展示於第10圖之鎖定器電路LAT和正反器電路DFF在 所有時刻與時脈信號CLK或/CLK同步地操作。因此，記 憶庫位址信號BA(= 01)和位址信號A14至A0(= C、D)與 36 550569 五、·發明說明（34) 時脈信號第一上升邊緣和下降邊緣同步地被接受（第12(d) 圖）。但是，這些位址不作用。圖形中粗線所指示之位址是 作用位址。 接著，WRA命令和LAL命令與時脈信號CLK第二上升 邊緣和下降邊緣同步地被供應。展示於第10圖之命令鎖定 器/解碼器12，分別地依據WRA命令和LAL命令而引動 寫入命令信號WRAP和WLALP (第12(e)圖）。記憶庫鎖定 器/解碼器14與時脈信號CLK之上升邊緣同步地接受記憶 庫位址信號BA1至BA0(=10)，並且引動記憶庫信號 BNK2(第12(f)圖）。位址鎖定器16與時脈信號CLK上升邊 緣和下降邊緣同步地分別接受位址信號A14至A0(= E、 F) ’並且輸出這些作為位址信號UA14至UA0以及位址信 號 LA14 至 LA0(第 12(g)圖）。 接著，RDA命令和MRS命令與時脈信號CLK第四上升 邊緣和下降邊緣同步地被供應。展示於第1〇圖之命令鎖定 器/解碼器12分別地依據RDA命令和MRS命令而引動讀 取命令信號RDAP以及模式暫存器命令信號MRSP，（第 12(h)圖）。進一步地，相似於上述者，記憶庫位址BA和位 址信號A14至A0被接受。 第13圖展示記憶庫ΒΚ0至BK3之細部。這圖形中，任 何記憶庫ΒΚ0至BK3被展示。各記憶庫ΒΚ0至BK3包含 對應至資料族群BYTEA、BYTEB、BYTEC、以及B YTED 之大記憶體區塊DQA、DQB、DQC以及DQD、一組第一 控制電路40、一組第二控制電路50以及一組忙碡暫存器 37 550569
五、發明說明（3〇 60。各記憶體區塊DQA、DQB、DQC以及DQO包含八別 地對應至資料輸入/輸出端點DQ0至DQ8和同位元之^二己 憶體區塊BLKDQ0至BLKDQ8和BLKP，如第2圖之展示 記憶體區塊BLKDQ0至BLKDQ8操作為第一記情體區塊 5 並且記憶體區塊BLKP操作為第二記憶體區塊。 第一控制電路40(讀取控制電路）控制讀取操作和寫入_ 作。第二控制電路50(寫入控制電路）控制更新操作和寫入 操作。亦即，在所有的時刻讀取操作利用第一控制電路4〇 之控制而被進行，並且在所有的時刻更新操作利用第二_ 0 制電路50之控制而被進行。進一步地，具有與更新競爭之 可能性之記憶體區塊BLKDQ0至BLKDQ8和BLKp上面 的寫入操作則利用第二控制電路50之控制而被進行，並且 不具有與更新競爭之可能性之至記憶體區塊BLKDQO至 BLKDQ8和BLKP的寫入操作WR貝J利用第一控制電路4〇 5 之控制而被進行。 第一控制電路40包含一組位址暫存器42、一組狀態控 制電路44以及一組時序信號產生器46。第二控制電路50 包含一組位址暫存器52、一組狀態控制電路54、一組時序 信號產生器56以及一組仲裁器58。 20 在第一控制電路40中，位址暫存器42接受位址信號 UA14至UA0以及LA5至LAO, it且輸出被接受之信號至 位址匯流排NADR。狀態控制電路44接收讀取命令信號 RDAP以及寫入命令信號WRAP，以及與内部時狐信號 ICLK同步地產生一組參考時序信號。時序信號產生器46 38 550569 五、發明說明（36) 與參考時序信號同步地產生用於操作記憶體區塊BLKDQ0 至SLKDQ8以及BLKP之時序信號，並且輸出這些至時序 信號匯流排NTMG。 在第二控制電路50中，仲裁器58決定優.先權給予那組， 5 來自外部之寫入命令或在内部週期性地被產生之更新要求 REFRQ，並且輸出其結果至位址暫存器52和狀態控制電 路54。依據來自仲裁器58之輸出，位址暫存器52輸出位 址信號UA14至UA0、LA5至LA0或更新位址信號REFAD 至位址匯流排BADR。依據來自仲裁器58之輸出，狀態控 10 制電路54產生與内部時脈信號ICLK同步之一組參考時序 信號。依據參考時序信號，時序信號產生器56產生用於操 作記憶體區塊BLKDQ0至BLKDQ8和BLKP之時序信號， 並且輸出這些至時序信號匯流排BTMG。 忙碌暫存器60保持從第3圖更新計數器24中被輸出之 15 更新位址REFAD的被解碼之更新區塊數目REFDQ#的忙 碌信號BDQ#(BDQ0至RDQ8、BDQP)。忙碌暫存器60分 別地輸出忙碡信號BDQ0至BDQ8以及BDQP至記憶齄區 塊BLKDQO至BLKDQ8以及BLKP。任何忙碌信號BDQ# 在分別的記憶庫ΒΚ0至BK3中被引動（高位準）。 20 各記憶體區塊BLKDQ0至BLKDQ8和BLKP包含選擇器 ASEL和TSEL、一組位址暫存器AREG、一組記憶蕊、一 組讀取放大器RAMP、一組寫入放大器WAMP以及一組寫 入緩衝器WBUF。各記憶體區塊BLKDQ0至BLKDQ8和 BLKP之選擇器ASEL和TSEL依據忙碌信號BDQO至 39 550569 五、發明說明（37) BDQ8和BDQP(BDQ#)分別地操作。當忙碌信號BDQ#是 在高位準時，選擇器ASEL和TSEL選擇圖形中被供應至 端點"1"之信號，並且當忙碌信號BDQ#是在低位準時，這 些則選擇圖形中被供應至端點”〇”的信號。亦即，對應至高 5 位準忙碌信號BDQ#之記憶體區塊（任何BLKDQ0至 BLKDQ8和BLKP)被第二控制電路50所控制以進行更新 操作或寫入操作。對應至低位準忙碌信號BDQ#之記憶體 區塊被第一控制電路40所控制以進行讀取操作或寫入操 作。 10 讀取放大器RAMP放大從記憶蕊所讀取之讀取資料，並 且輸出這些至讀取資料匯流排線RDB。寫入放大器WAMP 輸出從寫入資料匯流排線WDB經由寫入緩衝器WBUF被 供應至記憶蕊的寫入資料。 第14圖展示第3圖中更新計數器24之更新操作的操作 15 和略圖。更新記憶庫數目REFBNK#(EK0至BK3任何一 組）、更新區塊數目REFDQ#(BLKDQ0至BLKDQ8和BLKP 任何一組）以及上方位址UA#從下方位元依序地被安置至 更新計數器24。當更新要求REFRQ被產生時，首先，記 憶庫ΒΚ0至BK3依序地切換以便被更新，接著，記憶體 20 區塊BLKDQ0至BLKDQ8以及BLKP依序地切換，並且 進一步地，上方位址UA切換。因為更新區塊數目 RFFDQ#(10組可能的方式）無法用2的η次方表示，更新 計數器24被控制以便在展示記憶體區塊BLKP之後展示 DQ區塊BLKDQ0。在圖形中展示之範例，在記憶庫ΒΚ0 40 550569 五、發明說明（38) 至BK3中之記憶體區塊BLKDQ0利用第一至第四更新要 求REFRQ依序地被更新，並且記憶庫ΒΚ0至BK1中之記 憶體區塊BLKDQ1利用第五至第六更新要求REFRQ依序 地被更新。 5 如上所述，在分別的記憶庫ΒΚ0至BK3中，在七次外 部寫入週期（28時脈週期）時，一組更新操作被進行以至於 不累積兩紕或更多之寫入命令WRA。因為在將被進行更新 操作之記憶庫BK隨著每次更新要求REFRQ而被切換，在 更新要求REFRQ產生之間的區間可被形成七次時脈週 10 期，如圖形所展示。因為在更新要求REFRQ產生之間的 區間可被縮短，可能在短時間更新所有的記憶胞。即使當 時脈信號CLK頻率是低的時候，亦可能充分地滿足更新所 有記憶胞所必需的週期（一般是更新時間tREF)。換言之， 可能設定操作頻率之下限使成為較低。 15 第15圖展示記憶體區塊BLKDQ0至BLKDQ8和BLKP 之細部。亦即，其展示第13圖之任何記憶體區塊DQA、 DQB、DQC和DQD。各記憶體區塊包含被配置在圖形中 縱方向（第二方向）之四組列區塊RBLK0至RBLK3，被配 置在列區塊RBLK之兩側上的感應放大器SA0、SAO/1、 20 SA1/2、SA2/3和SA3，被配置在感應放大器SA0之上方的 寫入放大器 WAMP以及讀取放大器RAMP，以及被配置在 感應放大器SA3之下方的行解碼器CDEC和主要字組解碼 器 MWD。 感應放大器 SA0、SA0/1、SA1/2、SA2/3 和 SA3，行解 41 550569 五、發明說明（39) 碼器CDEC以及主要字組解碼器MWD分別地被配置在圖 形中之水平方向（第一方向）。感應放大器SA0/卜SA1/2和 SA2/3被在其兩側上之列區塊RBLK(記憶體族群）所共 用。行解碼器CDEC輸出一組行選擇信號CLS並且主要字 5 組解碼器MWD輸出一組主要字組線信號MWL。行解碼器 CDEC和主要字組解碼器MWD被對應至對齊圖形中縱方 向（第二方向）之記憶體區塊BLKDQ0至BLKDQ3和BLKP 的列區塊RBLK0至RBLK3所共用。因為感應放大器SA、 行解碼器CDEC和主要字組解碼器MWD被共用，故可能 10 減低晶片之尺寸。 在第一方向之列區塊RBLK(最後數目是相同之區塊）構 成一組記憶體族群。亦即，記憶體族群被配置在第一方向 之記憶體區塊BLKDQ0至BLKDQ8和BLKP所構成。 這圖形展示其中忙碌信號BDQ3被引動之狀態。亦即， 15 記憶體區塊BLKDQ3被第13圖之第二控制電路50所控制 並且其他的記憶體區塊BLKDQ0至BLKDQ2、BLKDQ4至 BLKDQ8以及BLKP被第一控制電路40所控制。當第3 圖之更新要求電路22產生更新要求REFRQ並且更新計數 器24之更新位址REFAD示出這記憶庫時，第15圖之淡 20 網狀區域操作以進行更新操作。進一步地，當多數個寫入 命令WRA依序地被供應並且更新操作和寫入操作彼此衝 突時’利用及時逐漸地被移位，寫入操作被進行，如參考 第1圖之說明。 當讀取命令RDA被供應時，記憶體區塊BLKDQ3之讀 550569
五、發明說明（40) 取操作不被進行。記憶體區塊BLKDQ3(資料輸入/輸出端 點DQ3A、DQ3B、DQ3C以及DQ3D)之讀取資料使用其他 記憶體區堍 BLKDQ0 至 BLKDQ2、BLKDQ4 至 BLKDQ8 以及RLKP的讀取資料而被複製，如參考第2圖之說明。 例如’當讀取命令RDA被供應至列區塊rbLKI時，暗網 狀區域操作。
第10圖展示第15圖展示之列區塊RBLK的細部。圖形 中，圓圈表示記憶胞。記憶胞被連接到位元線BL(或/BL) 以及次字紕線SWL。位元線BL和/BL傳輸資料至記憶胞。 10次字組線SWL控制在記憶胞儲存節點和位元線之間的連 接。感應故大器SA和位元線BL和/BL被區塊選擇開關 BT所連接。感應放大器放大位元線上面之資料。位元線 BL和/BL以及資料匯流排線DB和/DB(DB0至DB3、/DB0 至/DB3)被行選擇開關CSW所連接。第16圖對應至一組 15 資料輸入/输出端點DQA(或DQB、DQC、DQD)。因此， 四組資料之讀取操作或寫入操作經由資料匯流排線DB和 /DB並列地被輸入/被輸出。各次要字組解碼器SWD依據 被供應至主要字組線MWL和1/4字組線QWD0至QWD3 之信號而選擇一組次字組線SWL。亦即，字組線具有一種 20 階層式結構。 在這實施例中，使用由鋁、銅、鈦或類似者所形成之第 一接線層，彼此互補之四組資料匯流排線DB0至DB3以 及/DB0至/DBM皮接線在圖形中之水平方向（第一方向）〇使 用第一多晶矽層，256條次字組線SWL0至SWL255被接 43 550569 五、發明說明（41 ) 線在圖形中水平方向（第一方向）。使用電阻最低之第二接 線層，64條主要字組線MWL0至MWL63以及64條行選 擇線CLS0至CLS63被接線在圖形中之縱方向（第二方 向）。第二接線層是由鋁、銅、鈦或類似者所形成。被接線 5 之主要字組線MWL0至MWL63，使用第二接線層，經由 記憶胞上面之洞孔被連接到第一接線層。在正交於行選擇 線CLS之方向，使用第一接線層而被接線之主要字組線 MWL0至MWL63被連接到次要字組解碼器SWD。位元線 BL和/BL在圖形中縱方向（第二方向），使用一組第二多晶 10 矽層而被接線。 第Π圖展示第13圖中第一控制電路40之位址暫存器 42之細部。位址暫存器42包含保持被供應第一命令之上 方位址信號UA14至UA0的一組暫存器42A以及保持被供 應第二命令之下方位址信號LA5至LA0之暫存器42B。當 15 其自己的記憶庫被選擇時，亦即，當記憶庫信號BNK#被 引動時，暫存器42A和42B兩者操作。 暫存器42A包含與寫入命令信號WRAP同步地操作並且 串列地被連接之一組開關42c、一組鎖定器42d、一組正反 器42e以及一組開關42f，與讀取命令信號RDAP同步地 20 操作之一組開關42g，以及接收來自開關42f和42g之輸 出的一組鎖定器42h。 在暫存器42A中，當寫入命令WRA被供應以及寫入命 令信號WRAP被引動時，開關42c導通，並且上方位址信 號UA14至UA0被保持在鎖定器42d中。在相同時間，先 44 550569 五、發明說明（42) 前被保持在鎖定器42d中之位址信號UA14至UA0被接受 於正反器電路42e中並且經由開關42f和鎖定器42h被輸 出至位址匯流排NADR(UA14至UAO)。亦即，這半導體記 憶體具有所謂的延遲寫入功能，那是與下一寫入命令WRA 5 同步地將隨著寫入命令WRA之寫入資料寫入記憶胞中之 功能。應該注意到，雖然第13圖不特別地展示，各記憶庫 ΒΚ0至BK3包含用於保持對應至先前寫入命令的資料信 號之一組資料暫存器。 進一步地，當讀取命令RDA被供應以及讀取命令信號 10 RDAP被引動時，開關42g導通，並且上方位址信號UA14 至UA0經由鎖定器42h被輸出至位址匯流排NADR。 暫存器42B是相同於暫存器42A之電路。暫存器42B之 開關42c接收下方位址信號LA5至LA0。暫存器42B之開 關42c、鎖定器42d、正反器42e和開關42f與對應至第二 15 命令之寫入命令信號WLALP同步地操作。暫存器42B之 開關42g與對應至第二命令之讀取命令信號RLALP同步 地操作。暫存器42B之鎖定器42h的一組輸出被連接到位 址匯流排NADR(LA5至LA0)。 第18圖展示第13圖中第一控制電路40之狀態控制電路 20 44之細部。狀態控制電路44包含RS正反器44a和44b、 具有重置端點之D正反器電路44c和44d、以及一組D正 反器電路44e。 RS正反器44a之一組輸入接收讀取命令信號RDAP和記 憶庫信號BNK#之NAND邏輯運算結果，並且其另一組輸 45 550569 五、發明說明（43 ) 入接收寫入命令信號WRAP和記憶庫信號RNK#之NAND 邏輯運算結果。進一步地，反應於讀取命令信號RDAP之 引動，RS正反器44a轉變一組讀取/寫入控制信號WR/RD 成為低位準，並且反應於寫入命令信號WRAP之引動，轉 5 變讀取/寫入控制信號WR/RD成為高位準。 RS正反器44b之一組輸入接收讀取命令信號RDAP和記 憶庫信號RNK#之NAND邏輯運算結果以及寫入命令信號 WRAP和記憶庫信號BNK#之NAND邏輯運算結果，並且 其另一組輸入接收D正反器電路44e輸出之反相邏輯運算 10 結果。反應於讀取命令信號RDAPOR寫入命令信號WRAP 之引動，RS正反器44b轉變節點ND1成為高位準，並且 反應於節點ND4之高位準，轉變節點ND1成為低位準。 RS正反器44b和D正反器電路44c、44d和44e串列地 被連接。D正反器電路44c和44d之重置端點接收D正反 15 器電路44e之輸出的反相邏輯運算結果。D正反器電路 44c、44d和44e與内部時脈信號ICLK下降邊緣同步地接 受信號，並且分別地輸出被接受之信號至節點ND2、ND3 和 ND4 〇 第19圖展示第13圖中第一控制電路40之時序信號產生 2〇 器46之細部。時序信號產生器46包含一組用於產生位元 線短信號BRS之BRS產生器46a、一組用於產生字組線引 動信號WLEN之WLEN產生器46b、一組用於產生感應放 大器引動信號SAEN之SAEN產生器46c、一組用於產生 行線引動信號CLEN之CLEN產生器46d、一組用於產生 46 550569
五、發明說明（44) 讀取放大器引動信號RAMPEN之RAMPEN產生器46e、 以及用於產生寫入放大器引動信號WAMPEN之WAMPEN 產生器46f。 BRS產生《器46a包含一組延遲電路DLY1和一組NOR 5 閘。延遲電路DLY1延遲利用一組延遲時間DLYI從第18 圖之狀態控制電路44經由節點ND1(ND1信號）被傳輸的信 號。NOR閘接收ND1信號以及來自延遲電路DLYI之一組 輸出，並且產生位元線短信號BRS。 WLEN產生器46b包含一組延遲電路DLY2以及一組 10 AND電路。延遲電路DLY2利用延遲時間DLY2而延遲· NDI信號。AND電路接收ND1信號以及來自延遲電路DLY2 之一組輸出，並且產生字組線引動信號WLEN。 S AEN產生器46c包含一組延遲電路DLY3和一組AND 電路。延遲電路DLY3利用延遲時間DLY3而延遲字組線 15 引動信號WXEN。AND電路接收來自延遲電路DLY3之一 組輸出以及位元線短信號BRS之反相信號，並且產生感應 放大器引動信號SAEN。 CLEN產生器46d包含一組延遲電路DLY4、一組NAND 閘、一組延遲電路DLY5以及一組NOR閘。延遲電路DLY4 20 將感應放大器引動信號SAEN延遲一延遲時間DLY4。 NAND閘接收來自狀態控制電路44經由節點ND2(ND2信< 號）被傳輸之一組信號以及來自延遲電路DLY4之一組輸 出，並且輸出一組ND5信號至節點ND5。延遲電路DLY5 將ND5信號延遲一延遲時間DLY5。NOR閘接收ND5信 47 550569 五、發明說明（45) 號以及延遲電路DLY5之被反相輸出的信號，並且產生行 線引動信號CLEN。 RAMPEN產生器46e接收ND5信號、延遲電路DLY5之 被反相輸出的信號、以及在其NOR閘之讀取/寫入控制信 5 號WR/RD，並且產生讀取放大器引動信號RAMPEN。 WAMPEN產生器46f接收ND5信號、延遲電路DLY5 之被反相輸出的信號、以及在其NOR閘之讀取/寫入控制 信號WR/RD的一組反相信號，並且產生寫入放大器引動 信號 WAMPEN。 10 第20圖展示第13圖中第一控制電路40之操作。在這範 例中，讀取命令RDA或寫入命令WRA與時脈信號第一上 升邊緣同步地被供應，並且下方位址鎖定命令LAL與時脈 信號第一下降邊緣同步地被供應。 展示於第18圖之狀態控制電路44分別地與時脈信號 15 CLK第一上升邊緣和下降邊緣以及時脈信號CLK之第二 和第三下降邊緣同步地產生ND1信號、ND2信號、ND3 信號和ND4信號（第20圖（a)、（b)、（c)和（d))。反應於ND4 信號之引動，ND1信號、ND2信號和ND3信號不被引動（第 20(e)圖）。 20 第19圖展示之時序信號產生器46與ND1信號上升邊緣 同步地轉變位元線短信號BRS成為低位準（第20圖（f))， 並且從ND1信號上升邊緣在延遲時間DLY2之後引動字組 線引動信號WLEN(第20圖（g))。時序信號產生器46從字 組線引動信號WLEN之引動在延遲時間DLY3之後引動感 48 550569 五、發明說明（46) 應放大器引動信號SAEN(第20圖（h))，並且從感應放大器 引動信號SAEN之引動而在延遲時間DLY4之後引動行線 引動信號CLEN、讀取放大器引動信號RAMPEN以及寫入 放大器引動信號WAMPEN(第20圖⑴）。僅對於對應至延 5 遲時間DLY5之週期，行線引動信號CLEN、讀取放大器 引動信號RAMPEN以及寫入放大器引動信號WAMPEN被 引動。 字組線引動信號WLEN與ND1信號下降邊緣同步地被不 引動（第20圖（j))。從ND1信號下降邊緣而在延遲時間DLYI 10 之後，位元線短信號ERS和感應放大器引動信號SAEN不 被引動（第20圖（k))。在ND3信號轉變至低位準之後，ND4 信號與内部時脈信號ICLK下降邊緣同步地轉變至低位準 (第 20 圖（1))。 第21圖展示第13圖中第二控制電路50之仲裁器58之 15 細部。仲裁器58包含RS正反器58a和58b、一組延遲電 路DLY6、兩組延遲電路DLY7a和DLY7b以及AND電路 58c 和 58do RS正反器58a之一組輸入接收寫入命令信號WRAP和 記憶庫信號BNK#之NAND邏輯運算結果，並且另一組輸 20 入接收被延遲電路DLY7所延遲並且被反相之寫入登記信 號WRAENT的一組信號。反應於寫入登記信號WRAENT 之引動，RS正反器58a轉變一組節點ND7成為低位準， 並且反應於寫入命令信號WRAP之引動而轉變節點ND7 成為1¾位準。 49 550569 五、發明說明（47) RS正反器58b之一組輸入接收更新要求信號REFRQ和 記憶庫信號REFBNK#之NAND邏輯運算結果，並且另一 組輸入接收被延遲電路DLY7b所延遲並且被反相之更新 登記信號REFENT的一組信號。反應於更新要求信號 5 REFRQ之引動，RS正反器58b轉變一組節點ND8成為高 位準，並且反應於更新登記信號REFENT之引動而轉變節 點ND8成為低位準。 AND電路58c接收一組經由ND7(ND7信號）傳輸之信 號、一組經由ND8(ND8信號）傳輸之信號的反相信號、以 10 及一組在延遲電路DLY6中被延遲並且被反相之ND8信號 的信號，並且輸出寫入登記信號WRAENT。 AND電路58d接收ND8信號和内部時脈信號ICLK，並 且輸出更新登記信號REFENT。 第22圖展示第21圖之仲裁器58的操作。如參考第3 15 圖之說明，更新要求電路22與内部時脈信號ICLK下降邊 緣同步地引動更新要求信號REFRQ。因此，例如，當在寫 入命令WRA供應之前，更新定時器20即時地產生更新開 始信號REFS時，在接受寫入命令WRA之後更新要求信 號REFRQ與内部時脈信號ICLK下降邊緣同步地被接受。 20 因此，因為在所有時刻寫入命令WRA和更新要求REFRQ 彼此被移位一半或更多之時脈，其可能利用簡單的仲裁器 58而決定優先順序。 首先，更新開始信號REFS在内部時脈信號ICLK第零 組下降邊緣之前被產生。更新要求電路22與内部時脈信號 50 550569 五、發明說明（48) ICLK第零組下降邊緣同步地引動更新要求信號REFRQ(第 22圖（a))。反應於更新要求信號REFRQ，第21圖展示之 仲裁器58轉變ND8信號成為高位準（第22(b)圖）。 接著，寫人命令WRA與内部時脈信號ICLK第一上升邊 5 緣同步地被供應，並且寫入命令信號WRAP被引動（第22 圖（c))。反應於寫入命令信號WRAP，仲裁器58轉變ND7 信號成為高位準（第22圖（d))。此時，因為ND8信號是在 高位準，仲裁器58之AND電路58c不被引動。因此，寫 入登記信號WRAENT不被引動。 10 仲裁器58之AND電路58d與内部時脈信號ICLK上升 邊緣同步地引動更新登記信號REFENT(第22圖（e))。從更 新登記信號REFENT之引動而在延遲時間DLY7b之後， RS正反器58b被重置，並且ND8信號轉變至低位準（第22 圖⑴）。亦即，僅對於對應至延遲時間DLY7b之週期，更 15 新登記信號REFENT被引動。接著，更新操作在寫入操作 之前被進行。 從ND8信號改變至低位準而在延遲時間DLY6之後被供 應至AND電路58c之一組ND9信號轉變至高位準（第22 圖（g))。結果，AND電路58c被引動並且寫入登記信號 20 WRAENT被引動（第22圖（h))。從寫入登記信號WIRAENT 之引動起而在延遲時間DLY7a之後，RS正反器58a被重 置，並且ND7信號轉變至低位準（第22圖（i))。亦即，僅 對於對應至延遲時間DLY7a之週期，寫入登記信號 WIRAENT被引動。接著，在更新操作之後寫入操作被進 51 550569 五、發明說明（49) 行。 接著，寫入命令WRA與内部時脈信號ICLK之第三上升 邊緣同步地被供應，寫入命令信號WRAP被引動（第22圖 ⑴），並且ND7信號被引動（第22圖（k))。此時，因為ND8 5 信號是在低位準，AND電路58c與ND7信號同步地引動 寫入登記信號WRAENT(第22圖（1))。接著，在更新操作 之前寫入操作被進行。從寫入登記信號WRAENT之引動 起而在延遲時間DLY7a之後，RS正反器58a被重置，ND7 信號轉變至低位準（第22圖（m))，並且寫入登記信號 10 WRAENT不被引動（第22圖⑻）。 更新要求信號REFRQ與内部時脈信號ICLK之第三下降 邊緣同步地被引動（第22圖（〇))，並且ND8信號轉變至高 位準（第22圖（p))。更新登記信號REFENT與内部時脈信 號ICLK之第四上升邊緣同步地被引動（第22圖（q))。接 15 著，從更新登記信號REFENT之引動起而在延遲時間 DLY7b之後，更新操作在寫入操作之後被進行。NDS信號 轉變至低位準（第22圖（r))，並且更新登記信號REFENT 不被引動（第22圖（s))。 第23圖展示第13圖第二控制電路50中位址暫存器52 20 之細部。位址暫存器52包含保持被供應寫入命令WRA之 上方位址信號UA14至UA0和更新位址REFADR之一組暫 存器52A，以及在寫入命令WRA之後保持被供應下方位 址鎖定命令LAL之下方位址信號LA5至LA0的一組暫存 器528。當其本身之記憶庫被選擇時，亦即，當記憶庫信 52 550569
五、發明說明（50) 號BNK#或更新記憶庫數目REFBNK#被引動時’暫存器 52A和52B二者皆操作。 暫存器52A包含一組開關52c、與寫入命令信號WRAP 同步地操作並且被串列連接之一組鎖定器52d和一組正反 5 器52e、與寫入登記信號WRAENT同步地操作之一組開關 52f、與更新要求信號REFRQ同步地操作並且被串列連接 之一組開關52g和一組鎖定器52h、與更新登記信號 REFENT同步地操作之一組開關521、以及接收來自開關 52f和52i之輸出的一組鎖定器52j。 1〇 開關52c、鎖定器52d、正反器52e和開關52f之電路結 構是相同於第17圖所展示之暫存器42A的開關42c、鎖定 器42d、正反器42e和開關42f。亦即，延遲寫入功能利用 相同之電路而被實現。第17圖中，寫入位址UA14至UA0 與寫入命令信號WRAP同步地被輸出至位址匯流排 15 NADR，但在暫存器52A中，寫入位址UA14至UAO與寫 入登記信號WRAENT同步地被輸出至位址匯流排BADR。 進一步地，開關52g與更新要求信號REFRQ同步地導 通，並且傳輸上方位址UA#，離開更新位址信號REFADR， 而至鎖定器52h。開關52i與更新登記信號REFENT同步 20 地傳輸被保持在鎖定器中之上方位址UA#至鎖定器52j。 鎖定器52j從開關52f或521輸出被傳輸之上方位址至位 址匯流排B ADR(UA14至UA0)。 暫存器52B包含被串列連接之一組開關52k、一組鎖定 器521以及一組正反器52m。開關52k、鎖定器521和正 53 550569 五、發明說明（51) 反器52m與對應至第二命令之寫入命令信號WLALP同步 地操作。開關52k接收下方位址信號LA5至LA0。正反器 52m之輸出被連接到位址匯流排BADR(LA5至LAO)。 第24圖展示第13圖第二控制電路50中狀態控制電路 5 54之細部。狀態控制電路54包含與内部時脈信號ICLK 下降邊緣（第二邊緣）同步地操作之一組F週期計數器（第二 週期產生器）54A、與内部時脈信號ICLK上升邊緣（第一邊 緣）同步地操作之一組R週期計數器（第一週期產生 器）54B、用於交互地操作這些週期計數器54A和54B之一 10 組切換電路54c(週期切換電路）、以及RS正反器54d、54e、 54f、54g、54h和54i。圖形中，被輸出至節點R1和R2 之信號對應至第一時序信號，並且被輸出至節點F1和F2 之信號對應至第二時序信號。 與寫入登記信號WRAENT和更新登記信號REFENT下 15 降邊緣同步地，切換電路54c反相彼此互補之選擇信號RS 和FS的位準。RS正反器54d、54e和54f是對應至F週期 計數器54A之電路。當選擇信號FS是在高位準時，RS正 反器54d被引動，以便與寫入登記信號WRAENT(高位準） 同步地設定一組輸出節點F5，並且與更新登記信號 20 REFENT(低位準）同步地重置輸出節點F5。RS正反器54e 與寫入登記信號WRAENT和更新登記信號REFENT(高位 準）同步地設定一組輸出節點F0(F0信號），並且反應於F 週期計數器54A(低位準）之一組輸出節點F4(F4信號）的高 位準而重置輸出節點F0。當來自R週期計數器54B侧之 54 550569 五、發明說明（52) 節點R6(R6信號）是在高位準時，RS正反器54f被引動以 反應於F0信號（高位準）之引動而設定一組輸出節點F1(F1 信號），並且反應於F4信號（低位準）之高位準而重置輸出 節點F1 〇 5 RS正反器54g、54h和54i是對應至R週期計數器54B 之電路。除了這些操作是當選擇信號RS在高位準時進行 之外，RS正反器54g、54h和54i是相同於RS正反器54d、 54e 和 54f。 F週期計數器54A包含被串列連接之具有重置端點之正 10 反器電路54j和54k，以及一組正反器電路541。正反器電 路54j、54k和541與内部時脈信號ICLK下降邊緣同步地 依序地接受F1信號。除了 R1信號被供應至那裡之外，R 週期計數器54B之電路結構是相同於F週期計數器54A。 第25圖展示第13圖第二控制電路50中時序信號產生器 15 56之細部。時序信號產生器56包含一組用於產生位元線 短信號BRS之BRS產生器56a、一組用於產生字組線引動 信號WLEN之WLEN產生器56b、一組用於產生感應放大 器引動信號SAEN之SAEN產生器56c、以及一組用於產 生行線引動信號CLEN和寫入放大器引動信號WAMPEN 20 之產生器56d。 BRS產生器56a包含一組延遲電路DLY1和一組NOR 閘。延遲電路DLY1將來自第24圖展示之狀態控制電路 54的F1信號或R1信號延遲一延遲時間DLY1。NOR閘接 收F1信號或R1信號以及來自延遲電路DLY1之一組輸 55 550569 五、發明說明（53) 出，並且產生位元線短信號BRS。 WLEN產生器56b包含一組延遲電路DLY2和一組AND 電路。延遲電路DLY2將F1信號或R1信號延遲一延遲時 間DLY2。AND電路接收F1信號或R1信號以及來自延遲 5 電路DLY2之一組輸出，並且產生字組線引動信號WLEN。 SAEN產生器56c包含一組延遲電路DLY3和一組AND 電路。延遲電路DLY3將字組線引動信號WLEN延遲一延 遲時間DLY3。AND電路接收來自延遲電路DLY3之一組 輸出以及位元線短信號BRS之一組反相信號，並且產生感 10 應放大器引動信號SAEN。 產生器56d包含一組延遲電路DLY4、一組NAND閘、 一組延遲電路DLY5以及兩組NOR閘。延遲電路DLY4將 感應放大器引動信號S AEN延遲一延遲時間DLY4。NAND 閘接收一組F2信號和一組F5信號之AND邏輯運算結果 15 或R2信號和R5信號之AND邏輯運算結果以及來自延遲 電路DLY4之一組輸出，並且輸出一組ND9A信號至節點 ND9A。延遲電路DLY5將ND9A信號延遲一延遲時間 DLY5。NOR閘接收ND9A信號以及延遲電路DLY5之一 組被反相輸出的一組信號，並且分別地產生行線引動信號 20 CLEN以及寫入放大器引動信號WAMPEN。 第26圖展示第24圖所展示之狀態控制電路54的操作。 在這範例中，將說明在寫入命令WRA接收之後，更新要 求REFRQ即時地被產生以及寫入命令WRA和更新要求 REFRQ分別獨立地被供應之情況。在時序圖之第一狀態 56 550569 五、發明說明（54) 中，選擇信號FS和RS分別地轉變成為高位準和低位準。 因此，RS正反器54d和54e被引動並且RS正反器54g和 54h不被引動。 首先，寫入命令WRA和更新要求REFRQ與内部時脈信 5 號ICLK第一上升邊緣和下降邊緣同步地被供應。第21圖 展示之仲裁器58依序地引動寫入登記信號WRAENT和更 新登記信號REFENT，如上所述（第26圖（a)和（b))。 因為選擇信號FS是在高位準，第24圖展示之RS正反 器54d和54e分別地與寫入登記信號WRAENT之引動同 10 步地引動F5信號和F0信號，（第26圖（c)和（d))。因為R6 信號是在高位準，RS正反器54f與F0信號之引動同步地 引動F1信號（第26圖（e))。進一步地，反應於F0信號之引 動，F6信號轉變至低位準（第圖26(f))。 接著，切換電路54c與寫入登記信號WRAENT之不引動 15 同步地操作並且選擇信號FS和RS分別地轉變成為低位準 和高位準，（第26圖（g)和（h))。反應於選擇信號FS之低位 準，RS正反器54d和54e不被引動。反應於選擇信號RS 之高位準，RS正反器54g和54h被引動。 與更新登記信號REFENT之引動同步地，RS正反器54g 20 和54h分別地引動R5信號和R0信號（第26圖⑴和⑴）。 此時，因為F6信號是在低位準，RS正反器54i不操作。 反應於R0信號之引動，R6信號轉變至低位準（第26圖 (k))。接著，切換電路54c與更新登記信號REFENT之不 引動同步地操作，並且選擇信號FS和RS分別地轉變成為 57 550569 五、發明說明（55 高位準和低位準，（第26圖（1)和（m))。 F週期計數器54A接收F1信號以便操作，並且與内部時 脈k號ICLK第一至第三下降邊緣同步地依序地引動F2、 F3和F4 k號（第26圖⑻、（〇)和（p))。反應於ρ4信號之引 5 動，RS正反器54f以及F週期計數器54A之正反器電路 54j和54k被重置（第26圖（q))。
因為F3信號轉變至低位準，正反器電路541被重置並且 F4信號與内部時脈信號ICLK第四下降邊緣同步地轉變至 低位準（第26圖（〇)。反應於F4信號之低位準，f6信號改 10 變至高位準（第26圖（s))。RS正反器54i被設定並且R1信 號轉變至高位準，以反應於F6信號之高位準（第26圖⑴）。
R週期計數器54B接收R1信號以便操作，並且與内部 時脈信號ICLK第五至第七上升邊緣同步地依序地引動 R2、R3和R4信號（第26圖（u)、（v)和（w))。反應於F4信 15 號之引動’ RS正反器54i以及R週期計數器54B之正反 器電路54j和54k被重置（第26圖（X))。 附帶地’ F1和R1信號以及F2和R2信號是對應至從第 18圖展示之第一控制電路40狀態控制電路44被輸出之 ND1仏號和ND2信號的信號。展示於第25圖之第二控制 20 電路5〇的時序信號產生器56以及第19圖展示之第一控制 電路40之時序信號產生器使用相同的延遲電路dly 1至 DLY5 ’並且其基本的電路結構是相同的。因此，在pi和 R1信號以及F2和R2信號之間的相對時序，以及位元線短 信號ERS、字組線引動信號WLEN、感應放大器引動信號 58 550569
五、發明說明（56) SAEN、行線引動信號CLEN以及時序信號產生器56之寫 入放大器引動信號WAMPEN是相同於時序信號產生器46 的情況。 結果，從内部時脈信號ICLK第一上升邊緣至内部時脈 5 信號ICLK第四下降邊緣之3.5時脈週期中，使用F週期 計數器54A之寫入操作被進行。從内部時脈信號ICLK第 四下降邊緣至内部時脈信號ICLK第八上升邊緣之3.5時 脈週期中，使用R週期計數器54B之更新操作被進行。 進一步地，下一寫入命令WRA與内部時脈信號ICLK第 10 五上升邊緣同步地被供應。此時，因為FS信號已轉變成 為高位準，RS正反器54d和54e操作以分別地改變FO和 F6信號至高位準和低位準，（第26圖（y)和（z))。接著，選 擇信號FS和RS與寫入登記信號WRAFNT之不引動同步 地分別轉變成為低位準和高位準，（第26圖（A)和（B))。 15 當更新操作被進行時，R6信號保持低位準。因此，RS 正反器54f不被引動並且F週期計數器54A不操作。R4 信號與内部時脈信號ICLK第八上升邊緣同步地被不引動 (第26圖（C))，並且R6信號轉變至高位準（第26圖（D))。 反應於R6信號之高位準，RS正反器54f操作，並且引 20 動F1信號（第26圖（E))。 隨後，與上述相似地，F週期計數器54A操作以引動F2、 F3和F4信號並且進行寫入操作。在寫入操作完成之後， F6信號轉變至高位準（第26圖（F))。切換電路54c被在高 位準之F6和R6信號所重置以分別地改變FS信號和RS 59 550569 五、發明說明（57) 信號至高位準和低位準（第26圖（G)和（H))。 接著’更新要求REFRQ與内部時脈信號ICLK第十三下 降邊緣同步地被產生。此時，因為Fs信號已轉變成為高 位準’更新操作使用F週期計數器54A而被進行。因此， 5 依據寫入登記信號WRAENT或更新登記信號REFENT，切 換電路54c在將交互地被操作之週期計數器54A和54B之 間切換。因為兩組週期計數器54A和54B交互地被使用以 進行寫入操作或更新操作，可便利用於進行分別的操作之 控制並且簡單地構成控制電路。 10 第27圖展示第3圖之各輸入/輸出控制電路30A、30B、 30C和30D中資料輸入電路32之細部。各資料族群 BYTEA、B YTEB、BYTEC和BYTED之資料輸入電路32 被形成。下面將說明資料族群BYTEA之資料輸入電路32。 資料輸入電路32包含用於接收資料輸入/輸出端點 15 DQA0至OQA8之輸入緩衝器、用於接收資料套取信號 DQSA之一組輸入緩衝器、分別地對應至資料輸入/輸出端 點DQA0至OQA8之串列/並列轉換電路34、以及四組同 位元產生器36(讀取控制電路），用以產生從分別的串列/ 並列轉換電路34被輸出之四組並列資料的同位元。舉例而 20 言，對應至資料輸入/輸出端點DQA0之串列/並列轉換電 路34被連接到資料匯流排線WDBA0N3至WDBAONO。同 位元產生器36輸出被產生之四組同位元至資料匯流排線 WDBAP3至WOBAPO。經由資料匯流排線WDB被傳輸之 資料分別地被寫入記憶體區塊BLKDQ0至BLKDQ8以及 60 550569
五、發明說明（58) BLKP1，如第2圖之展示。 第28圖展示第27圖串列/並列轉換電路34之細部。串 列/並列轉換電路34包含一組串列/並列控制電路34A、D 正反器電珞34b至34j以及選擇器34k和34卜串列/並列 控制電路3 4A包含一組D正反器電路34m以及AND電路 34η 和 34〇 〇
在串列/並列控制電路34Α中，與内部資料套取信號 /IDQS下降邊緣（資料套取信號DQS上升邊緣）同步地，D 正反器電路34m反相彼此互補之引動信號ΕΝ0和EN1之 10 位準。當D正反器電路34m接收在低位準之一組串列/並 列的引動信號SPCEN時，D正反器電路34m被重置，並 且分別地改變引動信號ΕΝ0和EN1至高位準和低位準。 當引動信號ΕΝ0和串列/並列的引動信號SPCEN是在高位 準時’ AND電路34η被引動，並且產生與内部資料套取信 15 號”〇(^同步之一組脈波信號SPP0。當引動信號ΕΝ1和 串歹，丨/並列的引動信號SPCEN是在高位準時，AND電路34〇 被引動，並且產生與内部資料套取信號/IE)qS同步之一組 脈波信號SPP1。 D正反器電路34b與内部資料套取信號IDqs上升邊緣 20同步地接受輸入/輸出資料信號DQ，並且輸出被接受信號 作為資料信號DOR。D正反器電路34c和34d分別地與内 部資料套取信號/IDQS上升邊緣同步地接受資料信號d〇r 和DQ ,並且輸出被接受之信號作為資料信號D〇F1和 D1F1。D正反器電路34e和34f分別地與脈波信號§pp〇 61 550569
五、發明說明（59) 上升邊緣同步地接受資料信號D0F1和D1F1，並且輸出被 接受之信號作為資料信號D0F2和D1F2°D正反器電路 34g、34h、34i和34j分別地與脈波信號SPP1上升邊緣同 步地接受資料信號D0F2、D1F2、D0F1和D1F卜並且輸出 5 被接受之信號作為資料信號D0F3、D1F3、D2F3和D3F3。 從D正反器電路34i和34j被輸出之資料信號D2F3和D3F3 經由緩衝器分別地被輸出至資料匯流排線WDBN2和 WDBN3。 當陣列長度信號BL4/2是在低位準時，選擇器34k和341 10 經由緩衝器輸出被供應至輸入端點”0"之資料信號至資料 匯流排線WDBN0和WDBN卜並且當陣列長度信號BL4/2 是在高位準時，經由緩衝器輸出被供應至輸入端點"1"之資 料信號至資料匯流排線WDBN0和WDBN1。 第29圖展示第28圖（陣列長度=·’4”)之串列/並列控制電 15 路34的操作。在這範例中，寫入命令WRA依序地被供應 至記憶庫ΒΚ0、ΒΚ1和ΒΚ2。當陣列長度是Π4Π時，陣列長 度信號BL4/2轉變成為高位準。進一步地，當陣列長度是 ”4’’時，在寫入命令WRA供應至多數個記憶庫ΒΚ之間的 最小區間是2個時脈。在寫入命令WRA供應之後，四組 20 寫入資料信號與第二（第三CLK)以及資料套取信號DQS之 依序的上升邊緣和下降邊緣同步地依序地被供應。應該注 意到，資料套取信號DQS從允許半導體記憶體進行寫入操 作之系統被供應。 首先，至記憶庫ΒΚ0之寫入命令WRA與時脈信號CLK 62 550569
五、發明說明（60) 第一上升邊緣同步地被供應。接著，資料信號DO、D卜 D2和D3與資料套取信號DQS第三和第四上升邊緣以及 下降邊緣同步地依序地被供應（第29圖（a))。 第28圖展示之D正反器電路34b與内部資料套取信號 5 IDQS第三和第四上升邊緣同步地接受資料信號D0和 D2，並且輸出這些作為資料信號D0R(第29圖（b))。D正 反器電路34c和34d與内部資料套取信號/IDQS第三和第 四上升邊緣同步地接受資料信號D0至D3 ,並且輸出這些 作為資料信號D0F1和D1F1(第29圖（c))。 10 D正反器電路34e和34f與脈波信號SPP0上升邊緣同步 地接受資料信號D0和D1，並且輸出這些作為資料信號 D0F2 和 D1F2(第 29 圖（d))。D 正反器電路 34g、34h、34i 和34j與脈波信號SPP1上升邊緣同步地接受資料信號DO 至D3，並且輸出這些作為資料信號D0F3、DIF3、D2F3 15 和D3F3(第29圖（e))。結果，串列的寫入資料信號D0至 D3被轉換成為並列的資料。 因為陣列長度信號BL4/2是在高位準，選擇器34k和341 選擇資料信號D0F3和D1F3。接著，在D正反器電珞34g、 34h、34i和3 4j中被接受之資料信號DO至D3經由缓衝器 20 被輸出至資料匯流排線WDBN0至WDBN3(第29(t)圖）。 被輸出至資料匯流排線WDBN0至WDBN3之資料信號D0 至D3被供應至記憶庫ΒΚ0之寫入放大器WAMP。 相似於上述者，至記憶庫BK1至BK2之寫入命令WRA 同時也從串列式被轉換至並列式，並且被轉換之資枓信號 63 550569 五、發明說明（61 ) 被輸出至資料匯流排線WDBN0至WDBN3。 第30圖展示第28圖（陣列長度=”2")之串列/並列控制電 路34的操作。在這範例中，寫入命令WRA依序地被供應 至記憶庫ΒΚ0至BK3。當陣列長度是”2”時，陣列長度信 5 號BL4/2被轉變成為低位準。進一步地，當陣列長度是1’2” 時，在寫入命令WRA供應至多數個記憶庫BK之間的最 小區間是一組時脈。在寫入命令WRA供應之後，兩組寫 入資料信號與第三（第四CLK)以及資料套取信號DQS之依 序的上升邊緣和下降邊緣同步地依序地被供應。 10 直至D正反器電路34g、34h、34i和34j輸出資料信號 D0F3、D1F3、D2F3和D3F3為止之操作，是相同於第29 圖之展示，並且因此其詳細說明被省略。在這範例中，因 為陣列長度信號BL4/2是在低位準，選擇器34k和341選 擇資料信號D0F2和D1F2。因此，從D正反器電路34e和 15 34f被輸出之資料信號D0至D1首先被輸出至資料匯流排 線WDBN0至WDBN1(第30圖⑷）。被輸出至資料匯流排 線WDBN0至WDBN1之資料信號DO至D1被供應至記憶 庫BK0之寫入放大器WAMP。隨後，在D正反器電路34i 和34j中被接受之資料信號D2至D3被輸出至資料匯流排 20 線WDBN2至WDBN3(第30圖（b))。被輸出至資料匯流排 線WDBN2至WDBN3之資料信號D2至D3被供應至記憶 庫BK1之寫入放大器WAMP。 相似於上述者，至記憶庫BK2至BK3以及RK0之寫入 命令WRA同時也從串列式被轉換至並列式，並且被轉換 64 550569 五、發明說明（62) 的資料信號分別地被輸出至資料匯流排線WDBN0至 WDBN1 或 WDBN2 至 WDBN3。 第31圖展示第27圖資料輸入電路32之操作。在這範例 中，當陣列長度是”2”時之操作被展示，並且寫入命令WRA 5 在每兩組時脈時被供應。 首先，至記憶庫ΒΚ0之寫入命令WRA被供應，並且對 應至資料族群BYTEA之9位元資料信號與資料套取信號 DQS之第三和依序的邊緣同步地被供應（第31圖（a))。雖 然不特別地展示於圖形中，對應至資料族群BYTEB至 10 BYTED之資料信號在相同時間被供應。例如，與資料套取 信號DQS 第三上升邊緣同步地被供應之資料信號 ”010011110”，與資料套取信號DQS第五上升邊緣同步地 被輸出至資料匯流排線WDBA0N0至WDBA8N0(第31圖 (b))。第27圖之同位元產生器36得到資料信號”010011110” 15 之一組偶同位元’’Γ，並且將它輸出至資料匯流排線 WDBAP0(第 31 圖（c))。 類似這些之資料信號以及資料的同位元，與資料套取信 號DQS之第三下降邊緣以及資料套取信號DQS之第四上 升邊緣和下降邊緣同步地被供應，同時也與資料套取信號 20 DQS第五上升邊緣同步地被輸出至資料匯流排線（未展示 於圖形中）。相似於上述者，至記憶庫 BK1至BK2而對 應至寫入命令WRA之寫入資料信號同時也從串列被轉換 至並列並且與資料套取信號DQS第七和第九上升邊緣同 步地分別被輸出至資料匯流排線。 65 550569 五、發明說明（63) 第32圖展示第3圖中各輸入/輸出控制電路30A、30B、 30C和30D之資料輸出電路62的細部。各資料族群 B YTEA、B YTEB、B YTEC和B YTED之資料輸出電路62 被形成。下面將說明資料族群BYTEA之資料輸出電路62。 5 資料輸出電路62包含用以轉換從資料匯流排線RDB被 供應之讀取資料成為更正資料之同位元檢查電路64、用以 轉換並列資料之並列/串列轉換電路66，該並列資料從同 位元檢查電路64被輸出並且對應至分別的資料輸入/輸出 端點DQ，而分別地成為串列資料，以及用以輸出串列資 10 料至外部的輸出緩衝器。 第33圖展示第32圖同位元檢查電路64之細部。各串列 資料N0至N3之同位元檢查電路64被形成。對應至第一 資料之同位元檢查電路64將被說明。 同位元檢查電路64包含一組EOR電路64a、以及對應 15 至資料輸入/輸出端點DQ0至DQ8分別地被形成之EOR 電路64b和選擇器64c。EOR電路64a操作從記憶體區塊 BLKDQ0至SLKDQ8和BLKP被讀取且經由資料匯流排線 RDBA0N0至RDBA8N0和RDBΑΡ0被傳輸之讀取資料的 互斥OR運算，並且輸出運算結果作為同位元檢查信號 20 PCHKN0。各EOR電路64b操作同位元檢查信號PCHKN0 和讀取資料之互斥OR運算。當忙碌旗標信號BFDQ0(或 BFDQ1至BFDQ8)是在高位準時，各選擇器64c選擇從EOR 電路64b被輸出之資料，當忙碌旗標信號BFDQ0(或BFDQ1 至BFDQ8)是在低位準時，其選擇讀取資料，並且分別地 66 550569 五、發明說明（64) 輸出被選擇的資料至内部資料匯流排線IRDBA0N0至 IRDBA8NO。同位元檢查電路64的基本操作是相同於參考 第2圖之說明。 附帶地，當記憶體區塊BLKP是正在更新時，所有的忙 5碌旗標信號BFDQ0至BFDQ8被轉變成為低位準。因此， 所有的讀取資料直接地從對應的記憶體區塊BLKDQ0至 BLKDQ8被輸出。 第34圖展示第33圖（陣列長度="4Π)同位元檢查電路64 之操作。在這範例中，將說明讀取命令RD Α依序地被供 10 應至記憶庫ΒΚ0至BK2之情況。 首先，至記憶庫ΒΚ0之讀取命令RDA與第一時脈信號 CLK同步地被供應。在第三時脈週期中，讀取資料 ”0000111101 ”從記憶體區塊 RLKDQ0 至 BLKDQ8 和 BLKP 被輸出至資料匯流排線RDBA0N0至RDBA8N0和 15 RDBAP0(第34圖（a))。此時，因為記憶庫ΒΚ0之記憶體區 塊BLKDQ1是在更新操作中，更正讀取資料不被輸出至資 料匯流排線RDBA1N0(第34圖（b))。 因為讀取資料中之Π1Π的數目是奇數（第34圖（c))，展示 於第33圖之EOR電路64a改變同位元檢查信號PCHKN0 20 至高位準。接收資料匯流排線RDBA1N0上面錯誤資料 的EOR電路64b接收在高位準之同位元檢查信號PCHKN0 並且輸出該兩位準。 因為記憶體區塊BLKDQ1是在更新操作中，僅忙碌旗標 信號BFDQ1轉變成為高位準。因此，接收忙碌旗標信號 67 550569 五、發明說明（65) BFDQ1之選擇器64c選擇EOR電路64b之一組輸出並且 輸出資料”1"(第34圖（d))。 其他的選擇器64c直接地輸出在資料匯流排線 RDBA0N0以及RDB A2N0至RDB A8N0上面之讀取資料至 5 資料匯流排線IRDBΑ0Ν0至IRDBA8N0。結果，在更新操 作中並且無法進行讀取操作之記憶體區塊BLKDQ1中之 資料使用其他記憶體區塊BLKDQ0、BLKDQ2至BLKDQ8 以及BLKP的讀取資料而被複製。 至記憶庫BK1之讀取命令RDA與第三時脈信號CLK同 10 步地被供應。在第五時脈週期中之讀取資料"1011000010" 從記憶體區塊BLKDQ0至BLKDQ8和BLKP被輸出至資 料匯流排線RDBA0N0至RDBA8N0和RDBAP0(第34圖 (e))。此時，記憶庫BK1不進行更新操作。因此，更正讀 取資料被輸出至資料匯流排線RDBA0N0至RDBA8N0和 15 RDBAP0。 EOR電路64a改變同位元檢查信號PCHKN0至低位準， 因為讀取資料中之”1”的數目是偶數（第34圖（〇)。因為記 憶庫BK1不進行更新操作，所有的忙碌信號BDQ0至BDQ8 轉變成為低位準。所有的選擇器64c直接地輸出資料匯流 20 排線RDBA0N0至RDBA8N0上面之讀取資料至資料匯流 排線 IRDBΑ0Ν0 至 IRDRA8N0(第 34 圖（g))。 第35圖展示第32圖之並列/串列轉換電路66的細部。 各資料輸入/輸出端點DQA0至DQA8、DQB0至DQB8、 DQC0至DQC8以及DQD0至DQD8之並列/串列轉換電路 68 550569 五、發明說明（66) 66被形成。資料輸入/輸出端點DQA0之並列/串列轉換電 路66將被說明。 並列/串列轉換電路66包含計數器PI、POR和POF，一 組讀取資料匯流排選擇器66a，各包含一組輸入開關之十 5 二對開關電路、串列連接的一組鎖定器（0R至5R、0F至 5F)和一組輸出開關、以及開關66b和66c。對於各内部資 料匯流排線IRDBA0N0至IRDBA0N3之三對開關電路被形 成。 計數器PI接收分別的記憶庫ΒΚ0至BK3之讀取匯流排 10 引動信號RDRE和陣列長度信號RL4/2，並且輸出輸入計 數器信號PI0至PI5。當一組輸出引動信號OER被引動時， 計數器POR與相位是相同於時脈信號CLK之一組輸出時 脈信號OCLKR同步地輸出該等輸出計數器信號PORO至 POR5。 15 當輸出引動信號OEF被引動時，計數器POF與相位是 相反於時脈信號CLK之輸出時脈信號OCLKF同步地輸出 該等輸出計數器信號POF0至POF5。 當陣列長度信號BL4/2是在低位準時，亦即，當陣列長 度被設定為”2”時，讀取資料匯流排選擇器66a與輸入計數 20 器信號ΡΙ0至PI5上升邊緣同步地輸出一組資料匯流排選 擇信號RDBSEL。 當輸入計數器信號ΡΙ0至PI5是在高位準時，包含鎖定 器0R至5R之開關電路分別地接受資料，並且當輸出計數 器信號PORO至POR5是在高位準時，輸出被接受之資料 69 550569 五、發明說明（67) 至一組資料匯流排線DR。當輸入計數器信號ΡΙ0至PI5 是在高位準時，包含鎖定器0F至5F之開關電路分別地接 受資料，並且當輸出計數器信號POFO至POF5是在高位 準時，輸出被接受之資料至一組資料匯流排線DF。 5 開關66b與輸出時脈信號OCLKR同步地導通，並且連 接資料匯流排線DR至輸出緩衝器。開關66c與輸出時脈 信號OCLKF同步地導通，並且連接資料匯流排線DF至輸 出緩衝器。 第36圖展示第35圖計數器PI之細部。計數器PI包含 10 被串列連接的D正反器電路68a、68b、68c、68d、68e和 68f，被配置在類似這些D正反器電路之間的選擇器68g、 68h和68i，以及一組OR電路68j。 OR電路68j與讀取匯流排引動信號RDRE同步地輸出一 組時脈信號PICLK。當陣列長度信號BL4/2是分別地在低 15 位準和在高位準時，選擇器68g至68i選擇被供應至輸入 端點”0”和”1”之信號。 當陣列長度信號BL4/2是在高位準（陣列長度BL = ”4”) 時，D正反器電路68a至68f如一組移位暫存器地操作並 且與脈信號PICLK上升邊緣同步地依序地輸出該等輸入 20 計數器信號ΡΙ0至PI5。進一步地，當陣列長度信號BL4/2 是在低位準（陣列長度BL = ”2")時，D正反器電路68a和 68b、D正反器電路68c和68d、以及D正反器電路68e和 68f接收相同之輸入信號以便操作。 第37圖展示第35圖計數器POR和POF之細部。因為 70 550569
五、發明說明（68) 計數器POR和POF之電路結構是相同，故將僅說明計數 器POR。利用交互地連接選擇器70a、70b、70c、70d、70e 和70f以及D正反器電路70g、70h、70i、70j、70k和7(M， 計數器POR被構成。 5 當輸出引動信號OER是在低位準和在高位準時，選擇器 70a至70f分別地選擇被供應至輸入端點”0”和”1"之信號。 當輸出引動信號OER是在高位準時，D正反器電路70g至 701如一組移位暫存器地操作，並且與輸出時脈信號 OCLKR上升邊緣同步地依序地輸出該等輸出計數器信號 « 10 PORO至POR5。進一步地，當輸出引動信號OER是在低 位準時，來自D正反器電路70g至701之輸出被饋送回至 這些獨有的輸入。亦即，D正反器電路70g至701被轉變 成為閒置狀態。 第38圖展示第3圖各記憶庫中資料切換電路72之細 15 部。資料切換電路72是用以決定在從讀取放大器RAMP 被輸出至並歹>]/串列轉換電路66之讀取資料的傳輸中所被 使用之資料匯流排線RDBN0至 RDBN3(IRDBN0至 IRDBN3)的電路。 資料切換電路72包含從讀取放大器RAMP輸出讀取資 20 料至任何資料匯流排線RDBN0至RDBN3的八組三態緩衝 器 72a、72b、72c、72d、72e、72f、72g 和 72h，控制三態 緩衝器72a至72h之AND電路72i、72j、72k和721，以 及輸入信號至AND電路721至721之一組控制電路72m。 控制電路72m包含延遲讀取匯流排引動信號RDRE並且 71 550569 五、發明說明（69) 產生用於操作AND電路72i至721之一組時序信號的一組 延遲電路DLY8，依據下方位址信號LA1和陣列長度信號 BL4/2而決定AND電路72i至721之那一組被操作的邏輯 閘，以及當陣列長度被設定為”2"時交互地操作AND電路 5 72i和72j以及AND電路72k和721之一組D正反器電路。 在上述資料切換電路72中，當陣列長度被設定為4時， AND電路72k和721操作並且三態緩衝器72e、72f、72g 和72h導通。亦即，經由資料匯流排線DB0至DB3(/DB0 至/DB3)被輸出之讀取資料分別地被傳輸至資料匯流排線 10 RDBN0 至 RDBN3。 當陣列長度被設定為”2”時，將被操作之AND電路72i 至721依據下方位址信號LA1而不同。當下方位址LA1是 時，AND電路721和72j依序地操作。此時，三態緩衝 器72e和72f首先導通，並且接著，三態緩衝器72a和72b 15 導通。當下方位址LA1是”1”時，AND電路72k和72i依 序地操作。此時，三態緩衝器72g和72h首先導通，並且 接著，三態緩衝器72c和72d導通。 第39圖和第40圖展示第35圖（陣列長度=M”）並列/串列 轉換電路66之操作。在這範例中，讀取命令RDA依序地 20 被供應至記憶庫ΒΚ0、BK1和BK2。第39圖展示直至讀 取資料被鎖定器0R至5R所鎖定為止之操作，並且第40 圖展示直至被鎖定的資料被輸出之操作。附帶地，在這範 例中，在一組資料族群（例如，BYTEA)中之一組資料輸入/ 輸出端點（例如，DQA0)的操作將被說明。 72 550569 五、發明說明（7〇) 首先，如第39圖之展示，分別的記憶庫ΒΚ0至BK2之 讀取匯流排引動信號RDRE依據讀取命令RDA依序地被 引動（第39圖（a)、（b)和（c))，並且讀取資料D0至D3、D4 至D7以及D8至D11被輸出至資料匯流排線RDBN0至 5 RDBN3(第 39 圖（d)、（e)和（f))。 展示於第36圖中之計數器PI在高位準時接收讀取匯流 排引動信號RDRE和陣列長度信號BL4/2，並且依序地引 動計數器信號ΡΙ0至ΡΠ、PI2至PI3以及PI4至PI5(第39 圖（g)、（h)和⑴）。當計數器信號ΡΙ0是在高位準時，並列/ 10 串列轉換電路66之鎖定器0R和0F分別地鎖定讀取資料 D0和D1(第39圖（j))。當計數器信號PI1是在高位準時， 鎖定器1R和1F分別地鎖定讀取資料D2和D3(第39圖 ⑻）。 當計數器信號PI2是在高位準時，鎖定器2R和2F分別 15 地鎖定讀取資料D4和D5(第39圖（1))。當計數器信號PI3 是在高位準時，鎖定器3R和3F分別地鎖定讀取資料D6 和D7(第39圖（m))。當計數器信號PI4是在高位準時，鎖 定器4R和4F分別地鎖定讀取資料D8和D9(第39圖（η))。 當計數器信號ΡΙ5是在高位準時，鎖定器5R和5F分別地 20 鎖定讀取資料D10和D11(第39圖（〇))。 如第40圖之展示，當輸出引動信號OER是在高位準時， 展示於第35圖之計數器POR與輸出時脈信號OCLKR同 步地依序地引動計數器信號PORO至POR5(第40圖（a))。 當輸出引動信號OEF是在高位準時，計數器POF與輸出 73 550569 五、發明說明（71 ) 時脈信號OCLKF同步地依序地引動計數器信號POFO至 POF5(第40圖⑻）。 接著，反應於計數器信號PORO至POR5之引動，被保 持在鎖定器OR至5R中之資料D0、D2、04、D6、D8* 5 D10依序地被輸出至資料匯流排線DR(第40圖（c))。相似 地，反應於計數器信號POFO至POF5之引動，被保持在 鎖定器0F至5F中之資料Dl、D3、D5、D7、D9和D11 依序地被輸出至資料匯流排線DF(第40圖（d))。被輸出至 資料匯流排線DR和DF之資料D0至D11與輸出時脈信號 10 OCUCR和OCLKF同步地交互地被傳輸至輸出緩衝器，並 且從資料輸入/輸出端點DQ與資料套取信號DQS上升邊 緣和下降邊緣同步地被輸出（第40圖（e))。 第41圖和第42圖展示第35圖（陣列長度=”2”)並列/串列 轉換電路66之操作。在這範例中，讀取命令RDA依序地 15 被供應至記憶庫ΒΚ0至BK3。第41圖展示直至讀取資料 被鎖定器0R至5R所鎖定為止之操作，並且第42圖展示 直至被鎖定的資料被輸出之操作。附帶地，在這範例中， 一組資料族群（例如，BYTEA)中之一組資料輸入/輸出端點 (例如，DQA0)的操作將被說明。 10 首先，如第41圖之展示，分別的記憶庫ΒΚ0至BK3之 讀取匯流排引動信號RDRE依據讀取命令RDA依序地被 引動（第41圖⑷至⑴）。在這範例中，下方位址信號LA1 首先被供應··0”。因此，第38圖展示之資料切換電珞72依 序地操作三態緩衝器72e和72f以及三態緩衝器72a和 74 五、發明說明（72) 72b ’輸出讀取資料D0至D1、D4至D5以及D8至D9至 資料匯流排線RUEN0至RDBm，並且輸出讀取資料D2 至D3 D6至D7以及D10至Dll至資料匯流排線RDRN2 至RDBN3(第41圖（g)和⑻）。 5 展示於第36圖之計數器PI在低位準時接收讀取匯流排 引動信號RDRE和陣列長度信號BL4/2 ,並且依序地引動 計數器信號？1〇至！>15(第41圖⑴至（n))。當計數器信號ρι〇
疋在同位準時，並列/串列轉換電路66之鎖定器〇R和〇F 分別地鎖定讀取資料D0和D1(第41圖⑻）。當計數器信號 0 PI1疋在尚位準時，鎖定器1R和1F分別地鎖定讀取資料 D2和D3(第41圖⑻）。 &计數器信號PI2是在高位準時，鎖定器2r和分別 地鎖疋碩取資料D4和D5(第41圖（q))。當計數器信號PI3 疋在咼位準時，鎖定器3R和3F分別地鎖定讀取資料D6 5和D7(第41圖（〇)。當計數器信號PI4是在高位準時，鎖 定器4R和4F分別地鎖定讀取資料D8和D9(第41圖（s))。 當计數器k號PI5是在高位準時，鎖定器5R和5F分別地 鎖定讀取資料D10和D11(第41圖⑴）。 如第42圖之展示，計數器信號p〇R〇至p〇R5和p〇F〇 20至P0F5與輸出時脈信號OCLKR和OCLKF同步地依序地 被引動’並且從資料輸入/輸出端點DQ與資料套取信號 DQS上升邊緣和下降邊緣同步地依序地被輸出，相似於上 述之第40圖。 在此處之後，依據這實施例之半導體記憶體的操作將被 75 550569 五、發明說明（73 ) 說明。 第43圖展示當記憶庫ΒΚ0至BK1之讀取操作（陣列長度 =•’4")被產圭時，更新要求REFRQ之操作依序地被進行的 情況。第3圖展示之更新要求電路22與時脈信號CLK下 5 降邊緣同步地引動更新要求信號REFRQ(第43圖（a))。更 新計數器24接收更新要求信號REFRQ以便計數。在這範 例中，更新記憶庫數目REFRNK#和更新區塊數目REFDQ# 分別地被切換至記憶庫ΒΚ0和記憶體區塊BLKDQ1 (第43 圖⑻）。 10 反應於更新要求信號REFRQ，記憶庫ΒΚ0之第二控制 電路（第13圖）操作，並且輸出更新位址之上方位址ua以 及用於控制記憶蕊之時序信號至位址匯流排RADR和時序 4吕號匯流排BTMG。此時，記憶庫ΒΚ0中之忙碌暫存器 60保持記憶體區塊BLKDQ0作為更新區塊數目 15 RFFDQ#(第43圖⑷）。記憶庫ΒΚ0從忙碌暫存器60接收 被引動之忙轉信號BDQ0及更新記憶體區塊BLKDQO(第 43圖⑷卜 接著，至記憶庫ΒΚ0至BK1之讀取命令RDA1至RDA8 與時脈信號CLK之第一和依序的上升邊緣同步地依序地 20 被供應。反應於讀取命令RDA1，記憶庫ΒΚ0進行對應至 不被引動忙碌信號BDQ#之記憶體區塊blKDQI至 BLKDQ8和BLKP的讀取操作READi(第43圖⑷）。讀取 操作READ 1與記憶體區塊BLKDq〇更新操作平行地被進 行。 550569 五、發明說明（74) 第33圖展示之同位元檢查電路64接收讀取資料和在高 位準之忙碌旗標信號BFDQ0(第43圖⑴）。接著，被保持 在記憶體區塊BLKDQ0中之資料從記憶體區塊BLKDQ1 至BLKDQ8和BLKP之讀取資料中被產生。展示於第35 5 圖之並列/串列轉換電路66轉換讀取資料READ1以及類似 者從並列式至串列式，並且與對應至第五和依序的時脈信 號CLK之資料套取信號DQS同步地輸出這些資料（第43 圖（g))。在讀取操作READ1完成之後，記憶庫ΒΚ0之忙 碌暫存器60(第13圖）接受從更新計數器24(第3圖）被輸出 10 之忙碌信號REFDQ1(第43圖（h))。 同時，記憶庫BK1進行對應至不被引動忙碌信號BDQ# 之記憶體區塊BLKDQ1至BLKDQ8以及BLKP的讀取操作 READ2(第43圖（i))。接著，相似於上述之記憶庫ΒΚ0，被 保持在記憶體區塊BLKDQ0 ·中之資料從記憶體區塊 15 BLKDQ1至BLKDQ8和BLKP之讀取資料中被產生。讀取 資料與對應至第七和依序的時脈信號CLK之資料套取信 號DQS同步地被輸出（第43圖⑴）。 隨後，對應至讀取命令RDA3至RDA4之讀取操作 READ3和READ4被進行（第43圖（k)和⑴)。接著之更新要 20 求REFRQ在讀取命令RDA5被供應之後即時地被產生（第 43圖（m))。反應於更新要求信號REFRQ，更新計數器24 切換更新記憶庫數目REFBNK#至記憶庫BK1(第43圖 ⑻）。 記憶庫BK1(第13圖）中之忙碌暫存器60保持記憶體區 77 550569 五、發明說明（75) 塊BLKDQO作為更新區塊數目REFDQ#(第43圖（〇))。因 此，記憶庫BK1從忙碌暫存器60接收被引動忙碌信號 BDQ0並且更新記憶體區塊BLKDQ0(第43圖（p))。記憶庫 BK1之更新操作與讀取操作READ4和READ6平行地被進 5 行。在讀取操作READ6完成之後，記憶庫BK1之忙碌暫 存器60接受從更新計數器24(第3圖）被輸出之忙碌信號 REFDQ1(第 43 圖⑷）。 隨後，對應至讀取命令RDA7至RDA8之讀取操作 READ7和READ8被進行（第43圖（r)和⑷）。進一步地，接 10 著之更新要求REFRQ被產生（第43圖（t))。反應於更新要 求信號REFRQ，更新計數器24切換更新記憶庫數目 REFBNK#至記憶庫BK2(第43圖（u))。 第44圖展示當寫入命令WRA依序地被供應至相同記憶 庫（陣列長度="2Π)時之操作。在這範例中，更新要求REFRQ 15 不被產生並且忙碌暫存器60(第13圖）引動忙碌信號 BDQ0(第44圖⑷）。圖形中，利用點線指示之框部展示第 13圖展示之第二控制電路50的操作。 首先’寫入命令WRA1與時脈信號CLK第一上升邊緣同 步地被供應。反應於忙碌信號BDQ0之引動，記憶體區塊 20 BLKDQ0之選擇器ASEL和TSEL選擇位址匯流排BADR 和時序信號匯流排BTMG。反應於忙碌信號BDQ1至BDQ8 和BDQP之不引動，記憶體區塊BLKDQ1至BLKDQ8和 BLKP選擇位址匯流排NADR和時序信號匯流排NTMG。 結果，利用經由位址匯流排BADR和時序信號匯流排 78 550569 五、發明說明（76) BTMG之信號傳輸，記憶體區塊BLKDQ0上面之寫入操作 被進行（第44圖（b))。利用經由位址匯流排NADR和時序 信號匯流排NTMG之信號傳輸，至記憶體區塊BLKDQ1 至BLKDQ8和BLKP之寫入操作被進行（第44圖（c))。亦 5 即，利用第13圖之第二控制電路50，對應至被引動忙碌 信號BDQO之寫入操作被進行，並且利用第一控制電路 40，對應至其他的忙碌信號BDQ1至BDQ8和BDQP之寫 入操作被進行。 附帶地，因為這實施例之半導體記憶體採用延遲寫入功 10 能，對應至先前的寫入命令WRA之延遲寫入操作 WRITE0(寫入位址A0)反應於寫入命令WRA1而被進行。 對應至寫入命令WRA1之被供應的寫入位址A1和寫入資 料D1被保持在位址暫存器中（第17圖和第23圖）以及資料 暫存器中。隨後，相似於上面所述，反應於寫入命令WRA2 15 至WRA6，延遲寫入操作WRITE1至WRITE5被進行。 第45圖和第46圖展示當寫入命令WRA1至WRA11依 序地被供應至相同記憶庫（陣列長度=’’2”）時，更新要求 RFFRQ被產生之情況的操作。在這範例中，忙碌信號BDQ0 被引動（第45圖（a))。 20 首先，相似於第44圖，反應於寫入命令WRA卜延遲寫 入操作WRITE0被進行（第4圖5(b))。接著，寫入命令WRA2 被供應並且延遲寫入操作WRITE1被進行。當寫入操作 WRITE1被進行時，更新要求REFRQ被產生（第45圖（c))。 反應於更新要求REFRQ和更新登記信號REFENT之引 79 550569 五、發明說明（77) 動’第23圖展示之位址暫存器52輸出更新位址REF至位 址匯流排BADR(第45圖⑷）。在寫入操作WRITE1完成之 後，控制記憶體區塊BLKDQ0之第二控制電路5〇進行如 第26圖展示之更新操作REFA(第45圖（e))。更新操作REFA 5 使用，例如，第24圖展示之R週期計數器54B而被進行。 相似於上述之第44圖，在記憶體區塊BLKDQ1至BLKDQ8 和BLKP中，延遲寫入操作WRITE1被進行（第45圖（f))。 當記憶體區塊BLKDQ0之更新操作REFA被完成時，接 著之寫入命令WRA3被供應。因此，緊接著更新操作REFA 10 之後，第二控制電路50進行延遲寫入操作WRITE2(第45 圖（g))。亦即，當寫入命令WRA和更新要求REFRQ彼此 衝突時，第二控制電路50依據接收順序而進行更新操作或 寫入操作。第一控制電路40與寫入命令WRA3同步地進 行至其他的記憶體區塊BLKDQ1至BLKDQ8和BLKP之 15 寫入操作。在這實施例中，外部寫入週期tERC被設定為4 時脈週期，並且内部寫入週期tIRC被設定為比外部寫入週 期tERC較短0.5時脈之3.5時脈週期，相似於參考第1圖 說明之基本原理。因此，在記憶體區塊BLKDQ0寫入操作 和其他的記憶體區塊BLKDQ1至BLKDQ8和BLKP寫入 20 操作之間的落後逐漸地被減低。 在第46圖中，延遲寫入操作WRITE6至WRITE8對應 至寫入命令WRA7至WRA9被進行（第46圖⑷、（b)和（c))。 相同於其他記憶體區塊BLKDQ1至BLKDQ8和BLKP的 寫入操作WRITE8之時序，對應至寫入命令WRA9之記憶 80 550569 五、發明說明（78) 體區塊BLKDQ0的寫入操作WRITE8被進行。 當所有的記憶體區塊BLKDQ0至BLKDQ8和BLKP不操 作時，展示於第13圖之忙碌暫存器60不引動忙碌信號 BDQ0並且引動忙碌信號BDQ1(第46圖（d))。因此，利用 5 第二控制電路50，記憶體區塊BLKDQ1之寫入操作 WRITE9至WRITE11被進行，並且利用第一控制電路40， 其他記憶體區塊BLKDQ0、BLKDQ2至BLKDQ8和BLKP 的寫入操作WRITE9至WRITE11被進行（第46圖（e)、⑴ 和(g))。 10 第47圖展示當讀取命令RDA1至RDA6依序地被供應至 相同記憶庫（陣列長度=”2Π)時，更新要求REFRQ被產生之 情況的操作。在這範例中，在更新要求REFRQ被產生之 前，忙碌信號BDQ0被引動（第47圖⑷）。相同於第43圖 之詳細操作說明將被省略。 15 首先，讀取命令RDA1被供應並且讀取操作READ1被 進行。在讀取操作中，僅展示於第13圖之第一控制電路 40操作，並且第二控制電路50不操作。因此，對應至忙 碌信號BDQO之記憶體區塊BLKDQ0不操作。來自記憶體 區塊BLKDQ0之讀取資料從其他的記憶體區塊BLKDQ1 20 至BLKDQ8和BLKP之讀取資料中被產生。 當更新要求REFRQ在讀取操作rEad1中被產生時，對 應至忙碌信號BDQ0之記憶體區塊BLKDq〇的第二控制電 路50之操作及更新操作REFA被進行（第47 i(b))。在更 新操作REFA時，接著之讀取命令rdA2被供應並且記憶 81 550569
五、發明說明（π) 體區塊BLKDQ1至BIKDQ8和BLKP之讀取操作READ2 被進行。 在進行更新操作REFA之後，第13圖之忙碌暫存器60 等待所有的記憶體區塊BLKDQ0至BLKDQ8和BLKP之 5 口 操作之完成而不引動忙碌信號BDQ0並且引動忙碌信號 RDQ1(第47圖（c))。反應於忙碌信號BDQ1之引動，不進 行讀取操作之記憶體區塊從BLKDQ0切換至BLKDQ1(第 47圖（d))。揍著，記憶體區塊BLKDQ0、BLKDQ2至BLKDQ8 和BLKP被操作並且對應至讀取命令RDA3至RDA6之讀 10 取操作READ3至READ6被進行。 第48圖展示依據這實施例之半導體記憶體之代表性AC 規袼給予使用者。具有特色的是LRBD(隨機記憶庫存取延 遲）、LRWD(LAL 跟隨 RDA 至 WRA 延遲）以及 LDIN(WRA 命令至資料輸入延遲），依據陣列長度BL而改變。由於這 15 些類似之规格，其可能有效地使用資料輸入/輸出端點DQ 而無視於陣列長度，並且因此資料傳送速率可被改進。 LLOCK(DLL登入時間）是當導通電源以及類似者時，直 至從第3圖展示之DLL電路8被輸出之相位調整時脈信號 PCLK被穩定為止的時脈週期數目。LRST(晶片重置保持之 20 /RST低輸入）是在釋放重置信號/RST之後直至晶片選擇信 號/CS被引動為止之所需的時脈週期數目。LRSC(模式暫 存器設定週期時間）是在模式暫存器設定命令MRS之後直 至在模式暫存器2中之數值實際地被設定為止之所需的時 脈週期數目。 82 550569
五、發明說明（8〇) 第49圖至第60圖展示第48圖展示之AC規格的具體範 例0 第49圖展示來自相同記憶庫BK(陣列長度==”2”）之讀取 操作的範例。第50圖展示來自相同記憶庫BK(陣列長度 5 =f’4")之讀取操作的範例。在讀取命令RDA供應之間的區 間被定義為LRC(隨機讀取/寫入週期時間）。從讀取命令 RDA至下方位址鎖定命令LAL之延遲被定義為 LRCD(RDA/WRA至LAL命令輸入延遲）。從下方位址鎖定 命令LAL至接著之讀取命令RDA之延遲被定義為 10 LRAS(LAL至RDA/WRA命令輸入延遲）。從讀取命令RDA 至第一資料輸出之延遲被定義為LRAC(RDA命令至存取 延遲）。 第51圖展示至相同記憶庫BK(陣列長度=”2Π)之寫入操 作的範例。第52圖展示至相同記憶庫ΒΚ(陣列長度=ΜΠ) 15 之寫入操作的範例。在寫入命令WRA供應之間的區間被 定義為LRC。從寫入命令WRA至下方位址鎖定命令LAL 之延遲被定義為LRCD。從下方位址鎖定命令LAL至接著 之寫入命令WRA之延遲被定義為LRAS。從寫入命令WRA 至資料輸入之延遲被定義為LDIN(WRA命令至資料中之 20 延遲）。當陣列長度BL是"2”和"4"時，LDIN分別地是三組 時脈週期以及兩組時脈週期。在寫入操作中，延遲寫入操 作如上所述地被進行。 第53圖展示來自多數個記憶庫BK(陣列長度="2")之讀 取操作的範例。第54圖展示來自多數個記憶庫BK(陣列長 83 550569 五、發明說明（8i) 度=η4π)之讀取操作的範例。LRCD、LRAS和LRAC是相 同於第49圖和第50圖所展示者。在讀取命令RDA至不 同記憶庫ΒΚ的供應之間的區間被定義為LRBD(隨機記憶 庫存取延遲）。當陣列長度BL是"2"和"4"時，LRBD分別 5 地是最小為一組時脈週期以及是最小為兩組時脈週期。 第55圖展示至多數個記憶庫ΒΚ(陣列長度=”2Π)之寫入 操作的範例。第56圖展示至多數個記憶庫ΒΚ(陣列長度 = π4”)之寫入操作的範例。LRCD、LRAS和LDIN是相同於 第51圖和第52圖所展示者。在寫入命令WRA至不同的 10 記憶庫ΒΚ之供應之間的區間被定義為LRBD。相似於讀 取操作，當陣列長度BL是”2”和”4”時，LRBD分別地是最 小為一組時脈週期以及是最小為兩組時脈週期。 第57圖展示自/至相同記憶庫BK(陣列長度=”2")之讀取 操作和寫入操作的範例。第58圖展示自/至相同記憶庫 15 BK(陣列長度="4”）之讀取操作和寫入操作的範例。LRC、 LRAC和LDIN是相同於第49圖至第52圖所展示者。在 讀取命令RDA之後，從下方位址鎖定命令LAL至接著之 寫入命令WRA之延遲被定義為LRWD(LAL隨著RDA之 後至WRA延遲）。當陣列長度BL是”2”和Π4Π時，LRWD 20 分別地是最小為2.5時脈週期以及是最小為4.5時脈週 期。在寫入命令WRA之後，從下方位址鎖定命令LAL至 接著之讀取命令RDA之延遲被定義為LWRD(LAL跟隨 WRA至RDA延遲）。 第59圖展示自/至多數個記憶庫BK(陣列長度=”2”）之讀 84 550569 五、發明說明（82) 取操作和寫入操作的範例。第60圖展示自/至多數個記憶 庫BK(陣列長度=”4”)之讀取操作和寫入操作的範例。 如上所述，依據這實施例，第一控制電路40和同位元檢 查電路64使用其他記憶體區塊（例如，BLKDQ1至BLKDQ8) 5 的資料以及其中同位元寫入資料被儲存之記憶體區塊 BLKP資料複製讀取資料，而取代在更新中之記憶體區塊 (例如，BLKDQ0)。因此，即使當讀取命令RDA和更新要 求REFRQ彼此衝突時，亦可能輸出讀取資料而不延遲存 取時間。結果，即使正複製讀取資料，亦可能快速地反應 10 至讀取命令RDA，並且以高資料傳送率輸出讀取資料。 當寫入命令WRA和更新要求RFFRQ彼此衝突時，第二 控制電路50之仲裁器58依據接收順序依序地進行寫入操 作或更新操作。進一步地，在寫入命令WRA供應之間的 最小區間之外部寫入週期tERC被設定為較長於記憶體區 15 塊BLKDQO至BLKDQ8和BLKP上面之寫入操作實際的 時間之内部寫入週期tIRC。由於這原因，當寫入命令WRA 多次被供應時，更新週期可被塞入而不會失敗，並且因此 可能防止被保持在記憶胞中之資料的損毀。 因此，使用半導體記憶體之使用者可進行讀取操作以及 20 寫入操作而不用辨識在半導體記憶體内部產生之更新要求 RFFRQ以及使用者所供應之讀取命令RDA和寫入命令 WRA之間的競爭。舉例而言，當本發明被應用至一組 DRAM時，在裝設DRAM之系統上面的更新控制器成為非 必要的。結果，使用者可以非常相似於SRAM之方式而使 85 550569 五、發明說明（83) 用DRAM。亦即，利用隱匿更新操作，可能提供具有大容 量之DRAM以及有操作能力的SRAM的半導體記憶體。
記憶體區塊BLKDQ0至BLKDQ8對應至資料輸入/輸出 端點而分別地被形成，並且僅一組記憶體區塊被允許反應 5 於更新要求REFRQ而同時地操作。亦即，在讀取操作中， 所有的記憶體區塊BLKDQ0至BLKDQ8在所有的時刻操 作以輸出讀取資料。當更新要求被產生時，在所有的時刻， 由於更新操作而無法被讀取之資料僅是在從資料輸入/輸 出端點被輸出之讀取資料之一位元。因此，被儲存在進行 10更新之記憶體區塊中之資料可使用其他的記憶體區塊被複 製而不會失敗。 第一控制電路40不進行被更新計數器（例如，blkdq〇) 所指示之記憶體區塊的讀取操作，即使當更新要求REFRq 不被產生時，並且使用其他的記憶體區塊（例如，
15至BLKUQ8和BLKP)而複製讀取資料。因此，可能便利第 一控制電路40之控制並且簡化其電路結構。 記憶體族群被配置在正交於對齊記憶體區塊方向之第一 方向的第二方向，並且反應於更新要求REFRq之更新操 作在對齊第一方向之記憶趙區塊上面被進行。亦即，各記 20憶體族群之讀取操作和寫入操作被進行，並且多數個記憶 體族群之更新操作在相同時間被進行。因此，可能最小化 更新所有記憶胞所必須的更新要求REFRQ之產生數目， 並且加長在更新要求REFRQ產生之間的區間。 因為感應放大器所被配置在記憶體族群中記憶體區塊之
550569 五、發明說明（84) 配置方向（第一方向），多數個記憶體族群可能共同使用這 些以減低晶片尺寸。相似地，因為行解碼器CDEC和主要 字組解碼器MWD被配置在記憶體族群中記憶體區塊之配 置方向（第一方向），多數個記憶體族群可能共同使用這些 5 以減低晶片尺寸。 寫入命令WRA與時脈信號CLK之上升邊緣同步地被接 收，並且更新要求REFRQ與時脈信號CLK下降邊緣同步 地被接收。因此，當彼此被移位至少半個時脈或更多時， 仲裁器58可接收寫入命令WRA和更新要求REFRQ，並 10 且容易地判斷到達順序。亦即，仲裁器58可簡單地被構成。 命令鎖定器/解碼器12與時脈信號CLK的連續上升邊緣 和下降邊緣同步地分別地接收第一命令和第二命令，並且 依據兩組命令產生讀取命令信號RDAP和RLALP或寫入 命令信號WRAP和WLALP。因為命令與時脈信號CLK之 15 相鄰兩組邊緣同步地分別被接收，其可能縮短在命令輸入 之間的區間並且縮短存取時間。 與内部時脈信號ICLK上升邊緣同步地操作之F週期計 數器54A以及與内部時脈信號ICLK下降邊緣同步地操作 之R週期計數器54B被形成於狀態控制電路54内部，並 20 且每當寫入命令或更新命令被供應時，週期計數器54A和 54B交互地被操作。因為交互地使用兩組週期計數器54A 和54B，寫入操作或更新操作被進行，其可能便利地進行 分別的操作控制。 依序地保持寫入命令WRA和更新要求REFRQ之RS正 87 550569 五、發明說明（85) 反器54e和54h被形成於狀態控制電路54中。因此，即使 當寫入命令WRA多次依序地被供應而更新要求REFRQ被 產生時，其可能進行寫入操作和更新操作而不會失敗。進 一步地，反應於在更新操作之後被供應之多數個寫入命令 5 WRA的寫入操作同時也可被進行而不會失敗。因為RS正 反器54e.和54h在更新操作之後交互地保持寫入命令 WRA，每當寫入操作被進行時，從寫入命令WRA供應直 至寫入操作開始為止之延遲被減低。 從命令鎖定器/解碼器12接收寫入命令WRA直至開始接 10 收寫入資料為止之時間LDIN依據陣列長度而被改變。因 此，其可能改進資料匯流排使用效率，並且改進資料傳送 率。 當不同的記憶庫BK依序地被操作時，在讀取命令RDA 和寫入命令WRA供應之間的最小區間LRBD、LRWD和 15 RWRD依據陣列長度而被改變❶因為供應命令之規格依據 半導體記憶體内部操作而被被設定，其可能簡單地構成控 制内部操作之控制電路。 當陣列長度BL被設定為"2··時，利用交互地使用四組讀 取資料匯流排線之兩組讀取資料匯流排線，各記憶庫BK 20 之資料切換電路72傳輸從記憶體區塊BLKDQO至 BLKDQ8和BLKP所讀取之讀取資料至並列/串列轉換電路 66。因此，可能緩和讀取資料匯流排線之資料傳輸週期。 結果，具有高時脈頻率之操作成為可能。 相似地，當陣列長度BL被設定為”2”時，串列/並列轉換 88 五、發明說明（86) 電路34交互地輸出被轉換為並列的寫入資料至四組寫入 >料匯机排線之兩組寫入資料匯流排線。因此，可能緩和 寫入資料匯流排線之資料傳輸週期。結果，具有高時脈頻 率之操作成為可能。 利用可變化寫入長度位元VW，可能利用與資料套取信 號DQS各邊緣同步地被輸入之各寫入資料而遮罩寫入資 料。因為該遮罩可利用同時被供應之寫入資料而被設定， 故讀取資料之複製操作可利用簡單之控制電路而被實現。 更新计數器24之下方位元對應至用於選擇記憶庫BK之 °記憶庫位址BA(更新記憶庫數目REFBNK#)以便各記憶庫 BK之更新操作被進行。因此，在相同時間被操作之更新 控制電路被減少，並且在更新操作時之峰值電流可被減 低。進一步地，因為多數個記憶庫BK交互地被更新，當 與相同ό己憶庫BK依序地被更新之情況比較時，其可能縮 5短在更新要求產生之間的區間。因此，即使當操作頻率是 低的時候亦可能充分滿足更新所有記憶胞所必須的週期。 換言之，可能設定較低的操作頻率下限。 第圖展示依據本發明之半導體記憶體的第二實施 例。相同號碼和符號代表如第一實施例之相同元件，並且 〇 其詳細說明被省略。 依據這實施例，僅當更新操作被進行時，亦即，僅當更 新操作和讀取操作彼此衝突時，進行更新操作之記憶體區 塊BLKDQ的讀取資料使用一組記憶體區塊BLKp而被產 生。換言之，當更新要求REFRQ不被產生時，資料直接 550569 五、發明說明（87) 地從記憶體區塊BLKDQ0至BLKDQ8被讀取。為了實現 這類似之操作，第一實施例之忙碌暫存器60(第13圖）可以 被改變成為依據更新要求信號REFRQ而用於以在忙碌信 號BDQ0至BDQ8之間切換的一種電路。本結構之其餘部 5 份是相同於第一實施例。如上述第一實施例之相同效應也 可在這實施例中被得到。 第62圖展示依據本發明之半導體記憶體的第三實施 例。相同號碼和符號代表如第一實施例之相同元件，並且 其詳細說明被省略。 10 依據這實施例，同位元檢查電路68被形成以取代第一實 施例之同位元檢查電路64(第33圖）。本結構之其餘部份是 相同於第一實施例。 同位元檢查電路68包含EOR電路68a以及選擇器64c， 該EOR電路68a操作一組除了對應至一組資料輸入/輸出 15 端點DQ之資料匯流排線RDB之外的9位元讀取資料之互 斥OR運算。當忙碌信號BDQ被引動時，各選擇器64c 連接EOR電路68a之一組輸出至一組内部資料匯流排線 IRDB，並且當忙碌信號BDQ不被引動時連接一組資料匯 流排線RDB至内部資料匯流排線IRDB。 20 在同位元檢查電路68中，因為對應至被引動忙碌信號 BDQ之記憶體區塊BLKDQ具有進行更新操作之可能性， 故讀取資料使用一組記憶體區塊BLKP(同位元）而被產 生。因為對應至不被引動忙碌信號BDQ之記憶體區塊 BLKDQ不進行更新操作，故資料直接地被讀取。依攄這 90 550569 五、發明說明（88) 實施例，如上述第一實施例之相同效應也可在這實施例中 被得到。 第63圖和7第64圖展示依據本發明之半導體記憶體的第 四實施例。湘同號碼和符號如第一實施例地代表著相同之 5 元件，並且其詳細說明被省略。 依據這實施例，記憶蕊之佈局是不同於第一實施例。本 結構之其餘部份是相同於第一實施例。與第一實施例比 較，在分別的記憶體區塊BLKDQ0至BLKDQ8以及BLKP 中之列區塊RBLK0至RBLK3以及感應放大器SA0至SA3 10 被配置而轉動90度。進一步地，感應放大器SA0至SA3 被配置在記檍體區塊BLKDQ0至BLKDQ8和BLKP之間 的邊緣上面，並且因此這些不被共用。 行解碼器CDEC和主要字組解碼器MWD被配置在圖形 中之水平方向（第一方向），相似於第一實施例。在讀取操 15 作和寫入操作時被引動之區域（圖形中暗網線區域）以及在 更新操作和寫入操作被引動之區域（圖形中淡網線區域）是 相同於第一 f施例。 第64圖展示第63圖展示之列區塊RBLK的細部。第64 圖展示第63圖被轉動90度之狀態。亦即，圖形中水平方 20 向是第二方向並且圖形之縱方向是第一方向。行選擇開關 CSW和感應放大器SA被配置在第二方向。 依據這實方&例，主要字組線MWL和行選擇線CLS之接 線方向是不同於第一實施例。亦即，主要字組線M WL和 行選擇線C是被接線在感應放大器SA之配置方向的第二 91 550569 五、發明說明（89)方向。 因為主要字組線MWL被對齊於次要字組解碼器S WD之 配置方向，僅使用一組第二接線層，這些直接地被連接到 次要字組解碼器SWD。行選擇線CLS之接線方向是相同 5 於行選擇開關CSW之配置方向。因此，行選擇線CLS使 用第二接線層沿著主要字組線MWL而被接線，且之後經 由記憶胞上面之洞孔而被連接到一組第一接線層，並且被 連接到行選擇開關CSW。本結構之其餘部份是相同於第一 實施例（第16圖）。如上述第一實施例之相同效應也可在這 10 實施例中被得到。 第65圖展示依據本發明之半導體記憶體的第五實施 例。依據這實施例，可能依據模式暫存器之一組設定值而 選擇用以輸入/輸出資料之一組同步信號。當模式暫存器之 一組MODEO位元是ΠΓ時，一組DQS方法被設定為”雙向 15 ’’。此時，選擇器SEL選擇一組QS端點，並且寫入資料與 從QS端點被輸入之資料套取信號QS同步地被接受。進一 步地，讀取資料與從QS端點被輸出之資料套取信號QS 同步地被輸出。資料套取信號QS是一組與輸出時脈信號 OCLK同步的一組輸出引動信號QSEN，而該輸出時脈信 20 號OCLK之相位被一組未展示出之DLL電路所調整。亦 即，在’’雙向π模式中，雙向的信號被供應至一組資料套取 端點，相似於上述第一實施例。 當模式暫存器之MODEO位元是’·0”時，DQS方法被設定 為π單向”。此時，QS端點是專供用以輸出讀取資料之資料 92 550569 五、發明說明（9 〇) 奢取信號的一組端點。至於用以寫入資料之資料套取信 號，當一組位元模式MODE2是"Γ時，時脈信號CLK被 使用，並且當MODE1位元是"Γ時，則從一組DS端點被 供應之資料套取信號DS被使用。時脈信號CLK和資料套 5 取信號DS被選擇器SEL所選擇，該選擇器SEL接收 MODE1位元和MODE2位元。進一步地，一組串列/並列 轉換電路依據被選擇之信號而操作。 當一組MODE3位元是π1”時，QS控制電路在所有的時 刻接收高位準，並且因此即使當讀取操作不被進行時，與 1〇 輸出時脈信號OCLK同步之資料套取信號亦被輸出。 如上述第一實施例之相同效應也可在這實施例中被得 到。進一步地，資料套取信號方法（DQS方法）可依據被| 設半導體記憶體之系統而改變。DQS方法可利用模式暫存 器之設定而容易地被改變。因此，可能反應於使用者之各 15 種需要。 附帶地，依據上述第一實施例，將說明形成類似這些用 於保持同位元記憶體區塊BLKDQO至BLKDQ8之各記憶 體區塊BLKDQO至BLKDQ8和記憶體區塊BLKP的列解 碼器RDEC之範例，如第66圖上方側之展示。（第66圖中， 2〇 八組記憶體區塊BLKDQ0至BLKDQ7被展示以便比較。） 本發明不受限制於這實施例。例如，當資料輸入/輸出蠕 點是八位元時，各記憶體區塊組對BLKDQO和BLKDQ4、 BLKDQ1 和 BLKDQ5、BLKDQ2 和 BLKDQ6 以及 BLKDQ3 和BLKDQ7之一組列解碼器RDEC可以被形成，並且分別 93 550569 五、發明說明（91 ) 地保持記憶體區塊BLKDQ0至BLKDQ3以及BLKDQ4至 BLKDQ7之同位元的兩組記憶體區塊BLKPI和BLKP2可 以被形成，如第6 6圖下方側之展示。在這情況中，因為列 解碼器RDEC可被兩組記憶體區塊所共用，列解碼器之數 5 目可從九個減低至五個。結果，可能減低記憶蕊之尺寸。 在上述第一實施例中，如第14圖之展示，依序地從下方 位元配置更新計數器24位元至更新記憶庫數目 REFBNK#、更新區塊數目REFDQ#以及上方位址UA#之範 例將予以說明。本發明不受限制於這實施例。例如，如第 10 67圖之展示，更新計數器24之位元可以從下方位元依序 地被安置至上方位址UA#、更新區塊數目REFDQ#以及更 新記憶庫數目REFBNK#。在這情況中，當與第一實施例 相比較時，在更新要求REFRQ產生之間必須有四倍的區 間。 15 在上述第一實施例中，說明設定外部寫入週期tERC為 四組時脈週期之範例。本發明不受限制於這實施例。外部 寫入週期tERC可以依據操作頻率（時脈週期）和内部電路 結構而被設定。 在上述第一實施例中，說明應用本發明至DDR型式之半 20 導體記憶體之範例。本發明不受限制於這實施例。例如， 本發明可以被應用至具有與時脈信號上升邊緣同步之界面 的一組SDR(單一資料率）型式之半導體記憶體。 在上述第一實施例中，說明應用本發明至具有多數個記 憶庫ΒΚ0至BK3之半導體記憶體之範例。本發明不受限 94 550569
五、發明說明（92) 制於這實施例。例如，本發明可以被應用至其中不形成記 憶庫之半導體記憶體。 在上述第一實施例中，說明應用本發明至具有多數個資 料族群BYTEA至BYTED之半導體記憶體的範例。本發明 5 不受限制於這實施例。例如，本發明可以被應用至具有八 位元資料輸入/輸出端點之半導體記憶體。 第68圖展示依據第六實施例本發明半導體記憶體之記 憶蕊的分解圖。 在相同位址之多數個位元資料被分配並且儲存在記憶蕊 10 之多數個記憶體區塊（第一記憶體區塊)BLK1至BLK4中 (在此處之後稱為區塊BLK1至BLK4)。例如，16位元可 被儲存在相同位址並且四位元可被儲存在各四組區塊 BLK1至BLK4中。區塊BLK1至BLK4是用於儲存外部資 料之記憶胞陣列。各區塊BLK1至BLK4包含記憶胞104、 15 字組解碼器103、行解碼器102,以及針對於一組輸入信號 之選擇器101。各區塊BLK1至BLK4可進一步地被分割 成為多數個組對之字組解碼器103和記憶胞104。 記憶體區塊（第二記憶體區塊）BLK5是用於儲存具有相 同位址之多數個位元資料的運算結果之記憶胞陣列。詳細 20 之操作方法稍後將參考第69(A)至（C)圖而被說明。相似於 區塊BLK1至BLK4，區塊BLK5也包含記憶胞104、字組 解碼器103、一組行解碼器102、以及針對於一組輸入信號 之選擇器101。 有兩類控制信號，第一控制信號SIG1和第二控制信號 95 550569 五、發明說明（93) SIG2,分別地被輸入至區塊BLK1至BLK5之選擇器101。 選擇信號SEL1至SEL5分別被輸入至選擇器101。當各選 擇信號SEL1至SEL5是在低位準時，選擇器101之一組輸 出成為第一控制信號SIG1，並且當各選擇信號SEL1至 5 SEL5是在高位準時，選擇器101之一組輸出成為第二控制 信號SIG2。選擇信號SEL1至SEL5是與彼此獨立之信號。 各控制信號SIG1和SIG2包含一組寫入要求信號、一組 讀取要求信號、一組位址資料、以及類似者。例如，寫入 要求信號和讀取要求信號被表示如同一組晶片引動信號以 10 及一組寫入引動信號。 字組解碼器103依據從選擇器101被供應之一組位址而 確認-組列位址。行解碼器102依據從選擇器101被供應 的一組位址而確認一組行位址。記憶胞104可寫入/讀取資 料至/自被辨識之列位址和行位址。 15 在正常的狀況之下，第二控制信號S1G2不被引動，並 且僅第一控制信號SIG1控制記憶蕊。在正常讀取操作中， 選擇信號SEL1至SEL4以及選擇信號SEL5是分別地在低 位準和高位準，並且區塊BLK5不被引動。在正常的寫入 操作中，所有的選擇信號SEL1至SEL5是在低位準，並且 20 寫入操作在所有的區塊BLK1至BLK5上面被進行。 在進行更新操作中，各區塊BLK1至BLK5以區塊為主 而被輪流更新，並且僅對應至被更新之區塊的選擇信號達 到高位準。更新操作依據第二控制信號SIG2被進行，並 且更新操作僅在選擇信號是在高位準之區塊上面被進行。 96 550569 五、發明說明（94) 進一步地，當除了更新之外的寫入信號被供應至與第一 控制信號SIG1同步之第二控制信號SIG2時，僅在高位準 之選擇信览之區塊依據第二控制信號S1G2而操作，並且 其他的區塊則依據第一控制信號而操作。 5 依據這實施例，具有多數個用於引動和控制分別區塊的 控制信號族群。選擇器101可選擇各區塊之控制信號族 群。進一步地，可能利用在相同時序或不同時序被供應的 控制信號而引動多數個區塊，並且控制分別的區塊，以至 於引動時序及/或引動次數彼此不同。 10 第69(A)圖展示資料寫入中之一組寫入同位元操作序列。 分別地寫入一位元資料DQ01至DQ04至區塊BLK1至 BLK4之範例將被說明。從外部被輸入之寫入資料DQ01 至DQ04分別地被寫入區塊BLKI至BLK4中。 資料DQ01和DQ02被輸入至一組互斥-OR運算電路201 15 以進行互斥 OR運算並且輸出結果。資料DQ03和DQ04 被輸入至一組互斥-OR運算電路202以進行互斥OR運算 並且輸出結果。互斥-OR運算電路201之一組輸出以及互 斥-OR運算電路202之一組輸出被輸入至一組互斥-OR運 算電路203以進行互斥OR運算並且輸出結果；互斥-OR 20 運算電路203之一組輸出被寫入區塊BLK5。互斥-OR運 算電路201、202和203作為第一運算電路而操作。 第69(B)圖展示各互斥-OR運算電路201至203的一種電 路圖。第一輸入信號IN1被輸入至邏輯NOT電路（反相 器）211。反相器212之一組輸入被連接到反相器211之一 97 550569 五、發明說明（95) 組輸出。第二輸入信號IN2被輸入至一組反相器215。ρ· 通道MOS電晶體213之閘極被連接到反相器212之一組 輪出，其源極被連接到第二輸入信號IN2之一組接線，並 且其排極被連接到輸出信號OUT之一組接線。η-通道MOS 5 電晶體214之閘極被連接到反相器211之輸出，其排極被 連接到第二輸入信號ΙΝ2之接線，並且其源極被連接到輸 出信號OUT之接線。ρ-通道M0S電晶體216之閘極被連 接到反相器211之輸出，其源極被連接到反相器215之輸 出，並且其排極被連接到輸出信號OUT之接線。n-通道 10 M0S電晶體217之閘極被連接到反相器212之輸出，其排 極被連接到反相器215之輸出，並且其源極被連接到輸出 信號OUT之接線。 第09(c)圖展示第69(B)圖中之互斥-OR運算電路之一組 真值表。當輸入信號IN1和IN2是彼此相同以及彼此不同 15 時，其輸出信號OUT分別地是”〇”和，，1 ”。 如第69(A)圖之展示，雙輸入互斥-〇R運算電路2〇1至 203 ,包含兩級，依據四位元之輸入資料Dq〇1至Dq〇4輸 出一位元運算結果。在這情況中，當四位元輸入資料Dq〇 ^ 至DQ04之資料”1”之數目是奇數時”丨"被輸出，並且當其 20是偶數時”0”被輸出。在此處之後，這運算結果被稱作為寫 入同位元。 資料 DQ01 至 DQ04 是，例如，"〇”、"1，，、"〇”和"〇·，。在 這情況中，互斥-OR運算電路2〇1至203分別地輸出"Γ·、 ，，0"和"1··。作為互斥-OR運算電路2〇3之輸出的"1，，被寫入 98 550569 五、發明說明（96) 區塊BLK5作為寫入同位元。 第70(A)圖展示讀取資料中之一組資料更正序列。 從區塊BLK1至BLK4分別地讀取一位元資料DQ01至 DQ04之範例，以及更正這些之範例將被說明。互斥-OR 5 運算電路311之兩組輸入被連接到區塊BLK1之資料線（位 元線）以及區塊BLK2之資料線。互斥-OR運算電路312之 兩組輸入被連接到區塊BLK3之資料線以及區塊BLK4資 料線。互斥-OR運算電路313之兩組輸入被連接到互斥-OR 運算電路3 11之輸出以及互斥-OR運算電路312之輸出。 10 互斥-OR運算電路314之兩組輸入被連接到互斥-OR運算 電路313之輸出以及區塊BLK5之資料線。在此處之後， 來自互斥-OR運算電路313之輸出被稱作為讀取同位元。 互斥-OR運算電路314比較讀取同位元以及寫入同位元。 讀取同位元和寫入同位元二者被使用互斥-OR運算電路之 15 相似操作所決定。互斥-OR運算電路311、312、以及313 作為第二運算電路而操作，並且互斥-OR運算電路314操 作如一組比較器。 資料更正電路301將被說明。區塊BLK3之資料線307 被連接到反相器306之輸入。三節點開關302包含一組共 20 同端點303、一組第一端點305以及一組第二端點304。第 一端點305被連接到區塊BLK3之資料線307。第二端點 304被連接到反相器306之輸出。反相器306是將輸入資 料邏輯反相之反相電路。共同端點303輸出一位元資料 DQ03。開關302依據互斥-OR運算電路314之輸出信號 99 550569 五、發明說明（97 308而連接共同端點3〇3至第一端點3〇5或第二端點3〇4 的任一端點。 例如，當區塊BLK3是正在更新時，讀取操作在區塊 BLKh BLK2、BLK4和BLK5之上被進行。在這情況中， 讀取資料不從區塊BLK3被輸出，並且資料線3〇7保持在 先前存取的位準。因此，在單一位址上面僅一位元是不確 定的。因此’在先前之寫入操作中被寫入區塊BLK5的相 同位址之寫入同位元，在相同時間被讀取。互斥·〇Ιι運算 電路314比較讀取同位元和寫入同位元。當讀取同位元和 寫入同位元是彼此一致時，則資料線3〇7上面之資料被輸 出作為至外部之資料DQ03。當這些是彼此不一致時，則 區塊BLK1至BLK4之一位元資料欠缺（不確定該位元 應該是在更新操作中之區塊BLK3的位元。因此，區塊 BLK3身料線307上面之位元資料被資料更正電路3〇1所 反相，接受資料更正，並且被輸出至外部作為資料DQ〇3。 其他的貝料DQ(H、DQ02、和dq〇4是讀取自區塊BLK1、 BLK2、和BLK4之資料。 20 假汉0’、丨丨1’丨、”〇”和”〇”，例如分別地被寫入區塊blki 至BLK4。因為資料中”丨，，之數目是奇數，”厂被寫入區塊 BLK5作為寫入同位元。假設區塊之資料線術保有不確 疋貝料1 。在這情況中，因為四組資料線之資料，，ι ”的數 目疋奇數，互斥-OR運算電路313輸出，，〇"作為讀取同位 2。因為讀取同位元和寫入同位元彼此不同，互 斥-OR運 算電路314輸出’1”作為輪出信號3〇8。因而，開關3〇2連 100 550569
五、發明說明（98) 接共同端點303以及第二端點304。結果，資料線307之 資料"1"之邏輯被反相器306所反相，並且資料"0"被輸出 而作為資料DQ03。 如上所述，雖然區塊BLK3是在更新中並且資料無法從 5 區塊BLK3被讀取，更正資料DQ01至DQ04可利用從區 塊BLK5讀取寫入同位元以及更正必須的區塊BLK3之資 料DQ03而被輸出。因而，即使當區塊BLK3是在更新中 時，讀取資料可快速地被輸出至外部，而不必等待讀取操 作。 10 應該注意麥i，當寫入同位元被寫入的區塊BLK5是在更 新操作中時，資料更正電路301不進行資料更正。資料 DQ01至DQ04成為讀取自區塊BLK1至BLK4之資料。 第70(B)圖是展示資料更正電路301之結構的電路圖。 反相器320輸出一組選擇信號SEL5之邏輯反相信號。信 15 號308、選擇信號SEL3以及反相器320之輸出被輸入至 NAND電珞321而輸出NAND之結果。反相器322輸出 NAND電路321之一組邏輯反相信號。反相器325之一組 輸入被連接到資料線307。p-通道MOS電晶體323之一組 閘極被連接到反相器322之一組輸出，其一組源極被連接 20到資料線307，並且其一組排極被連接到一組輸出資料線 328。η-通道MOS電晶體324之一组閘極被連接到NAND 電路321之一組輸出，其排極被連接到資料線307，並且 其源極被連接到輸出資料線328。p-通道MOS電晶體326 之閘極被連接到NAND電路3 21之輸出，其一組源極被連 101 550569 五、發明說明（99) 接到反相器325之輸出，並且其排極被連接到輸出資料線 328。η-通道MOS電晶體327之閘極被連接到反相器322 之輸出，其排極被連接到反相器325之輸出，並且其源極 被連接到輸出資料線328。輸出資料線.328輸出資料 5 DQ03(第 70(A)圖）。 第71圖是關於記憶蕊之輸出的控制信號產生器之方塊 圖。這控制信號產生器被連接到第68圖展示之記憶蕊左 方。資料更正電路401被連接到分別的區塊BLK1至 BLK4〇資料更正電路401對應至第70(A)圖之資料更正電 10 路301。第二資料運算電路402對應至第70(A)圖之互斥 -OR運算電路3 11至3 13。資料比較電路403對應至第70(A) 圖之互斥-OR運算電路314。分別的區塊BLK1至BLK4 之資料更正電路401依據選擇信號SEL1至SEL4而更正在 分別的區塊BLK1至BLK4之資料線上面的資料。區塊 15 BLKI至BLK4中，對應至選擇信號SEL1至SEL4中之高 位準之選擇信號之區塊是在更新中。因此，當被輸入之選 擇信號是在高位準時，該信號接受資料更正電路401之資 料更正，並且當來自資料比較電路403之比較結果指示寫 入同位元和讀取同位元彼此不一致時，資料更正電路401 20 進行資料更正並且輸出讀取資料至外部。 第72(A)圖是展示半導體記憶體操作之分解圖。在時序 tl，一組外部寫入命令WR0被輸入，以及在時序til，一 組内部更新要求信號被產生之情況將被說明。因為寫入命 令WR0較早於更新要求，資料依據寫入命令WR0而被寫 102 550569 五、發明說明（100) 入區塊BLK 1至BLK4。寫入同位元被寫入區塊BLK5。在 時序til後之週期T1時，更新要求被保持。這寫入操作被 第68圖之控制信號SIG1所控制。區塊BLK2中，當寫入 命令WR0操作結束時，更新操作501開始。 5 隨後，外部寫入命令WR1和WR2以及一組外部讀取命 令RD0分別地在時序t2、t3和t4被輸入。區塊BLK1、 BLK3至BLK5進行外部命令WR1、WR2和RD0之操作。 在更新操作501完成之後，區塊BLK2進行外部命令WR1 和WR2之操作。附帶地，當讀取命令RD0被輸入時，區 10 塊BLK2是在寫入命令WR2操作中。因此，寫入同位元從 區塊BLK5被讀取，並且當寫入同位元和讀取同位元彼此 不一致時，區塊BLK2資料線上面之資料被更正。在此處 之後，使用寫入同位元和讀取同位元之讀取操作被稱作為 假性讀取操作。 15 在區塊BLK2中，在進行寫入命令WR2操作之後，假性 讀取502被進行。假性讀取502是在稍後將說明之第73 圖的控制信號產生器中被進行之假性操作，並且區塊 BLK2不進行讀取操作。稍後將詳細說明。在從上述更新 操作501至假性讀取502之週期T2時，僅區塊BLK2被 20 第二控制信號SIG2所控制，並且其他的區塊被第一控制 信號SIG1所控制。 接著，將說明在時序t5，一組外部讀取命令RD1被輸入 之情況。在區塊BLK2中，先前之假性讀取502被第二控 制信號SIG2所達成。在這情況中，當在時序t5,讀取命 103 550569 五、發明說明（ιοί) 令RD1之啟動被檢測並且第二控制信號2被切換至第一控 制信號SIG1時，故障和操作延遲可能在區塊RLK2中發 生。因此，反應於讀取命令RD1，區塊BLK2之讀取操作 不被進行，但是假性讀取操作被進行。接著，讀取命令RD1 5 操作之完成被檢測，並且第二控制信號SIG2被切換至第 一控制信號SIG1。因而，在接著之時序t6,反應於讀取命 令RD2，自區塊BLK1至BLK4之讀取操作可快速地且適 當地被進行。稍後將參考第76圖至第77圖而詳細地說明。 當讀取操作和更新操作彼此不衝突時，用於儲存運算結果 10 之區塊BLK5不被引動，並且來自其他記憶體區塊之讀取 操作被進行。 接著，一組内部更新要求在時序tl2被產生，並且更新 操作503被區塊BLK3所達成。在更新操作503時，在時 序t7, 一組外部讀取命令RD3被輸入之情況將被說明。在 15 這情況中，假性讀取操作被進行並且當必須時，區塊BLK3 資料線上面之資料被更正。在區塊BLK3中，在更新操作 503之後假性讀取504被進行。在從更新操作503至假性 讀取504之週期T3時，僅區塊BLK3被第二控制信號SIG2 所控制。 20 應該注意到，當在假性讀取操作中至BLK3之寫入要求 信號被輸入時，寫入要求信號被保持，並且在假性讀取操 作完成之後，對應至被保持之寫入要求信號的操作被進行。 第72(B)圖是展示半導體記憶體之另一種操作之分解 圖。在時序t21，一組外部讀取命令RD4被輸入，以及隨 104 550569
五、發明說日月（l〇2 ) 後在時序t3 1，一組内部更新要求被產生之情況將被說明。 因為讀取命令RD4較早於更新要求，依據讀取命令RD4， 資料從區塊BLK1至BLK4被讀取。在時序t31後之週期 T11時，更新要求被保持。在區塊BLK2中，當讀取命令 5 RD4操作结束時更新操作511開始。 隨後，在時序t22和t23，外部讀取命令RD5和RD6分 別地被輸入。反應於外部命令RD5和RD6，區塊BLK1和 BLK3至BLK5進行假性讀取操作。在更新操作511完成 之後，區塊BLK2進行兩組假性讀取512和513。在週期 10 T12時，僅區塊BLK2被第二控制信號SIG2所控制。 接著，在時序t24，一組外部寫入命令WR3被輸入之情 況將被說明。資料被寫入區塊BLK1至BLK4，並且寫入 同位元被寫入區塊BLK5。 接著，在時序t32, 一組内部更新要求被產生，並且更假 15 性讀取512和513在區塊BLK3上面被進行。在更新操作 514時，在時序t25，一組外部寫入命令WR4被輸入，以 及隨後，在時序t26和t27，外部寫入命令WR5和WR6 被輸入之情況將被說明。在這情況中，反應於命令WR4、 WR5和WR6，資料被寫入區塊BLIU、BLK2和BLK4， 20 並且寫入同位元被寫入區塊BLK5。在更新操作514完成 之後，對應至寫入命令WR4至WR6之寫入操作在區塊 BLK3中被進行。外部寫入命令WR4至WR6之產生週期 時間是較長於對應的區塊BLK1至BLK5之性能週期時 間。因此，在區塊BLK3中，命令WR4和WR5之操作比 105 五、發明說明（103) 其他區塊的操作延遲，但命令WR6之操作趕上其他區塊 的操作。即使當更新操作514被進行時，亦可能快速地寫 入而不因外部命令而延遲。在週期T13時，僅區塊BLK3 被第二控制信號SIG2所控制。 第73圖是關於至記憶蕊之輸入的控制信號產生器的方 塊圖。這控制信號產生器被假設是一組同步的SraM界 面’並且其被連接到第68圖展示之記憶蕊左方。使用一組 環形震盪器，内部更新要求（〇sc)信號產生器6〇4以規則 區間自動地產生更新要求。 在正常寫入操作中，一組外部命令EXTC、一組位址 ADR、遮罩資訊MSK以及寫入資料IND從外部被輸入。 遮罩資訊MSK是用於有選擇性地指示寫入一組上方位元 組及/或下方位元組之資訊。外部命令EXTC被輸入至一組 内部命令產生器601。内部命令產生器6〇1產生一組第一 内部命令INTC1 ,並且輸出其至第一記憶蕊控制信號產生 器602。第一記憶蕊控制信號產生器6〇2產生第一記憶蕊 控制k號COC1 (其對應至第68圖之第一控制信號SIG1)， 輸出這些至選擇器621 (其相同於第68圖之選擇器1〇丨）， 並且控制記憶蕊。 在這點上，所有分別區塊的選擇器621選擇第一記憶蕊 控制信號COC1，如參考第68圖之說明。在這情況中，第 s己憶淡控制信號產生器602輸出一組第一記憶蕊引動狀 態信號cosi，而記憶蕊被第一記憶蕊控制信號c〇cl引 動遮罩-貝訊MSK具有使寫入操作失能之功能，並且被 550569
五、發明說明（l〇4) 供應至緩衝器607以及第一記憶蕊控制信號產生器602作 為第一遮罩資訊MSK1。依據内部命令INTC1和遮罩資訊 MSK1，第一記憶蕊控制信號產生器602輸出記憶蕊控制 信號COC1以及記憶蕊引動狀態信號COS1。位址ADR經 5 由緩衝器607被供應至選擇器622作為第一位址ADR1。 第一位址ADR1對應至第一記憶蕊控制信號COC1，並且 指定在寫入操作中之位址。輸入資料IND被輸入至資料運 算電路609，其中寫入同位元（參看第69(A)圖）被運算，並 且第一輸入資料IND1被供應至選擇器623。第一輸入資料 10 IND1被寫入第一位址ADR1之記憶胞。在這情況中，資料 運算電路609依據輸入資料IND而運算寫入同位元，並且 將結果寫入至記憶體區塊BLK5以便操作。 選擇器62 1依據選擇信號SEL1至SEL5而選擇第一記憶 蕊控制信號COC1或第二記憶蕊控制信號COC2，並且輸 15 出這些至記億蕊。選擇器622依據選擇信號SEL1至SEL5 而選擇第一位址ADR1或第二位址ADR2，並且將其輸出 至記憶蕊。選擇器623依據選擇信號SEL1至SEL5而選擇 第一資料IND1或第二資料IND2,並且將這些輸出至記憶 蕊。三組選擇器621至623對應至第68圖之一組選擇器 20 HH。三組選擇器621至623之族群數目如同區塊BLK1 至BLK5之數目。 接著，更新操作將被說明。更新要求（OSC)信號產生器 604規則地輸出更新要求信號OSC之脈波。當外部命令 EXTC被輸入時，内部命令產生器601輸出信號ATD。考 107 550569 五、發明說明（l〇5) 慮更新要求信號OSC和外部命令EXTC彼此重疊之情況， 命令-更新比較器603永遠決定信號ATD和信號OSC那個 來得較早。 當決定更新要求信號OSC來得較早時，.命令-更新比較 5 器603產生一組更新要求信號REF。當更新要求信號REF 被輸入時，第二記憶蕊控制信號產生器606輸出一組第二 記憶蕊引動狀態信號COS2，並且輸出第二記憶蕊控制信 號COC2(其對應至第68圖之第二控制信號SIG2)至選擇器 621。同時地，更新要求信號REF被輸入至更新區塊選擇 10 器6U。更新區塊選擇器611轉變被供應至選擇器621、622 和623之選擇信號SEL1至SEL5的其中一組至高位準。更 新操作僅在區塊BLK1至BLK5之一組上面被進行，該一 組因此被選擇信號SEL1至SEL5所選擇。更新操作，例如， 依序地在區塊BLK1至BLK5上面被進行。當決定更新要 15 求信號OSC比外部命令EXTC較遲到達時，命令-更新比 較器603暫緩執行更新要求信號REF之輸出，直至第一記 憶蕊引動狀態信號COS1被重置為止。 接著，將說明在更新時寫入要求命令EXTC從外部被供 應之情況。相似於第一記憶蕊控制信號產生器602，在更 20 新操作時，第二記憶蕊控制信號產生器606輸出第二記憶 蕊引動狀態信號COS2。第二記憶蕊引動狀態信號COS2 被輸入至一組内部命令保持電路605。當第二記憶蕊引動 狀態信號COS2被輸出時，内部命令保持電路605保持在 更新時被產生之第一内部命令INTC1。當更新操作結束並 108 550569 五、發明說明（106) 且第二記憶蕊引動狀態信號COS2被重置時，内部命令保 持電路605輸出被保持之命令作為第二内部命令INTC2。 在輸出被保持内部命令INTC2中，具有下一外部命令 EXTC被產生並且内部命令保持電路605需要保持對應的 5 内部命令INTC1之情況。因為一組保持電路無法在相同時 間輸出一組命令並且保持另一命令，所以兩組保持電路被 使用。計數器計數將被保持之命令數目，並且選擇兩組保 持電路之那一組保持命令。另一計數器計數輸出信號之數 目，並且選擇兩組保持電路之那一組輸出信號。 10 第74圖是包含兩組保持電路之内部命令保持電路605 的電路圖，並且第75圖展示其操作波形。内部命令保持電 路605包含兩組保持電路701和702。計數器721輸出一 組信號/CNTA，該信號/CNTA之狀態在每當第一内部命令 INTC1之各脈波501和502被輸入時則被反相。一組反相 15 器723輸出利用邏輯反相信號/CNTA而得到的信號 CNTA。計數器722輸出一組信號/CNTR，該信號/CNTR 之狀態在每當第二内部命令INTC2之各脈波506和507被 輸入時則被反相。反相器724輸出邏輯被反相之信號 /CNTB 的信號 CNTB 〇 20 首先，保持電路701將被說明。第二記憶蕊引動狀態信 號COS2以及信號CNTB被輸入至NAND電路711，從該 處輸出一組NAND運算結果。第一内部命令INTC1、信號 CNTA以及NAND電路711之一組輸出被輸入至NAND電 路712,從該處輸出一組NAND運算結果。NAND電路712 109 550569 五、發明說明（l〇7) 之一組輸出以及NAND電路714之一組輸出被輸入至 NAND電路713,從該處輸出一組信號nOl。延遲線717延 遲一組信號n03並且將其輸出至NAND電路714。信號n01 以及延遲線717之一組輸出被輸入至NAND電路714，從 5 該處輸出一組NAND運算結果。NAND電路711之輸出和 NAND電路716之輸出信號n03被輸入至NAND電路715’ 從該處輸出一組NAND運算結果。信號n01以及NAND電 路715之一組輸出被輸入至NAND電路716,從該處輸出 信號n03。 10 接著，保持電路702將被說明。保持電路702之結構是 相似於保持電路701。在保持電路702和保持電路701之 間的差異將被說明。第二記憶蕊引動狀態信號COS2和信 號/CNTB被輸入至NAND電路71卜第一内部命令INTC卜 信號/CNTA以及一組輸出從NAND電路711被輸入至 15 NAND電路712。NAND電路713之一組輸出信號是n02 並且NAND電路716之一組輸出信號是n04。 信號n03和信號n04被輸入至NOR電路725，從該處輸 出第二内部命令INTC2。當保持電路701和702交互地保 持命令時，計數器721控制時序。當保持電路701和702 20 交互地輸出命令時，計數器722控制時序。 在第75圖中，第一内部命令INTC1之脈波501和502 均是，例如，寫入命令。關於第二記憶蕊引動狀態信號 COS2,在週期503時更新被進行，在週期504時對應至寫 入命令501之寫入操作被進行，並且在週期505時對應至 110 550569 五、發明說明（i〇8) 寫入命令502之寫入操作被進行。 該操作將參考第74圖和第75圖加以說明。第一内部命 令INTC1和第二記憶蕊引動狀態信號COS2被輸入至第：Π 圖之内部命令保持電路605。信號CNTA和/CNTA是來自 5 計數器721之輸出，其利用第一内部命令INTC1而被計 數。信號n03和n04是分別地來自兩組保持電路701和702 之輸出。第二内部命令INTC2是在NOR電路725中被合 成之信號n03和n04。信號CNTB和/CNTB是來自計數器 722之輸出，其利用第二内部命令INTC2而被計數。在一 10 組被引動週期時，第二記憶蕊引動狀態信號COS2是在低 位準。當第一内部命令INTC1被產生而信號是在低位準 時，信號CNTA或信號/CNTA轉變至高位準。位準達到高 位的保持電路701或702保持第一内部命令INTC1，並且 信號n01或n02轉變至高位準。當第二記憶蕊引動狀態信 15 號COS2在這狀態中轉變至高位準時，被保持之命令成為 信號n03或n04，並且成為第二内部命令INTC2。第二内 部命令INTC2將信號CNTB和/CNTB反相。 接著，參考第73圖而說明。當第二記憶蕊引動狀態信號 COS2被輸出時，一組位址/遮罩資訊保持電路608保持被 20 第一内部命令INTC1所使用之位址ADR以及遮罩資訊 MSK並且一組資料保持電路610保持該輸入資料IND。反 應於第二内部命令INTC2之輸出，位址/遮罩資訊保持電 路608和資料保持電路610輸出被位址/遮罩資訊保持電路 608和資料保持電路610所保持之資訊而分別地作為第二 111 550569 五、發明說明（109) 位址ADR2、第二遮罩資訊MSK2和第二資料IND2。反應 於第二内部命令INTC2和第二遮罩資訊MSK2，第二記憶 蕊控制信號產生器606輸出第二記憶蕊控制信號COC2和 第二記憶蕊引動狀態信號COS2。當第二記憶蕊引動狀態 5 信號COS2被輸出時，更新區塊選擇器611繼續輸出選擇 信號SEL1至SEL5。在更新操作之後，利用選擇信號SEL1 至SEL5所選擇之區塊BLK1至BLK5的其中一組使用第 二位址ADR2、第二遮罩資訊MSK以及第二資料IND2而 進行第二内部命令INTC2之操作。 10 當在第二内部命令INTC2操作中下一外部寫入命令 EXTC被產生時，各資訊被保持並且在操作完成之後被保 持之第二内部命令INTC2被進行，相似於前面所述。因 此，只要外部命令EXTC被產生而第二記憶蕊引動狀態信 號COS2被輸出時，被選擇信號SEL1至SEL5所選擇的各 15 區塊BLK1至BLK5保持與第一内部命令INTC1同步地進 行第二内部命令INTC2。當第二内部命令INTC2之功能週 期是較短於外部命令EXTC之產生週期時，第二内部命令 INTC2之功能遲早將終止（參看至第72(B)圖）。 讀取操作將被說明。直至控制信號被輸入至記憶蕊為止 20 之操作幾乎是相同於寫入操作。其差異是，除了在更新操 作時之外，在寫入操作中對應至第二記憶蕊控制信號 COC2之信號不被輸出。在這情況中，第二記憶蕊控制信 號產生器606被操作。這狀態在此被稱為假性讀取（參看第 72(A)和（B)圖）。進一步地，在當第二記憶蕊引動狀態信號 112 550569 五、發明說明（110) COS2不被輸出之週期時，更新區塊選擇器611置放選擇 信號SEL5，其對應至用於寫入運算結果之區塊BLK5，而 成為一種非選擇狀態。 接著，第72(A)圖之操作將被說明。在區塊BLK2中，在 5 更新操作501之後，第二記憶蕊控制信號COC2之寫入操 作被進行。假設在寫入操作之後，用於控制區塊BLK2之 信號從第二記憶蕊控制信號COC2被改變至第一記憶蕊控 制信號COC 1。因為至記憶蕊之讀取命令的存取一般需要 以最高的速率被完成，對於在時序t5時來自外部之讀取命 10 令RD1的產生，如果該產生在寫入操作之後即時地發生， 則在記憶蕊控制信號之間的切換可以不用適時地被進行。 因此，第73圖中之更新區塊選擇器611被構成，如第 76圖之展示。依據這結構，區塊BLK2被第二記憶蕊控制 信號COC2所控制直至下一組讀取命令RD1結束為止。 15 第76圖是更新區塊選擇器611之電路圖，並且第77圖 展示其操作波形。電路結構將參考第76圖而被說明。延遲 線901延遲第二記憶蕊引動狀態信號COS2。第二記憶蕊 引動狀態信號COS2以及延遲線901之一組輸出被輸入至 NAND電路902，從該處輸出一組NAND運算結果。反相 20 器903將來自NAND電路902之輸出邏輯反相，並且輸出 一組信號nO 1。 一組RS正反器904被NAND電路905和906所構成。 一組反相器 907將信號CL之邏輯反相。信號n01以及 NAND電路906之一組輸出被輸入至NAND電路905，從 113 550569 五、發明說明（ill) 該處輸出一組NAND運算結果。NAND電路905之一組輸 出以及反相器907之一組輸出被輸入至NAND電路906， 從該處輸出一組NAND運算結果。NAND電路905之輸出 被輸入至一組反相器908，.從該處輸出一組信號n02。 5 信號RS和信號n02被輸入至NAND電路909，從該處 輸出一組NAND運算結果。信號WR以及NAND電路909 之輸出被輸入至NAND電路910,從該處輸出一組NAND 運算結果。信號n01和NAND電路910之一組輸出被輸入 至NAND電路911，從該處輸出一組NAND運算結果。 10 一組RS正反器912被NAND電路913和914所構成。 信號n03和NAND電路911之輸出被輸入至NAND電路 913,從該處輸出一組NAND運算結果。信號REF和NAND 電路913之一組輸出被輸入至NAND電路914,從該處輸 出信號n03。 15 信號n03和信號PSEL1被輸入至NAND電路919，並且 被輸出至一組反相器922。反相器922輸出選擇信號 SEU。信號n03和信號PSEL4被輸入至NAND電路920， 並且被輸出至一組反相器923。反相器923輸出選擇信號 SEL4 〇 20 —組反相器915輸出一組信號PSEL5之被反相的邏輯信 號。信號n03和反相器915之輸出被輸入至NAND電路 917，從該處輸出一組NAND運算結果。信號n03和一組 信號RD被輸入至NOR電路916，並且被輸出至一組反相 器918。NAND電路917之一組輸出以及反相器918之一 114 550569 五、發明說明（ll2) 組輸出被輸入至NAND電路921，並且被輸出至一組反相 器924。反相器924輸出選擇信號SEL5。 接著，將說明電路之操作。信號RS是第一記憶蕊控制 信號COC1之記憶蕊重置信號，並且當轉變至高位準時重 5 置記憶蕊。當記憶蕊操作時，信號RS是在低位準。信號 WR是在第一記憶蕊控制信號COC1之寫入操作時在低位 準之狀態信號。信號CL是第一記憶蕊控制信號COC1(讀 取記憶胞資料，在感應放大器中放大並且之後從感應放大 器取出該資料之脈波）之CL信號。信號REF是更新要求信 10 號。信號RD是在第一記憶蕊控制信號COC1讀取操作時 在高位準之狀態信號，並且保持該狀態直至寫入要求被產 生為止。信號PSEL1至PSEL5是指示將被更新之區塊的信 號，並且從内部計數器和解碼器被輸出。在結束時被輸入 至選擇器中之信號是選擇信號SEL1至SEL5。 15 假設信號PSEL1是在高位準並且信號PSEL2至PSEL5 是在低位準。當在時序tl更新要求信號REF開始更新操作 時，信號n03轉變至高位準以及選擇信號SEL1轉變至高 位準，並且因此區塊BLK1之控制信號被切換至第二記憶 蕊控制信號COC2。至於第二記憶蕊引動狀態信號COS2， 20 假設在週期T1時更新被進行，並且寫入操作在週期T2時 被進行。當在更新週期T1中寫入要求從外部被產生時， 在更新操作之後，被保持之寫入操作在區塊BLK1上面被 進行。 第二記憶蕊引動狀態信號COS2被延遲線901合成至類 115 550569 五、發明說明（113 ) 似信號n01之一組狀態信號。信號n〇l設定RS正反器9〇4, 並且進一步地，在更新要求信號REF轉變至高位準之前， 保持RS正反器912之狀態。 至於信號RS，假設讀取操作在週期T3和T4時分別地 5 被進行。正反器904之輸出信號n02保持狀態直至下一讀 取操作的第一記憶蕊控制信號COC1之信號CL在時序t2
被輸出為止。信號CL之時序被設定以便當信號Rs是在低 位準時確定地被輸出。在反應於信號CL信號n〇2轉變至 高位準之後，反應於在時序t3時信號RS至高位準之轉移， 10信號1103轉變至低位準並且選擇信號SEL1轉變至低位 準。s在那之後寫入要求不被產生時，信號RD是在高位 準並且因此選擇信號SELS是在高位準以及寫入同位元區 鬼BLK5不被引動。因此，在第二記憶蕊控制信號c〇c2 操作結束之後，使用運算結果之資料更正針對下一組讀取 15操作被進行。當寫入要求是在第二記憶蕊控制料c〇c2
操作7L成之後被產生時，選擇信號SEL1利用信號轉 變至低位準而不需等待單一操作。這在寫入操作不需如讀 取操作-般快地被進行之情況下是可能的。為加速寫入操 作寫入插作可不需在控制信號族群之間切換而被進行， 20 相似於讀取操作。 第78圖是構成第68圖之-區塊的字組解碼器1()3和記 " 之另一結構例。當第73圏之遮罩資訊MSK被使 用時，可選擇性地存取至上方位元組及/或下方位元組。一 品3 *，’且主要子組解碼器1101，一組次要字組解碼器 116 550569 五、發明說明（ιι〇 1102 ’上方位元組記憶胞11〇3，一組次要字組解碼器 1104 ’以及下方位元組記憶胞1105。 假設有四組記憶體區塊BLK1至BLK4用以在相同位址 儲存十六位元資料。相同位址之四位元資料被儲存在一區 5 塊中。在該相同位址之上方位元組是上方八位元且下方位 元組是下方八位元。記憶胞1103儲存上方位元組之二位 元。記憶胞1105儲存下方位元組之二位元。 主要字組解碼器1101依據供應自外部之列位址解碼。依 據主要字組解碼器11〇1之輸出，次要字組解碼器u〇2辨 10 識記憶胞11〇3之列位址。依據主要字組解碼器ι1〇ι之輸 出’次要字組解碼器1104辨識記憶胞11〇5之列位址。上 方位元組以及下方位元組之讀取操作和寫入操作可利用分 別的控制而進行。更新操作可同時進行於一區塊中的記憶 胞1103以及記憶胞11〇5。 15 假設記憶胞u〇3以及記憶胞1105之分別主要字組解碼 器增加佈局面積。字組線具有主要字組解碼器11〇1以及次 要子組解碼器1102和1104之層級結構，並且主要字組解 碼器1102之主要字組線被共用，因而減低主要字組解碼器 1101之尺寸。 20 如上所述，依據這實施例，其可能在相同時間處理來自 外部之存取要求以及内部更新操作，並且，在更新要求不 從外部被輸入之一組SRAM界面或類似者中，可實現在對 於記憶蕊之一組操作所採取之高速存取時間内之讀取操 作。 、 550569 五、發明說明（115) 進一步地，記憶蕊之引動區域被分割以限制更新被進行 之區域。多數個記憶蕊控制信號族群被準備以便不同的控 制信號族群被使用於更新區塊和其他的區塊中。因而，相 同位址之位元可依據其中位元存在之區塊而不同地被控 5 制。讀取操作可在對於記憶蕊之一組操作所採取之存取時 間内被進行。 附帶地，記憶蕊中之多數個區塊可以在列位址方向、行 位址方向或二位址方向被分割。 本發明不受限制於上面之實施例並且可以有各種之修改 10 而不背離本發明之精神和範疇。在部份或所有的構件中亦 可有任何之改進。 π忏稞鈮對照衣 2…" •模式暫存器 4…· ••資料潛伏控制電路 6…·· •忙碌暫存器 8…· •DLL(延遲鎖定迴路）電路 10… …時脈產生器 12… …命令鎖定器/解碼器 12a-12f···鎖定器電路 14…記憶庫位址鎖定器/解碼器 14a" •…正反器電路 14b·· 16… …位址鎖定器 16a" •…正反器電路 16b·· •…正反器電路 20… …更新定時器 22… …更新要求電路 24… …更新計數器 30A-D···輸入/輸出控制電路 32......資料輸入電路 34…串列/並列轉換電路 34a…串列的/並列控制曾技 15 20 118 550569
五 、發明說明（116) 34b-34j......D正反器電路 34k-341· ……選擇器 34m·· ••••D正反器電路 34n-34o ......AND電路 36···· ••同位元產生器 40…… 第一控制電路 42…· ••位址暫存器 42A-42B……暫存器 5 42c… …開關 42d…·· •鎖定器 42e… …正反器 42f…… 開關 42g… …開關 42h…·· •鎖定器 44···· ••狀態控制電路 44a-44b……RS正反器 44c-44d......D正反器電路 44e··· ·· "D正反器電路 10 46···· ••時序信號產生器 46a…·· •BRS產生器 46b… …BRS產生器 46bc··· •••SAEN產生器 46d… …CLEN產生器 46e…·· "RAMPEN產生器 46f… …WAMPEN產生器 50…… 第二控制電路 52··· · ••位址暫存器 52a-52fc ^……暫存器 15 52c… …開關 52d…… 鎖定器 52e… …正反器 52f...... 開關 52g… …閛關 52h…… *鎖定器 52i… …開關 52j…… 鎖定器 52k… …開關 521…… 鎖定器 20 52m·· •…正反器 54…… 狀態控制電路 54A" •…第二週期產生器 54B…·. ••第一週期產生器 54C··. •…週期切換電路 54D-54I……RS正反器 56···· ••時序信號產生器 56a-56d ……BRS產生器 56b… •••AVLEN產生器 56c… …SAEN產生器 119 550569 五 、發明說明（117 ) 56d……WAMPEN產生器 58· ••…仲裁器 58a-58b......RS 正反器 58c-58d……AND 電路 60.......K：碌暫存器 62 ……資料輸出電路 64……同位元檢查電路 64a-64b···…EOR 電路 5 64c……選擇器 66…並列/串列轉換電路 66a…讀取資料匯流排選擇器 66b-66c……開關 68a-70f……D正反器電路 68g-70i……選擇器 68j……互斥-OR運算電路 70a-70f……連接選擇器 70g-701……D正反器電路 72 ……資料切換電路 10 72a-72h……三態緩衝器 72i-721……AND 電路 100......輸入控制區塊 101· ••輸入信號之選擇器 102……行解碼器 103· ••…字組解碼器 104......記憶胞 200· .....更新控制ε塊 201-203···互斥-OR運算電路 300" •…資料控制區塊 15 301......資料更正電路 302· 303……共同端點 304· .....第·一 ίϋό點 305……第一端點 306· ••…第一端點 307……資料線 308· ••…輸出信號 311-314…互斥-OR運算電路 320" •…反相器 20 321……NAND電路 322· ••…反相器 323…p-通道MOS電晶體 324···η-通道MOS電晶體 325……反相器 326… ρ-通道MOS電晶體 327…η-通道MOS電晶體 328… …輸出資料線 401……資料更正電路 402···· ••第二資料運算電路 120 550569
五、發明說明（118) 403… …資料比較電路 501…·· •更新操作 502… …假性讀取 503…·· •更新操作 504… …假性讀取 511…·· •更新操作 512和 513……假性讀取 514…·· •更新操作 5 601··· 内部命令產生器 602…第 一記憶蕊控制信號產 生器 603… …命令-更新比較器 604 ··· 内部更新要求（〇sc) 信號產生器 605… …内部命令保持電路 606…第二記憶蕊控制信號 10 產生器 607… …缓衝器 608…位址/遮罩資訊保持電路 609… …資料運算電路 610...... •資料保持電路 611···. …更新區塊選擇器 621-623 ……選擇器 701和 702……保持電路 711-716 ……NAND電路 15 717 …· …延遲線 721…… 計數器 722 …· …計數器 723…… 反相器 724 …， …反相器 901...... 延遲線 902 …_ •••NAND 電路 903…… 反相器 904 …. •••RS正反器 905…… NAND電路 20 906··· · •••NAND 電路 907…… 反相器 908…. …反相器 909…… NAND電路 910 …, •••NAND 電路 911…… NAND電路 912 …， "•RS正反器 913…… NAND電路 914···« …NAND電路 915··· · ••反相器 121 550569 五、發明說明（119) 916……NOR電路 917……NAND電路 918……反相器 919……NAND電路 920……NAND電路 921……NAND電路 922……反相器 923……反相器 5 924……反相器 1101……主要字組解碼器 1102…次要字組解碼器 1104…次要字組解碼器 122

Claims (1)

  1. 550569
    六、申請專利範圍 1· 一種半導體記憶體，其包含： 多數個用於儲存資料之第一記憶體區塊； 一組用於儲存資料以複製被儲存在該第一記憶體區塊中 之資料之第二記憶體區塊； 一組第一命令產生器，用於接收一組命令並且產生供存 取該第一記憶體區塊之一組讀取命令或一組寫入命令；
    一組第二命令產生器，用於產生供存取該第一記憶體區 塊之一組第二命令； 一組讀取控制電路，當該讀取命令和該第二命令存取相 同之第一記憶體區塊時，使用被儲存在該第二記憶體區塊 中之資料而複製來自被存取之第一記憶體區塊之讀取資 料；以及 一組寫入控制電路，當該寫入命令和該第二命令存取相 同之該第一記憶體區塊時，用以依據該寫入命令和該第二 命令而依序進行操作。
    2·依據申請專利範圍第1項之半導體記憶體，其中 被儲存在該第二記憶體區塊中之資料是該第一記憶體 區塊之一組同位元。 3·依據申請專利範圍第1項之半導體記憶體，其中： 該第一記憶體區塊和該第二記憶體區塊是由資料通常 會消失之依電性記憶胞所組成；以及 第二命令是一組更新命令，其週期地發生以進行記憶 胞的更新操作。 4·依據申請專利範圍第3項之半導體記憶體，其中 .123 . 六、申請專利範圍 -組外部寫入週期被設定為較長於一組内部寫入週期， 該外部寫人週期是在該寫入命令的供應之間的一組最小區 間’而該内部寫入週期是對於該第一和第二記憶體區塊之 一組實際的寫入操作時間。 5·依據申請專利範圍第4項之半導趙記愧體進 地包含： 一組時脈i生器，用於接收—組外部時脈並且產生一組 内部時脈作為-組内部電路之同步信號，並且其中 該外部寫人週期被設定為n時脈週期&是等於或大於^ 之整數），並且該内部寫入週期被設定為滅5時脈週期。 6·依據申請專利範圍第5項之半導體記憶體，進一步 地包含·· -組第-週期產生器，用於產生一組第一時序信號以與 外。卩時脈之第一邊緣同步而進行内部操作週期； 、、且第一週期產生器’用於產生一組第二時序信號以與 外部時脈之n緣同步而進行内部操作週期；以及 組週期切換電路，每當寫入命令或更新命令被供應 時，用於交互地操作該第一和該第二週期產生器。 7·依據申請專利範圍帛4項之半導體記憶體，其中 該寫入控制電路包含—組狀態控制電路，用以依序地保 持當寫入操作時被供應之下―組寫人命令，並且依據在寫 入操作完成之後被保持的一組被供應之寫入命令而進行該 下一組寫入操作。 8.依據申請專利範圍第4項之半導趙記憶體，其中 550569 六、申請專利範圍 當讀取命令被供應至正在寫入操作或更新操作中之該等 第一記憶體區塊之一組時，該讀取控制電路使用被儲存在 除了一組正操作之第一記憶體區塊之外的該第一記憶體區 塊中和該第二記憶體區塊中之資料，而複製讀取資料。 9. 依據申請專利範圍第8項之半導體記憶體，其中 當讀取命令在該第二記憶體區塊更新操作期間被供應 時，該讀取控制電路直接地輸出被儲存在該第一記憶體區 塊中的資料作為讀取資料以取代進行複製操作。 10. 依據申請專利範圍第3項之半導體記憶體，其中 僅有該第一記憶體區塊和該第二記憶體區塊之一組反應 於更新命令而被更新。 11. 依據申请專利範圍第1 〇項之半導體記憶體，進一 步地包含 一組更新計數器，用於指示將被進行更新操作之記憶 脃，並且隨著每次之更新要求而計數，並且其中： 該更新計數器包含用於選擇該第一記憶體區塊和該第二 記憶體區塊之其中一組的位元；並且 當該讀取命令被供應至利用該更新計數器被指示之一組 該第一記憶體區塊時，即使當更新操作未被進行於被指示 的記憶體區塊上面時，該讀取控制電路可使用被健存在該 第二記憶體區塊中之資料而複製讀取資料。 12. 依據申請專利範圍第1〇項之半導體記憶體，進一 步地包含： 一組更新計數器，用於指示將被進行更新操作之記憶 125 550569 六、申請專和J範圍 胞’並且I著每次之更新要求而計數，並且其中： 該更新計數器包含用於選擇該第一記憶體區塊和該第二 記憶體區成之其中一組的位元；並且 當供應讀取命令至利用該更新計數器所指示的一組該第 一記憶體區塊時，僅當被指示之記憶體區塊上之一組更新 操作和一絰讀取操作彼此衝突時，該讀取控制電路才使用 被儲存在該第二記憶體區塊中之資料而複製讀取資料。 13·依據：申請專利範圍第1〇項之半導體記憶體，進一 步地包含 多數個用以輸入/輸出資料之資料輸入/輸出端點，並且 其中 該第一記億體區塊對應至彼此不同的該資料輸入/輸出 端點而分別i也被形成。 14·依據申請專利範圍第10項之半導體記憶體，其中 當至該第一記憶鱧區塊之寫入命令和更新命令彼此衝突 時，該寫入抬制電路依序地依據寫入命令和更新命令而僅 在正進行I新操作之一組該第一記憶體區塊上面進行操 作，並且反扃於寫入命令而在其他的第一記憶體區塊上面 進行寫入操作。 15·依據申請專利範圍第1Q項之半導體記憶體，進一 步地包含 由該第一言己憶體區塊和該第二記憶體區塊所組成之多數 個記憶體族群，並且其中 反應於更漸命令之更新操作在該記憶體族群中之該第一
    • 126 - 550569 六、申請專利範圍 記憶體區塊和該第二記憶體區塊之一上面被進行。 16.依據申請專利範圍第15項之半導體記憶體，其中： 該第一記憶體區塊和該第二記憶體區塊被配置在各該記 憶體族群中之第一方向； 該記憶體族群被配置在正交於該第一方向的第二方向· 並且
    更新操作在對齊於第二方向之多數個第一記㈣區塊或 該第二記憶體區塊上面被進行。 17·依據申請專利範圍第16項之半導體記憶體，進一 步地包含 被接線在第一方向之位元線，用以分別地傳輸資料至該 第一記憶體區塊和多數個第二記憶體區塊中之記憶胞； 用以連接5己憶胞之儲存節點和該位元線的字組線；以及 被配置在第一方向用以放大該位元線上面之資料的感應 放大器，其中
    該等感應放大器被配置在彼此相鄰之該記憶體族群之 間，並且被相鄰之記憶體族群所共用。 18.依據申請專利範圍第π項之半導體記憶體，進一 步地包含： 多數個用於連接該位元線至資料匯流排線之行選擇開 關， 多數個用於產生選擇該行選擇開關之行選擇信號的行解 碼器；以及 多數個用於產生選擇該字組線之字組線信號的字絰解碼 -127 - 550569 /、、申清專矛!J範圍 器，其中： 該行選擇開關、該行解碼器、該字組解碼器、以及該感 應放大器被配置於第一方向；
    用於傳輸冇選擇信號之行選擇線從該行解碼器被接線至 在第二方向之第一接線層之該記憶體族群上面；並且 該字組線從該字組解碼器被接線至在第二方向之第一接 線層之該記.隐體族群上面，並且被接線在第一方向之第二 接線層之該第一和第二記憶體區塊上面。 19·依據申請專利範圍第16項之半導體記憶體，進一 步地包含·· 用於連接記憶胞之儲存節點和位元線的字組線； 用於放大認位元線上面之資料的感應放大器； 用於連接該位元線至資料匯流排線的多數個行選擇開 關； 用於產生選擇該行選擇開關之行選擇信號的多數個行解 碼器；以及 用於產生選擇該字組線之字組線信號的多數個字組解碼 器，其中： 該行解碼器和該字組解碼器被配置於第一方向； 該行選擇開關和該感應放大器被配置於第二方向； 用於傳輸行選擇信號之行選擇線被接線在第二方向之第 一接線層的該記憶體族群上面，並且進一步地被接線在第 一方向之第二接線層的該第一和第二記憶體區塊上面；並 • 128 - 六、申請專利範圍 該字組線被接線在第二方向之第一接線層之該記憶體族 群上面。 20·依據申請專利範圍第3項之半導體記憶體，進一步 地包含： 一組時脈產生器，用於接收一組外部時脈並且產生一組 内部時脈作為一組内部電路之同步信號； 一組第一命令接收器電路，用於與該外部時脈第一邊緣 同步地接收寫入命令； 一組第二命令接收器電路，用於與該外部時脈第二邊緣 同步地接收更新命令；以及 一組仲裁器，用於決定在該第一和該第二命令接收器電 路中被接收的寫入命令和更新命令將被進行之順序。 ，21·依據申請專利範圍第！項之半導體記憶體，進一步 地包含 一組時脈產生器，用於接收一組外部時脈並且產生一組 内部時脈作為一組内部電路之同步信號，並且其中 該第一命令產生器分別地與該外部時脈之第一邊緣和第 二邊緣同步地接收命令，並且依據被接收之命令而產生讀 取命令或寫入命令。 22.依據申請專利範圍第21項之半導體記憶體，其中 該第一和該第二邊緣是連續的。 Α依據中請專利範圍第22項之半導體記憶體，其中 “第邊緣是、组上升邊緣而該第二邊緣是跟隨於該上 升邊緣的一組下降邊緣。 550569 六、申請專和J範圍 24.依樣申請專利範圍第丨項之半導體記憶體，進一步 地包含： 一組時脈產生器，用於接收一組外部時脈並且產生一組 内部時脈作為一組内部電路之同步信號；以及 一組資料輪入電路，用於反應於單一寫入命令而與外部 時脈同步地依序輸入寫入資料，並且其中 該第一命今產生器自接收該寫入命令而開始接收資料之 時間長度恢據對應至該單-寫入命令而接收寫入資料的次 數之陣列長度而改變。 25_依攘申請專利範圍第i項之半導體記憶體，進一步 地包含： 一組時脈羞生器，用於接收一組外部時脈並且產生一組 内部時脈作為一組内部電路之同步信號； 一組資料輪出電路，用於反應於單一讀取命令而與外部 時脈同步地依序輸出讀取資料； 一組資料輪入電路，用於反應於單一寫入命令而與外部 時脈同步地侬序輸入寫入資料；以及 包含該第一記憶體區塊和該第二記憶體區塊並且獨立地 操作之多數個記憶庫，其中 當依序地存取彼此不同的該等記憶庫時，在讀取和寫入 命令供應之間的最小區間，依據對應至單一讀取命令之輸 出讀取資料的次數之陣列長度以及對應至單一寫入命令之 接收寫入資科的次數而改變。 26·依據申請專利範圍第25項之半導體記憶體，進一 550569
    六：、申請專利範圍 步地包含： 刀別地被形成為對應至資料輸入/輸出端點之2m組讀取 資料匯流排線（m是等於或大於1之整數）； 一組資料切換電路，用於從該讀取資料匯流排線選擇供 來自该第一和第二記憶體區塊之讀取資料將被傳輸至的讀 取資料匯流排線；以及
    一組並列/串列轉換電路，用於轉換經由被選擇的_取資 斜匯流排線而被傳輸的並列讀取資料成為串列的資料，並 且其中： 陣列長度被設定為Hi和2m之其中一組；並且 當陣列長度被設定為2m時，該資料切換電路使用所有 該2 m組讀取資料匯流排線而傳輸該讀取資料至該並列/串 列轉換電路，並且當陣列長度被設定為m時，利用交互地 使用m組讀取資料匯流排線而傳輸m部分讀取資料至該並 列/串列轉換電路。
    27·依據申請專利範圍第25項之半導體記憶體，進一 步地包含： 分別地被形成為對應至資料輸入/輸出端點之2m組寫入 資料匯流排線（m是等於或大於丨之整數）； 一組資料切換電路，用於從該寫入資料匯流排線選擇寫 入資料將被傳輸至之寫入資料匯流排線 :以及 一組串列/並列轉換電路，用於轉換串列寫入資料成為將 被輸出至被選擇的寫入資料匯流排線之並列資料，並且其 中 、 -131 - 550569 六、申請專利範圍 當陣列長度被設定為2m時，該串列/並列轉換電路同時 地輸出2m部份被轉換的並列寫入資料至該2m組寫入資料 匯流排線，並且當陣列長度被設定為出時，交互地輸出阳 郤伤被轉換的並列寫入資料至m組寫入資料匯流排線。 28·依據申請專利範圍第！項之半導體記憶體，進一步 地包含·· 一組時脈產生器，用於接收一組外部時脈並且產生一組 内部時脈作為一組内部電路之同步信號； 一組資料輸入電路，用以反應於單一寫入命令而與外部 時脈同步地依序輸入寫入資料；以及 一組資料遮罩控制電路，對於與外部時脈同步被輸入的 每、、且寫入貝料，用以遮罩在該第一和第二記憶體區塊上面 的寫入操作。 29·依據申請專利範圍第28項之半導體記憶體，進一 步地包含： 一組資料輸出電路，用以與自内部時脈被產生之一組内 部資料套取信號同步地輸出來自該第一和第二記憶體區塊 的讀取資料； 組資料輪入電路，用卩與外部資料套取信號同步地接 收寫入資料；以及 一組模式暫存器，用以設定模式為其冲外部和内部資料 套取信號將經由-單-端點被輸入/被輸出之模式，以及外 部和内部賢料套取信號將經由不同的端點分別地被輸入/ 被輸出之模式的其中一組模式。 -132 . 550569 六、中請專利範圍30.依據申請專利範圍第1項之半導體記憶體，進一步 地包含： -組更新计數器’用於指示將被進行更新操作之記憶 胞，並且隨著每次之更新要求而計數，並且其中 該更新計數器的較低位元對應至用於選擇記憶庫之一組 記憶庫位址。 31· —種半導體記憶體，其包含： -組δ己憶蕊’其包含多數個用於分別地分配和儲存對應 至相同位址之多數個位元資料的記憶體區塊；以及一組控制電路，其用以在各不同時序下於該記憶體區塊 上面進行更新操作。 32.依據申請專利範圍第31項之半導體記憶體，其中 .該控制電路被允許在一組該記憶體區塊上面進行一種更 新操作，並且以相同時序在其他的記憶體區塊上面進行一 種寫入或讀取操作。 33·依據申請專利範圍第31項之半導韹記憶體，其中： 該記憶蕊儲存其位元數目較大於從記憶體外部被輸入至 相同位址之位元數目的資料；並且 該控制電路寫入來自外部之被輸入的多數個位元資料至 該記憶蕊，進行該被輸入位元資料之邏輯操作，並且將該 操作之一組結果寫入至該記憶蕊。 34.依據申请專利範圍第3 1項之半導體記憶體，其中： 各該記憶體區塊依據至少一組列位址或行位址而被分 割’並且對應至相同位址之多數個位元被分配且被配置至 -133 - 六、中請專利範圍 該等記憶體區塊；並且 該控制電路獨立地操作各該記憶體區塊。 35·依據申請專利範圍第31項之半導體記憶體，其中 該控制電路利用一組相同列位址或相同行位址而存取該 記憶體區塊。 36·依據申請專利範圍第η項之半導體記憶體，進一 步地包含： 一組選擇器，用以對於各該記憶體區塊選擇從該控制電 路被輸出之多數個控制信號族群之任何一組，以便操作該 記憶體區塊。 37.依據申請專利範圍第36項之半導體記憶體，其中 該控制電路以相同時序輸出分別地被供應至該記憶體區 塊的所有該控制信號。 38·依據申請專利範圍第36項之半導體記憶體，其中 該控制電路以不同的時序輸出分別地被供應至該記憶體 區塊之該等控制信號的至少一部份。 39·依據申請專利範圍第31項之半導體記憶體，其中 該控制電路以相同時序或不同時序輸出使該記憶體區塊 作用之控制信號，以使得至少該記憶體區塊引動時序或該 記憶體區塊引動週期彼此不同。 40.依據申請專利範圍第31項之半導體記憶體，其中 該記憶體區塊包含用以儲存代表對應至相同位址之位元 資料之高位準或低位準數目是偶數或奇數的第一運算結果 資料的第一言己憶體區塊以及一組第二記憶體區塊，該位元 -134 - 550569
    資料被寫入該分別的第一記憶體區塊，並且其中 該控制電路包含-組第—運算電路，用以操作對應至节 相同位址之位元資料的高位準或低位準數目並且輸出結 果作為第-運算結果資料，該位元資料被寫人該分別的第 一記憶體區塊。 4L依據申請專利範圍第4〇項之半導體記憶趙其中 該控制電路包含： -組第二運算電路，用於在讀取操作時，運算來自該第 -記憶艘區塊的讀取資料數目是偶數或奇數，並且用於輪 出結果作為第二運算結果資料；以及 一組比較器’用於比較讀取自該第二記憶體區塊之第二 運算結果之資料和第一運算結果之資料。 .42.依據申請專利範圍第31項之半導體記憶體，其中 當對於讀取或寫入操作中之該第一記憶體區塊的一部份 更新要求發生時’則在接著之讀取或寫人操作之前，該控 制電路優先地進行一組更新操作。 43. 依據申請專利範圍帛41項之半導體記憶體，其中 該控制電路包含一組反相冑路，當該控制電路接收到對 於正在更新操作巾之-組該第_記憶體區塊的讀取要求信 號時，將當來自該比較ϋ之比較結果不一致時，正在更新 钿作中之一組該第一記憶體區塊之資料線上面的資料加以 反相。 44. 依據申請專利範圍第43項之半導體記憶體，其中， 當接收到對於正在更新操作之一組該第一記憶體區塊的 • 135 - 550569 六、申請專利範圍 寫入要求信號時，該控制電路保持寫入要求信號，並且在 更新操作完成之後進行對應至該寫入要求信號的一組寫入 操作。 45·依據申請專利範圍第44項之半導體記憶體，其中， 在對應至被保持之寫入要求信號的寫入操作中，在接收 到下一組寫入要求信號時，該控制電路再次地保持該下一 組寫入要求伤號。 46·依據申請專利範圍第45項之半導體記憶體，其中 虽在先刖的寫入操作中被輸出之一組引動信號被重置 時，該控制電路開始對應至新近被保持之寫入要求信號的 一組寫入操作。 47.依據申請專利範圍第44項之半導體記憶體，進一 步地包含： 一組選擇器，用以對於各該第一和第二記憶體區塊，選 擇從該控制電路被輸出之多數個控制信號族群的任何一 群’以便操作該記憶體區塊，並且其中， 除非該第一記憶體區塊之下一組寫入要求信號在對應至 被保持在該拒制電路中之寫入要求信號的寫入操作時被輸 入，否則該選擇器，在寫入操作完成之後，選擇在更新操 作之前已被遥擇之控制信號族群。 48·依據申請專利範圍第43項之半導體記憶體，其中： 當接收到童ί於正在更新操作中的一組該第一記憶體區塊 之寫入要求节號時，該控制電路保持該寫入要求信號，並 且在更新操令完成之後進行對應至該寫入要求信號的一組 -136 - r、申請專利範圍 寫入操作；並且 當對於該第一記憶體區塊之一組讀取要求信號在寫入操 作中被輸入時，該反相電路依據在對應至該讀取要求信號 之讀取操作中來自該比較器之比較結果而將資料反相。 49.依據申請專利範圍第44項之半導體記憶體，其中 當-組讀取要求信號在更新操作中被輸入時，該反相電 路依據來自該比較器之比較結果而將資料反相，並且該控 制電路保持該讀取要求信號，而且在更新操作完成之後， 利用依據來自該比較器之比較結果的該反相電路之資料反 相而進行一組假性讀取操作，以取代從更新操作中之一組 該第-記憶體區塊讀取資料。 5〇·依據申請專利範圍第49項之半導體記憶體，其中 .當接收到對於正在假性讀取操作中之一組該第一記憶體 區塊的一組寫入要求信號時，該控制電路保持該寫入要求 信號，並且在假性讀取操作完成之後進行對應至該寫入要 求信號之一組寫入操作。 51·依據申請專利範圍第49項之半導體記憶體，其中 當接收到對於正在假性讀取操作中之一組該第一記憶體 區塊的一組讀取要求信號時，該控制電路保持該讀取要求 信號，並且在假性讀取操作完成之後，利職據來自該比 較器之比較結果的該反相電路之資料反相而進行下一組之 假性讀取操作，以取代對應至該讀取要求信號在該第一記 憶體區塊上面所進行之讀取操作。 52·依據申請專利範圍第44項之半導體記憶體， 550569 六、申請專利範圍 步地包含： -組選擇器，用以對於各該第一和第二記憶體區塊，選 擇從該控帝j電路被輪出之多數個控制信號族群的任何一 群，以便操作該記憶體區塊，並且其中：
    即使在對應至被保持在該控制電路中之寫入要求信號的 寫入操作中，接著之寫入要求信號未被輸入至該第一記憶 體區塊時，將被進行之下-組讀取操作利用依據來自該比 較器之比較結果的該反相電路之資料反相而成為一組假性 讀取操作；並且 當假性讀取操作被完成時，該選擇器選擇在更新操作之 刚已被選擇之控制信號族群。 53.依據申請專利範圍第31項之半導體記憶體，其中 各該記憶趙區塊包含具有資料之上方位元組和下方位元 組的一種階層式結構之字組線並且利用該等字組線之一組 主要子組線在相同時間選擇上方位元組和下方位元組。 54·依據申請專利範圍第53項之半導體記憶體，其中 更新操作同時地在各該記憶體區塊之記憶體區域上面被 進行’該等記憶體區域被配置至上方位元組和下方位元組。 55·依據申請專利範圍第40項之半導體記憶體，其中 當讀取操作和更新操作彼此不衝突時，該控制電路不引 動該第二記憶體區塊並且自該第一記憶體區塊讀取資料。 56·依據申請專利範圍第31項之半導體記憶體，其中 各該記憶趙區塊包含一組字組解碼器。 5λ依據申請專利範圍第43項之半導體記憶體，其中
    • 138 - 550569
    六、申請專利範圍 該控制電路包含各用以保持寫入要求信號或讀取要求信 號之一的兩組保持電路。 58·依據申請專利範圍第57項之半導體記憶體，進一 步地包含： 計數器，用於交互地選擇該保持電路以便交互地在該保 持電路中保持寫入要求信號或讀取要求信號。 59·依據申請專利範圍第58項之半導體記憶體，其中 該控制電路包含 用於選擇該等保持電路之一組以便保持寫入要求信號或 讀取要求信號之計數器，以及用於選擇另一組保持電路以 便輸出被保持之寫入要求信號或被保持之讀取要求彳古號的 計數器。 ° ;
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