JP2020120213A - 位相同期回路 - Google Patents

Abstract

【課題】ＰＬＬ回路のキャリブレーションにおいて、複数の周波数レンジの中から、上限周波数と下限周波数に対する周波数マージンが大きい状態となる周波数レンジを選択する位相同期回路を提供する。【解決手段】ＰＬＬ回路は、第１の処理において、複数の周波数レンジを順番に選択するように周波数レンジ選択信号を生成し、周波数レンジを選択する毎に上限周波数マージンと下限周波数マージンとを検出する周波数マージン検出処理を行う。周波数マージン検出処理は、処理結果を選択した周波数レンジに関連付けて記憶手段に格納する。第２の処理は、第１の処理で選択した周波数レンジに関連付けて記憶した上限周波数マージンと下限周波数マージンのうちいずれか小さい方である最小周波数マージンが最大となる周波数レンジを選択するように周波数レンジ選択信号を生成する。【選択図】図２

Description

本発明は、位相同期回路に関する。

一般的に、位相同期回路（ＰＬＬ回路）は、参照信号と帰還信号の位相と周波数を比較した結果から得られる制御電圧に応じて、電圧制御発振器の出力信号の周波数を変更して出力し、この出力信号を分周した信号を帰還信号とすることで、参照信号と帰還信号の位相と周波数を一致させるようにフィードバックを行い、出力信号の発振周波数を制御している。

また、このようなＰＬＬ回路が備える電圧制御発振器は、発振周波数の広帯域化と低ジッタ化を両立させるために、発振周波数に対する電圧制御感度が低く、段階的に設定が可能な複数の発振周波数レンジを備えている。

従来、このようなＰＬＬ回路において、電圧制御発振器が備える複数の発振周波数レンジの中からの１つを選択するキャリブレーション技術が知られている（特許文献１）。

特開２０１３−６２５７４号公報

上記の特許文献１に開示された従来技術では、キャリブレーション時に電圧制御発振器の入力電圧を基準電圧Ｖａに固定した状態で帰還信号のパルスをカウントすることにより出力信号の発振周波数を推定し、発振周波数が目標周波数に近づくように複数の周波数レンジの中から１つを選択していた。

しかしながら、この場合、基準電圧Ｖａの値によっては、各周波数レンジにおける上限周波数あるいは下限周波数付近でＰＬＬ回路を動作させるような周波数レンジを選択してしまう場合があり、このような状態においてジッタが増加してしまうという問題が生じていた。

そこで、本発明の目的は、ジッタの増加を避ける為に、位相同期回路のキャリブレーションにおいて、複数の周波数レンジの中から上限周波数と下限周波数に対する周波数マージンが大きい状態となる周波数レンジを選択することを可能としたＰＬＬ回路を提供することにある。

上記の目的を達成するために、本発明に係る位相同期回路は、
参照信号と出力信号を分周した帰還信号との位相と周波数の差に応じて制御電圧を生成し、前記出力信号の周波数である発振周波数を前記制御電圧に応じて決定する電圧制御発振器を備えた位相同期回路であって、制御手段と、前記制御手段から入力される周波数レンジ選択信号に応じて複数の周波数レンジの中から１つを選択する前記電圧制御発振器と、記憶手段を備え、前記制御手段は、第１の処理において、前記複数の周波数レンジを順番に選択するように周波数レンジ選択信号を生成し、周波数レンジを選択する毎に選択した周波数レンジの上限周波数から前記発振周波数までの周波数マージンである上限周波数マージンと選択した周波数レンジの下限周波数から前記発振周波数までの周波数マージンである下限周波数マージンとを検出する周波数マージン検出処理を行い、前記周波数マージン検出処理の結果を選択した周波数レンジに紐づけて前記記憶手段に格納し、第２の処理において、前記第１の処理で選択した周波数レンジの中から前記上限周波数マージンと前記下限周波数マージンのうちいずれか小さい方である最小周波数マージンが最大となる周波数レンジに応じた周波数レンジ選択信号を生成することを特徴とする。

本発明に係る位相同期回路によれば、位相同期回路のキャリブレーションにおいて、複数の周波数レンジの中から、上限周波数と下限周波数に対する周波数マージンが大きい状態となる周波数レンジを選択することが可能となる。

システムのブロック構成を示した図である。 ＰＬＬ回路の動作処理のフローチャートである。 第１の処理のフローチャートである。 周波数マージン検出処理（Ｓ３０５）のフローチャートである。 第２の処理（Ｓ２０３）のフローチャートである。 電圧制御発振器１０４のＶ―ｆ特性を示した図である。 第１の処理（Ｓ２０２）のフローチャートである。 周波数設定範囲の情報を示した図である。

以下、本発明を実施するための形態について、図面を参照しながら詳細に説明するが、本実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。

＜実施例１＞
以下、本発明の実施例１について、図面を参照して詳細に説明する。

（実施例１のシステムの構成）
図１は本発明の実施例１に係るＰＬＬ回路１０の構成図である。

図１において、ＰＬＬ回路１０は、制御部１０１、位相検出器１０２、チャージポンプ回路１０３、電圧制御発振器１０４、分周器１０５、ＤＡＣ１０６、切り替え器１０７、ＡＤＣ１０８、ロック検出器１０９、記憶部１１０、周波数測定部１１１、タイマ１１２、ループフィルタ１１３で構成される。

ＰＬＬ回路１０は、位相同期回路である。ＰＬＬ回路１０は、不図示の参照信号発生部から入力される参照信号ｃｌｋ１と分周器１０５が出力する帰還信号ｃｌｋ２の位相を位相検出器１０２により比較して位相検出信号を出力する。ＰＬＬ回路１０は、位相検出信号に応じてチャージポンプ回路１０３とループフィルタ１１３により制御電圧の電圧値を変更して出力する。ＰＬＬ回路１０は、制御電圧の電圧値に応じて電圧制御発振器１０４の出力信号ｃｌｋ３の周波数を変更して出力する。ＰＬＬ回路１０は、この出力信号ｃｌｋ３を分周器１０５へ入力して分周した信号を帰還信号ｃｌｋ２とすることで、参照信号ｃｌｋ１と帰還信号ｃｌｋ２の周波数と位相を一致させるようにフィードバックを行い、出力信号ｃｌｋ３の周波数を制御する。

制御部１０１は、ＰＬＬ回路１０が備える各部を制御する。例えば、ＣＰＵなどで構成される。

位相検出器１０２は、入力される参照信号ｃｌｋ１と帰還信号ｃｌｋ２の位相を比較した結果に応じた位相検出信号をチャージポンプ回路１０３へ出力する。例えば、帰還信号ｃｌｋ２の位相が参照信号ｃｌｋ１の位相に対して遅れている場合に第１の位相検出信号を発生し、帰還信号ｃｌｋ２の位相が参照信号ｃｌｋ１の位相に対して進んでいる場合に第２の位相検出信号を発生する。

チャージポンプ回路１０３は、位相検出器から入力される位相検出信号に応じて、出力するチャージ電圧の電圧値を変更して出力する。例えば、前述した第１の位相検出信号が入力された場合、電圧制御発振器１０４が出力する出力信号ｃｌｋ３の発振周波数が上がるようにチャージ電圧の電圧値を変更する。また、前述した第２の位相検出信号が入力された場合、電圧制御発振器１０４が出力する出力信号ｃｌｋ３の発振周波数が下がるようにチャージ電圧の電圧値を変更する。

電圧制御発振器１０４は、ループフィルタ１１３から出力される制御電圧の電圧値に応じた周波数の出力信号ｃｌｋ３を出力する。

また、電圧制御発振器１０４は、段階的に設定可能な複数の発振周波数レンジを備え、制御部１０１から送信される周波数レンジ選択信号に応じて、複数の発振周波数レンジの中から１つを選択する。

分周器１０５は制御部１０１から送信される分周設定信号に応じた分周比で出力信号ｃｌｋ３を分周し、帰還信号ｃｌｋ２として位相検出器１０２に出力する。

また、分周器１０５は、出力した帰還信号ｃｌｋ２に同期したロック検出用信号を生成し、ロック検出器１０９に出力する。

なお、ＰＬＬ回路がロック状態になった場合、帰還信号ｃｌｋ２と参照信号ｃｌｋ１の周波数が一致し、出力信号ｃｌｋ３の周波数は分周設定信号に応じた分周比と参照信号ｃｌｋ１の周波数の関係で決定される。以後、このＰＬＬ回路がロック状態になった場合の出力信号ｃｌｋ３の周波数を目標周波数と呼ぶ。

ＤＡＣ１０６は、制御部１０１から送信される電圧設定信号に応じた電圧値の電圧信号を切り替え器１０７へ出力するデジタルアナログ変換回路である。

切り替え器１０７は、制御部１０１から入力される切り替え制御信号に応じて、電圧制御発振器１０４に入力される制御電圧の電圧値を、ＤＡＣ１０６から出力される電圧信号の電圧値とするか否かを切り替える。

ＡＤＣ１０８は、電圧制御発振器１０４に入力される制御電圧の電圧値を電圧測定信号に変換して制御部１０１へ送信するアナログデジタル変換回路である。

ロック検出器１０９は、参照信号ｃｌｋ１と帰還信号ｃｌｋ２に同期したロック検出用信号とを比較することにより、ＰＬＬ回路１０がロック可能か否かを検出する。また、ロック検出器１０９によりＰＬＬ回路１０がロック可能か否かを検出する処理を、以後、ロック判定処理と呼称する。また、このロック判定処理の処理結果は制御部を介して記憶部１１０へ格納する。

記憶部１１０は、制御部１０１から送信される情報を格納するための素子であり、例えばメモリなどである。例えば、前述した前述したロック判定処理の処理結果、電圧測定信号の値を分周比や周波数レンジの情報に関連付けて記憶する。また、記憶部に格納した値は、制御部１０１により読み込み可能である。

周波数測定部１１１は、電圧制御発振器１０４が出力する出力信号ｃｌｋ３の周波数を測定するカウンタ回路である。例えば、所定の測定期間中に出力信号ｃｌｋ３が立ちあがる回数をカウントし、出力信号ｃｌｋ３の周波数をカウントする。

なお、周波数測定部により測定した出力信号ｃｌｋ３の周波数を、以後、測定周波数と呼ぶ。

タイマ１１２は、所定の期間をカウントする為のカウンタ回路である。ＰＬＬ回路１０の各部を制御する際に、ウェイト処理などを行う場合に使用する。

ループフィルタ１１３は、チャージポンプ回路１０３から出力されるチャージ電圧をフィルタ処理し、出力する制御電圧の電圧値を変更する回路である。

また、ループフィルタ１１３は、出力をハイインピーダンス状態にするためのモードを備え、切り替え器１０７により、電圧制御発振器１０４に入力される制御電圧の電圧値を、ＤＡＣ１０６から出力される電圧信号の電圧値とする場合に、出力をハイインピーダンス状態にするためのモードに変更される。モード変更は、制御部１０１から送信されるモード変更信号によって制御される。

なお、ＰＬＬ回路１０が有する１０１から１１３に示される構成は上述の構成に限定されず、同様の機能を有する場合、それぞれの構成は複数あってもよいし、別機能を有して存在してもよいし、他の構成と融合していてもよいものである。

（実施例１のＰＬＬ回路１０の動作処理）
実施例１のＰＬＬ回路１０における動作処理について、図２のフローチャートを用いて説明する。

処理は、制御部１０１が記憶部１１０に格納しているコンピュータプログラムを実行することにより実現することができる。

Ｓ２０１において、制御部１０１は、ＰＬＬ回路１０の各部を設定する為のパラメータ設定を行う。制御部１０１は、分周器１０５へ分周設定信号を送信することにより、分周器１０５の分周比を設定する。分周比を設定することにより、ＰＬＬ回路動作時の出力信号ｃｌｋ３の目標周波数を設定する。また、制御部１０１は、ＤＡＣ１０６を制御することにより、ＤＡＣ１０６の出力電圧をＶＤＤまたはＧＮＤに設定し、切り替え器１０７を制御することにより、切り替え器１０７を接続状態に設定し、制御電圧の値をＶＤＤまたはＧＮＤの電圧値に固定してＰＬＬ回路を非動作状態に設定する。処理が完了した後、本フローチャートはＳ２０１からＳ２０２へ進む。

Ｓ２０２において、制御部１０１は、第１の処理を行う。具体的な処理については後述する。処理が完了した後、本フローチャートはＳ２０２からＳ２０３へ進む。

Ｓ２０３において、制御部１０１は、第２の処理を行う。具体的な処理については後述する。処理が完了した後、本フローチャートは終了する。

また、この図２に示されるＳ２０１からＳ２０３のフローチャートは、必要に応じて更に繰り返し行われてもよい。例えば、ＰＬＬ回路１０を備える電子機器の電源投入時やリセット時、また、前述した目標周波数の変更が必要なタイミング等で随時行うことが好ましい。

（実施例１の第１の処理（Ｓ２０２）の動作処理）
実施例１の第１の処理の具体的な内容について、図３のフローチャートを用いて説明する。

処理は、制御部１０１が記憶部１１０に格納しているコンピュータプログラムを実行することにより実現することができる。

実施例１における第１の処理において、制御手段１０１は、電圧制御発振器１０４が備える複数の周波数レンジを順番に選択するように周波数レンジ選択信号を生成し、周波数レンジを選択する毎に周波数マージン検出処理を行い、周波数マージン検出処理の処理結果を選択した周波数レンジの情報に関連付けて記憶部１１０へ格納する。

Ｓ３０１＿ｓからＳ３０１＿ｅにおいて、制御部１０１は、周波数レンジを順番に選択しながら、Ｓ３０２からＳ３０６の処理をＮ回繰り返す。ここでは、電圧制御発振器１０４が備える周波数レンジの数をＮとし、ｉ回目の繰り返し時に選択している周波数レンジをｉ番目の周波数レンジとする。制御部１０１は，ｉ番目の周波数レンジを選択するように、周波数レンジ選択信号を制御する。Ｓ３０１＿ｅの処理が完了した後、本フローチャートは終了する。

Ｓ３０２において、制御部１０１は、切り替え器１０７を制御し、切り替え器１０７を非接続状態に設定することにより、ＰＬＬ回路１０のフィードバックループを活性化させ、ＰＬＬ回路を動作状態に設定する。処理が完了した後、本フローチャートはＳ３０２からＳ３０３へ進む。

Ｓ３０３において、制御部１０１は、タイマ１１２を用いて、固定時間のＷａｉｔ処理を行う。この固定時間は、ＰＬＬ回路１０のフィードバックが安定するまでの時間程度に設定されることが好ましい。処理が完了した後、本フローチャートはＳ３０３からＳ３０４へ進む。

Ｓ３０４において、制御部１０１は、ロック判定処理を行い、ロック検出器１０９から送信されるロック検出結果に応じて、ＰＬＬ回路１０がロック可能か否かを判定する。制御部１０１が、ＰＬＬ回路１０がロック可能であると判定する場合、本フローチャートはＳ３０４からＳ３０５へ進む。制御部１０１が、ＰＬＬ回路１０がロック可能であると判定しない場合、Ｓ３０５を省略し、本フローチャートはＳ３０４からＳ３０６へ進む。

Ｓ３０５において、制御部１０１は、周波数マージン検出処理を行う。具体的な処理については後述する。処理が完了した後、本フローチャートはＳ３０５からＳ３０６へ進む。

Ｓ３０６において、制御部１０１は、ＤＡＣ１０６を制御することにより、ＤＡＣ１０６の出力電圧をＶＤＤまたはＧＮＤに設定し、切り替え器１０７を制御することにより、切り替え器１０７を接続状態に設定し、制御電圧の値をＶＤＤまたはＧＮＤの電圧値に固定してＰＬＬ回路を非動作状態に設定する。処理が完了した後、本フローチャートはＳ３０６から、Ｓ３０１＿ｅへ進む。

（実施例１の周波数マージン検出処理（Ｓ３０５）の動作処理）
実施例１の周波数マージン検出処理の具体的な内容について、図４のフローチャートを用いて説明する。

処理は、制御部１０１が記憶部１１０に格納しているコンピュータプログラムを実行することにより実現することができる。

実施例１における周波数マージン検出処理において、制御手段１０１は、選択した周波数レンジの上限周波数から発振周波数までの周波数マージンである上限周波数マージンと選択した周波数レンジの下限周波数から発振周波数までの周波数マージンである下限周波数マージンとを検出し、処理結果を選択した周波数レンジ設定の情報に関連付けて記憶部１１０へ格納する。

Ｓ４０１＿ｓからＳ４０１＿ｅにおいて、制御部１０１は、Ｓ２０１で設定した分周比から正方向に分周比を加算しながら、Ｓ４０２からＳ４０４の処理をＭ回繰り返す。ここで、目標周波数から上限周波数に対する周波数マージンを上限周波数マージンとした際に、上限周波数マージンを確認する為の周波数範囲に応じた繰り返し回数をＭとし、ｊ回目の繰り返し時に選択している分周比をｊ番目の分周比とする。制御部１０１は，ｊ番目の分周比を選択するように、分周比設定信号を制御する。Ｓ４０１＿ｅの処理が完了した後、本フローチャートはＳ４０１＿ｅからＳ４０５＿ｓへ進む。

Ｓ４０２において、制御部１０１は、タイマ１１２を用いて、固定時間のＷａｉｔ処理を行う。この固定時間は、ＰＬＬ回路１０のフィードバックが安定するまでの時間程度に設定されることが好ましい。処理が完了した後、本フローチャートはＳ４０２からＳ４０３へ進む。

Ｓ４０３において、制御部１０１は、ロック判定処理を行い、ロック検出器１０９から送信されるロック検出信号に応じて、ＰＬＬ回路１０がロック可能か否かを判定する。処理が完了した後、本フローチャートはＳ４０３からＳ４０４へ進む。

Ｓ４０４において、制御部１０１は、Ｓ４０３で行ったロック判定処理の処理結果を周波数レンジと分周比の情報に関連付けて、記憶部１１０へ格納する。処理が完了した後、本フローチャートはＳ４０４からＳ４０１＿ｅへ進む。

Ｓ４０５＿ｓからＳ４０５＿ｅにおいて、制御部１０１は、Ｓ２０１で設定した分周比から負方向に分周比を減算しながら、Ｓ４０６からＳ４０８の処理をＭ回繰り返す。ここで、目標周波数から下限周波数に対する周波数マージンを下限周波数マージンとした際に、下限周波数マージンを確認する為の周波数範囲に応じた繰り返し回数をＭとし、ｊ回目の繰り返し時に選択している分周比をｊ番目の分周比とする。制御部１０１は，ｊ番目の分周比を選択するように、分周比設定信号を制御する。Ｓ４０５＿ｅの処理が完了した後、本フローチャートは終了する。

Ｓ４０６の処理は、Ｓ４０２と同様の処理である。処理が完了した後、本フローチャートはＳ４０６からＳ４０７へ進む。

Ｓ４０７の処理は、Ｓ４０３と同様の処理である。処理が完了した後、本フローチャートはＳ４０７からＳ４０８へ進む。

Ｓ４０８の処理は、Ｓ４０４と同様の処理である。処理が完了した後、本フローチャートはＳ４０８からＳ４０５＿ｅへ進む。

（実施例１の第２の処理（Ｓ２０３）の動作処理）
実施例１の第２の処理の具体的な内容について、図５のフローチャートを用いて説明する。

処理は、制御部１０１が記憶部１１０に格納しているコンピュータプログラムを実行することにより実現することができる。

第２の処理において、制御部１０１は、第１の処理で選択した周波数レンジに関連付けて記憶した上限周波数マージンと下限周波数マージンのうちいずれか小さい方である最小周波数マージンが最大となる周波数レンジを選択するように周波数レンジ選択信号を生成する。

Ｓ５０１＿ｓからＳ５０１＿ｅにおいて、制御部１０１は、周波数レンジを順番に選択しながら、Ｓ５０２からＳ５０５の処理をＮ回繰り返す。ここでは、電圧制御発振器１０４が備える周波数レンジの数をＮとし、ｋ回目の繰り返し時に選択している周波数レンジをｋ番目の周波数レンジとする。Ｓ５０１＿ｅの処理が完了した後、本フローチャートは終了する。

Ｓ５０２において、制御部１０１は、ｋ番目の周波数レンジに関連付けて記憶したロック判定処理の処理結果の示す値が、ロック可能であることを示すか否かを判定する。制御部１０１が、ロック可能を示すと判定する場合、本フローチャートはＳ５０２からＳ５０３へ進む。制御部１０１が、ＰＬＬ回路１０がロック可能を示すと判定しない場合、本フローチャートはＳ５０２からＳ５０１＿ｅへ進む。

Ｓ５０３において、制御部１０１は、ｋ番目より小さい周波数レンジに関連付けて記憶したロック判定処理の処理結果の示す値のいずれかが、ロック可能を示すか否かを判定する。制御部１０１が、ロック可能を示すと判定する場合、本フローチャートはＳ５０３からＳ５０４へ進む。制御部１０１が、ロック可能を示すと判定しない場合、本フローチャートはＳ５０３からＳ５０５へ進む。

Ｓ５０４において、制御部１０１は、ｋ番目の周波数レンジに関連付けて記憶した上限周波数マージンと下限周波数マージンのうちいずれか小さい方である最小周波数マージンが、ｋ番目よりも小さい周波数レンジに関連付けて記憶した最小周波数マージンよりも大きいかどうかを判定する。制御部１０１による判定結果が正の場合、本フローチャートはＳ５０４からＳ５０５へ進む。制御部１０１による判定結果が負の場合、本フローチャートはＳ５０４からＳ５０１＿ｅへ進む。

Ｓ５０５において、制御部１０１は、ｋ番目の周波数レンジを選択するように周波数レンジ選択信号を生成する。処理が完了した後、本フローチャートはＳ５０５からＳ５０１＿ｅへ進む。

（実施例１における周波数レンジ設定の具体例）
実施例１における周波数レンジ設定の具体的な例について、図６のＶ−ｆ特性図を用いて説明する。

本例は、前述した図２から図５のフローチャートに沿って行われる。

また、本例において、選択可能な周波数レンジの数であるＮの数は３とし、上限周波数マージンまたは下限周波数マージンを確認する為の周波数範囲に応じた繰り返し回数であるＭを２とした場合について説明する。

図６は、電圧制御発振器１０４のＶ−ｆ特性を示す。また、図６に示す６０１から６０３のグラフは、電圧制御発振器１０４が備える各周波数レンジのＶ−ｆ特性を示す。ここで、６０１が示す周波数レンジを１番目の周波数レンジ、６０２が示す周波数レンジを２番目の周波数レンジ、６０３が示す周波数レンジを３番目の周波数レンジとする。

まず、Ｓ２０１の処理に進み、制御部１０１は、分周器１０５へ分周設定信号を送信することにより、分周器１０５の分周比を設定する。分周比を設定することにより、ＰＬＬ回路動作時の出力信号ｃｌｋ３の目標周波数を設定する。また、制御部１０１は、ＤＡＣ１０６と切り替え器１０７を制御することにより、制御電圧の値をＶＤＤまたはＧＮＤの電圧値に固定してＰＬＬ回路を非動作状態に設定する。

次に、Ｓ２０２の処理に進み、第１の処理が開始される。

次に、Ｓ３０１＿ｓの処理に進み、制御部１０１は，１番目の周波数レンジを選択するように、周波数レンジ選択信号を制御する。

次に、Ｓ３０２の処理に進み、制御部１０１は、切り替え器１０７を制御することにより、ＰＬＬ回路を動作状態に設定する。

次に、Ｓ３０３の処理に進み、制御部１０１は、タイマ１１２を用いて、固定時間のＷａｉｔ処理を行う。

次に、Ｓ３０４の処理に進み、制御部１０１は、ロック判定処理を行う。１番目の周波数レンジに関しては、制御部１０１は、ＰＬＬ回路１０がロック可能であると判定する。

次に、Ｓ３０５の処理に進み、周波数マージン検出処理が開始される。

次に、Ｓ４０１＿ｓからＳ４０１＿ｅの処理に進み、Ｓ４０２からＳ４０４の処理が２回繰り返される。１番目の周波数レンジに関しては、Ｓ４０３で行われるロック判定処理が２回ともロック可能であることを示し、Ｓ４０４において、周波数レンジと分周比の情報に関連付けて記憶部１１０に結果が格納される。

次に、Ｓ４０５＿ｓからＳ４０５＿ｅの処理に進み、Ｓ４０６からＳ４０８の処理が２回繰り返される。１番目の周波数レンジに関しては、Ｓ４０７で行われるロック判定処理が２回ともロック可能であることを示し、Ｓ４０８において、周波数レンジと分周比の情報に関連付けて記憶部１１０に結果が格納される。

次に、周波数マージン検出処理が終了し、Ｓ３０６の処理に進み、制御部１０１は、ＤＡＣ１０６と切り替え器１０７を制御することにより、制御電圧の値をＶＤＤまたはＧＮＤの電圧値に固定してＰＬＬ回路を非動作状態に設定する。

次に、Ｓ３０１＿ｅの処理に進み、１番目の周波数レンジを選択していた状態から、２番目の周波数レンジを選択している状態へ状態が移る。

１回目のＳ３０１＿ｓからＳ３０１＿ｅの処理に対し、２回目のＳ３０１＿ｓからＳ３０１＿ｅの処理では、Ｓ４０７で行われるロック判定処理に関して差分が発生し、２番目の周波数レンジに関しては、Ｓ４０７で行われるロック判定処理が２回ともロック可能でないこと示す。

再度、Ｓ３０１＿ｅの処理に進み、２番目の周波数レンジを選択していた状態から、３番目の周波数レンジを選択している状態へ状態が移る。

１回目のＳ３０１＿ｓからＳ３０１＿ｅの処理に対し、３回目のＳ３０１＿ｓからＳ３０１＿ｅの処理では、Ｓ３０４で行われるロック判定処理に関して差分が発生し、３番目の周波数レンジに関しては、Ｓ３０４で行われるロック判定処理がロック可能でないこと示す。そのため、Ｓ３０５の周波数マージン検出処理は省略され、Ｓ３０６の処理を経て、再度、Ｓ３０１＿ｅに進む。

次に、Ｓ２０３の処理に進み、第２の処理が開始される。

次に、Ｓ５０１＿ｓの処理に進み、制御部１０１は，１番目の周波数レンジを選択する。

次に、Ｓ５０２の処理に進み、１番目の周波数レンジでロック可能であったかを判定する。１回目のＳ３０４の処理において、制御部１０１は、ＰＬＬ回路１０がロック可能であると判定している為、ここでも同様に制御部１０１は、ＰＬＬ回路１０がロック可能であると判定する。

次に、Ｓ５０３の処理に進み、制御部１０１は、１番目より小さい周波数レンジに関連付けて記憶したロック判定処理の処理結果の示す値のいずれかが、ロック可能を示すか否かを判定するが、１番目の周波数レンジよりも小さい周波数レンジは存在しない為、処理はＳ５０５へ進む。

次に、Ｓ５０５の処理に進み、制御部１０１は、１番目の周波数レンジを選択するように周波数レンジ選択信号を生成する。

次に、再度Ｓ５０１＿ｓの処理に進み、制御部１０１は，２番目の周波数レンジを選択する。

次に、再度Ｓ５０２の処理に進み、２番目の周波数レンジでロック可能であったかを判定する。１回目のＳ３０４の処理において、制御部１０１は、ＰＬＬ回路１０がロック可能であると判定している為、ここでも同様に制御部１０１は、ＰＬＬ回路１０がロック可能であると判定する。

次に、再度Ｓ５０３の処理に進み、２番目より小さい周波数レンジに関連付けて記憶したロック判定処理の処理結果の示す値のいずれかが、ロック可能を示すか否かを判定する。１番目の周波数レンジにおけるロック判定処理の処理結果はロック可能を示す為、処理はＳ５０４に進む。

次に、Ｓ５０４の処理に進み、２番目の周波数レンジにおける最小周波数マージンが、１番目の周波数レンジにおける最小周波数マージンよりも大きいかどうかを判定する。最小周波数マージンは、上限周波数マージンと下限周波数マージンのいずれか小さい方であるため、２番目の周波数レンジにおける最小周波数マージンは“０”、１番目の周波数レンジにおける最小周波数マージンは“２”である。その為、制御手段１０１は、２番目の周波数レンジにおける最小周波数マージンが、１番目の周波数レンジにおける最小周波数マージンよりも小さいと判定し、処理は、再度Ｓ５０１＿ｅに進む。

以上の様に制御することで、最終的に選択された周波数レンジは１番目の周波数レンジとなり、複数の周波数レンジの中から、上限周波数と下限周波数に対する周波数マージンが大きい状態となる周波数レンジを選択することが可能となる。

＜実施例２＞
以下、本発明の実施例２について、図面を参照して詳細に説明する。

また、説明を円滑に行うために、既に説明済みの項目については省略し、実施例２における差分について説明を行う。

なお、実施例２では、実施例１に対して、第１の処理が異なる手法を用いて行う場合について説明を行う。

（実施例２の第１の処理（Ｓ２０２）の動作処理）
実施例２の第１の処理の具体的な内容について、図７のフローチャートを用いて説明する。

処理は、制御部１０１が記憶部１１０に格納しているコンピュータプログラムを実行することにより実現することができる。

実施例２における第１の処理において、制御手段１０１は、電圧制御発振器１０４が備える複数の周波数レンジを順番に選択するように周波数レンジ選択信号を生成し、更に、周波数レンジを選択する毎に、分周器１０５の分周比を順番に選択するように分周比設定信号を生成し、分周比を選択する毎にロック判定処理を行い、ロック判定処理の処理結果を選択した周波数レンジと分周比の情報に関連付けて記憶部１１０へ格納する。

Ｓ７０１＿ｓからＳ７０１＿ｅにおいて、制御部１０１は、周波数レンジを順番に選択しながら、Ｓ７０２＿ｓからＳ７０２＿ｅの処理をＮ回繰り返す。ここでは、電圧制御発振器１０４が備える周波数レンジの数をＮとし、ｉ回目の繰り返し時に選択している周波数レンジをｉ番目の周波数レンジとする。制御部１０１は，ｉ番目の周波数レンジを選択するように、周波数レンジ選択信号を制御する。Ｓ７０１＿ｅの処理が完了した後、本フローチャートはＳ７０１＿ｅからＳ７０９へ進む。

Ｓ７０２＿ｓからＳ７０２＿ｅにおいて、分周比を順番に選択しながら、Ｓ７０３からＳ７０７の処理をＰ回繰り返す。ここでは、設定可能な分周比の数をＰとし、ｍ回目の繰り返し時に選択している分周比をｍ番目の分周比とする。制御部１０１は，ｉ番目の分周比を選択するように、分周比設定信号を制御する。Ｓ７０２＿ｅの処理が完了した後、本フローチャートはＳ７０２＿ｅからＳ７０１＿ｅへ進む。

Ｓ７０３の処理は、Ｓ３０２の処理と同様である。処理が完了した後、本フローチャートはＳ７０３からＳ７０４へ進む。

Ｓ７０４の処理は、Ｓ３０３の処理と同様である。処理が完了した後、本フローチャートはＳ７０４からＳ７０５へ進む。

Ｓ７０５の処理は、Ｓ４０３の処理と同様である。処理が完了した後、本フローチャートはＳ７０５からＳ７０６へ進む。

Ｓ７０６の処理は、Ｓ４０４の処理と同様である。処理が完了した後、本フローチャートはＳ７０６からＳ７０７へ進む。

Ｓ７０７の処理は、Ｓ３０６の処理と同様である。処理が完了した後、本フローチャートはＳ７０７からＳ７０２＿ｅへ進む。

Ｓ７０９において、制御部１０１は、周波数マージンの演算処理を行う。制御部１０１は、周波数レンジ毎にロック可能な周波数設定範囲をＳ７０６の結果から取得し、Ｓ２０１で設定した目標周波数と周波数設定範囲の上限値との差分を上限周波数マージンとして検出し、Ｓ２０１で設定した目標周波数と周波数設定範囲の下限値との差分を下限周波数マージンとして演算する。

例として、Ｓ７０６で取得した周波数範囲を図８に示す。

また、本例において、選択可能な周波数レンジの数であるＮの数は３とし、設定可能な分周比を１から３２とした場合について説明する。

本例において、図８のように周波数レンジと分周比に関連付けてロック判定処理結果を取得して記憶部１１０へ格納したものとする。図８より、１番目の周波数レンジにおける上限周波数は分周比が１６の時であり、上限周波数は分周比が１の時である。また、図８より、２番目の周波数レンジにおける上限周波数は分周比が２４の時であり、上限周波数は分周比が９の時である。また、図８より、３番目の周波数レンジにおける上限周波数は分周比が３２の時であり、上限周波数は分周比が１７の時である。

Ｓ７０９において、Ｓ２０１において設定した分周比と、前述した上限周波数または下限周波数を発振する際の分周比から、上限周波数マージンと下限周波数マージンの演算を行う。

以上の様に制御することで、実施例１と同様に複数の周波数レンジの中から、上限周波数と下限周波数に対する周波数マージンが大きい状態となる周波数レンジを選択することが可能となる。

１０ ＰＬＬ回路、１０１ 制御部、１０２ 位相検出器、
１０３ チャージポンプ回路、１０４ 電圧制御発振器、
１０５ 分周器、１０６ ＤＡＣ、１０７ 切り替え器、
１０８ ＡＤＣ、１０９ ロック検出器、１１０ 記憶部、
１１１ 周波数測定部、１１２ タイマ、１１３ ループフィルタ

Claims (5)

1. 参照信号と出力信号を分周した帰還信号との位相と周波数の差に応じて制御電圧を生成し、
   前記出力信号の周波数である発振周波数を前記制御電圧に応じて決定する電圧制御発振器を備えた位相同期回路であって、
   制御手段と、
   前記制御手段から入力される周波数レンジ選択信号に応じて複数の周波数レンジの中から１つを選択する前記電圧制御発振器と、
   記憶手段を備え、
   前記制御手段は、
   第１の処理において、
   前記複数の周波数レンジを順番に選択するように周波数レンジ選択信号を生成し、
   周波数レンジを選択する毎に選択した周波数レンジの上限周波数から前記発振周波数までの周波数マージンである上限周波数マージンと選択した周波数レンジの下限周波数から前記発振周波数までの周波数マージンである下限周波数マージンとを検出する周波数マージン検出処理を行い、
   前記周波数マージン検出処理の処理結果を選択した周波数レンジに関連付けて前記記憶手段に格納し、
   第２の処理において、
   前記第１の処理で選択した周波数レンジに関連付けて記憶した前記上限周波数マージンと前記下限周波数マージンのうちいずれか小さい方である最小周波数マージンが最大となる周波数レンジを選択するように周波数レンジ選択信号を生成する
   ことを特徴とする位相同期回路。
2. 位相同期回路がロック可能であるかどうかを検出するロック判定手段を備え、
   前記制御手段は、
   前記第１の処理において、
   前記複数の周波数レンジを順番に選択するように周波数レンジ選択信号を生成し、
   周波数レンジを選択する毎に位相同期回路がロック可能か否かを判定するロック判定処理を行うことを特徴とする請求項１に記載の位相同期回路。
3. 前記制御手段は、
   前記第１の処理において、
   前記ロック判定処理で位相同期回路がロック可能でないことを判定した場合前記周波数マージン検出処理を省略することを特徴とする請求項２に記載の位相同期回路。
4. 前記発振周波数の周波数を設定する設定手段を備え、
   前記制御手段は、
   前記周波数マージン検出処理において、
   前記発振周波数から上限周波数迄前記発振周波数を段階的に変更しながらロック判定処理を行いロック可能であると判定した周波数設定範囲を上限周波数マージンとして検出し、
   前記発振周波数から下限周波数迄前記発振周波数を段階的に変更しながらロック判定処理を行いロック可能であると判定した周波数設定範囲を下限周波数マージンとして検出する
   ことを特徴とする請求項２に記載の位相同期回路。
5. 前記発振周波数の周波数を設定する設定手段を備え、
   前記制御手段は、
   前記周波数マージン検出処理において、
   前記発振周波数を段階的に変更しながらロック判定処理を行い、
   設定可能な周波数レンジ毎にロック可能な周波数設定範囲を取得し、
   前記発振周波数と前記周波数設定範囲の上限値の差分を上限周波数マージンとして検出し、
   前記発振周波数と前記周波数設定範囲の下限値の差分を下限周波数マージンとして検出することを特徴とする請求項２に記載の位相同期回路。