KR20080078256A - 지연 동기 회로의 파워 다운 모드를 제어하는 장치 및 그제어 방법 - Google Patents

지연 동기 회로의 파워 다운 모드를 제어하는 장치 및 그제어 방법 Download PDF

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Abstract

본 발명은 지연 동기 회로의 파워 다운 모드를 제어하는 장치 및 그 제어 방법에 대하여 기술된다. 장치는, 클럭 입력 인에이블 신호에 응답하여 제1 클럭 신호를 전달하는 제1 스위칭부, 제1 스위칭부를 통해 전달되는 제1 클럭 신호를 입력하여 제2 클럭 신호를 발생하고 제1 스위칭부에 의해 프리징되는 제1 클럭 신호로부터 발생되는 파워 다운 신호에 응답하여 오프되는 지연 동기 회로, 그리고 클럭 출력 인에이블 신호에 응답하여 제2 클럭 신호를 전달하는 제2 스위칭부를 포함한다. 파워 다운 모드에서, 클럭 인에이블 신호에 응답하여 클럭 입력 인에이블 신호가 바로 비활성화되고, 프리징된 제1 클럭 신호가 지연 동기 회로 내 지연 셀들을 통과하여 출력까지 전달되는 데 충분한 클럭 사이클 후에 클럭 출력 인에이블 신호가 비활성화된다. 파워 다운 탈출 모드에서, 클럭 인에이블 신호에 바로 응답하여 파워 다운 신호가 비활성화되고, 프리징된 제2 클럭 신호가 지연 동기 회로 내 지연 셀들을 통과하여 출력까지 전달되는 데 충분한 클럭 사이클 후에 클럭 입력 인에이블 신호와 클럭 출력 인에이블 신호가 활성화된다.
Figure P1020070018097
지연 동기 회로, 파워 다운 모드, 글리치 클럭, 스위치, 래치

Description

지연 동기 회로의 파워 다운 모드를 제어하는 장치 및 그 제어 방법{Method and apparatus to control DLL power down}
도 1은 포인트 방식의 레이턴시 카운터를 사용하는 전형적인 메모리 장치를 설명하는 도면이다.
도 2는 도 1에서 DLL의 파워 다운 탈출 시 레이턴시 카운터에서 에러가 발생하는 예를 설명하는 도면이다.
도 3은 본 발명의 일실시예에 따른 메모리 장치를 설명하는 도면이다.
도 4는 도 3의 DLL을 제어하는 DLL 제어 회로부를 설명하는 도면이다.
도 5는 도 4의 DLL 제어 회로부의 동작에 따른 타이밍 다이어그램이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 지연 동기 회로의 파워 다운 모드를 제어하는 장치 및 그 제어 방법에 관한 것이다.
전형적인 DRAM 메모리 장치는 외부 클럭 신호를 수신하고, 메모리 장치의 내부 동작을 위하여 외부 클럭 신호로부터 다수개의 다른 내부 클럭 신호들을 발생시키는, 그 자신의 고유한 클럭 시스템을 갖고 있다. DRAM 메모리 장치에서 잘 알려 진 내부 클럭 시스템은, 외부 클럭 신호와 소정의 위상 관계를 가지는 내부 클럭 신호를 발생하는 지연 동기 회로(Delay Locked Loop: 이하 "DLL"이라 칭한다)에서 제공되는 클럭 도메인이다.
DRAM 메모리 장치는 독출 및 기입 요청을 하는 메모리 콘트롤러와 연결된다. 독출 요청이 있으면, 메모리 콘트롤러는, 콘트롤러에 의해 요구된 독출 요청으로부터 일반적으로 몇번의 외부 시스템 클럭 사이클, 예컨대 7번의 클럭 사이클 후에, 즉 소정의 독출 레이턴시로 데이터 버스 상에 유효한 데이터가 실릴 것이라는 것을 기대한다. 이에 따라, DRAM 메모리 장치는 DLL과 레이턴시 카운터를 이용하여 레이턴시를 지원한다.
도 1은 포인트 방식의 레이턴시 카운터를 사용하는 전형적인 메모리 장치를 설명하는 도면이다. 도 1을 참조하면, 메모리 장치(100)는 커맨드 버퍼(110)를 통하여 독출 명령(READ)을 입력하고, 클럭 버퍼(120)를 통하여 외부 클럭(EXTCLK)을 입력한다. 버퍼링된 외부 클럭은 지연 동기 회로(Delay Locked Loop: 이하 "DLL"이라 칭한다, 130)로 인가되어, 메모리 장치(100)의 내부 클럭 신호(TDLL)를 발생한다.
레이턴시 카운터(140)는 제1 링 카운터(142), 레플리카 지연부(144), 제2 링 카운터(146), 그리고 레지스터부(148)를 포함한다. 제1 링 카운터(142)는 내부 클럭 신호(TDLL)을 입력하여 제1 펄스 신호들(TCLK<i>)을 발생한다. 레플리카 지연부(144)는 내부 클럭 신호(TDLL)을 tSAC+tREAD 만큼 지연시켜 제2 링 카운터(146)로 전송한다. tSAC 시간은 내부 클럭 신호(TDLL)로부터 출력 데이터(DOUT)까지의 지연 시간을 의미하고, tREAD 시간은 외부 클럭(EXCLK)에 동기된 독출 명령(READ)이 레이턴시 카운터(140)까지 전달되는 데 걸리는 지연 시간을 의미한다. 레플리카 지연부(144)는 tSAC 경로 상의 회로들과 tREAD 경로 상의 회로들을 복사한 것으로 구성된다.
제2 링 카운터(146)는 레플리카 지연부(144)를 통하여 tSAC+tREAD 시간 만큼 지연된 내부 클럭 신호(TDLL)를 입력하여 제2 펄스 신호들(SCLK<i>)을 발생한다. 레지스터부(148)는 제2 펄스 신호(SCLK<i>)에 응답하여 버퍼링된 독출 명령(PREAD)을 샘플링하여 저장하고, 제1 펄스 신호(TCLK<i>)에 응답하여 저장된 독출 명령(PREAD)을 샘플링하여 레이턴시 신호(LATENCY)를 발생한다.
레이턴시 카운터(140)는, 정상적인 레이턴시 제어 동작을 위하여, 제1 펄스 신호(TCLK<i>)와 제2 펄스 신호(SCLK<i>) 사이에 항상 tSAC+tREAD 지연 시간을 유지해야 하기 때문에, 글리치 클럭이 레이턴시 카운터(140)로 입력되지 않도록 해야 한다.
한편, 대용량 메모리 장치를 사용하는 시스템에서, 메모리 장치의 파워 다운 모드 전류가 시스템의 전력에 영향을 미칠 수 있다. 메모리 장치, 예컨대, DRAM은 파워 다운 모드 진입 이전의 프리차아지 상태에서 소비 전류의 대부분이 DLL(130)과 레이턴시 카운터(140)에서 소모된다. DLL(130)은 지연 셀들을 포함하는 아날로그 회로들에서 전류를 소비하고, 레이턴시 카운터(140)는 링 카운터들의 클럭 스위칭에 의해 전류가 소비된다. 포인터 방식의 레이턴시 카운터(140)에서 글리치 클럭이 입력될 경우 레이턴시 제어에 에러가 발생할 수 있으므로, 파워 다운 모드에서 DLL(130)을 파워 다운시키지 않았다. DRAM의 파워 다운 모드에서 DLL(130)을 파워 다운시킨다면 파워 다운 전류를 크게 줄일 수 있을 것이다.
도 2는, 도 1에서 DLL의 파워 다운 탈출 시 레이턴시 카운터에서 에러가 발생하는 예를 설명하는 도면이다. 도 2를 참조하면, 파워 다운 신호(PWR_DN)가 로직 로우레벨인 동안에 DLL(130)이 파워 다운되었다가 로직 하이레벨로 천이되면 내부 클럭 신호(TDLL)가 발생된다. tSAC 시간과 파워 다운 신호(PWR_DN)의 지연 시간(tD)는 외부 클럭 신호(EXCLK)의 주기에 상관없이 일정하다. 이에 따라, 파워 다운 신호(PWR_DN)가 내부 클럭 신호(TDLL)와 동기되지 않을 수 있다. 그리고 파워 다운 신호(PWR_DN)가 바뀔 때 내부 클럭 신호(TDLL)에 글리치 클럭(glitch clock)이 발생할 수 있다.
글리치 클럭의 펄스 폭은, 내부 클럭 신호(TDLL)의 주파수에 따라 다양하게 바뀌게 된다. 그런데, 특정한 펄스 폭의 글리치 클럭은 제1 링 카운터(142)에서는 카운팅 클럭 역할을 하지만, 이 글리치 클럭이 레플리카 지연부(144)를 통과하면서 사라지게 되면 제2 링 카운터(146)에서는 카운팅 클럭 역할을 하지 못하게 된다. 이에 따라, 제1 펄스 신호(TCLK<i>)와 제2 펄스 신호(SCLK<i>) 사이의 지연 시간이 원래 의도된 tSAC+tREAD 시간과 틀어지게 되어, 레이턴시 신호(LATENCY)에 에러가 발생되는 문제점이 있다.
본 발명의 목적은 DLL의 글리치 클럭 발생을 방지할 수 있는 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상기 메모리 장치의 DLL 제어 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 메모리 장치는, 클럭 입력 인에이블 신호에 응답하여 제1 클럭 신호를 전달하는 제1 스위칭부, 제1 스위칭부를 통해 전달되는 제1 클럭 신호를 입력하여 제2 클럭 신호를 발생하고 제1 스위칭부에 의해 프리징되는 제1 클럭 신호로부터 발생되는 파워 다운 신호에 응답하여 오프되는 지연 동기 회로, 그리고 클럭 출력 인에이블 신호에 응답하여 제2 클럭 신호를 전달하는 제2 스위칭부를 포함한다.
본 발명의 실시예들에 따라, 메모리 장치는 클럭 입력 인에이블 신호를 발생하는 클럭 입력 인에이블 신호 발생부를 더 포함할 수 있다. 클럭 입력 인에이블 신호 발생부는, 제1 클럭 신호에 응답하여 클럭 인에이블 신호를 입력하는 직렬 연결된 다수개의 제1 플립플롭들, 제1 플립플롭들의 출력들을 입력하여 제어 신호를 출력하는 앤드 게이트, 제1 클럭 신호의 반전 신호에 응답하여 제어 신호를 입력하고 클럭 입력 인에이블 신호를 발생하는 제2 플립플롭을 포함할 수 있다. 그리고, 프리징된 제1 클럭 신호가 지연 동기 회로 내 지연 셀들을 통과하여 지연 동기 회로의 출력까지 전달되는 데 충분한 클럭 사이클 수만큼 제1 플립플롭들이 존재할 수 있다.
본 발명의 실시예들에 따라, 메모리 장치는, 클럭 출력 인에이블 신호를 발생하는 클럭 출력 인에이블 신호 발생부를 더 포함할 수 있다. 클럭 출력 인에이블 신호 발생부는, 제1 클럭 신호에 응답하여 상기 클럭 인에이블 신호를 입력하는 직렬 연결된 다수개의 플립플롭들, 플롭플롭들의 출력들을 입력하여 제어 신호를 발생하는 오아 게이트, 제어 신호를 입력하는 인버터, 인버터 출력을 반전시키고 지연시키는 제1 지연부, 인버터의 출력과 제1 지연부의 출력을 입력하는 제1 낸드 게이트, 제1 낸드 게이트의 출력과 클럭 출력 인에이블 신호를 입력하는 제2 낸드 게이트, 클럭 입력 인에이블 신호를 입력하는 버퍼부, 버퍼부의 출력을 반전시키고 지연시키는 제2 지연부, 버퍼부의 출력과 제2 지연부의 출력을 입력하는 제3 낸드 게이트, 그리고 제2 낸드 게이트의 출력과 제3 낸드 게이트의 출력을 입력하여 클럭 출력 인에이블 신호를 출력하는 제4 낸드 게이트를 포함할 수 있다. 그리고, 프리징된 제1 클럭 신호가 지연 동기 회로 내 지연 셀들을 통과하여 지연 동기 회로의 출력까지 전달되는 데 충분한 클럭 사이클 수만큼 플립플롭들이 존재할 수 있다.
본 발명의 실시예들에 따라, 메모리 장치는, 제어 신호를 입력하고 지연시켜서 파워 다운 신호를 발생하는 인버터 체인을 더 포함할 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 메모리 장치는, 클럭 인에이블 신호에 응답하여 클럭 입력 인에이블 신호, 클럭 출력 인에이블 신호 및 파워 다운 신호를 발생하는 제어 회로부, 클럭 입력 인에이블 신호에 응답하여 제1 클럭 신호를 전달하는 제1 스위칭부, 제1 스위칭부를 통해 전달되는 제1 클럭 신호를 입력하여 제2 클럭 신호를 발생하는 지연 동기 회로, 파워 다운 신호에 응답하여 지연 동기 회로를 오프시키는 지연동기 회로 파워 다운부, 그리고 클럭 출 력 인에이블 신호에 응답하여 제2 클럭 신호를 전달하는 제2 스위칭부를 포함한다.
본 발명의 실시예들에 따라, 지연 동기 회로 파워 다운부는, 파워 다운 신호에 응답하여 지연 동기 회로의 접지 전압으로의 경로를 차단하는 전류 싱크부로 구성될 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 또다른 면에 따른 지연 동기 히로 제어 방법은, 클럭 인에이블 신호에 응답하여 클럭 입력 인에이블 신호 및 클럭 출력 인에이블 신호를 발생하는 단계, 클럭 입력 인에이블 신호에 응답하여 제1 클럭 신호를 지연 동기 회로로 전달하거나 프리징시키는 단계, 지연 동기 회로에서 제1 클럭 신호에 동기되는 제2 클럭 신호를 발생하는 단계, 클럭 출력 인에이블 신호에 응답하여 제2 클럭 신호를 데이터 출력 버퍼로 전달하는 단계, 클럭 인에이블 신호의 비활성화 구간이 소정의 클럭 사이클 동안 연속되는 경우 파워 다운 신호를 발생하는 단계, 파워 다운 신호에 응답하여 지연 동기 회로를 오프시키는 단계를 포함한다.
본 발명의 실시예들에 따라, 파워 다운 신호는, 프리징된 제1 클럭 신호가 상기 지연 동기 회로 내 지연 셀들을 통과하여 지연 동기 회로의 출력까지 전달되는 데 충분한 클럭 사이클 후에 발생되도록 설정될 수 있다.
본 발명의 실시예들에 따라, 클럭 입력 인에이블 신호는, 클럭 인에이블 신호가 비활성화되는 시점에 응답하여 비활성화되고, 클럭 인에이블 신호가 활성화되는 시점으로부터 프리징된 제1 클럭 신호가 지연 동기 회로 내 지연 셀들을 통과하여 지연 동기 회로의 출력까지 전달되는 데 충분한 제1 클럭 신호의 클럭 사이클 후에 활성화되도록 설정될 수 있다.
본 발명의 실시예들에 따라, 클럭 출력 인에이블 신호는, 클럭 인에이블 신호가 비활성화 또는 활성화되는 시점으로부터 프리징된 제1 클럭 신호가 지연 동기 회로 내 지연 셀들을 통과하여 지연 동기 회로의 출력까지 전달되는 데 충분한 제1 클럭 신호의 클럭 사이클 후에 비활성화 또는 활성화되도록 설정될 수 있다.
따라서, 본 발명의 메모리 장치는, 파워 다운 모드 시 및 파워 다운 탈출 모드 시, DLL에서 글리치 클럭이 발생하지 않는다. 이에 따라, 레이턴시 카운터는 클럭을 초기화시키는 회로를 필요로 하지 않는다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 메모리 장치를 설명하는 도면이다. 도 3을 참조하면, 메모리 장치(300)는 클럭 버퍼(310), 제1 스위칭부(320), DLL(330), 제2 스위칭부(340), 그리고 DLL 파워 다운부(350)를 포함한다.
클럭 버퍼(310)는 외부 클럭 신호(EXTCLK)를 입력하고 제1 내부 클럭 신호(iCLK)를 발생한다. 제1 스위칭부(320)는 클럭 입력 인에이블 신호(321)에 응답하여 제1 내부 클럭 신호(iCLK)를 DLL(330)로 전달한다. 제1 스위칭부(320)는, 클 럭 입력 인에이블 신호(iCLKEN)에 응답하여 제1 내부 클럭 신호(iCLK)를 전달하는 스위치(321)와, 스위치(321)를 통해 전달되는 제1 내부 클럭 신호(iCLK)를 래치하여 제2 내부 클럭 신호(iDLCLK)를 발생하는 래치부(322)를 포함한다.
DLL(330)은, 당업자에게 잘 알려진 바와 같이, 제2 내부 클럭 신호(iDLCLK)를 입력하여 외부 클럭 신호(EXCLK)에 동기되면서 tSAC 시간 만큼 앞서는 제3 내부 클럭 신호(TDLL)를 발생한다. 제2 스위칭부(340)는 클럭 출력 인에이블 신호(oCLKEN)에 응답하여 제3 내부 클럭 신호(TDLL)를 레이턴시 카운터(140, 도 1) 또는 데이터 출력 버퍼(160)로 전달한다. 제2 스위칭부(340)는, 클럭 출력 인에이블 신호(oCLKEN)에 응답하여 제3 내부 클럭 신호(TDLL)를 전달하는 스위치(341)와, 스위치(341)를 통해 전달되는 제3 내부 클럭 신호(TDLL)를 래치하는 래치부(342)를 포함한다. DLL 파워 다운부(350)는, 파워 다운 신호(DLLPWR)에 응답하여 DLL(330)의 전류를 흘리는 전류 싱크부로 구성된다.
클럭 입력 인에이블 신호(iCLKEN)과 클럭 출력 인에이블 신호(oCLKEN)는 도 4의 DLL 제어 회로부에서 제공된다. 도 4를 참조하면, DLL 제어 회로부(400)는 제어 신호 발생부(410), 클럭 입력 인에이블 신호 발생부(420), 파워 다운 신호 발생부(430), 그리고 클럭 출력 인에이블 신호 발생부(440)를 포함한다.
제어 신호 발생부(410)는, 제1 내부 클럭 신호(iCLK)에 응답하여 클럭 인에이블 신호(CKE)를 입력하는 직렬 연결된 플립플롭들(411-416), 오아 게이트(417) 및 앤드 게이트(418)를 포함한다. 제1 내지 제6 플립플롭들(411-416)의 출력들(Q)은 오아 게이트(417)로 입력되어 제1 제어 신호(CKELW)를 발생한다. 제1 제어 신 호(CKELW)는, 클럭 인에이블 신호(CKE)가 제1 내부 클럭 신호(iCLK)의 6 클럭 사이클 이상 연속으로 로직 로우일 경우, 로직 로우로 발생된다. 제1 내지 제4 플립플롭들(411-415)의 출력들(Q)은 앤드 게이트(418)로 입력되어 제2 제어 신호(CKEHW)를 발생한다. 제2 제어 신호(CKEHW)는 클럭 인에이블 신호(CKE)가 제1 내부 클럭 신호(iCLK)의 5 클럭 사이클 이상 연속으로 로직 하이일 경우, 로직 하이로 발생된다.
클럭 입력 인에이블 신호 발생부(420)는, 제1 내부 클럭 신호(iCLK)를 입력하여 반전시키는 인버터(421)와, 반전된 제1 내부 클럭 신호(/iCLK)에 응답하여 제2 제어 신호(CKEHW)를 입력하여 클럭 입력 인에이블 신호(iCLKEN)를 출력하는 플립플롭(422)를 포함한다. 파워 다운 신호 발생부(430)는 제1 제어 신호(CKELW)를 입력하여 지연시키는 인버터 체인으로 구성된다.
클럭 출력 인에이블 신호 발생부(440)는, 제1 제어 신호(CKELW)를 입력하는 인버터(441), 인버터(441)의 출력을 지연시키고 반전시키는 제1 지연부(442), 인버터(441) 출력과 제1 지연부(442)의 출력을 입력하는 제1 낸드 게이트(443), 제1 낸드 게이트(443)의 출력과 클럭 출력 인에이블 신호(oCLKEN)를 입력하는 제2 낸드 게이트(444), 클럭 입력 인에이블 신호(iCLKEN)를 입력하는 버퍼부(445), 버퍼부(445)의 출력을 지연시키고 반전시키는 제2 지연부(446), 버퍼부(445)의 출력과 제2 지연부(446)의 출력을 입력하는 제3 낸드 게이트(447), 그리고 제2 및 제3 낸드 게이트들(444, 448)의 출력을 입력하여 클럭 출력 인에이블 신호(oCLKEN)을 출력하는 제4 낸드 게이트(448)를 포함한다.
도 5는 도 4의 DLL 제어 회로부(400)의 동작에 따른 타이밍 다이어그램이다. 도 5를 참조하면, 클럭 인에이블 신호(CKE)가 로직 하이인 구간은 DRAM이 노멀 모드로 동작하고, 로직 로우인 구간은 파워 다운 모드로 동작한다. 클럭 인에이블 신호(CKE)가 로직 로우로 천이하면, 제1 내부 클럭 신호(iCLK)의 상승 에지에서 제2 제어 신호(CKEHW)는 로직 로우로 천이하고(ⓐ), 제1 내부 클럭 신호(iCLK)의 하강 에지에서 클럭 입력 인에이블 신호(iCLKEN)는 로직 로우로 천이한다(ⓑ). 로직 로우의 클럭 입력 인에이블 신호(iCLKEN)에 응답하여 스위치(321)가 오프되어, 제2 내부 클럭 신호(iDLCLK)는 로직 로우로 프리징(freezing)된다(ⓒ).
클럭 인에이블 신호(CKE)의 로직 로우 구간이 제1 내부 클럭 신호(iCLK)의 6 클럭 사이클 이상 연속되는 경우, 제1 제어 신호(CKELW)는 로직 로우로 천이한다(ⓓ). 제1 내부 클럭 신호(iCLK)의 6 클럭 사이클은 프리징된 제2 내부 클럭 신호(iDLCLK)가 DLL(330, 도 3) 내 지연 셀들을 통과하여 출력까지 충분히 전달되는 데 필요한 시간이다. 본 실시예와는 다르게, 6 클럭 사이클 이외에 다양한 클럭 사이클로 설정될 수 있음은 물론이다.
제1 제어 신호(CKELW)의 로직 로우에 응답하여 클럭 출력 인에이블 신호(oCLKEN)가 로직 로우로 발생된 후(ⓔ), 파워 다운 신호(DLLPWR)도 로직 로우로 발생된다(ⓕ). 이에 따라 클럭 출력 인에이블 신호(oCLKEN)에 의해 제2 스위칭부(340)의 스위치(341)가 오프되고 나서, 파워 다운 신호(DLLPWR)에 의해 DLL(300)이 파워 다운된다.
이 후, 파워 다운 탈출 모드에서, 클럭 인에이블 신호(CKE)가 로직 로우에서 오직 하이로 천이하면, 제1 제어 신호(CKELW)가 로직 하이가 된다(ⓖ). 로직 하이의 제1 제어 신호(CKELW)에 응답하여 파워 다운 신호(DLLPWR)가 로직 하이로 발생된다(ⓗ). 로직 하이의 파워 다운 신호(DLLPWR)에 의해 DLL(300)이 파워 업된다. 클럭 인에이블 신호(CKE)가 로직 하이로 천이한 후, 제1 내부 클럭 신호(iCLK)의 5 클럭 사이클 후의 상승 에지에 응답하여 제2 제어 신호(CKEHW)가 로직 하이로 발생되고ⓘ), 다음 하강 에지에서 클럭 입력 인에이블 신호(iCLKEN)가 로직 하이로 발생된다(ⓙ). 여기에서, 제1 내부 클럭 신호(iCLK)의 5 클럭 사이클은, 파워 다운 탈출 시, 프리징된 제2 내부 클럭 신호(iDLCLK)가 DLL(330)의 지연 셀들을 통과하여 출력까지 충분히 전달되는 데 필요한 시간이다. 본 실시예와는 다르게, 5 클럭 사이클 이외에 다양한 클럭 사이클로 설정될 수 있음은 물론이다.
클럭 입력 인에이블 신호(iCLKEN)의 로직 하이에 응답하여 제1 내부 클럭 신호(iCLK)를 따라서 제2 내부 클럭 신호(iDLCLK)가 발생되고(ⓚ), 클럭 출력 인에이블 신호(oCLKEN)가 로직 하이로 발생된다(ⓛ).
따라서, DLL 제어 회로부(400)와 연계된 메모리 장치(300, 도 3)의 동작은 다음과 같다. 파워 다운 모드에서, 클럭 인에이블 신호(CKE)가 로직 로우로 비활성화에 바로 로직 로우로 비활성화되는 클럭 입력 인에이블 신호(iCLKEN)에 응답하여 DLL(330)로 제공되는 제2 내부 클럭 신호(iDLCLK)가 로직 로우로 프리징되고, 프리징된 제2 내부 클럭 신호(iDLCLK)가 DLL(330) 내 지연 셀들을 통과하여 DLL(330) 출력까지 전달되는 데 충분한 클럭 사이클 후에 발생되는 파워 다운 신호(DLLPWR)와 클럭 출력 인에이블 신호(oCLKEN)에 응답하여 DLL(330)이 오프되고 DLL(330)에 서 출력되는 제3 내부 클럭 신호(TDLL)가 프리징된다.
이 후, 파워 다운 탈출 모드에서, 클럭 인에이블 신호(CKE)가 로직 하이로 활성화되는 시점에 바로 응답하여 파워 다운 신호(DLLPWR)가 로직 하이로 비활성화되고, 클럭 인에이블 신호(CKE)가 로직 하이로 활성화되는 시점으로부터 프리징된 제2 내부 클럭 신호(iDLCLK)가 DLL(330) 내 지연 셀들을 통과하여 DLL(330) 출력까지 전달되는 데 충분한 클럭 사이클 후에 로직 하이로 활성화되는 클럭 입력 인에이블 신호(iCLKEN)와 클럭 출력 인에이블 신호(oCLKEN)에 응답하여 DLL(330)은 제2 내부 클럭 신호(iDLCLK)에 동기되는 제3 내부 클럭 신호(TDLL)를 발생하고 제3 내부 클럭 신호(TDLL)를 레이턴시 카운터 또는 데이터 출력 버퍼로 제공한다.
이에 따라, 본 발명의 메모리 장치는, 파워 다운 모드 시 및 파워 다운 탈출 모드 시, DLL(330)에서 글리치 클럭이 발생할 가능성이 없다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 메모리 장치는, 파워 다운 모드 시 및 파워 다운 탈출 모드 시, DLL에서 글리치 클럭이 발생하지 않는다. 이에 따라, 레이턴시 카운터는 클럭을 초기화시키는 회로를 필요로 하지 않는다.

Claims (22)

  1. 클럭 입력 인에이블 신호에 응답하여 제1 클럭 신호를 전달하는 제1 스위칭부;
    상기 제1 스위칭부를 통해 전달되는 상기 제1 클럭 신호를 입력하여 제2 클럭 신호를 발생하고, 상기 제1 스위칭부에 의해 프리징되는 상기 제1 클럭 신호로부터 발생되는 파워 다운 신호에 응답하여 오프되는 지연 동기 회로; 및
    클럭 출력 인에이블 신호에 응답하여 상기 제2 클럭 신호를 전달하는 제2 스위칭부를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 제1 스위칭부는
    상기 클럭 입력 인에이블 신호에 응답하여 상기 제1 클럭 신호를 전달하는 스위치; 및
    상기 스위치를 통해 전달되는 상기 제1 클럭 신호를 래치하는 래치부를 구비하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 상기 제2 스위칭부는
    상기 클럭 출력 인에이블 신호에 응답하여 상기 제2 클럭 신호를 전달하는 스위치; 및
    상기 스위치를 통해 전달되는 상기 제2 클럭 신호를 래치하는 래치부를 구비 하는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서, 상기 메모리 장치는
    상기 클럭 입력 인에이블 신호를 발생하는 클럭 입력 인에이블 신호 발생부를 더 구비하고,
    상기 클럭 입력 인에이블 신호 발생부는
    상기 제1 클럭 신호에 응답하여 클럭 인에이블 신호를 입력하는, 직렬 연결된 다수개의 제1 플립플롭들;
    상기 제1 플립플롭들의 출력들을 입력하여 제어 신호를 출력하는 앤드 게이트;
    상기 제1 클럭 신호의 반전 신호에 응답하여 상기 제어 신호를 입력하고 상기 클럭 입력 인에이블 신호를 발생하는 제2 플립플롭을 구비하는 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서,
    상기 프리징된 제1 클럭 신호가 상기 지연 동기 회로 내 지연 셀들을 통과하여 상기 지연 동기 회로의 출력까지 전달되는 데 충분한 클럭 사이클 수만큼 상기 제1 플립플롭들이 존재하는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서, 상기 메모리 장치는
    상기 클럭 출력 인에이블 신호를 발생하는 클럭 출력 인에이블 신호 발생부를 더 구비하고,
    상기 클럭 출력 인에이블 신호 발생부는
    상기 제1 클럭 신호에 응답하여 클럭 인에이블 신호를 입력하는, 직렬 연결된 다수개의 플립플롭들;
    상기 플롭플롭들의 출력들을 입력하여 제어 신호를 발생하는 오아 게이트;
    상기 제어 신호를 입력하는 인버터;
    상기 인버터 출력을 반전시키고 지연시키는 제1 지연부;
    상기 인버터의 출력과 상기 제1 지연부의 출력을 입력하는 제1 낸드 게이트;
    상기 제1 낸드 게이트의 출력과 상기 클럭 출력 인에이블 신호를 입력하는 제2 낸드 게이트;
    상기 클럭 입력 인에이블 신호를 입력하는 버퍼부;
    상기 버퍼부의 출력을 반전시키고 지연시키는 제2 지연부;
    상기 버퍼부의 출력과 상기 제2 지연부의 출력을 입력하는 제3 낸드 게이트; 및
    상기 제2 낸드 게이트의 출력과 상기 제3 낸드 게이트의 출력을 입력하여 상기 클럭 출력 인에이블 신호를 출력하는 제4 낸드 게이트를 구비하는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서, 상기 메모리 장치는
    상기 제어 신호를 입력하고 지연시켜서 상기 파워 다운 신호를 발생하는 인버터 체인을 더 구비하는 것을 특징으로 하는 메모리 장치.
  8. 제6항에 있어서,
    상기 프리징된 제1 클럭 신호가 상기 지연 동기 회로 내 지연 셀들을 통과하여 상기 지연 동기 회로의 출력까지 전달되는 데 충분한 클럭 사이클 수만큼 상기 플립플롭들이 존재하는 것을 특징으로 하는 메모리 장치.
  9. 클럭 인에이블 신호에 응답하여 클럭 입력 인에이블 신호, 클럭 출력 인에이블 신호 및 파워 다운 신호를 발생하는 제어 회로부;
    상기 클럭 입력 인에이블 신호에 응답하여 제1 클럭 신호를 전달하는 제1 스위칭부;
    상기 제1 스위칭부를 통해 전달되는 상기 제1 클럭 신호를 입력하여 제2 클럭 신호를 발생하는 지연 동기 회로;
    상기 파워 다운 신호에 응답하여 상기 지연 동기 회로를 오프시키는 지연동기 회로 파워 다운부; 및
    상기 클럭 출력 인에이블 신호에 응답하여 상기 제2 클럭 신호를 전달하는 제2 스위칭부를 구비하는 것을 특징으로 하는 메모리 장치.
  10. 제9항에 있어서, 상기 제어 회로부는
    상기 제1 클럭 신호에 응답하여 상기 클럭 인에이블 신호를 입력하는, 직렬 연결된 다수개의 제1 플립플롭들;
    상기 제1 플립플롭들의 출력들을 입력하여 제어 신호를 출력하는 앤드 게이트;
    상기 제1 클럭 신호의 반전 신호에 응답하여 상기 제어 신호를 입력하고 상기 클럭 입력 인에이블 신호를 발생하는 제2 플립플롭을 구비하는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서,
    상기 프리징된 제1 클럭 신호가 상기 지연 동기 회로 내 지연 셀들을 통과하여 상기 지연 동기 회로의 출력까지 전달되는 데 충분한 클럭 사이클 수만큼 상기 제1 플립플롭들이 존재하는 것을 특징으로 하는 메모리 장치.
  12. 제9항에 있어서, 상기 제어 회로부는
    상기 제1 클럭 신호에 응답하여 상기 클럭 인에이블 신호를 입력하는, 직렬 연결된 다수개의 플립플롭들;
    상기 플롭플롭들의 출력들을 입력하여 제어 신호를 발생하는 오아 게이트;
    상기 제어 신호를 입력하는 인버터;
    상기 인버터 출력을 반전시키고 지연시키는 제1 지연부;
    상기 인버터의 출력과 상기 제1 지연부의 출력을 입력하는 제1 낸드 게이트;
    상기 제1 낸드 게이트의 출력과 상기 클럭 출력 인에이블 신호를 입력하는 제2 낸드 게이트;
    상기 클럭 입력 인에이블 신호를 입력하는 버퍼부;
    상기 버퍼부의 출력을 반전시키고 지연시키는 제2 지연부;
    상기 버퍼부의 출력과 상기 제2 지연부의 출력을 입력하는 제3 낸드 게이트; 및
    상기 제2 낸드 게이트의 출력과 상기 제3 낸드 게이트의 출력을 입력하여 상기 클럭 출력 인에이블 신호를 출력하는 제4 낸드 게이트를 구비하는 것을 특징으로 하는 메모리 장치.
  13. 제12항에 있어서,
    상기 프리징된 제1 클럭 신호가 상기 지연 동기 회로 내 지연 셀들을 통과하여 상기 지연 동기 회로의 출력까지 전달되는 데 충분한 클럭 사이클 수만큼 상기 플립플롭들이 존재하는 것을 특징으로 하는 메모리 장치.
  14. 제12항에 있어서, 상기 제어 회로부는
    상기 제어 신호를 입력하고 지연시켜서 상기 파워 다운 신호를 발생하는 인버터 체인을 더 구비하는 것을 특징으로 하는 메모리 장치.
  15. 제9항에 있어서, 상기 제1 스위칭부는
    상기 클럭 입력 인에이블 신호에 응답하여 상기 제1 클럭 신호를 전달하는 스위치; 및
    상기 스위치를 통해 전달되는 상기 제1 클럭 신호를 래치하는 래치부를 구비하는 것을 특징으로 하는 메모리 장치.
  16. 제9항에 있어서, 상기 제2 스위칭부는
    상기 클럭 출력 인에이블 신호에 응답하여 상기 제2 클럭 신호를 전달하는 스위치; 및
    상기 스위치를 통해 전달되는 상기 제2 클럭 신호를 래치하는 래치부를 구비하는 것을 특징으로 하는 메모리 장치.
  17. 제9항에 있어서, 상기 지연 동기 회로 파워 다운부는
    상기 파워 다운 신호에 응답하여 상기 지연 동기 회로의 접지 전압으로의 경로를 차단하는 전류 싱크부로 구성되는 것을 특징으로 하는 메모리 장치.
  18. 클럭 인에이블 신호에 응답하여 클럭 입력 인에이블 신호 및 클럭 출력 인에이블 신호를 발생하는 단계;
    상기 클럭 입력 인에이블 신호에 응답하여 제1 클럭 신호를 지연 동기 회로로 전달하거나 프리징시키는 단계;
    상기 지연 동기 회로에서 상기 제1 클럭 신호에 동기되는 제2 클럭 신호를 발생하는 단계;
    상기 클럭 출력 인에이블 신호에 응답하여 상기 제2 클럭 신호를 데이터 출력 버퍼로 전달하는 단계;
    상기 클럭 인에이블 신호의 비활성화 구간이 소정의 클럭 사이클 동안 연속되는 경우, 파워 다운 신호를 발생하는 단계; 및
    상기 파워 다운 신호에 응답하여 상기 지연 동기 회로를 오프시키는 단계를 구비하는 것을 특징으로 하는 지연 동기 회로 제어 방법.
  19. 제18항에 있어서, 상기 파워 다운 신호는
    상기 프리징된 제1 클럭 신호가 상기 지연 동기 회로 내 지연 셀들을 통과하여 상기 지연 동기 회로의 출력까지 전달되는 데 충분한 클럭 사이클 후에 발생되는 것을 특징으로 하는 지연 동기 회로 제어 방법.
  20. 제18항에 있어서, 상기 클럭 입력 인에이블 신호는
    상기 클럭 인에이블 신호가 비활성화되는 시점 이후의 상기 제1 클럭 신호의 에지에 응답하여 비활성화되는 것을 특징으로 하는 지연 동기 회로 제어 방법.
  21. 제18항에 있어서, 상기 클럭 입력 인에이블 신호는
    상기 클럭 인에이블 신호가 활성화되는 시점으로부터, 상기 프리징된 제1 클럭 신호가 상기 지연 동기 회로 내 지연 셀들을 통과하여 상기 지연 동기 회로의 출력까지 전달되는 데 충분한 상기 제1 클럭 신호의 클럭 사이클 후에 활성화되는 것을 특징으로 하는 지연 동기 회로 제어 방법.
  22. 제18항에 있어서, 상기 클럭 출력 인에이블 신호는
    상기 클럭 인에이블 신호가 비활성화 또는 활성화되는 시점으로부터, 상기 프리징된 제1 클럭 신호가 상기 지연 동기 회로 내 지연 셀들을 통과하여 상기 지연 동기 회로의 출력까지 전달되는 데 충분한 상기 제1 클럭 신호의 클럭 사이클 후에 비활성화 또는 활성화되는 것을 특징으로 하는 지연 동기 회로 제어 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101497777B1 (ko) * 2009-12-30 2015-03-02 마이크론 테크놀로지, 인크. 클록 입력 버퍼 제어
US9997222B1 (en) 2016-12-09 2018-06-12 SK Hynix Inc. Semiconductor devices

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100902058B1 (ko) * 2008-01-07 2009-06-09 주식회사 하이닉스반도체 반도체 집적 회로 및 그의 제어 방법
KR101062743B1 (ko) * 2009-04-15 2011-09-06 주식회사 하이닉스반도체 반도체 집적 회로 및 그 제어 방법
US8963597B1 (en) * 2013-10-02 2015-02-24 Nanya Technology Corporation Cross-domain enablement method and electronic apparatus
KR20150064404A (ko) * 2013-12-03 2015-06-11 에스케이하이닉스 주식회사 반도체 장치
TWI546655B (zh) * 2014-01-10 2016-08-21 瑞昱半導體股份有限公司 電子裝置、功能單元及其關機方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6337589B1 (en) * 1997-09-11 2002-01-08 Mitsubishi Denki Kabushiki Kaisha Phase-lock loop with independent phase and frequency adjustments
JP4006072B2 (ja) * 1997-12-16 2007-11-14 富士通株式会社 半導体集積回路装置
JP4178225B2 (ja) * 1998-06-30 2008-11-12 富士通マイクロエレクトロニクス株式会社 集積回路装置
JP2002100980A (ja) 2000-09-21 2002-04-05 Ricoh Co Ltd Ｄｌｌ回路
JP4104886B2 (ja) 2002-03-20 2008-06-18 株式会社ルネサステクノロジ 半導体装置
KR100889323B1 (ko) 2002-11-27 2009-03-18 주식회사 하이닉스반도체 지연 고정 루프 회로용 입력 버퍼
US7151398B2 (en) * 2003-08-26 2006-12-19 Integrated Device Technology, Inc. Clock signal generators having programmable full-period clock skew control
US7218158B2 (en) * 2004-08-27 2007-05-15 Micron Technology, Inc. Self-timed fine tuning control
US7148730B2 (en) * 2004-12-27 2006-12-12 Ana Semiconductor Z-state circuit for phase-locked loops
JP4764270B2 (ja) * 2005-09-29 2011-08-31 株式会社ハイニックスセミコンダクター ロックフェイル防止のための遅延固定ループクロックの生成方法及びその装置
KR100668861B1 (ko) * 2005-10-06 2007-01-16 주식회사 하이닉스반도체 Ｄｌｌ 회로
KR100680975B1 (ko) * 2006-01-13 2007-02-09 주식회사 하이닉스반도체 파워다운 모드 제어 회로
KR100779381B1 (ko) * 2006-05-15 2007-11-23 주식회사 하이닉스반도체 감소된 면적을 가지는 ｄｌｌ과 이를 포함하는 반도체메모리 장치 및 그 락킹 동작 방법
KR100784907B1 (ko) * 2006-06-30 2007-12-11 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
US7921318B2 (en) * 2007-05-17 2011-04-05 Globalfoundries Inc. Techniques for integrated circuit clock management using pulse skipping
US7515003B2 (en) * 2007-05-30 2009-04-07 Ana Semiconductor Filter-based lock-in circuits for PLL and fast system startup
KR100907002B1 (ko) * 2007-07-12 2009-07-08 주식회사 하이닉스반도체 지연 동기 루프 및 그의 제어 방법
KR100881401B1 (ko) * 2007-11-02 2009-02-02 주식회사 하이닉스반도체 클럭 동기화 회로 및 클럭 동기화 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101497777B1 (ko) * 2009-12-30 2015-03-02 마이크론 테크놀로지, 인크. 클록 입력 버퍼 제어
US9997222B1 (en) 2016-12-09 2018-06-12 SK Hynix Inc. Semiconductor devices

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