TWI502587B - 控制時鐘輸入緩衝器之技術 - Google Patents

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TWI502587B TW099146570A TW99146570A TWI502587B TW I502587 B TWI502587 B TW I502587B TW 099146570 A TW099146570 A TW 099146570A TW 99146570 A TW99146570 A TW 99146570A TW I502587 B TWI502587 B TW I502587B
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Description

控制時鐘輸入緩衝器之技術 技術領域
本發明大體上有關於時鐘輸入緩衝器。
 發明背景
通常，時鐘輸入緩衝器被用來控制各種電路的輸入。例如，對於一低功率雙倍資料速率2(LPDDR2)同步動態隨機存取記憶體(LPDDR2-S(SDRAM))或非依電性記憶體(LPDDR2-N)，使用一時鐘啟用(CKE)輸入信號可禁用除時鐘外的所有信號的輸入緩衝器。即便在時鐘穩定時，時鐘輸入緩衝器也消耗功率，因為時鐘輸入緩衝器是用一差動放大器來實施。
依據本發明之一實施例，係特地提出一種方法，其包含以下步驟：基於一時鐘信號之切換的檢測來控制一緩衝器的功率消耗。
圖式簡單說明
第1圖是一實施例的一電路示意圖；第2圖是本發明之一實施例的一更詳細電路示意圖；第3圖是依據一實施例之時鐘啟用信號的一時序圖；第4圖是依據一實施例之時鐘及時鐘反向信號之一時序圖；第5圖是依據一實施例之CLK_int信號的一時序圖；第6圖是依據一實施例之INPUT_ENABLE信號的一時序圖；第7圖是依據一實施例之信號CLK_EN_RST的一時序圖；第8圖是依據一實施例之CLK_EN_SET信號的一時序圖；第9圖是依據一實施例之CLK_BUFF_ENABLE信號的一時序圖；第10圖是一實施例的一流程圖。
 詳細說明
參考第1圖，一積體電路封裝11可包括觸點10、12、16、18、及20。積體電路封裝11可封閉一積體電路52，積體電路52耦接至緩衝器14、22及24。緩衝器緩衝來自觸點10、12、16、18、及20的輸入信號。一啟用電路50可控制緩衝器14及24的功率消耗以禁用它們來減小功率消耗，及進而快速啟用它們以供進行積體電路操作。
在一些實施例中，啟用電路50藉由將一啟用信號提供至緩衝器24的EN輸入來使緩衝器24功率降低以尤其地減小其功率消耗。接著，在一些實施例中，當期望操作積體電路52時，緩衝器24可被快速啟用。舉例而言，在一些實施例中，響應於一時鐘信號之一指定數目的切換，緩衝器24可快速啟用。這例如針對低功率雙倍資料速率2記憶體特別有利。
觸點10、12、16、18、及20可在一積體電路封裝11之外，及電路52可以是封裝11內的一積體電路晶片。電路52例如可以是一記憶體電路，及作為一範例，晶片52可以是一低功率雙倍資料速率2記憶體。
輸入緩衝器14(在第1圖中僅繪示一個)可耦接至觸點10及12。觸點10可與輸入信號Vref或參考電壓相關聯，及觸點12可針對其它輸入。因而，觸點10及12可與一積體電路封裝外的各種不同連接器相關聯。這些連接器可以是焊墊、接腳、錫球、插槽、或積體電路封裝化中所使用的各種電連接器中的任一者。此外，可有針對時鐘啟用信號的一觸點16、針對時鐘信號的一觸點18、及針對時鐘反向信號的一觸點20。
參考第2圖，來自觸點16的時鐘啟用信號進入一緩衝器22，緩衝器22轉而耦接至啟用電路50，及特別地，在一實施例中耦接至一DQ正反器34。在一實施例中，DQ正反器34具有一時鐘輸入CK、一輸入D、及一輸出Q。DQ正反器34可受邊緣觸發，及在一實施例中，可受正緣觸發。在時鐘(CK)的上升邊緣，輸入D可被取樣及傳遞至輸出Q。在其它時候，輸入D可忽略。
時鐘觸點18可耦接至一緩衝器24，緩衝器24輸出一信號CLK_int 28，信號CLK_int 28是DQ正反器34的時鐘(CK)輸入。到緩衝器24的負輸入來自時鐘反向觸點20。
來自觸點18的時鐘信號亦可通過一低功率消耗互補金屬氧化物半導體(CMOS)緩衝器26以產生一CLK_CMOS信號30，在一實施例中，CLK_CMOS信號30變為時鐘檢測器31的時鐘輸入。時鐘檢測器輸出(CLK_EN_SET)33可提供至一SR閂鎖器32的設定端。重置端可耦接至來自一下降邊緣檢測器35的輸出之CLK_EN_RST信號37。在一實施例中，下降邊緣檢測器35檢測來自DQ正反器34的INPUT_ENABLE信號36的下降邊緣。
SR閂鎖器32的Q輸出為信號CLK_BUFF_ENABLE 38,在一實施例中，信號CLK_BUFF_ENABLE 38提供至緩衝器24的啟用輸入。SR閂鎖器32的輸出Q在設定經脉衝化為低及重置為高時可為低，及在設定為高且重置為低時可為高。在來自SR閂鎖器32的輸出Q的信號38為高時，緩衝器24可被啟用。當信號38為低時，緩衝器24可被禁用，造成功率節省。
時鐘輸入緩衝器24在時鐘CLK穩定時也消耗功率，例如當緩衝器24以一差動放大器實施時。時鐘差動輸入緩衝器24可在時鐘啟用信號斷開時禁用以減小電流消耗。事實上，在一些實施例中，電流消耗可在待機電流的範圍內。在一些實施例中，啟用在功率降低出口的時鐘輸入緩衝器24所需時間可以是客觀存在的，因為時鐘輸入用來閂鎖例如一LPDDR2記憶體中的命令/位址匯流排。
在電路52是一LPDDR2記憶體的情況下，在一實施例中，在增加時鐘啟用信號以退出功率降低之前，時鐘可切換兩次。時鐘檢測器31可用專用電路檢測時鐘切換以提前啟用時鐘差動輸入緩衝器。
時鐘差動輸入緩衝器24在當積體電路52進入功率降低模式時可被禁用，及在當時鐘開始再次切換時可被啟用。檢測器31可檢測時鐘切換(例如，一或多個切換)且可啟用時鐘差動輸入緩衝器24。
因而，參考第3圖，在此範例中，時鐘啟用(CKE)信號可在一高功率消耗週期期間下降以轉變至一功率降低、較低功率消耗模式。在第4圖中時鐘(CLK)信號用實線繪示及時鐘反向(CLK#)信號用虛線繪示。CLK_int信號28是緩衝時鐘信號，如第5圖所示。
時鐘啟用信號(第3圖)的下降後接CLK_int信號28(第5圖)的一上升邊緣可如箭頭A所指出觸發第6圖中繪示的INPUT_ENABLE信號36。因而，該信號36在時鐘啟用信號之降低的一延遲之後可下降。INPUT_ENABLE信號36的下降邊緣觸發下降邊緣檢測器35(第2圖)，如箭頭B所指出，以發出第7圖中繪示的CLK_EN_RST信號37。信號37觸發SR閂鎖器以發出CLK-BUFF_ENABLE信號38，如箭頭C所指出。在一實施例中，下降信號38使緩衝器24功率降低。INPUT_ENABLE信號36可啟用或禁用第2圖中的緩衝器14。
因而，由於包括緩衝器24之輸入緩衝器上的功率消耗，功率消耗自高功率消耗轉變，及在包括緩衝器24之所有輸入緩衝器功率降低時進入一較低功率消耗狀態。
在一實施例中，當CLK信號(第4圖)經歷兩個週期時，時鐘檢測器31如箭頭F所指出回應，致使閂鎖器32的設定輸入反轉使得其輸出信號38走高(第9圖)，如箭頭G所指出。這啟用緩衝器24，如箭頭D所指出，及CLK_int信號28。
在用上升時鐘啟用的第一個CLK_int上升邊緣，輸出INPUT_ENABLE信號36(第6圖)切換至高，如箭頭E所指出。因而，時鐘輸入緩衝器24可降低功率以節省功率消耗及可響應於時鐘(CLK)信號的切換而重新增大功率。
在文中所描述的實施例中，時鐘信號(第4圖)上升邊緣(在時鐘的一不活動週期之後)產生CLK_EN_SET信號33(第7圖)的一脉衝。時鐘檢測器31的輸出設定CLK_BUFF_ENABLE信號38(第9圖)且啟用CLK/CLK#差動緩衝器24。
參考第10圖，功率控制序列54能以軟體、硬體、或韌體來實施。在一軟體實施例中，其可由儲存於諸如一半導體、光或磁記憶體的一電腦可讀媒體中的指令來實施。指令由一處理器或控制器來執行。舉例而言，指令可儲存於啟用電路50的一儲存器中且由依據一實施例的一啟用電路處理器執行。
初始地，在菱形56處的一檢查判定一時鐘啟用信號是否已為低。如果為低，如區塊58所指出實施一功率降低或功率減小。接著，在區塊60，當時鐘信號再次啟動時，檢測時鐘信號。此檢測可包括對時鐘切換的數目計數。當檢測到時(或，例如，超出一臨界數目的切換)，如菱形62處判定，則電路增大功率，如區塊64所指出。
在本說明書中提及“一實施例”意為，實施例中所描述的一特定特徵、結構、或特性被包括於於本發明所包含的至少一實施形態中。因而，出現措辭“一實施例”未必指同一實施例。此外，特定特徵、結構、或特性能以除了所說明特定實施例之外之其他適當的形式來代替，且所有此類形式可被包含於本申請案的申請專利範圍中。
雖然已就一有限數目的實施例描述了本發明，但熟於此技者將瞭解，由此而來的許多修改及變化。屬意是，後附申請專利範圍涵蓋落入本發明之真實精神及範圍內的所有此類修改及變化。
10、12、16、18、20．．．觸點
11．．．積體電路封裝
14、22、24．．．緩衝器
30．．．CLK_CMOS信號
31．．．時鐘檢測器
32．．．SR閂鎖器、閂鎖器
33．．．CLK_EN_SET信號
34．．．DQ正反器
35．．．下降邊緣檢測器
36．．．INPUT_ENABLE信號
37．．．CLK_EN_RST信號
38．．．CLK-BUFF_ENABLE信號、下降信號
50．．．啟用電路
52．．．積體電路、電路、晶片
54．．．功率控制序列
56、62．．．菱形
58、60、64．．．區塊
第1圖是一實施例的一電路示意圖；
第2圖是本發明之一實施例的一更詳細電路示意圖；
第3圖是依據一實施例之時鐘啟用信號的一時序圖；
第4圖是依據一實施例之時鐘及時鐘反向信號之一時序圖；
第5圖是依據一實施例之CLK_int信號的一時序圖；
第6圖是依據一實施例之INPUT_ENABLE信號的一時序圖；
第7圖是依據一實施例之信號CLK_EN_RST的一時序圖；
第8圖是依據一實施例之CLK_EN_SET信號的一時序圖；
第9圖是依據一實施例之CLK_BUFF_ENABLE信號的一時序圖；
第10圖是一實施例的一流程圖。
10、12、16、18、20．．．觸點
11．．．積體電路封裝
14、22、24．．．緩衝器
50．．．啟用電路
52．．．積體電路、電路、晶片

Claims (16)

  1. 一種用於控制一積體電路之方法，其包含以下步驟：基於一時鐘信號之切換的檢測來控制一緩衝器的功率消耗；及以一閂鎖器產生一信號來響應於該閂鎖器接收一正反器之一重置信號而降低該緩衝器的功率。
  2. 如申請專利範圍第1項所述之方法，其包括響應於一功率降低狀態而降低該緩衝器的功率之步驟。
  3. 如申請專利範圍第1項所述之方法，其中該閂鎖器是一SR閂鎖器及在該時鐘信號的切換數目超出一臨界值時將一信號提供至該SR閂鎖器。
  4. 如申請專利範圍第3項所述之方法，其包括輸出來自該SR閂鎖器的一信號以降低該緩衝器的功率之步驟。
  5. 如申請專利範圍第1項所述之方法，其包括對該時鐘信號之一預定數目的切換計數以增大該緩衝器的功率至一較高功率消耗模式之步驟。
  6. 如申請專利範圍第1項所述之方法，其包括使用該緩衝器來將該時鐘信號提供至一積體電路晶片之步驟。
  7. 如申請專利範圍第6項所述之方法，其包括使用該緩衝器來將該時鐘信號供應至一低功率雙倍資料速率2記憶體之步驟。
  8. 一種積體電路，其包含：一積體電路晶片；一緩衝器，其用以將一時鐘信號供應至該積體電路 晶片；及一裝置，其用以響應於該時鐘信號之循環的檢測而增加該緩衝器的功率消耗，該裝置包含：一檢測器，其用以對該時鐘信號的一週期數目計數；及一閂鎖器，其耦接至該檢測器且經組態以於該時鐘信號的該週期數目達到一臨界值時產生一輸出信號，且進一步經組態以將該輸出信號供應至該緩衝器以使該緩衝器能夠轉變至一增加功率消耗模式。
  9. 如申請專利範圍第8項所述之電路，其中該電路是一記憶體。
  10. 如申請專利範圍第9項所述之電路，其中該電路是一低功率雙倍資料速率2記憶體。
  11. 如申請專利範圍第8項所述之電路，其進一步包括一閂鎖器，該閂鎖器耦接至該緩衝器的輸出並具有耦接至該正反器以重置該正反器的一輸出。
  12. 一種記憶體，其包含：一記憶體積體電路晶片；耦接至該晶片的一緩衝器，該緩衝器經組態以接收一第一時鐘信號及用以將一第二時鐘信號供應至該晶片；及一電路，該電路響應於該第一時鐘信號的切換而控制該緩衝器的功率消耗，該電路包含：一檢測器，其經組態以接收該第一時鐘信號且進 一步經組態以響應於該第一時鐘信號的一週期數目達到一臨界值而提供一設定信號；及一閂鎖器，其經組態以接收該設定信號且進一步經組態以響應於該設定信號而啟用該緩衝器。
  13. 如申請專利範圍第12項所述之記憶體，其中該記憶體是一低功率雙倍資料速率2記憶體。
  14. 如申請專利範圍第12項所述之記憶體，其中該臨界值係兩個時鐘週期。
  15. 如申請專利範圍第12項所述之記憶體，其包括耦接至該緩衝器的輸出之一DQ正反器。
  16. 如申請專利範圍第15項所述之記憶體，其中該閂鎖器係一SR閂鎖器，該SR閂鎖器耦接至該檢測器並具有耦接至該DQ正反器的輸出之一重置接腳。
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