CN1956096A - 存储器装置输入缓冲器、相关的存储器装置、控制器及系统 - Google Patents

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Abstract

提供一种存储器装置的输入缓冲器、存储器控制器、以及利用其的存储器系统。响应于表示芯片选择信息的第一信号和表示功率降低信息的第二信号来启动或禁止存储器装置的输入缓冲器，并且只有当第二信号表示非功率降低模式并且第一信号表示芯片选择状态时，才启动输入缓冲器。输入缓冲器至少从由行地址选通脉冲输入缓冲器、列地址选通脉冲输入缓冲器、和地址输入缓冲器组成的组群中选择一个。

Description

存储器装置输入缓冲器、相关的存储器装置、控制器及系统
技术领域
本发明实施例通常涉及一种存储器装置，特别地，本发明实施例涉及一种存储器装置输入缓冲器，结合所述输入缓冲器的存储器装置，适于与这种存储器装置使用的存储器控制器，以及相关的存储器系统。
要求2005年9月10日提交的韩国专利申请号10-2005-0084425的优先权，其主题在此作为参考。
背景技术
在传统同步存储器装置中，输入缓冲器接收由外界传输的输入信号并且根据与参考时钟同步产生的内部时钟信号存储输入信号。
图1是说明传统存储器装置的操作的时序图。图1示出了通常应用到传统存储器装置的多个输入信号，该多个信号包括时钟信号(CLK)、芯片选择信号(/CS)、行地址选通脉冲信号(/RAS)、列地址选通脉冲信号(/CAS)、写使能信号(/WE)、和地址信号(ADDR)。同样在图1中，周期“ts”表示各种输入信号的建立时间周期而“th”表示各种输入信号的保持时间周期。
图1所说明的实例中，用于各个输入信号的建立时间“ts”为在CLK信号转换(如，所示实例中在时刻t1处从低到高的转换)之前电路(如，缓冲器、锁存器、触发器等等)的定义点上提供的每个输入信号期间的时间周期。用于各个输入信号的保持时间“th”是随着CLK信号在时刻t1处的转换所保持的逻辑状态(逻辑“高”或“低”)期间的时间周期。
参考图1，所有各种输入信号的建立时间“ts”和保持时间“th”是由关于时刻t1处所指示的CLK信号转换来确定的。然而，当CLK信号在高频上(即，快速转换)运行时，这种输入信号提供的方法成为值得怀疑的问题。当CLK信号随着频率的上升而减少时，用于建立和保持周期的可用时间将有限地增加。遗憾地，在许多情况中通过增加操作速率和相应高的时钟频率来描述同步存储器装置的出现。
另外应当指出，传统的同步存储器装置还可以通过多种不同的操作模式来描述。这些操作模式通常包括适于节约功耗的功率降低模式和其中执行操作命令的正常操作(即，非功率降低)模式。
表1是示出在非功率降低和功率降低操作模式的情况下所选择的和通常使用的命令(如，等待、激活、读取、写入、预充电、和功率降低)的真值表。也可以在命令情况中说明所选择的输入信号的状态。
表1
 模式    命令  CKE   /CS   /RAS   /CAS   /WE    ADDR
 非功率降低    等待  H   H   ×   ×   ×    ×
   激活  H   L   L   L   H    H/L
   读取  H   L   H   H   H    H/L
   写入  H   L   H   H   L    H/L
   预充电  H   L   L   H   L    ×
 功率降低    功率降低  L   ×   ×   ×   ×    ×
  表1中，H表示逻辑“高”信号状态，L表示逻辑“低”信号状态，而×表示“不关注”状态。
图2是传统存储器装置输入信号部分200的结构图。如所示，输入信号部分200包括多个输入缓冲器210到270，和多个锁存器电路230-1到270-1。
即，传统存储器装置的输入信号部分200包括接收CKE信号的时钟使能(CKE)缓冲器210、接收CLK信号的时钟(CLK)缓冲器220、接收CS信号的芯片选择(CS)缓冲器230、接收/RAS信号的行地址选通脉冲(/RAS)缓冲器240、接收/CAS信号的列地址选通脉冲(/CAS)缓冲器250、接收/WE信号的写使能(/WE)缓冲器260、和接收ADDR信号的地址(ADDR)缓冲器270。
在CKE缓冲器210输出的内部时钟使能信号PCKE的控制下，启动和禁止输入缓冲器220到270。
如图2所示，输入信号部分200进一步包括锁存器电路230-1、240-1、250-1、260-1和270-1。锁存器电路230-1到270-1响应于CLK缓冲器220输出的内部时钟信号PCLK而分别地锁定来自输入缓冲器230到270的输出信号。
在功率降低模式中(见表1)，响应于CKE缓冲器210(其保持在启动)输出的内部时钟使能信号PCKE的第一逻辑电平而禁止输入缓冲器220到270。在这种方式下，另一方面由输入缓冲器220到270消耗的功耗在功率降低模式中减小。另一方面，在非功率降低模式中，响应于CKE缓冲器210输出的内部时钟使能信号PCKE的第二逻辑电平而启动输入缓冲器220到270。
在这种典型电路的情况中，认识到随着CLK信号频率的增加，输入信号维持适当建立和保持时间是困难的，为了稳定地存储作为锁存器电路230-1到270-1中的内部信号的多种输入信号，通常必需在正常(非功率降低)操作模式中连续地启动输入缓冲器220到270。正常(非功率降低)操作模式中由输入缓冲器消耗的功率是不可忽略的，尤其当需要最小功率消耗的便携式装置中使用存储器装置时。例如，这种便携式装置包括个人数字助理(PDA)、笔记本计算机、移动通信装置，等等。
发明内容
在一个实施例中，本发明提供一种用于响应于芯片选择信号和指示功率降低信息的功率降低信号而启动和禁止的存储器装置的输入缓冲器。
在相关实施例中，当功率降低信号指示非功率降低模式并且芯片选择信号指示芯片选择状态时，启动输入缓冲器，而当功率降低信号指示功率降低模式或芯片选择信号指示非芯片选择状态时，禁止输入缓冲器。
在其他相关实施例中，输入缓冲器包括至少从由行地址选通脉冲输入缓冲器、列地址选通脉冲输入缓冲器、写使能缓冲器、和地址输入缓冲器组成的组群中选择缓冲器。
另一实施例中，本发明提供一种存储器装置，包括：适于接收具有周期性出现的第一和第二CLK信号类型转换的时钟信号的时钟缓冲器、适于接收具有与第一时刻处出现的第一CLK信号类型转换相关地定义的建立时间和保持时间的芯片选择信号的第一输入缓冲器、以及适于接收至少不同于芯片选择信号并具有与第二时刻处出现的第二CLK信号类型转换相关地定义的建立时间和保持时间的输入信号至少一个第二输入缓冲器。
在另一实施例中，本发明提供一种存储器控制器，包括：适于产生具有周期性出现的第一和第二CLK信号类型转换的时钟信号的电路，适于产生具有与第一时刻处出现的第一CLK信号类型转换相关地定义的建立时间和保持时间的芯片选择信号的电路，以及适于产生不同于芯片选择信号并具有涉及第二时刻出现的第二CLK信号类型转换所定义的建立时间和保持时间的至少一个输入信号的至少一个电路。
在另一实施例中，本发明提供一种存储器系统，包括：适于与时钟信号相关地产生预定输入信号的存储器控制器，该时钟信号具有周期性出现的第一和第二CLK信号类型转换；以及适于响应于输入信号而执行存储操作的存储器，其中该输入信号包括具有与第一时刻处出现的第一CLK信号类型转换相关地定义的建立时间和保持时间的芯片选择信号、和至少一个具有与第二时刻处出现第二CLK信号类型转换相关地定义的建立时间和保持时间的其他输入信号。
附图说明
图1是传统存储器装置中输入信号的时序图；
图2是传统存储器装置的输入部分的框图；
图3是根据本发明的实施例的输入信号的时序图；
图4是根据本发明的实施例的存储器装置输入部分的框图；
图5A、5B和5C是根据本发明实施例的、图4所示的输入缓冲器的电路图；以及
图6是示出根据本发明的实施例的存储器系统的框图。
具体实施方式
下文，将充分地参考附图描述本发明，其中示出本发明的典型实施例。然而，可以以多种不同形式来实施本发明，并且本发明并不应理解为限于这里所阐述的实施例；相反地，提供这些实施例，使得该公开是完全并完整的，并且向本领域技术人员充分地传达本发明的概念。附图中，相同参考数字表示相同或相似的元件。
图3是示出根据本发明实施例的存储器装置的操作的时序图。图3说明涉及时钟(CLK)信号的、对存储器装置的多种输入信号。典型的输入信号包括：芯片选择信号(/CS)、行地址选通脉冲信号(/RAS)、列地址选通脉冲信号(/CAS)、写使能信号(/WE)、和地址信号(ADDR)。如图1，术语“ts”表示每个输入信号/CS、/RAS、/CAS、/WE和ADDR的信号建立时间而“th”表示每个输入信号/CS、/RAS、/CAS、/WE和ADDR的信号保持时间。这里指出，对于输入信号/CS的建立和保持时间不同于输入信号/RAS、/CAS、/WE和ADDR。
即，在图3说明的实例中，与第一时刻T1处的时钟信号(CLK)转换的第一类型(如，时钟(CLK)信号从高到低的转换)相关地定义芯片选择(/CS)信号的建立时间“ts”和保持时间“th”。相反，与继时刻T1之后的第二时刻T2处的时钟信号(CLK)转换的第二类型(如，时钟(CLK)信号从低到高的转换)相关地定义其他输入信号(行地址选通脉冲信(/RAS)、列地址选通脉冲(/CAS)信号、写使能(/WE)信号、和地址(ADDR)信号)的建立时间和保持时间。
以这种方式，芯片选择(/CS)信号在时刻T1处出现第一CLK转换类型时建立(即，在稳定状态下确立)，并且这种状态一直从保持时间周期维持到出现第二CLK转换类型的第二时间周期T2。
图4说明根据本发明一个实施例的存储器装置的输入信号部分400。
参考图4，输入信号部分400包括接收CKE输入信号的时钟使能(CKE)缓冲器410、接收CLK信号的CLK缓冲器420、接收/CS输入信号的/CS缓冲器430、接收/RAS输入信号的/RAS缓冲器440、接收/CAS输入信号的/CAS缓冲器450、接收/WE输入信号的/WE缓冲器460、和接收ADDR输入信号的地址缓冲器470。另外，输入信号部分400包括分别连接到/CS缓冲器430、/RAS缓冲器440、/CAS缓冲器450、/WE缓冲器460和地址缓冲器470的相应输出的锁存器电路431、441、451和471。
为了简化图4，仅说明单个ADDR缓冲器470。然而，在实际实现中，输入信号部分400会包括多个ADDR缓冲器470。
CKE缓冲器410响应于CKE信号而将内部时钟使能(PCKE)信号输出到缓冲器420到470。在功率降低模式期间，通过PCKE信号禁止缓冲器420到470的操作。
CLK缓冲器420接收CLK信号，以产生PCLK信号并将PCLK信号共同提供给锁存器电路431到471的每一个。
/CS缓冲器430接收/CS信号并且将/CS信号传输给第一锁存器电路431。第一锁存器电路431响应于根据第一CLK信号类型转换所产生的PCLK信号锁定内部芯片选择(PCS)信号。
PCS信号被共同传输到/RAS缓冲器440、/CAS缓冲器450、/WE缓冲器460、和地址缓冲器470。响应于PCKE信号和PCS信号两者而确定RAS缓冲器440、/CAS缓冲器450、/WE缓冲器460、和地址缓冲器470的操作状态。
换句话说，响应于包括功率降低指示的PCKE信号和包括芯片选择状态的PCS信号来启动或禁止/RAS缓冲器440、/CAS缓冲器450、/WE缓冲器460、和地址缓冲器470。
响应于根据第二CLK信号类型转换所产生的PCLK信号，第二至第五锁存器电路441到471存储作为内部信号的、来自相应缓冲器440到470的输出信号。
图5A是根据本发明一个实施例进一步说明图4的CLK缓冲器420的电路图。
图5A的实例中的CLK缓冲器420包括使能单元511和放大单元512。使能单元511起开关的作用，其基于功率降低信息的PCKE信号(从CKE缓冲器410接收)指示的逻辑电平选择性地启动或禁止放大单元512。在这个实例中，使能单元511是响应于PCKE信号而导通和关断的PMOS晶体管。
放大单元512接收CLK输入信号，其周期转换相应地产生内部时钟PCLK信号。例如，参考图3，第一CLK信号类型转换在时刻T1和T3时为低电平状态，而第二CLK信号类型转换在时刻T2时为高电平状态。这里为了解释的目的，PCLK信号包括响应于第一CLK信号类型转换出现的第一逻辑类型PCLK信号部分，和响应于第二CLK信号类型转换出现的第二逻辑电平PCLK信号部分。
图5B是根据本发明一个实施例进一步说明图4的/CS缓冲器430和锁存器电路431的电路图。
图5B实例中的/CS缓冲器430包括使能单元521和放大单元522。在图5B中，还包括图4所示的锁存器电路431。使能单元521起开关的作用，基于包括功率降低信息的PCKE信号的逻辑电平来启动或禁止放大单元522的操作。使能单元521是响应PCKE信号来导通和关断的晶体管。
当使能单元521导通时，放大单元522接收/CS信号并且将所接收的/CS信号传输到锁存器电路431。锁存器单元421包括开关S1和锁存器L1。
响应于PCLK信号的低转换导通开关S1并且该开关S1将PCS信号存储到锁存器L1中。这里，与时刻T1处的第一CLK信号类型转换相关地定义/CS信号的建立和保持时间。
图5C是根据本发明一个实施例进一步说明图4的/RAS缓冲器440锁存器电路441的电路图。/CAS缓冲器250和锁存器电路250-1、/WE缓冲器260和锁存器电路260-1、以及ADDR缓冲器470和锁存器电路270-1可以是相似的构造。相应地，图5C还示出这些输入缓冲器和锁存器电路的输入信号和内部信号。
图5C实例的/RAS缓冲器440包括使能单元531和放大单元532。在图5C中，还包括图4中所示的锁存器电路441。使能电路531包括接收PCKE信号和PCS信号的逻辑装置OR1，以及接收逻辑装置OR1的输出的开关P1。
仅当PCKE信号为逻辑低时，即，当逻辑低指示操作的功率降低模式时，并且当PCS信号的逻辑低指示芯片选择(/CS)状态时，逻辑装置OR1使能开关P1。
仅当开关P1导通时，放大单元532接收/RAS信号并且将所接收的/RAS信号传输到锁存器电路441。锁存器电路441包括开关S2和锁存器L2。响应于PCLK信号的第二类型转换，开关S2将所接收的/RAS信号作为内部信号PRAS存储在锁存器L2中。
在图5C中，为了方便描述，仅说明和描述了/RAS缓冲器440，但/CAS缓冲器450、/WE缓冲器460、和/或ADDR缓冲器470具有相同的结构。
在下文中，将参考表1、图3、4和5描述根据前实施例叙述设计的存储器装置的操作。
首先，接收低CKE信号，并作为响应，PCKE信号在功率降低操作模式期间变高。当PCKE信号变高时，关断除CKE缓冲器410外的缓冲器420到470的各个使能单元，从而禁止缓冲器420到470的操作。这样，在功率降低模式期间，最小化缓冲器420到470的功率消耗。
然后，接收高CKE信号，并作为响应，PCKE信号在非功率降低操作模式的等待状态期间变低。当PCKE信号变低时，导通CKE缓冲器410、和/CS缓冲器430的使能单元511或521，从而启动CKE缓冲器410、和/CS缓冲器430的使能单元511或521的操作。
然后，CLK缓冲器410将PCLK信号输出到缓冲器430到470。/CS缓冲器430接收高/CS信号，并且锁存器电路431在PCLK信号的第一类型转换期间存储高PCS信号。
因此，通过使能单元的逻辑装置OR1关断/RAS缓冲器440、/CAS缓冲器450、/WE缓冲器460、和地址缓冲器470的开关P1，从而禁止/RAS缓冲器440、/CAS缓冲器450、/WE缓冲器460、和地址缓冲器470的操作。
如图3所示，当在非功率降低模式期间接收到命令时，先前已响应于时刻T1处第一CLK信号类型转换而确立了建立状态的/CS信号从相应的保持时间维持到时刻T2。
在/CS信号的锁存器电路431中，在时刻T1处的第一CLK信号类型转换期间通过PCLK信号的相应低转换而导通开关S1，并且锁存器L1存储低PCS信号。
低PCS信号与低PCKE信号一起输入到/RAS缓冲器440、/CAS缓冲器450、/WE缓冲器460、和地址缓冲器470的使能单元531的逻辑装置OR1，以导通开关P1。因此，缓冲器440到470的放大单元开始操作。
此时，如图3所示，响应于根据时刻T2时的第二CLK信号类型转换的PCLK信号的高转换，在对应于内部信号的锁存器中，/RAS缓冲器440、/CAS缓冲器450、/WE缓冲器460、和地址缓冲器470存储确定建立时间ts和保持时间th的信号。
同样，随着/CS信号在时刻T3处变高，PCS信号变高。因此，关断/RAS缓冲器440、/CAS缓冲器450、/WE缓冲器460、和地址缓冲器470的使能单元，从而禁止缓冲器440到470的操作。
从而，仅对最小周期时间启动缓冲器的操作，其中接收存储器操作所需的输入信号，从而最小化涉及缓冲器的功率消耗。为此，响应于/CS信号控制其他缓冲器的操作比传统的快了半个时钟，其被与响应PCS信号的其他输入信号完全不同地应用。
图6是根据本发明一个实施例说明存储器系统的框图。
参考图6，存储器系统600包括存储器控制器610和存储器620。存储器控制器610将CLK信号与预定信号(/CS信号、/RAS信号、/CAS信号、/WE信号、CKE信号)和ADDR信号一起传输到存储器620。
存储器620包括每一个都接收/CS信号、/RAS信号、/CAS信号、/WE信号、CKE信号、和地址信号的输入缓冲器(未示出)。响应于第一时刻T1的第一CLK信号类型转换而定义芯片选择信号(/CS)的建立时间ts和保持时间th，并且被传输给存储器620。
与随后第二时刻T2处的第二CLK信号类型转换相关地而定义每个输入信号(如，/RAS信号、/CAS信号、/WE信号)以及地址信号的建立时间ts和保持时间th，并且将它们传输到存储器620。在一个实施例中，第一CLK类型转换从高变低而第二CLK类型转换相反。从而，在存储器控制器610中，/CS信号被比其他输入信号快半个时钟周期地传输给存储器620。
存储器620存储在第一CLK信号类型转换上所接收的/CS信号，并因此确定用于接收其他输入信号的输入缓冲器和利用对应于/CS信号的内部信号的地址信号的操作。
同样，存储器620确定接收芯片选择信号(/CS)和利用对应于芯片选择信号(/CS)和包括功率降低信息的功率降低信号(如，CKE信号)的内部信号的其他输入信号(包括地址信号)的操作。
即使在非功率降低模式的稳定状态下，根据本发明的使用输入缓冲器的存储器装置也能够最小化命令输入缓冲器和地址输入缓冲器的功率消耗。因此，可以实现具有整体低功率消耗的存储器装置。同样，利用这种类型的存储器装置，可以实现具有减小的功率消耗的存储器系统。
尽管参考其中典型的实施已经特别地示出并描述了本发明，本领域的普通技术人员可以在不偏离由下面权利要求所定义的本发明的范围的前提下，对其进行各种形式和细节上的改变。

Claims (22)

1.一种输入缓冲器，用于响应于芯片选择信号和指示功率降低信息的功率降低信号而启动和禁止的存储器装置。
2.如权利要求1的输入缓冲器，其中当功率降低信号指示非功率降低模式并且芯片选择信号指示芯片选择状态时，启动输入缓冲器。
3.如权利要求2的输入缓冲器，其中当功率降低信号指示功率降低模式或芯片选择信号指示非芯片选择状态时，禁止输入缓冲器。
4.如权利要求3的输入缓冲器，其中输入缓冲器包括至少从由以下组成的组群中选择的缓冲器：行地址选通脉冲输入缓冲器、列地址选通脉冲输入缓冲器、写使能缓冲器、和地址输入缓冲器。
5.一种存储器装置，包括：
时钟缓冲器，适于接收具有周期性出现的第一和第二CLK信号类型转换的时钟信号；
第一输入缓冲器，适于接收具有与第一时刻处出现的第一CLK信号类型转换相关地定义的建立时间和保持时间的芯片选择信号；以及
至少一个第二输入缓冲器，适于接收不同于芯片选择信号且具有与第二时刻处出现的第二CLK信号类型转换相关地定义的建立时间和保持时间的输入信号。
6.如权利要求5的存储器装置，其中第一时刻在第二时刻之前。
7.如权利要求6的存储器装置，其中第一输入缓冲器响应于第一时刻处的第一CLK信号类型转换而将芯片选择信号存储作为第一内部信号，并且响应于第一内部信号启动第二输入缓冲器以接收输入信号。
8.如权利要求7的存储器装置，其中输入信号是从由以下组成的组群中选择的至少一个信号：行地址选通脉冲(/RAS)信号、列地址选通脉冲(/CAS)信号、写使能(/WE)信号、和地址信号。
9.如权利要求8的存储器装置，进一步包括：
第三输入缓冲器，适于接收指示功率降低信息的功率降低信号。
10.如权利要求9的存储器装置，其中响应于功率降低信号而启动和禁止第一输入缓冲器。
11.如权利要求10的存储器装置，其中响应于第一内部信号和功率降低信号的组合而启动第二输入缓冲器。
12.一种存储器控制器，包括：
适于产生具有周期性出现的第一和第二CLK信号类型转换的时钟信号的电路；
适于产生具有与第一时刻处出现的第一CLK信号类型转换相关地定义的建立时间和保持时间的芯片选择信号的电路；以及
适于产生不同于芯片选择信号且具有与第二时刻处出现第二CLK信号类型转换相关地定义的建立时间和保持时间的至少一个输入信号的电路。
13.如权利要求12的存储器控制器，其中第一时刻在第二时刻之前。
14.如权利要求13的存储器控制器，其中输入信号包括从由以下组成的组群中选择的至少一个信号：行地址选通脉冲(/RAS)信号、列地址选通脉冲(/CAS)信号、写使能(/WE)信号、和地址信号。
15.如权利要求14的存储器控制器，进一步包括：
适于产生功率降低信号的电路。
16.一种存储器系统，包括：
存储器控制器，适于与时钟信号相关地产生预定输入信号，该时钟信号具有周期性出现的第一和第二CLK信号类型转换；以及
存储器，适于响应于输入信号而执行存储操作，其中该输入信号包括具有与第一时刻处出现的第一CLK信号类型转换相关地定义的建立时间和保持时间的芯片选择信号、和至少一个具有与第二时刻处出现第二CLK信号类型转换相关地定义的建立时间和保持时间的其他输入信号。
17.如权利要求16的存储器系统，其中该第一时刻在第二时刻之前。
18.如权利要求17的存储器系统，其中该存储器包括：
适于接收芯片选择信号的第一输入缓冲器；以及
适于接收至少一个其他输入信号的至少一个附加输入缓冲器。
19.如权利要求18的存储器系统，其中所述一个其他输入信号包括从由以下组成的组群中选择的至少一个信号：行地址选通脉冲(/RAS)信号、列地址选通脉冲(/CAS)信号、写使能(/WE)信号、和地址信号。
20.如权利要求19的存储器系统，其中该存储器进一步包括：
适于接收功率降低信号的第三输入缓冲器。
21.如权利要求20的存储器系统，其中响应于功率降低信号而启动和禁止至少一个附加输入缓冲器。
22.如权利要求20的存储器系统，其中响应于第一内部信号和第三信号而启动第二输入缓冲器。
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