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Die vorliegende Erfindung betrifft ein Speicherbauelement, eine Speichersteuereinheit und ein Speichersystem.
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In bekannten synchronen Speicherbauelementen empfängt ein Eingangspuffer ein extern übertragenes Eingangssignal und speichert das Eingangssignal in Übereinstimmung mit einem internen Taktsignal, das synchron mit einem Referenztaktsignal erzeugt wird.
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1 ist ein Zeitverlaufsdiagramm, das den Betrieb eines bekannten Speicherbauelements darstellt. 1 zeigt eine Anzahl von Eingangssignalen, die üblicherweise an bekannte Speicherbauelemente angelegt werden, umfassend: ein Taktsignal (CLK), ein Chipauswahlsignal (/CS), ein Zeilenadressabtastsignal (/RAS), ein Spaltenadressabtastsignal (/CAS), ein Schreibaktivierungssignal (/WE) und Adresssignale (ADDRs). Weiterhin bezeichnet in 1 die Dauer „ts” eine Einstellzeit und „th” eine Haltezeit für die unterschiedlichen Eingangssignale.
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In dem in 1 gezeigten Beispiel ist die Einstellzeit „ts” für die zugehörigen Eingangssignale eine Zeitdauer, während der jedes Eingangssignal an einem definierten Schaltungspunkt (z. B. einem Puffer, Zwischenspeicher (Latch), Flip-Flop, etc.) bereitgestellt wird, bevor eine Taktsignaländerung (z. B. eine Änderung von „low” nach „high” zum Zeitpunkt t1 im dargestellten Beispiel) stattfindet. Die Haltezeit „th” für die zugehörigen Eingangssignale ist eine Zeitdauer, während der der logische Zustand (ein logisches „high” oder „low”) nach der Taktsignaländerung zum Zeitpunkt t1 beibehalten wird.
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Gemäß der 1 werden die Einstellzeit „ts” und die Haltezeit „th” für die unterschiedlichen Eingangssignale bezogen auf die gezeigte Taktsignaländerung zum Zeitpunkt t1 bestimmt. Dieser Ansatz zur Bereitstellung des Eingangssignals kann jedoch problematisch werden, wenn das Taktsignal eine hohe Frequenz aufweist (d. h. sich schnell ändert). Wenn die Periodendauer des Taktsignals mit zunehmender Frequenz abnimmt, wird die zur Verfügung stehende Zeit für Einstell- und Haltezeiten zunehmend begrenzt. Moderne synchrone Speicherbauelemente weisen zunehmende Betriebsgeschwindigkeiten und entsprechend hohe Taktfrequenzen auf.
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Zudem sind bekannte synchrone Speicherbauelemente auch durch eine Anzahl unterschiedlicher Betriebszustände gekennzeichnet. Diese Betriebszustände umfassen üblicherweise einen Abschaltmodus, der zur Begrenzung des Energieverbrauchs vorgesehen ist, und einen Normalbetriebsmodus (d. h. einen Nichtabschaltmodus (non-power down mode)), in dem Betriebsbefehle ausgeführt werden.
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Tabelle 1 ist eine Wahrheitstabelle, die ausgewählte und üblicherweise benutzte Befehle (z. B. Ruhezustand, Aktivierung, Lesen, Schreiben, Vorladen und Abschalten) in Zusammenhang mit dem Nichtabschaltmodus und dem Abschaltmodus darstellt. Der Zustand ausgewählter Eingangssignale wird ebenfalls in Zusammenhang mit den Befehlen dargestellt.
| Modus | Befehl | CKE | /CS | /RAS | /CAS | /WE | ADDR |
| Nichtabschaltmodus | Ruhezustand | H | H | X | X | X | X |
| Aktivierung | H | L | L | L | H | H/L |
| Lesen | H | L | H | H | H | H/L |
| Schreiben | H | L | H | H | L | H/L |
| Vorladen | H | L | L | H | L | X |
| Abschaltmodus | Abschalten | L | X | X | X | X | X |
Tabelle 1
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In der Tabelle 1 bezeichnet H einen logischen „high”-Signalzustand, L bezeichnet einen logischen „low”-Signalzustand und X bezeichnet einen „don't care”-Zustand.
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2 ist ein Blockdiagramm eines Eingangssignalbereichs 200 eines bekannten Speicherbauelements. Wie dargestellt, umfasst der Eingangssignalbereich 200 eine Vielzahl von Eingangspuffern 210 bis 270 und eine Vielzahl von Zwischenspeicherschaltkreisen (Latch) 230-1 bis 270-1.
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Das heißt, dass der Eingangssignalbereich 200 des bekannten Speicherbauelements umfasst: einen Taktsignalaktivierungspuffer (CKE-Puffer) 210, der das CKE-Signal empfängt, einen Taktpuffer (CLK-Puffer) 220, der das Taktsignal empfängt, einen Chipauswahlpuffer (CS-Puffer) 230, der das CS-Signal empfängt, einen Zeilenadressabtastpuffer (/RAS-Puffer) 240, der das /RAS-Signal empfängt, einen Spaltenadressabtastpuffer (/CAS-Puffer) 250, der das /CAS-Signal empfängt, einen Schreibaktivierungspuffer (/WE-Puffer) 260, der das /WE-Signal empfängt und einen Adresspuffer (ADDR-Puffer) 270, der das ADDR-Signal empfängt.
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Die Eingangspuffer 220 bis 270 werden unter der Steuerung eines internen Taktaktivierungssignals PCKE aktiviert und deaktiviert, das vom CKE-Puffer 210 ausgegeben wird.
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Der Eingangssignalbereich 200 umfasst weiterhin Zwischenspeicherschaltkreise 230-1, 240-1, 250-1, 260-1 und 270-1, wie in 2 dargestellt. Die Zwischenspeicherschaltkreise 230-1 bis 270-1 speichern die zugehörigen Ausgangssignale der Eingangspuffer 230 bis 270 in Abhängigkeit von einem internen Taktsignal PCLK zwischen, das von dem CLK-Puffer 220 ausgegeben wird.
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In dem Abschaltmodus (vgl. Tabelle 1) werden die Eingangspuffer 220 bis 270 in Abhängigkeit von einem ersten logischen Pegel des internen Taktaktivierungssignals PCKE, das von dem CKE-Puffer 210 (der aktiviert bleibt) ausgegeben wird, deaktiviert. Somit kann ein Energieverbrauch, der ansonsten für die Eingangspuffer 220 bis 270 aufgewendet werden müsste, im Abschaltmodus reduziert werden. Andererseits werden die Eingangspuffer 220 bis 270 im Nichtabschaltmodus in Abhängigkeit von einem zweiten logischen Pegel des internen Taktaktivierungssignals PCKE aktiviert, das von dem CKE-Puffer 210 ausgegeben wird.
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In Zusammenhang mit diesem exemplarischen Schaltkreis und unter Berücksichtigung der Schwierigkeit zur Gewährleistung adäquater Einstell- und Haltezeiten für die Eingangssignale bei zunehmender Frequenz des Taktsignals (CLK-Signal) ist es üblicherweise notwendig, die Eingangspuffer 220 bis 270 im normalen Betriebszustand (Nichtabschaltmodus) kontinuierlich zu aktivieren, um die unterschiedlichen Eingangssignale als interne Signale in den Zwischenspeicherschaltkreisen 230-1 bis 270-1 zuverlässig speichern zu können. Die Energie, die im normalen Betriebszustand (Nichtabschaltzustand) von den Eingangspuffern verbraucht wird, ist nicht unerheblich, insbesondere wenn das Speicherbauelement in einem portablen Gerät, das einen minimalen Energieverbrauch verlangt, eingesetzt wird. Solche portable Geräte umfassen beispielhaft persönliche digitale Assistenten (personal digital assistants PDA), Notebook-Computer, mobile Kommunikationsgeräte usw.
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Der
US 2005/0172095 A1 ist ein Speicherbauelement, eine Speichersteuereinheit und ein Speichersystem zu entnehmen, bei denen mehrere Eingangspuffer mit unterschiedlichen Eingangssignalen beaufschlagt werden.
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Der Erfindung liegt die Aufgabe zugrunde, ein Speicherbauelement, eine Speichersteuereinheit und ein Speichersystem mit reduziertem Energieverbrauch zur Verfügung zu stellen.
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Die Erfindung löst diese Aufgabe durch Bereitstellen eines Speicherbauelements mit den Merkmalen des Anspruchs 1, einer Speichersteuereinheit mit den Merkmalen des Anspruchs 8 und eines Speichersystems mit den Merkmalen des Anspruchs 12.
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Vorteilhafte Ausführungsformen der Erfindung sind Gegenstand der Unteransprüche, deren Wortlaut hiermit durch ausdrückliche Bezugnahme zum Gegenstand der Beschreibung gemacht wird, um unnötige Textwiederholungen zu vermeiden.
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Vorteilhafte Ausführungsformen der Erfindung, die nachstehend im Detail beschrieben werden, sowie die Ausführungsformen gemäß dem Stand der Technik, die obenstehend diskutiert wurden, um das Verständnis der Erfindung zu erleichtern, sind in den Zeichnungen dargestellt. Hierbei zeigt:
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1 ein Zeitverlaufsdiagramm von Eingangssignalen in einem bekannten Speicherbauelement;
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2 ein Blockdiagramm eines Eingangsbereichs eines bekannten Speicherbauelements;
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3 ein Zeitverlaufsdiagramm von Eingangssignalen gemäß einer Ausführungsform der vorliegenden Erfindung;
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4 ein Blockdiagramm eines Eingangsbereichs eines Speicherbauelements gemäß einer Ausführungsform der vorliegenden Erfindung;
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5A, 5B und 5C Schaltbilder von Eingangspuffern gemäß Ausführungsformen der vorliegenden Erfindung, die in der 4 dargestellt sind; und
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6 ein Blockdiagramm eines Speichersystems gemäß einer Ausführungsform der vorliegenden Erfindung.
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3 ist ein Zeitverlaufsdiagramm, das den Betrieb eines Speicherbauelements gemäß einer Ausführungsform der vorliegenden Erfindung zeigt. 3 zeigt unterschiedliche Eingangssignale für das Speicherbauelement bezogen auf ein Taktsignal (CLK-Signal). Die exemplarischen Eingangssignale umfassen ein Chipauswahlsignal (/CS), ein Zeilenadressabtastsignal (/RAS), ein Spaltenadressabtastsignal (/CAS), ein Schreibaktivierungssignal (/WE) und ein Adresssignal (ADDR). Wie in der 1 bezeichnen die Ausdrücke „ts” eine Signaleinstellzeit und „th” eine Signalhaltezeit für jedes der Eingangssignale /CS, /RAS, /CAS, /WE und ADDR. Festzuhalten ist, dass die Einstell- und Haltezeiten für das Eingangssignal /CS von denen der Eingangssignale /RAS, /CAS, /WE und ADDR abweichen.
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Das heißt, dass bei dem in 3 dargestellten Beispiel die Einstellzeit „ts” und die Haltezeit „th” für das Chipauswahlsignal (/CS) bezogen auf eine Taktsignal(CLK)-Änderung eines ersten Typs (z. B. eine Taktsignaländerung von „high” nach „low”) bestimmt werden, die an einem ersten Zeitpunkt T1 auftritt. Im Gegensatz dazu werden die Einstell- und Haltezeiten für die anderen Eingangssignale (ein Zeilenadressabtastsignal (/RAS), ein Spaltenadressabtastsignal (/CAS), ein Schreibaktivierungssignal (/WE) und ein Adresssignal (ADDR)) bezogen auf eine Taktsignaländerung eines zweiten Typs (z. B. eine Taktsignaländerung von „low” nach „high”) bestimmt, die an einem zweiten Zeitpunkt T2 auftritt, der auf den ersten Zeitpunkt T1 folgt.
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Somit ist das Chipauswahlsignal (/CS) eingestellt (d. h. in einen stabilen Zustand gebracht), sobald die Taktsignaländerung des ersten Typs zum Zeitpunkt T1 auftritt, und dieser Zustand wird während einer Haltezeitdauer beibehalten, die sich bis nach den zweiten Zeitpunkt T2 erstreckt, zu dem eine Taktsignaländerung des zweiten Typs auftritt.
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4 stellt einen Eingangssignalbereich 400 eines Speicherbauelements gemäß einer Ausführungsform der vorliegenden Erfindung dar.
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Gemäß der 4 umfasst der Eingangssignalbereich 400 einen Taktaktivierungspuffer (CKE-Puffer) 410, der das CKE-Eingangssignal empfängt, einen CLK-Puffer 420, der das Taktsignal (CLK-Signal) empfängt, einen /CS-Puffer 430, der das /CS-Eingangssignal empfängt, einen /RAS-Puffer 440, der das /RAS-Eingangssignal empfängt, einen /CAS-Puffer 450, der das /CAS-Signal empfängt, einen /WE-Puffer 460, der das /WE-Eingangssignal empfängt und einen Adresspuffer 470, der das ADDR-Eingangssignal empfängt. Zusätzlich umfasst der Eingangssignalbereich 400 Zwischenspeicherschaltkreise 431, 441, 451 und 471, die jeweils mit zugeordneten Ausgängen des /CS-Puffers 430, des /RAS-Puffers 440, des /CAS-Puffers 450, des /WE-Puffers 460 und des Adresspuffers 470 verbunden sind.
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Um die 4 zu vereinfachen, ist lediglich ein einzelner ADDR-Puffer 470 dargestellt. Bei einer praktischen Ausführung wird der Eingangssignalbereich 400 eine Vielzahl von ADDR-Puffern 470 umfassen.
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Der CKE-Puffer 410 gibt ein internes Taktaktivierungssignal (PCKE) in Abhängigkeit von dem CKE-Signal an die Puffer 420 bis 470 aus. Während eines Abschaltmodus wird der Betrieb der Puffer 420 bis 470 durch das PCKE-Signal deaktiviert.
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Der CLK-Puffer 420 empfängt das Taktsignal, um ein PCLK-Taktsignal zu erzeugen und um das PCLK-Taktsignal allgemein an jeden der Zwischenspeicherschaltkreise 431 bis 471 bereitzustellen.
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Der /CS-Puffer 430 empfängt das /CS-Signal und überträgt das /CS-Signal an einen ersten Zwischenspeicherschaltkreis 431. Der erste Zwischenspeicherschaltkreis 431 speichert ein internes Chipauswahlsignal (PCS) in Abhängigkeit von dem PCLK-Taktsignal, das in Abhängigkeit von einer Taktsignaländerung ersten Typs erzeugt wurde.
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Das PCS-Signal wird gemeinsam an den /RAS-Puffer 440, den /CAS-Puffer 450, den /WE-Puffer 460 und den Adresspuffer 470 übertragen. Die Betriebszustände des /RAS-Puffers 440, des /CAS-Puffers 450, des /WE-Puffers 460 und des Adresspuffers 470 werden in Abhängigkeit von dem PCKE-Signal und dem PCS-Signal bestimmt.
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Mit anderen Worten werden der /RAS-Puffer 440, der /CAS-Puffer 450, der /WE-Puffer 460 und der Adresspuffer 470 in Abhängigkeit sowohl von dem PCKE-Signal, das die Abschaltinformation enthält, als auch von dem PCS-Signal, das einen Chipauswahlzustand enthält, aktiviert oder deaktiviert.
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Die zweiten bis fünften Zwischenspeicherschaltkreise 441 bis 471 speichern Ausgangssignale der zugeordneten Puffer 440 bis 470 als interne Signale in Abhängigkeit von dem PCLK-Taktsignal, das in Abhängigkeit von einer Taktsignaländerung zweiten Typs erzeugt wird.
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5A ist ein Schaltbild des CLK-Puffers 420 von 4 gemäß einer Ausführungsform der vorliegenden Erfindung.
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Der CLK-Puffer 420 gemäß dem Beispiel der 5A umfasst eine Aktivierungseinheit 511 und eine Verstärkereinheit 512. Die Aktivierungseinheit 511 dient als Schalter, der die Verstärkereinheit 512 basierend auf einem logischen Pegel des PCKE-Signals (empfangen vom CKE-Puffer 410), das die Abschaltinformation anzeigt, selektiv aktiviert oder deaktiviert. In diesem Beispiel ist die Aktivierungseinheit 511 ein PMOS-Transistor, der in Abhängigkeit von dem PCKE-Signal ein- und ausgeschaltet wird.
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Die Verstärkereinheit 512 empfängt das CLK-Eingangssignal, dessen periodische Änderung das zugehörige interne Taktsignal PCLK erzeugt. Beispielsweise können die Taktsignaländerungen ersten Typs zu den Zeiten T1 und T3 hin zu einem niedrigen Pegelzustand erfolgen, während die Taktsignaländerung zweiten Typs zu einem Zeitpunkt T2 hin zu einem hohen Pegelzustand erfolgt. Zum Zweck der Erklärung umfasst das PCLK-Taktsignal logische PCLK-Taktsignalbereiche eines ersten Typs, die in Abhängigkeit von der Taktsignaländerung ersten Typs auftreten, und PCLK-Taktsignalbereiche eines zweiten Pegels, die in Abhängigkeit von den Taktsignaländerungen zweiten Typs auftreten.
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5B ist ein Schaltbild des /CS-Puffers 430 und des Zwischenspeicherschaltkreises 431 von 4 gemäß einer Ausführungsform der vorliegenden Erfindung.
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Der /CS-Puffer 430 in dem Beispiel der 5B umfasst eine Aktivierungseinheit 521 und eine Verstärkereinheit 522. In der 5B ist der Zwischenspeicherschaltkreis 431, der in der 4 dargestellt ist, ebenfalls umfasst. Die Aktivierungseinheit 521 dient als Schalter, der den Betrieb der Verstärkereinheit 522 basierend auf dem logischen Pegel des PCKE-Signals, das die Abschaltinformation enthält, aktiviert oder deaktiviert. Die Aktivierungseinheit 521 ist ein Transistor, der in Abhängigkeit von dem PCKE-Signal ein- und ausgeschaltet wird.
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Die Verstärkereinheit 522 empfängt das /CS-Signal und überträgt das empfangene /CS-Signal an den Zwischenspeicherschaltkreis 431, wenn die Aktivierungseinheit 521 eingeschaltet ist. Der Zwischenspeicherschaltkreis 421 umfasst einen Schalter S1 und einen Zwischenspeicher L1.
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Der Schalter S1 wird in Abhängigkeit von einer Änderung des PCLK-Taktsignals nach „low” eingeschaltet und speichert ein PCS-Signal im Zwischenspeicher L1. Hierbei werden Einstell- und Haltezeiten für das /CS-Signal bezogen auf die Taktsignaländerung ersten Typs zum Zeitpunkt T1 definiert.
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5C ist ein Schaltbild des /RAS-Puffers 440 und des Zwischenspeicherschaltkreises 441 von 4 gemäß einer Ausführungsform der vorliegenden Erfindung. Der /CAS-Puffer 250 und der Zwischenspeicherschaltkreis 250-1, der /WE-Puffer 260 und der Zwischenspeicherschaltkreis 260-1 sowie der ADDR-Puffer 270 und der Zwischenspeicherschaltkreis 270-1 können in entsprechender Weise ausgeführt sein. Dementsprechend zeigt die 5C ebenso die Ausgangsignale und die internen Signale dieser Eingangspuffer und Zwischenspeicherschaltkreise.
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Der /RAS-Puffer 440 des Beispiels nach der 5C umfasst eine Aktivierungseinheit 531 und eine Verstärkereinheit 532. In der 5C ist der in 4 dargestellte Zwischenspeicherschaltkreis ebenfalls enthalten. Die Aktivierungseinheit 531 umfasst das Logikbauelement OR1, das ein PCKE-Signal und ein PCS-Signal empfängt, und einen Schalter P1, der den Ausgang des Logikbauelements OR1 empfängt.
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Das Logikbauelement OR1 aktiviert einen Schalter P1 nur, wenn das PCKE-Signal logisch „low” ist, das heißt wenn ein logisches „low” einen Nichtabschalt-Betriebsmodus anzeigt und wenn ein logisches „low” für das PCS-Signal den Chipauswahlzustand (/CS) anzeigt.
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Die Verstärkereinheit 532 empfängt nur dann ein /RAS-Signal, wenn der Schalter P1 eingeschaltet ist, und überträgt das empfangene /RAS-Signal an den Zwischenspeicherschaltkreis 441. Der Zwischenspeicherschaltkreis 441 umfasst einen Schalter S2 und einen Zwischenspeicher L2. Der Schalter S2 speichert das empfangene /RAS-Signal in dem Zwischenspeicher L2 als ein internes Signal PRAS in Abhängigkeit von einer Taktsignaländerung zweiten Typs des PCLK-Taktsignals.
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In der 5C wird für die Übersichtlichkeit der Beschreibung lediglich der /RAS-Puffer 440 dargestellt und beschrieben, der /CAS-Puffer 450, der /WE-Puffer 460 und/oder der ADDR-Puffer 470 können jedoch dieselbe Struktur aufweisen.
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Nachstehend wird der Betrieb eines erfindungsgemäßen Speicherbauelements unter Bezugnahme auf die Tabelle 1 und die 3, 4 und 5 beschrieben.
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Zuerst wird ein CKE-Signal mit niedrigem Pegel empfangen und abhängig davon geht das PCKE-Signal während eines Abschaltmodus auf einen hohen Pegel. Wenn das PCKE-Signal auf einen hohen Pegel geht, werden die zugeordneten Aktivierungseinheiten für die Puffer 420 bis 470 mit Ausnahme des CKE-Puffers 410 ausgeschaltet, wodurch der Betrieb der Puffer 420 bis 470 deaktiviert wird. Dadurch kann während des Abschaltbetriebszustandes der Energieverbrauch der Puffer 420 bis 470 minimiert werden.
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Dann wird ein CKE-Signal mit hohem Pegel empfangen und abhängig davon geht das PCKE-Signal während eines Ruhezustands des Nichtabschaltbetriebsmodus auf einen niedrigen Pegel. Wenn das PCKE-Signal auf einen niedrigen Pegel geht, werden der CKE-Puffer 410 und die Aktivierungseinheit 511 oder 521 des /CS-Puffers 430 eingeschaltet, wodurch der Betrieb des CKE-Puffers 410 und der Aktivierungseinheit 511 oder 521 des /CS-Puffers 430 aktiviert wird.
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Der CLK-Puffer 410 gibt dann das PCLK-Taktsignal an die Puffer 430 bis 470 aus. Der /CS-Puffer 430 empfängt ein /CS-Signal mit hohem Pegel und der Zwischenspeicherschaltkreis 431 speichert während einer Änderung des PCLK-Taktsignals ersten Typs ein PCS-Signal mit hohem Pegel.
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Dementsprechend werden Schalter P1 des /RAS-Puffers 440, des /CAS-Puffers 450, des /WE-Puffers 460 und des Adresspuffers 470 durch das Logikbauelement OR1 der Aktivierungseinheit ausgeschaltet, wodurch der Betrieb des /RAS-Puffers 440, des /CAS-Puffers 450, des /WE-Puffers 460 und des Adresspuffers 470 deaktiviert werden.
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Wenn, wie in 3 gezeigt, in einem Nichtabschaltmodus Befehle empfangen werden, wird das /CS-Signal, das vorab einen Einstellzustand oder einen eingestellten Zustand in Abhängigkeit von einer Taktsignaländerung ersten Typs zu einem Zeitpunkt T1 eingenommen hat, während einer entsprechenden Haltezeit während der Zeit T2 gehalten.
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In dem Zwischenspeicherschaltkreis 431 des /CS-Signals wird der Schalter S1 während der Taktsignaländerung ersten Typs zum Zeitpunkt T1 durch die entsprechende „low”-Änderung des PCLK-Taktsignals eingeschaltet und der Zwischenspeicher L1 speichert ein PCS-Signal mit einem niedrigen oder „low”-Pegel.
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Das PCS-Signal mit niedrigem Pegel wird zusammen mit einem PCKE-Signal mit niedrigem Pegel in das Logikbauelement OR1 der Aktivierungseinheit 531 des /RAS-Puffers 440, des /CAS-Puffers 450, des /WE-Puffers 460 und des Adresspuffers 470 eingegeben, um den Schalter P1 einzuschalten. Entsprechend beginnen die Verstärkereinheiten der Puffer 440 bis 470 zu arbeiten.
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Zu diesem Zeitpunkt speichern der /RAS-Puffer 440, der /CAS-Puffer 450, der /WE-Puffer 460 und der Adresspuffer 470 Signale, die die Einstellzeit „ts” und die Haltezeit „th” bestimmen, in den Zwischenspeichern, die den internen Signalen zugeordnet sind, in Abhängigkeit von der Änderung des PCLK-Taktsignals auf einen „high”-Pegel und in Abhängigkeit von der Taktsignaländerung zweiten Typs zum Zeitpunkt T2.
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So wie das /CS-Signal auf einen „high”-Pegel zum Zeitpunkt T3 geht, geht das PCS-Signal auf einen „high”-Pegel. Entsprechend werden Aktivierungseinheiten des /RAS-Puffers 440, des /CAS-Puffers 450, des /WE-Puffers 460 und des Adresspuffers 470 ausgeschaltet, wodurch der Betrieb der Puffer 440 bis 470 deaktiviert wird.
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Somit wird der Betrieb der Puffer nur für einen kurzen Zeitraum aktiviert, in dem Eingangssignale, die für den Betrieb des Speichers benötigt werden, empfangen werden, sodass der Energieverbrauch durch die Puffer minimiert wird. Somit wird der Betrieb anderer Puffer in Abhängigkeit von dem /CS-Signal um einen halben Takt schneller als üblich gesteuert, welches unterschiedlich zu den anderen Eingangssignalen angelegt wird, die auf das PCS-Signal antworten.
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6 ist ein Blockdiagramm, das ein Speichersystem gemäß einer Ausführungsform der Erfindung darstellt.
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Gemäß der 6 umfasst ein Speichersystem 600 eine Speichersteuereinheit 610 und einen Speicher 620. Die Speichersteuereinheit 610 überträgt ein Taktsignal (CLK-Signal) zusammen mit vorbestimmten Signalen (einem /CS-Signal, einem /RAS-Signal, einem /CAS-Signal, einem /WE-Signal, einem CKE-Signal) und ADDR-Signalen an einen Speicher 620.
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Der Speicher 620 umfasst nicht dargestellte Eingangspuffer, von denen jeder das /CS-Signal, das /RAS-Signal, das /CAS-Signal, das /WE-Signal, das CKE-Signal und die Adresssignale empfängt. Die Einstellzeit „ts” und die Haltezeit „th” für das Chipauswahlsignal (/CS) werden in Abhängigkeit von einer Taktsignaländerung ersten Typs zu einem ersten Zeitpunkt T1 bestimmt und werden an den Speicher 620 übertragen.
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Die Einstellzeit „ts” und die Haltezeit „th” für jedes der Eingangssignale (z. B. das /RAS-Signal, das /CAS-Signal und das /WC-Signal) sowie die Adresssignale werden bezogen auf eine Taktsignaländerung zweiten Typs zu einem nachfolgenden zweiten Zeitpunkt T2 definiert und werden an den Speicher 620 übertragen. In einer Ausführungsform geht die CLK-Änderung ersten Typs von „high” nach „low” und die CLK-Änderung zweiten Typs ist entgegengesetzt. Somit wird in der Speichersteuereinheit 610 das /CS-Signal einen halben Takt schneller als die anderen Eingangssignale an den Speicher 620 übertragen.
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Der Speicher 620 speichert das /CS-Signal, wie es durch die Taktsignaländerung ersten Typs empfangen wurde, und bestimmt dementsprechend den Betrieb der Eingangspuffer, die die anderen Eingangssignale und Adresssignale unter Verwendung eines internes Signal, das mit dem /CS-Signal korrespondiert, empfangen.
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Der Speicher 620 kann auch den Betrieb von Eingangspuffern bestimmen, die das Chipauswahlsignal (/CS) und die anderen Eingangssignale (umfassend die Adresssignale) unter Verwendung eines internen Signals empfangen, das mit dem Chipauswahlsignal (/CS) und einem Abschaltsignal (z. B. dem CKE-Signal), das Abschaltinformationen enthält, korrespondiert.
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Eine Speichereinrichtung, die den Eingangspuffer gemäß der vorliegenden Beschreibung verwendet, kann den Energieverbrauch eines Befehls-Eingangspuffers und eines Adress-Eingangspuffers auch während eines Ruhezustands eines Nichtabschaltmodus minimieren. Damit kann ein Speicherbauelement mit einem insgesamt niedrigen Energieverbrauch verwirklicht werden. Unter Verwendung dieses Typs von Speicherbauelement kann ein Speichersystem mit reduziertem Energieverbrauch verwirklicht werden.
