TWI324348B - Method for input buffering in a memory device, related memory device, controller and system - Google Patents

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TWI324348B TW095133508A TW95133508A TWI324348B TW I324348 B TWI324348 B TW I324348B TW 095133508 A TW095133508 A TW 095133508A TW 95133508 A TW95133508 A TW 95133508A TW I324348 B TWI324348 B TW I324348B
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Description

九、發明說明： 【發明所屬之技術領域】 本發明之實施例大體而言係關於記憶體裴置。更特定古 之，本發明之實施例係關於一記憶體裝置輪入緩衝铋併 有該輸入緩衝器之記憶體裝置、一經調適以與該記憶體裝 置一同使用之記憶體控制器及一相關記憶體系統。 本發明主張於2005年9月1〇曰申請之韓國專利申請案第
1〇-2005_0084425號之優先權，該專利申請案之標的引 用方式併入本文中。 【先前技術】 在習知之同步記憶體裝置中，輸入緩衝器接收外部傳輪 之輸入信號且根據同步於參考時脈而產生之内部時脈 儲存該輸入信號。 〇观 圖1為說明習知記憶體裝置之操作之時序圖。圖丨展示常 規施加至習知記憶體裝置之若干輸入信號，其包括—時脈
仏號（CLK)、一晶片選擇信號（/cs)、一列位址選通信號 (/RAS)、一行位址選通信號（/cas)、一寫入啟用信號 (/WE)及位址信號（ADDR)。亦在圖i中對於各種輸入信 號而s，週期"ts"表示一設定時間週期且，，th"表示一保持 時間週期。 、、 在圖1中所說明之實例中，個別輸入信號之設定時間"tsn 為時間段，在此時間段期間，先於CLK信號轉變（例 如’所說明之實例中之時間tl處之自低至高之轉變）在電路 (例如’緩衝器、鎖存器、正反器等)之已定義點提供每一 114567.doc -6 · 輸入信號。個別輸入信號之保持時間"th，，為一時間段，在 又期間維持時間11處CLK信號轉變後的邏輯狀態 (邏輯"高”或”低"）。 參看圖1，戶斤有各種輸入信號之設定時間"ts"及保持時間 th係關於時間tl處所指示的CLK信號轉變而確定。然 而，當以高頻率（意即，迅速轉變）執行CLK信號時，此輸 入乜號供應方法可成為有疑問之問題。因為CLK信號之週 期隨頻率升高而減小，所以設定週期及保持週期可用之時 間變得越來越有限。不幸地，在許多情況下，新興同步記 憶體裝置之特徵為增加之操作速率及相應之高時脈頻率。 另外應注意，習知同步記憶體裝置亦以若干不同操作模 式為特徵。此等操作模式通常包括一經調適以節省功率消 耗之省電模式及一執行操作命令之正常操作模式（意即， 非省電模式）。 表1為一真值表’其展示在非省電及省電操作模式之情 況下所選擇且通常使用之命令（例如，待命、啓動、讀 取、寫入、預先充電及省電）。所選擇之輸入信號之狀態 亦在該等命令之情況下加以說明。 表1
榎式 命令 CKE /CS /RAS /CAS /WE ADDR 非省甭榎式 等待 Η Η X X X X 啓勖 Η L L L Η H/L 讀取 Η L Η Η Η H/L 窝入 Η L Η Η L H/L 預先充電 Η L L Η L X 錄模式 功宰下降 L X X X X X 114567.doc 1324348 在表1中，Η表示邏輯"高"信號狀態，L表示邏輯”低"信 號狀態，且X表示”無關"狀態。 圖2為習知記憶體裝置之輸入信號部分200之方塊圖。如 所展示的，輸入信號部分200包括複數個輸入緩衝器210至 270及複數個鎖存電路230-1至270-1。 亦即，習知記憶體裝置之輸入信號部分200包括：一時 脈啟用（CKE)緩衝器210，其接收CKE信號；一時脈（CLK) 緩衝器220，其接收CLK信號；一晶片選擇（CS)緩衝器 230，其接收CS信號；一列位址選通（/RAS)緩衝器240，其 接收/RAS信號；一行位址選通（/CAS)緩衝器250，其接收 /CAS信號；一寫入啟用（/WE)緩衝器260，其接收/WE信 號；及一位址（ADDR)緩衝器270，其接收ADDR信號。 輸入緩衝器220至270係在由CKE緩衝器210輸出之内部 時脈啟用信號PCKE的控制下啟用及停用。 如圖2中所展示的，輸入信號部分200進一步包括鎖存電 路 230-1、240-1、250-1、260-1 及 270-1。回應於由 CLK 緩 衝器220輸出之内部時脈信號PCLK，鎖存電路230-1至 270-1分別鎖存來自輸入缓衝器230至270之輸出信號。 在省電模式下（見表1)，回應於由CKE緩衝器210(其保持 啟用）輸出之内部時脈啟用信號PCKE之第一邏輯位準而停 用輸入緩衝器220至270。以此方式，降低省電模式下由輸 入緩衝器220至270另外消耗之功率消耗。另一方面，在非 省電模式下，回應於由CKE緩衝器210輸出之内部時脈啟 用信號PCKE之第二邏輯位準啟用輸入緩衝器220至270。 114567.doc 1324348 在此不範性電路之情況下，且承認隨著clk信號頻率增 加，維持足夠的輸入信號設定時間及保持時間之困難性， 通㊉必需在正常（非省電）操作模式下連續啟用輸入緩衝器 220-270，以便將各種輸入信號作為内部信號穩定地儲存 在鎖存電路230-1至270_1令。正常（非省電）操作模式下由 該等輸入緩衝器所消耗之功率並非不重要，尤其在記憶體 裝置被用於一需要最小功率消耗之攜帶型裝置中時。此等 攜帶型裝置包括（例如）個人數位助理（PDA) '筆記型電 腦、行動通信裝置等。 【發明内容】 在一實施例中’本發明提供一種用於一記憶體裝置之輸 入緩衝器，其係回應於一晶片選擇信號及一指示省電資訊 之省電信號而啟用及停用。 在一相關實施例中，輸入緩衝器係在省電信號指示一非 嗜電模式且晶片選擇信號指示一晶片選擇狀態時啟用，並 在省電信號指示一省電模式或晶片選擇信號指示一非晶片 選擇狀態時停用。 在另一相關實施例中’輸入緩衝器包含選自一由一列位 址選通輸入緩衝器、一行位址選通輸入緩衝器'一寫入啟 用緩衝器及一位址輸入緩衝器組成之群的至少一緩衝器。 在另一實施例中，本發明提供一種記憶體裝置其包 含：一時脈緩衝器’其經調適以接收一具有週期性發生的 第一及第二CLK信號類型轉變之時脈作號. 哲 现，一第一輸入緩 衝器，其經調適以接收-晶片選擇信號，且該晶片選擇信 114567.doc 1324348 號具有一關於在第一時間發生的第一 CLK信號類型轉變而 定義之設定時間及保持時間；及至少一第二輸入緩衝器， 其經調適以接收除該晶片選擇信號外的至少一輸入信號， 且該至少一輸入信號具有一關於在第二時間發生的第二 CLK信號類型轉變而定義之設定時間及保持時間。 在另一實施例中，本發明提供一種記憶體控制器，其包 含：經調適以產生一具有週期性發生的第一及第二 號類型轉變之時脈信號的電路；經調適以產生一具有一關 於在第一時間發生的第一 CLK信號類型轉變定義之設定時 間及保持時間之晶片選擇信號的電路；及經調適以產生除 該晶片選擇信號外的至少一輸入信號的電路，且該至少一 輸入信號具有關於在第二時間發生的第二CLK信號類型轉 變而定義之設定時間及保持時間。 在另一實施例中，本發明提供一種記憶體系統，其包 含：一記憶體控制器，其經調適以產生關於一時脈信號之 預定輸入信號，該時脈信號具有週期性發生的第一及第二 CLK信號類型轉變；及一記憶體，其經調適以回應於該等 輸入信號執行記憶體操作，其中該等輸入信號包含一晶片 選擇信號，該晶片選擇信號具有關於在第一時間發生的第 一 CLK信號類型轉變而定義之設定時間及保持時間，及至 少一其他輸入信號，該至少一其他輸入信號具有關於在第 二時間發生的第二CLK信號類型轉變而定義之設定時間及 保持時間》 【實施方式】 U4567.doc •10· 在下文中，將參看隨附圖式（本發明之示範性實施例係 展不於其中）更詳細地描述本發明。然而，本發明可以許 夕不同形式實施且不應解釋為限制於本文所聞明之實施 例’相反，知:供此等實施例係為使此揭示内容徹底且完 全’且向熟習此項技術者充分傳達本發明之概念。在圖式 中’相同參考數字表示相同或相似元件。 圖3為說明根據本發明之一實施例之記憶體裝置之操作 之時序圖。圖3說明至記憶體裝置之與一時脈（C]LK)信號相 關的各種輸入信號◎該等示範性輸入信號包括：一晶片選 擇信號（/CS)、一列位址選通信號（/ras)、一行位址選通信 號（/CAS)、一寫入啟用信號（/we)及一位址信號（ADDR)。 如圖1中，對於每一輸入信號/CS、/RAS、/CAS、/WE及 ADDR ’術語"ts"表示一信號設定時間且"th"表示一信號保 持時間。此處注意’輸入信號/CS之設定時間及保持時間 不同於輸入信號/RAS、/CAS、/WE及ADDR之設定時間及 保持時間。 亦即，在圖3中所說明之實例中，晶片選擇（/CS)信號之 設定時間"ts"及保持時間"th"係關於第一時間T1處的第一 類型之時脈信號（CLK)轉變（例如，自高至低的時脈（CLK) 信號轉變）而定義的。相反，其他輸入信號（一列位址選通 (/RAS)信號、一行位址選通（/cAS)信號、一寫入啟用 (/WE)信號及一位址（ADDR)信號）之設定時間及保持時間 係關於時間T1後之第二時間T2處的第二類型時脈信號 (CLK)轉變（例如’自低至高之時脈（CLK)信號轉變）而定義 114567.doc 1324348 的。 以此方式，晶片選擇（/CS)信號係在時間T1發生的第一 CLK轉變類型時設定（意即，在一穩定狀態中建立），且此 狀態維持經過一保持時間週期，此保持時間週期延伸超過 第二CLK轉變類型發生的第二時間週期Τ2。 圖4說明根據本發明之一實施例之記憶體裝置之輸入信 號部分400。 參看圖4，輸入信號部分400包括：一時脈啟用（CKE)緩 衝器410，其接收CKE輸入信號；一 CLK緩衝器420，其接 收CLK信號；一 /CS缓衝器430，其接收/CS輸入信號；一 /RAS緩衝器440，其接收/RAS輸入信號；一/CAS緩衝器 450，其接收/CAS輸入信號；一 /WE緩衝器460，其接收 /WE輸入信號；及一位址緩衝器470，其接收ADDR輸入信 號。另外，輸入信號部分400包括分別連接至/CS缓衝器 430、/RAS緩衝器440、/CAS緩衝器450、/WE緩衝器460及 位址緩衝器470之相應輸出端之鎖存電路431、441、451及 471 ° 為簡化圖4，僅說明一單個ADDR緩衝器470。然而，在 實際實施例中，輸入信號部分400將包括複數個ADDR緩衝 器 470。 CKE緩衝器410回應於CKE信號將一内部時脈啟用 (PCKE)信號輸出至緩衝器420至470。在省電模式期間，藉 由PCKE信號停用緩衝器420至470運作。 CLK緩衝器420接收CLK信號以產生一 PCLK信號且通常 I14567.doc 12 1324348 將該PCLK信號供應至鎖存電路431至471之每一者。 /CS緩衝器430接收/CS信號且將該/CS信號傳輸至第一鎖 存電路431。回應於回應第一CLK信號類型轉變而產生之 PCLK信號，第一鎖存電路431鎖存一内部晶片選擇（PCS) 信號。 PCS信號通常被傳輸至/RAS緩衝器440、/CAS緩衝器 450、/WE緩衝器460及位址緩衝器470。/RAS緩衝器440、 /CAS緩衝器450、/WE緩衝器460及位址緩衝器470之操作 狀態係回應於PCKE信號及PCS信號兩者而確定。 換言之，/RAS緩衝器440、/CAS緩衝器450、/WE緩衝器 460及位址緩衝器470係回應於含有省電指示之PCKE信號 及含有晶片選擇狀態之PCS信號兩者而啟用或停用。 回應於回應第二CLK信號類型轉變而產生之PCLK信 號，第二至第五鎖存電路441至471儲存來自相應緩衝器 440至470之輸出信號作為内部信號。 圖5 A為進一步說明根據本發明之一實施例的圖4之CLK 緩衝器420之電路圖。 圖5 A之實例中之CLK緩衝器420包括一啟用單元5 11及一 放大單元512。啟用單元511充當一開關，其基於指示省電 資訊之PCKE信號（接收自CKE緩衝器410)之邏輯位準選擇 性地啟用或停用放大單元512。在此實例中，啟用單元511 為一回應於PCKE信號而開啟及關閉之PMOS電晶體。 放大單元512接收CLK輸入信號，此輸入信號之週期性 轉變相應地產生内部時脈PCLK信號。舉例而言，參看圖 ( 114567.doc •13- 3 ’時間T1及T3處的第一CLK信號類型轉冑可為至一低位 準狀態之轉變，而時間72處的第二CLK信號類型轉變可為 至问位準狀態之轉變。在本文中為解釋之目的，PCLK 乜號包含回應於第一 CLK信號類型轉變而發生的第一邏輯 類型PCLK信號部分及回應於第二CLK信號類型轉變而發 生的第二邏輯位準PCLK信號部分。 圖5B為進一步說明根據本發明之一實施例的圖4之/CS緩 衝器430及鎖存電路431之電路圖。 圖5B之實例中之/CS緩衝器430包括一啟用單元521及一 放大單元522。圖4中所展示之鎖存電路43 1亦包括於圖5B 中。啟用單元521充當一開關，其基於含有省電資訊之 PCKE信號之邏輯位準啟用或停用放大單元522運作。啟用 單元521為一回應於PckE信號而開啟及關閉之電晶體。 當啟用單元521開啟時，放大單元522接收/CS信號且將 所接收之/CS信號傳輸至鎖存電路431。鎖存電路431包括 一開關S1及一鎖存器L1。 開關S1回應於PCLK信號之低轉變而開啟且將PCS信號儲 存在鎖存器L1中。此處，/CS信號之設定時間及保持時間 係關於時間T1處的第一 CLK信號類型轉變而定義。 圖5C為進一步說明根據本發明之一實施例的圖4之/RAS 緩衝器440及鎖存電路441之電路圖。/CAS緩衝器250及鎖 存電路250-1、/WE緩衝器260及鎖存電路260-1及ADDR缓 衝器270及鎖存電路270-1可相似地組態。因此，圖5C亦說 明此等輸入緩衝器及鎖存電路之輸入信號及内部信號。 114567.doc • 14. 1324348
圖5C之實例之/RAS緩衝器440包括一啟用單元531及一 放大單元532。圖4中所展示之鎖存電路441亦包括於圖5C · 中。啟用單元531包括接收PCKE信號及PCS信號之邏輯裝 • 置OR1及一接收邏輯裝置OR1之輸出之開關P1。 、 邏輯裝置OR1僅在PCKE信號為邏輯低時（亦即，在邏輯 ► 低指示一非省電操作模式時）且在PCS信號之邏輯低指示晶 片選擇（/CS)狀態時）啟用開關P1。 • 放大單元532僅在開關pi開啟時接收/Ras信號，且將所 接收之/RAS信號傳輸至鎖存電路441。鎖存電路441包括一 開關S2及一鎖存器L2。開關S2回應於PCLK信號之第二類 型轉變將所接收之/RAS信號儲存在鎖存器L2中作為一内 部信號IRAS。 在圖5C中，雖然為描述之便利僅說明及描述了 /RAS緩 衝器440，但/CAS緩衝器450、/WE緩衝器460及/或ADDR 緩衝器470可具有相同結構。 • 在下文中’將參看表1及圖3、圖4及圖5描述根據前述實 施例之規定（dictate)而設計之記憶體裝置之操作。 首先’接收一低CKE信號且作為回應，在省電操作模式 期間’ PCKE信號變高。當PCKE信號變高時，緩衝器42〇 至470(CKE緩衝器410除外）之個別啟用單元關閉，藉此停 用緩衝器420至470運作。如此，在省電模式期間，緩衝器 4 2 0至4 7 0之功率消耗被最小化。 隨後’接收一高CKE信號，且作為回應，在非省電操作 模式之待命狀態期間，PCKE信號變低《當號變低 114567.doc 15 1324348 時，CKE緩衝器410及/CS緩衝器430之啟用單元511或521 開啟，藉此啟用CKE緩衝器410及/CS緩衝器430之啟用單 元511或521運作。 接著，CKE緩衝器410將PCKE信號輸出至緩衝器430至 470。在PCLK信號之第一類型轉變期間，/CS緩衝器430接 收一高/CS信號且鎖存電路431儲存一高PCS信號。 因此，藉由啟用單元之邏輯裝置OR1關閉/RAS緩衝器 440、/CAS緩衝器450、/WE緩衝器460及位址緩衝器470之 開關P1，藉此停用/RAS緩衝器440、/CAS緩衝器450、/WE 緩衝器460及位址緩衝器470運作。 如圖3中所展示的，當在非省電模式期間接收到命令 時，/CS信號（其先前已回應於時間T1處的第一 CLK信號類 型轉變建立一設定狀態）經過時間T2維持一相應的保持時 間。 在/CS信號之鎖存電路431中，藉由PCLK信號之相應低 轉變而在時間T1處的第一 CLK信號類型轉變期間開啟開關 S1，且鎖存器L1儲存一低PCS信號。 低PCS信號與低PCKE信號一起被輸入至/RAS緩衝器 440、/CAS緩衝器450、/WE緩衝器460及位址緩衝器470之 啟用單元531之邏輯裝置OR1以開啟開關P1。因此，緩衝 器440至470之放大單元開始運作。 此時，如圖3中所展示的，回應於回應時間T2處的第二 CLK信號類型轉變而產生之PCLK信號之高轉變，/RAS緩 衝器440、/CAS缓衝器45 0、/WE緩衝器460及位址缓衝器 114567.doc 16 1324348 470將確定設定時間ts及保持時間th的信號儲存在對應於内 部信號的鎖存器中。 ·· 同樣，由於/cs信號在時間T3處變高，PCS信號變高。 • 因此’ /RAS緩衝器440、/CAS緩衝器450、/WE緩衝器460 . 及位址緩衝器470之啟用單元被關閉，藉此停用緩衝器440 % 至470之運作。 因此’僅啟用緩衝器運作一最小的時間段，在該時間段 • 中接收記憶體操作所需之輪入信號，藉此最小化與緩衝器 相關之功率消耗。為此，回應於比不同於回應pcs信號之 其他輸入信號所施加之習知信號快半個時脈之/cs信號來 控制其他緩衝器之運作。 圖6為說明根據本發明之一實施例之記憶體系統之方塊 圖。 參看圖6，記憶體系統6〇〇包括一記憶體控制器61〇及一 圮憶體620。記憶體控制器61〇將cLK信號連同預定信號 ® (一/CS>is 號、一/RAS信號、一/CAS信號、一/WE信號、一 CKE仏號）及ADDR信號一起傳輸至記憶體62〇。 記憶體620包括輸入緩衝器（未圖示），其每一者接收/cs 仏號、/RAS信號、/CAS信號、/WE信號、CKE信號及該等 位址k號。晶片選擇信號（/cs)之設定時間&及保持時間讣 係回應於第一時間τι處的第一 CLK^t號類塑轉變而定義且 被傳遞至記憶體620。 輸入彳5號（例如，/RAS信號、/CAS信號及/WE信號）之每 者以及位址彳§號之設定時間ts及保持時間比係關於隨後 114567.doc 1324348 第二時間T2處的第二CLK信號類型轉變而定義的，且該等 信號被傳輸至記憶體620。在一實施例中’第一 CLK類型 .. 轉變自高變低且第二CLK類型轉變為相反的。因此，在記 憶體控制器610中，/CS信號係比其它輸入信號快半個時脈 , 週期傳輸至記憶體620。 、 記憶體62〇儲存在第一 CLK信號類型轉變時接收的/CS信 號’且因此使用對應於/CS信號之内部信號來確定接收其 0 他輸入信號及位址信號之輸入緩衝器之運作。 同樣’記憶體620可使用一對應於晶片選擇信號（/CS)之 内部信號及一含有省電資訊之省電信號（例如CKE信號）來 確定接收晶片選擇信號（/CS)及其他輸入信號（包括位址信 號）之輸入緩衝器之運作。 甚至在非省電模式之待命狀態下，採用根據本發明之輸 入緩衝器之s己憶體裝置亦可最小化命令輸入緩衝器及位址 輸二緩衝器之功率消耗。因此，可實施一種具有較低總功 • #消耗之記憶體裝置。同樣，可使用此類型之記憶體裝置 實施一種具有減小之功率消耗之記憶體系統。 ，然已參考本發明之示範性實施例特別展示及描述了本 ^ 仁般熟習此項技術者應瞭解，在不背離由以下申 專利fe圍所定義之本發明之範_之情況下，可在本發明 中進行形式及細節上之各種改變。 【圖式簡單說明】 圖1為習知記憶體裝置中之輸入信號之時序圖； 圖2為習知記憶體裝置之輸入部分之方塊圖； 114567.doc Ί8- 1324348 圖3為根據本發明之一實施例之輸入信號之時序圖； 圖4為根據本發明之一實施例之記憶體裝置之輸入部分 之方塊圖；
圖5A、圖5B及圖5C為圖4所示之根據本發明之實施例之 輸入緩衝器的電路圖；且 圖6為說明根據本發明之一實施例之記憶體系統之方塊 圖。 【主要元件符號說明】
200 輸入信號部分 210 輸入緩衝器/時脈啟用（CKE)緩衝器 220 輸入緩衝器/時脈（CLK)緩衝器 230 輸入緩衝器/晶片選擇（CS)緩衝器 230-1 鎖存電路 240 輸入緩衝器/列位址選通（/RAS)緩衝器 240-1 鎖存電路
250 輸入缓衝器/行位址選通（/CAS)緩衝器 250-1 鎖存電路 260 輸入缓衝器/寫入啟用（/WE)緩衝器 260-1 鎖存電路 270 輸入緩衝器/位址（ADDR)緩衝器 270-1 鎖存電路 400 輸入信號部分 410 時脈啟用（CKE)缓衝器 420 CLK緩衝器 II4567.doc •19· 1324348 430 CS緩衝器 431 鎖存電路/第一鎖存電路 440 RAS緩衝器 441 鎖存電路/第二鎖存電路 CAS緩衝器 鎖存電路/第三鎖存電路 WE緩衝器
450 451 460 461 470 471 511 512 521 522 531 532 600 610 620 鎖存電路/第四鎖存電路 位址緩衝器/ADDR緩衝器 鎖存電路/第五鎖存電路 啟用單元 放大單元 啟用單元 放大單元 啟用單元 放大單元 記憶體系統. 記憶體控制器 記憶體 -20- 114567.doc

Claims (1)

  1. 以，替換頁 第095133508號專利申 中文申”利範圍替‘本％年丨月） 十、申請專利範圍： — h 一種記憶體裝置之輸入緩衝方法，其包含： 其回應於一晶片選擇信號 用-輪入緩衝器; Μ破而啟用及停 其中該省電信號指示省電資訊。 I 之方法，其中該輸入緩衝器係在該省，信號 ^ -非省電模式且該晶片選擇信 態時予以啟用。 曰曰片選擇狀 3·:請求項2之方法’其中該輸入緩衝器係在該省電信號 省電模式或該晶片選擇信號指示—非晶片選擇狀 態時予以停用。 4·如咐求項3之方法，其中該輸人緩衝器包含選自一由一 列位址選通輸人緩衝器、—行位址選通輸人緩衝器、一 寫入啟用緩衝器及一位址輸入緩衝器組成之群的至少一 緩衝器。 5. 一種記憶體裝置，其包含： 時脈緩衝器，其經調適以接收一具有週期性發生的 第一 CLK信號類型轉變及第二cLK信號類型轉變之時脈 信號； 一第一輸入緩衝器’其經調適以接收一晶片選擇信 號，且該晶片選擇信號具有一關於在一第一時間發生的 一第一 CLK信號類型轉變而定義之設定時間及保持時 間；及 至少一第二輸入緩衝器，其經調適以接收除該晶片選 114567-980123.doc H23 〜] 擇信號外的至少一輸入信號，且該至少一輸入信號具有 一關於在一第二時間發生的一第二CLK信號類型轉變而 定義之設定時間及保持時間。 6.如請求項5之記憶體裝置，其中該第一時間先於該第二 時間。 7. 如請求項6之記憶體裝置，其中該第—輸入緩衝器回應 於該第一時間處之該第一 CLK信號類型轉變將該晶片選 擇信號儲存為一第一内部信號，且該第二輸入緩衝器係 回應於該第一内部信號而啟用以接收該輸入信號。 8. 如請求項7之記憶體裝置，其中該輸入信號為選自—由 列位址選通（/RAS)信號、一行位址選通（/CAS)信號、 一寫入啟用（/WE)信號及一位址信號組成之群的至少一 信號。 9. 如請求項8之記憶體裝置，其進一步包含： 第二輸入緩衝器，其經調適以接收一指示省電資訊 之省電信號。 10. 如請求項9之記憶體裝置，其中該第一輸入緩衝器係回 應於該省電信號而啟用及停用。 u.如請求項10之記憶體裝置，其中該第二輸入緩衝器係回 應於該第一内部信號與該省電信號之一組合而啟用。 12· —種記憶體控制器，其包含： 經調適以產生一具有週期性發生的第一 CLK信號類型 轉變及第二CLK信號類型轉變之時脈信號的電路； 經調適以產生一具有一關於在一第一時間發生的第— 114567-980123.doc 13. 14. 15. 16. H替換頁，丨 9U3 …」 1^1^信號類型轉變而定義之設定時間及保持時間之晶片 選擇信號的電路；及 經調適以產生除該晶片選擇信號外的至少—輸入信號 的電路，該至少一輸入信號具有一關於在一第二時間發 生的第二CLK信號類型轉變而定義之設定時間及保持時 間。 、 如請求項1 2之記憶體控制器，其中該第一時間先於該第 —時間。 如請求項1 3之記憶體控制器，其令該輸入信號包含選自 一由—列位址選通（/RAS)信號、一行位址選通（/cas)信 號、一寫入啟用（/WE)信號及一位址信號組成之群的至 少一信號。 如請求項14之記憶體控制器，其進一步包含： 經調適以產生一省電信號之電路。 一種記憶體系統，其包含： 5己憶體控制器，其經調適以產生關於一時脈信號之 預定輸入信號’該時脈信號具有週期性發生的第一CLK 信號類型轉變及第二CLK信號類型轉變；及 一記憶體，其經調適以回應於該等輸入信號執行記憶 體操作，其中該等輸入信號包含：一晶片選擇信號，該 晶片選擇信號具有一關於在一第一時間發生的一第一 CLK信號類型轉變而定義之設定時間及保持時間；及至 ^其他輸入信號，該至少一其他輸入信號具有一關於 在一第二時間發生的一第二CLK信號類型轉變而定義之 114567-980123.doc 1324348
    設疋時間及保持時間。 17.如請求項16之記憶體系統 時間。 18.如請求項17之記憶體系統， 一第一輸入緩衝器，其 號；及 其中該第一時間先於該第二 其中該記憶體包含： 經調適以接收該晶片 選擇信 至少一額外輸入緩衝器，其經調適以接收該至少一其 他輸入信號。 ' 19. 如：求項18之記憶體系統，其中該至少一其他輸入信號 包含選自一由一列位址選通（/RAS)信號、一行位址選通 (/CAS)>fs號、一寫入啟用（/WE)信號及一位址信號組成之 群的至少一信號。 20. 如請求項19之記憶體系統，其中該記憶體進一步包含： 一第二輸入緩衝器，其經調適以接收一省電信號。 21. 如請求項20之記憶體系統，其中該第一輸入緩衝器係回 應於該省電信號而啟用及停用。 22. 如請求項20之記憶體系統’其中該至少一額外輸入緩衝 器係回應於該第一内部信號及該省電信號兩者而啟用。 I14567-980123.doc
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