CN116665732A - 一种低休眠功耗的eMMC闪存控制器及其方法 - Google Patents

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Abstract

本发明提供一种低休眠功耗的eMMC闪存控制器及其方法，其包括第一LDO电路、第二LDO电路、接口电路、硬件自检测电路、掉电电路以及SRAM电路，第一LDO电路用于向SRAM电路和接口电路提供电源，接口电路与接口总线CMD连接，第二LDO电路用于向掉电电路提供电源，当eMMC闪存控制器进入被动休眠模式后，第一LDO电路以预设供电模式向SRAM电路和接口电路提供电源，第二LDO电路关闭，掉电电路处于断电状态；硬件自检测电路用于检测接口总线CMD的唤醒指令，并根据检测到的唤醒指令向第一LDO电路发送CMD检测信号。应用本发明能够解决休眠功耗高，存在泄漏功耗，响应指令慢的问题，从而达到降低休眠功耗，去除泄漏功耗影响，提升电源可靠性以及保障主、从设备通信的稳定性等目的。

Description

一种低休眠功耗的eMMC闪存控制器及其方法
技术领域
本发明涉及闪存控制技术领域，具体涉及一种低休眠功耗的eMMC闪存控制器以及应用该控制器的控制方法。
背景技术
eMMC(Embedded Multi Media Card)(嵌入式多媒体卡)，是一种主要针对手持移动产品的内嵌式闪存存储器，按照MMC(多媒体卡)协会的标准，eMMC是一个由闪存颗粒和闪存控制器组成，以BGA形式封装在一起的存储元件。如图1所示，在一个手持移动产品中，eMMC是从设备，闪存颗粒是存储数据的媒介，闪存控制器作为桥梁，一方面对外接受HOST(主机设备)的管理，另一方面对内控制闪存颗粒的操作。
其中，休眠功耗是手持移动产品的一项核心指标，直接影响到移动产品的待机时间。在eMMC存储系统中，因为闪存具有数据的非易失性，在休眠场景下可以彻底断电；而闪存控制器在休眠状态下仍然需要记录休眠前的系统状态和识别唤醒命令，因而不能掉电；鉴于此，eMMC闪存控制器的低功耗设计是降低整个eMMC存储系统功耗的关键。eMMC的休眠场景一般分为两种，第一种是HOST主动控制eMMC进入休眠状态，第二种是HOST长时间不发送CMD(命令)，eMMC处于空闲状态的时长超出规定时间后被动进入休眠状态。主动休眠模式下，HOST能够识别eMMC进入了休眠，可以给闪存控制器预留足够多的时间处理唤醒流程；被动休眠模式下，HOST认为eMMC仍处于唤醒模式，随时都有可能发送命令或者有效数据，这就要求闪存控制器能够快速识别HOST的命令并且退出休眠模式。
目前，被动休眠模式下的eMMC闪存控制器，其低功耗设计存在两个挑战：
第一，所有仍处在工作状态的电路本身要具有极低的功耗。如图2所示，图2是现有技术的低功耗设计方案，工作电路一般包括LDO(低压差线性稳压器)，SRAM(静态随机存储单元)，接口电路和电源域开关，LDO用于给SRAM，接口电路和电源域开关供电，SRAM用于保存系统休眠场景必要的数据，接口电路用于响应和处理HOST的命令，电源域开关用于关闭掉电电路的功耗，掉电电路通常包括系统的CPU(中央处理器)，纠错电路，缓存等高速高功耗核心电路。一般情况下，SRAM的容量和制造工艺决定了它本身的休眠功耗，很难通过设计优化；接口电路是很小规模的逻辑电路，其在总休眠功耗中的占比很低；LDO不仅要给休眠模式下的工作电路供电，还要给唤醒模式下的所有电路供电，为了保证带负载能力，其本身的功耗不能做太小，约占总休眠功耗的40％；电源域开关的导通电阻通常很小，其物理面积非常大，常使用制造工艺中的低压晶体管设计，即使在关断情况下也有显著的泄漏功耗，约占总休眠功耗的30％。
第二，如果设计上降低LDO本身的休眠功耗，LDO的带宽也会随之成比例降低，低带宽LDO无法快速响应HOST唤醒指令，在唤醒指令到来后的短暂时间内，LDO的输出压降会显著增大，在eMMC给HOST回复响应信号时发生错误，如图3所示。
发明内容
本发明提供的一种低休眠功耗的eMMC闪存控制器及其方法，该装置和方法主要解决了休眠功耗高，存在泄漏功耗，响应指令慢等问题，从而达到降低休眠功耗，去除泄漏功耗影响，提升电源可靠性以及保障主、从设备通信的稳定性等目的。
本发明通过以下技术方案来实现上述目的：
一种低休眠功耗的eMMC闪存控制器，包括第一LDO电路、第二LDO电路、接口电路、硬件自检测电路、掉电电路以及SRAM电路，所述第一LDO电路用于向SRAM电路和所述接口电路提供电源，所述接口电路与接口总线CMD连接，所述第二LDO电路用于向所述掉电电路提供电源，当eMMC闪存控制器进入被动休眠模式后，所述第一LDO电路以预设供电模式向SRAM电路和所述接口电路提供电源，所述第二LDO电路关闭，所述掉电电路处于断电状态；
所述硬件自检测电路用于检测接口总线CMD的唤醒指令，并根据检测到的唤醒指令向所述第一LDO电路发送CMD检测信号。
进一步的方案是，所述硬件自检测电路包括下降边沿识别电路、无效边沿滤除电路以及复位锁存电路，所述下降边沿识别电路的输入端与所述接口总线CMD连接，所述下降边沿识别电路的输出端与所述无效边沿滤除电路的输入端连接，所述无效边沿滤除电路的输出端与所述复位锁存电路的输入端连接，所述复位锁存电路的输出端输出CMD检测信号。
更进一步的方案是，所述下降边沿识别电路包括延迟单元、反相器、与门，所述延迟单元的输入端与所述接口总线CMD连接，所述反相器的输入端与所述接口总线CMD连接，所述延迟单元的输出端与所述与门的第一输入端连接，所述反相器的输出端与所述与门的第二输入端连接，所述与门的输出端与所述无效边沿滤除电路的输入端连接。
更进一步的方案是，所述无效边沿滤除电路包括PMOS管组、NMOS管、施密特触发器，所述所述与门的输出端分别与所述PMOS管组的第一端、所述NMOS管的栅极连接，所述PMOS管组的第二端接电源，所述PMOS管组的第三端与所述NMOS管的漏极连接后与所述施密特触发器的输入端连接，所述NMOS管的源极接地，所述施密特触发器的输出端与所述复位锁存电路的输入端连接。
更进一步的方案是，所述PMOS管组包括多个PMOS管，多个所述PMOS管的栅极依次连接形成所述PMOS管组的第一端，第一个所述PMOS管的源极接电源，第一个所述PMOS管的漏极与第二个所述PMOS管的源极连接，所述第二个所述PMOS管的漏极与所述第三个所述PMOS管的源极连接，第n-1个所述PMOS管的漏极与第n个所述PMOS管的源极连接，第n个所述PMOS管的漏极与所述NMOS管的漏极连接后与所述施密特触发器的输入端连接。
更进一步的方案是，所述复位锁存电路包括D触发器，所述施密特触发器的输出端与所述D触发器的Clk端连接，所述D触发器的D端接电源，所述D触发器的Q端输出CMD检测信号。
更进一步的方案是，所述第二LDO电路的功率开关为多个相互连接的高压晶体管。
一种低休眠功耗的eMMC闪存控制器的控制方法，应用于上述的一种低休眠功耗的eMMC闪存控制器进行控制，包括：
将第一LDO电路设置为两种供电模式，分别为高功耗的第一供电模式，低功耗的第二供电模式；
在eMMC闪存控制器进入休眠状态前，使用系统CPU配置第一LDO电路进入低功耗的第二供电模式；
在eMMC闪存控制器进入被动休眠模式后，第二LDO电路关闭，其中，第二LDO电路的功率管为高压晶体管，从而达到忽略泄漏电流的目的；
通过硬件自检测电路实时检测HOST发送的CMD边沿信息，在检测到接口总线CMD的第一个下降边沿后，输出指示信号控制第一LDO电路退出低功耗的第二供电模式，将第一LDO电路切换到第一供电模式，利用大带宽将输出电压恢复至正常范围，以补偿低压差线性稳压器的输出响应，其中，硬件自检测电路在检测到HOST的CMD状态跳变之前没有静态功耗。
根据本发明所提供的一种低休眠功耗的eMMC闪存控制器的控制方法，在第一供电模式下，第一LDO电路自身功耗高，带宽大，具有很大的带负载能力，用于满足SRAM电路和接口电路在唤醒模式下高速数据收发的需求；在第二供电模式下，第一LDO电路自身功耗低，带宽和响应速度慢，用于满足保持SRAM电路的数据和等待HOST唤醒指令的负载需求。
根据本发明所提供的一种低休眠功耗的eMMC闪存控制器的控制方法，在通过硬件自检测电路实时检测HOST发送的CMD边沿信息时，下降边沿识别电路用于检测CMD从休眠模式到唤醒模式的下降边沿；无效边沿滤除电路用于过滤因电路噪声引发的假边沿，以确保检测的鲁棒性；复位锁存电路具有锁存和复位两个功能，其中，锁存功能用于在整个唤醒模式时间内保持CMD检测信号的有效值，确保后续的CMD边沿变化不会出现在输出端口，复位功能用于在退出唤醒模式之前让整个硬件自检测电路返回到初始状态，确保下一次检测的正确性。
由此可见，本发明具有以下有益效果：
(1)本发明无需现有技术中的电源域开关电路，将现有技术的LDO分为第一LDO电路和第二LDO电路，第一LDO电路用于给SRAM和接口电路供电，第二LDO电路用于给掉电电路供电；第二LDO电路在唤醒模式下给高功耗核心电路供电，在休眠状态下可完全关闭，其功率管使用制造工艺中的高压晶体管，关断后的泄漏电流可以忽略不计，因此可完全消除泄漏电流；
(2)第一LDO电路具有双供电模式，在大带宽供电模式下可满足高速数据收发要求，在低功耗供电模式下可在维持SRAM和接口电路待机状态的同时，让LDO1自身进入极低功耗模式；
(3)本发明通过新增一个无静态功耗的硬件自检测电路，解决了极低功耗LDO响应慢的问题，所以可将休眠状态下的第一LDO的功耗做到传统技术LDO的十分之一，再用第二LDO取代传统技术的低压电源域开关可完全消除泄漏电流，可实现总休眠功耗低至传统技术的50％以下；
(4)本发明可以提升eMMC存储系统退出休眠过程的电源可靠性，保障主、从设备通信的稳定性。
(5)本发明可以补偿低压差线性稳压器的输出响应，因此可以将LDO1做成低成本的capless(不带片外电容)结构，从而节省了芯片外一个uF级电容。
下面结合附图和具体实施方式对本发明作进一步详细说明。
附图说明
图1是现有技术的一种eMMC闪存控制器的原理图。
图2是现有技术的一种eMMC闪存控制器的低功耗设计原理图。
图3是现有技术中关于低功耗LDO存在的响应不及时问题的原理图。
图4是本发明一种低休眠功耗的eMMC闪存控制器实施例的原理图。
图5是本发明一种低休眠功耗的eMMC闪存控制器实施例中通过硬件自检测电路实现检测的原理示意图。
图6是本发明一种低休眠功耗的eMMC闪存控制器实施例中硬件自检测电路的原理图。
图7是本发明一种低休眠功耗的eMMC闪存控制器实施例中硬件自检测电路的电路原理图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
一种低休眠功耗的eMMC闪存控制器实施例
参见图4至图7，本发明所涉及的一种低休眠功耗的eMMC闪存控制器，包括：第一LDO电路、第二LDO电路、接口电路、硬件自检测电路、掉电电路以及SRAM电路，第一LDO电路用于向SRAM电路和接口电路提供电源，接口电路与接口总线CMD连接，第二LDO电路用于向掉电电路提供电源，当eMMC闪存控制器进入被动休眠模式后，第一LDO电路以预设供电模式向SRAM电路和接口电路提供电源，第二LDO电路关闭，掉电电路处于断电状态。
可见，为了消除电源域开关的关断泄漏功耗，本实施例提出删除现有技术中的电源域开关电路，并将现有技术中的LDO分为两个LDO电路，分别为第一LDO电路和第二LDO电路，其中，第一LDO电路用于给SRAM电路和接口电路供电，第二LDO电路用于给掉电电路供电。当eMMC闪存控制器进入被动休眠模式后，第二LDO电路关闭，掉电电路处于没电状态，第二LDO电路的功率管使用制造工艺中的高压晶体管设计，关断后的泄漏电流可以忽略不计。
在本实施例中，第一LDO电路具有双供电模式，第一供电模式为大带宽供电模式，该模式可满足高速数据收发要求，第二供电模式为低功耗供电模式，该模式可在维持SRAM和接口电路待机状态的同时，让第一LDO电路自身进入极低功耗模式；第二LDO电路在唤醒模式下给高功耗核心电路供电，在休眠状态下可完全关闭，功率管使用高压晶体管；
在eMMC闪存控制器进入被动休眠模式之前，用系统CPU配置第一LDO电路进入供电模式。
在本实施例中，硬件自检测电路用于检测接口总线CMD的唤醒指令，并根据检测到的唤醒指令向第一LDO电路发送CMD检测信号。可见，本实施例通过新增一个无静态功耗的硬件自检测电路解决传统技术LDO不能将自身功耗做低的问题；硬件自检测电路检测HOST发来的CMD边沿信息，给第一LDO电路输出指令信号退出第二供电模式。
如图6和图7所示，硬件自检测电路包括下降边沿识别电路、无效边沿滤除电路以及复位锁存电路，下降边沿识别电路的输入端与接口总线CMD连接，下降边沿识别电路的输出端与无效边沿滤除电路的输入端连接，无效边沿滤除电路的输出端与复位锁存电路的输入端连接，复位锁存电路的输出端输出CMD检测信号。
进一步的，下降边沿识别电路包括延迟单元、反相器、与门，延迟单元的输入端与接口总线CMD连接，反相器的输入端与接口总线CMD连接，延迟单元的输出端与与门的第一输入端连接，反相器的输出端与与门的第二输入端连接，与门的输出端与无效边沿滤除电路的输入端连接。
进一步的，无效边沿滤除电路包括PMOS管组、NMOS管、施密特触发器，与门的输出端分别与PMOS管组的第一端、NMOS管的栅极连接，PMOS管组的第二端接电源，PMOS管组的第三端与NMOS管的漏极连接后与施密特触发器的输入端连接，NMOS管的源极接地，施密特触发器的输出端与复位锁存电路的输入端连接。
进一步的，PMOS管组包括多个PMOS管，多个PMOS管的栅极依次连接形成PMOS管组的第一端，第一个PMOS管的源极接电源，第一个PMOS管的漏极与第二个PMOS管的源极连接，第二个PMOS管的漏极与第三个PMOS管的源极连接，第n-1个PMOS管的漏极与第n个PMOS管的源极连接，第n个PMOS管的漏极与NMOS管的漏极连接后与施密特触发器的输入端连接。
进一步的，复位锁存电路包括D触发器，施密特触发器的输出端与D触发器的Clk端连接，D触发器的D端接电源，D触发器的Q端输出CMD检测信号。
进一步的，第二LDO电路的功率开关为多个相互连接的高压晶体管。
进一步的，在施密特触发器的输入端处还连接有电容。
进一步的，PMOS1～PMOSn为串联关系，目的是获得沟道宽度远小于沟道长度的倒比管。D触发器是带set端口的，当set端口输入为0时，D触发器的输出端口Q被置为0，当set端口输入为1时，D触发器进入正常采样功能。
在具体应用中，本实施例提供的硬件自检测电路整体可分为3个子电路：下降边沿识别电路用于检测CMD从休眠模式到唤醒模式的下降边沿；无效边沿滤除电路用于过滤因电路噪声引发的假边沿，保证检测的鲁棒性；复位锁存电路有锁存和复位两个作用，锁存功能用于在整个唤醒模式时间内保持CMD检测信号的有效值，确保后续的CMD边沿变化不会出现在输出端口，复位用于在退出唤醒模式之前让整个硬件自检测电路返回到初始状态，确保下一次检测的正确性。
一种低休眠功耗的eMMC闪存控制器的控制方法实施例：
一种低休眠功耗的eMMC闪存控制器的控制方法，应用于上述的一种低休眠功耗的eMMC闪存控制器进行控制，包括：
将第一LDO电路设置为两种供电模式，分别为高功耗的第一供电模式，低功耗的第二供电模式；
在eMMC闪存控制器进入休眠状态前，使用系统CPU配置第一LDO电路进入低功耗的第二供电模式；
在eMMC闪存控制器进入被动休眠模式后，第二LDO电路关闭，其中，第二LDO电路的功率管为高压晶体管，从而达到忽略泄漏电流的目的；
通过硬件自检测电路实时检测HOST发送的CMD边沿信息，在检测到接口总线CMD的第一个下降边沿后，输出指示信号控制第一LDO电路退出低功耗的第二供电模式，将第一LDO电路切换到第一供电模式，利用大带宽将输出电压恢复至正常范围，以补偿低压差线性稳压器的输出响应，其中，硬件自检测电路在检测到HOST的CMD状态跳变之前没有静态功耗。
在第一供电模式下，第一LDO电路自身功耗高，带宽大，具有很大的带负载能力，用于满足SRAM电路和接口电路在唤醒模式下高速数据收发的需求；在第二供电模式下，第一LDO电路自身功耗低，带宽和响应速度慢，用于满足保持SRAM电路的数据和等待HOST唤醒指令的负载需求。
在通过硬件自检测电路实时检测HOST发送的CMD边沿信息时，下降边沿识别电路用于检测CMD从休眠模式到唤醒模式的下降边沿；无效边沿滤除电路用于过滤因电路噪声引发的假边沿，以确保检测的鲁棒性；复位锁存电路具有锁存和复位两个功能，其中，锁存功能用于在整个唤醒模式时间内保持CMD检测信号的有效值，确保后续的CMD边沿变化不会出现在输出端口，复位功能用于在退出唤醒模式之前让整个硬件自检测电路返回到初始状态，确保下一次检测的正确性。
在本实施例中，为了降低LDO1在eMMC闪存控制器处于休眠模式下的功耗，本申请提出将第一LDO电路设计成两种供电模式：在第一供电模式下，第一LDO电路自身功耗高，带宽大，具有很大的带负载能力，可以满足SRAM和接口电路在唤醒模式下高速数据收发的需求；第二供电模式下，第一LDO电路自身功耗很低，带宽和响应速度慢，仅能够满足保持SRAM数据和等待HOST唤醒指令的负载需求。在eMMC闪存控制器自发进入被动休眠之前，可用系统CPU提前配置第一LDO电路进入第二供电模式。但在eMMC闪存控制器处于被动休眠模式下，系统CPU因掉电无法工作，就不能在退休眠之前配置第一LDO电路返回第一供电模式。
因此，为了解决LDO传统技术在极低功耗下响应速度慢的问题，本实施例提供一种硬件自检测电路，它不需要系统CPU的控制。如图6和图7所示，当硬件自检测电路检测到接口总线CMD的唤醒指令(CMD的唤醒指令是一个有效下降沿，这是MMC接口标准规范对待机条件下各个信号线电平做出的规定)，会实时产生一个指示信号将第一LDO电路切换到第一供电模式，利用大带宽迅速将输出电压恢复至正常范围，保证eMMC回复给HOST的信息是正确的。
在eMMC闪存控制器进入休眠状态前，可使用系统CPU配置第一LDO电路进入低功耗的第二供电模式；在进入被动休眠模式后，第二LDO电路关闭，其中的功率管是高压晶体管，泄漏电流可以忽略，较传统技术，开关功耗完全消除；硬件自检测电路在检测到HOST CMD状态跳变之前没有静态功耗，检测到CMD的第一个下降边沿后，输出指示信号控制第一LDO电路退出低功耗的第二供电模式。
综上可得，本实施例无需现有技术中的电源域开关电路，将现有技术的LDO分为第一LDO电路和第二LDO电路，第一LDO电路用于给SRAM和接口电路供电，第二LDO电路用于给掉电电路供电；第二LDO电路在唤醒模式下给高功耗核心电路供电，在休眠状态下可完全关闭，其功率管使用制造工艺中的高压晶体管，关断后的泄漏电流可以忽略不计，因此可完全消除泄漏电流；第一LDO电路具有双供电模式，在大带宽供电模式下可满足高速数据收发要求，在低功耗供电模式下可在维持SRAM和接口电路待机状态的同时，让第一LDO电路自身进入极低功耗模式；本实施例通过新增一个无静态功耗的硬件自检测电路，解决了极低功耗LDO响应慢的问题，所以可将休眠状态下的第一LDO的功耗做到传统技术LDO的十分之一，再用第二LDO取代传统技术的低压电源域开关可完全消除泄漏电流，可实现总休眠功耗低至传统技术的50％以下。本实施例可以提升eMMC存储系统退出休眠过程的电源可靠性，保障主、从设备通信的稳定性。本实施例可以补偿低压差线性稳压器的输出响应，因此可以将第一LDO电路做成低成本的capless(不带片外电容)结构，从而节省了芯片外一个uF级电容。
上述实施方式仅为本发明的优选实施方式，不能以此来限定本发明保护的范围，本领域的技术人员在本发明的基础上所做的任何非实质性的变化及替换均属于本发明所要求保护的范围。

Claims (10)

1.一种低休眠功耗的eMMC闪存控制器，其特征在于，包括：
第一LDO电路、第二LDO电路、接口电路、硬件自检测电路、掉电电路以及SRAM电路，所述第一LDO电路用于向SRAM电路和所述接口电路提供电源，所述接口电路与接口总线CMD连接，所述第二LDO电路用于向所述掉电电路提供电源，当eMMC闪存控制器进入被动休眠模式后，所述第一LDO电路以预设供电模式向SRAM电路和所述接口电路提供电源，所述第二LDO电路关闭，所述掉电电路处于断电状态；
所述硬件自检测电路用于检测接口总线CMD的唤醒指令，并根据检测到的唤醒指令向所述第一LDO电路发送CMD检测信号。
2.根据权利要求1所述的eMMC闪存控制器，其特征在于：
所述硬件自检测电路包括下降边沿识别电路、无效边沿滤除电路以及复位锁存电路，所述下降边沿识别电路的输入端与所述接口总线CMD连接，所述下降边沿识别电路的输出端与所述无效边沿滤除电路的输入端连接，所述无效边沿滤除电路的输出端与所述复位锁存电路的输入端连接，所述复位锁存电路的输出端输出CMD检测信号。
3.根据权利要求2所述的eMMC闪存控制器，其特征在于：
所述下降边沿识别电路包括延迟单元、反相器、与门，所述延迟单元的输入端与所述接口总线CMD连接，所述反相器的输入端与所述接口总线CMD连接，所述延迟单元的输出端与所述与门的第一输入端连接，所述反相器的输出端与所述与门的第二输入端连接，所述与门的输出端与所述无效边沿滤除电路的输入端连接。
4.根据权利要求3所述的eMMC闪存控制器，其特征在于：
所述无效边沿滤除电路包括PMOS管组、NMOS管、施密特触发器，所述所述与门的输出端分别与所述PMOS管组的第一端、所述NMOS管的栅极连接，所述PMOS管组的第二端接电源，所述PMOS管组的第三端与所述NMOS管的漏极连接后与所述施密特触发器的输入端连接，所述NMOS管的源极接地，所述施密特触发器的输出端与所述复位锁存电路的输入端连接。
5.根据权利要求4所述的eMMC闪存控制器，其特征在于：
所述PMOS管组包括多个PMOS管，多个所述PMOS管的栅极依次连接形成所述PMOS管组的第一端，第一个所述PMOS管的源极接电源，第一个所述PMOS管的漏极与第二个所述PMOS管的源极连接，所述第二个所述PMOS管的漏极与所述第三个所述PMOS管的源极连接，第n-1个所述PMOS管的漏极与第n个所述PMOS管的源极连接，第n个所述PMOS管的漏极与所述NMOS管的漏极连接后与所述施密特触发器的输入端连接。
6.根据权利要求5所述的eMMC闪存控制器，其特征在于：
所述复位锁存电路包括D触发器，所述施密特触发器的输出端与所述D触发器的Clk端连接，所述D触发器的D端接电源，所述D触发器的Q端输出CMD检测信号。
7.根据权利要求1至6任一项所述的eMMC闪存控制器，其特征在于：
所述第二LDO电路的功率开关为多个相互连接的高压晶体管。
8.一种低休眠功耗的eMMC闪存控制器的控制方法，其特征在于，该方法应用于如权利要求1至7任一项所述的一种低休眠功耗的eMMC闪存控制器进行控制，其包括：
将第一LDO电路设置为两种供电模式，分别为高功耗的第一供电模式，低功耗的第二供电模式；
在eMMC闪存控制器进入休眠状态前，使用系统CPU配置第一LDO电路进入低功耗的第二供电模式；
在eMMC闪存控制器进入被动休眠模式后，第二LDO电路关闭，其中，第二LDO电路的功率管为高压晶体管，从而达到忽略泄漏电流的目的；
通过硬件自检测电路实时检测HOST发送的CMD边沿信息，在检测到接口总线CMD的第一个下降边沿后，输出指示信号控制第一LDO电路退出低功耗的第二供电模式，将第一LDO电路切换到第一供电模式，利用大带宽将输出电压恢复至正常范围，以补偿低压差线性稳压器的输出响应，其中，硬件自检测电路在检测到HOST的CMD状态跳变之前没有静态功耗。
9.根据权利要求8所述的方法，其特征在于：
在第一供电模式下，第一LDO电路自身功耗高，带宽大，具有很大的带负载能力，用于满足SRAM电路和接口电路在唤醒模式下高速数据收发的需求；在第二供电模式下，第一LDO电路自身功耗低，带宽和响应速度慢，用于满足保持SRAM电路的数据和等待HOST唤醒指令的负载需求。
10.根据权利要求8所述的方法，其特征在于：
在通过硬件自检测电路实时检测HOST发送的CMD边沿信息时，下降边沿识别电路用于检测CMD从休眠模式到唤醒模式的下降边沿；无效边沿滤除电路用于过滤因电路噪声引发的假边沿，以确保检测的鲁棒性；复位锁存电路具有锁存和复位两个功能，其中，锁存功能用于在整个唤醒模式时间内保持CMD检测信号的有效值，确保后续的CMD边沿变化不会出现在输出端口，复位功能用于在退出唤醒模式之前让整个硬件自检测电路返回到初始状态，确保下一次检测的正确性。
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