CN107871516A - 刷新控制器件 - Google Patents

Abstract

一种刷新控制器件可以包括：第一振荡器，被配置为产生第一振荡信号；第二振荡器，被配置为产生与第一振荡信号具有不同周期的第二振荡信号；第一地址控制器，被配置为响应于第一振荡信号来锁存地址，以及当刷新信号被使能时输出锁存的地址。刷新控制器件还可以包括：第二地址控制器，被配置为响应于第二振荡信号来锁存地址，以及当刷新信号被使能时输出锁存的地址。还可以包括的是：选择器，被配置为响应于选择信号来选择第一地址控制器的输出和第二地址控制器的输出中的任意一个，以及将选中的输出输出为行锤击地址。

Description

刷新控制器件

相关申请的交叉引用

本申请要求2016年9月26日向韩国知识产权局提交的申请号为10-2016-0123184的韩国专利申请的优先权，其内容通过引用整体合并于此。

技术领域

各种实施例涉及一种刷新控制器件，更具体地，涉及一种用于克服行锤击(rowhammering)的技术。

背景技术

随着存储器的集成度的增加，存储器中所包含的字线之间的间距已经减小。字线之间的间距的减小已经增加了相邻字线之间的耦合效应。

每当数据被输入到存储单元或者从存储单元输出时，字线在激活状态与非激活状态之间切换。然而，上述的相邻字线之间的耦合效应的增加可能破坏与同频繁激活的字线相邻的字线耦合的存储单元的数据。

这种现象称作字线串扰。字线串扰可能在存储单元被刷新之前破坏存储单元的数据。

发明内容

各种实施例针对一种刷新控制器件，其能够通过具有不同周期的多个振荡器来产生行锤击地址，从而降低刷新故障。

在本公开的一个实施例中，一种刷新控制器件可以包括：第一振荡器，被配置为产生第一振荡信号；第二振荡器，被配置为产生与第一振荡信号具有不同周期的第二振荡信号；第一地址控制器，被配置为响应于第一振荡信号来锁存地址，以及当刷新信号被使能时输出锁存的地址；第二地址控制器，被配置为响应于第二振荡信号来锁存地址，以及当刷新信号被使能时输出锁存的地址；以及选择器，被配置为响应于选择信号来选择第一地址控制器的输出和第二地址控制器的输出中的任意一个，以及将选中的输出输出为行锤击地址。

附图说明

结合附图来描述特征、方面和实施例，在附图中：

图1是用于描述字线串扰的示图，图示了存储器件中所包括的单元阵列的一部分；

图2是根据一个实施例的刷新控制器件的配置图；

图3是图2的选择控制器的详细配置图；

图4是图3的复位信号发生电路的详细电路图；

图5是图3的使能信号发生电路的详细电路图；

图6是图3的选择信号发生电路的详细电路图；

图7和图8是用于描述图2的刷新控制器件的操作的时序图；

图9是根据另一个实施例的刷新控制器件的配置图；

图10是图9的第二振荡器的详细配置图；

图11是图9的选择控制器的详细配置图；

图12是图11的选择信号发生电路的详细电路图；

图13是用于描述图9的刷新控制器件的操作的时序图；以及

图14图示了采用根据以上关于图1至图13讨论的各种实施例的半导体器件的系统的示例代表的框图。

具体实施方式

此后，下面将通过示例性实施例参照附图来描述根据本公开的刷新控制器件。

图1是用于描述字线串扰的示图，图示了存储器件中所包括的单元阵列的一部分。

在图1中，“WLK”表示频繁激活的字线，而“WLK-1”和“WLK+1”表示与字线WLK相邻的字线。此外，“CELL_K”表示耦接到字线WLK的存储单元，“CELL_K-1”表示耦接到字线WLK-1的存储单元，而“CELL_K+1”表示耦接到字线WLK+1的存储单元。存储单元分别包括单元晶体管TR_K、TR_K-1和TR_K+1以及单元电容器CAP_K、CAP_K-1和CAP_K+1。

在图1中，当字线WLK被激活或去激活时，在字线WLK与字线WLK-1和WLK+1之间可能出现耦合效应，从而影响单元电容器CAP_K、CAP_K-1和CAP_K+1的电荷，同时升高或降低字线WLK-1和WLK+1的电压。

因此，当字线WLK被频繁激活以在激活状态与非激活状态之间切换时，可能严重改变存储单元CELL_K-1和CELL_K+1中所包括的单元电容器CAP_K-1和CAP_K+1的电荷，且可能破坏存储单元的数据。

此外，字线在激活状态与非激活状态之间切换时产生的电磁波可以将电子引入至耦接到相邻字线的存储单元的单元电容器中，或者从该单元电容器泄漏电子，从而破坏存储单元的数据。

当特定字线(例如，WLK)被反复激活预定次数或更多次时，耦接到相邻字线(例如，WLK+1和WLK-1)的存储单元的数据可能劣化。这种现象称作行锤击。为了解决此问题，可以对与过度激活的字线WLK相邻的字线WLK+1和WLK-1执行激活操作。

当对相邻字线WLK+1和WLK-1执行了激活操作时，耦接到相邻字线WLK+1和WLK-1的存储单元的数据可以被重新写入，这使得可能防止数据的破坏。

诸如DRAM的半导体器件包括大量的存储单元，且每个存储单元包括用作开关的晶体管和用于储存数据的电容器。然而，由于可能因存储单元的结构问题(诸如晶体管的PN结)而出现泄漏电流，因此储存在电容器中的初始数据可能消失。因此，半导体器件需要在数据消失之前对存储单元进行重新充电的刷新操作。

正常刷新操作可以包括自动刷新操作和自刷新操作。自动刷新操作指半导体器件根据从半导体器件的外部施加的刷新命令来执行刷新操作的模式，而自刷新操作指半导体器件根据从半导体器件的外部施加的刷新命令在顺序地改变内部地址的同时执行刷新操作的模式。

近来，除正常刷新操作之外，对很容易因行锤击而丢失数据的行执行额外刷新操作。行锤击指这样的现象：耦接到对应的行或相邻行的存储单元的数据因对应的行被频繁激活而被破坏。

根据本实施例的刷新控制器件能够通过具有不同周期的多个振荡器来将被访问以用于额外刷新操作的目标地址随机化，从而减少刷新故障。

图2是根据一个实施例的刷新控制器件的配置图。

根据本实施例的刷新控制器件包括第一振荡器100、第一地址控制器110、第二振荡器200、第二地址控制器210、选择器300以及选择控制器400。

第一地址控制器110包括使能控制电路111、地址输入电路112、锁存器电路113、第一寄存器电路114以及地址输出电路115。第二地址控制器210包括使能控制电路211、地址输入电路212、锁存器电路213、第二寄存器电路214和地址输出电路215。

第一振荡器100产生具有恒定周期的振荡信号OSC以执行刷新操作。使能控制电路111将激活信号ACT和振荡信号OSC进行组合，并产生使能信号ENA。

当激活信号ACT和振荡信号OSC二者被使能时，使能控制电路111使能使能信号ENA。使能控制电路111包括NAND门ND1和反相器IV1。NAND门ND1对激活信号ACT和振荡信号OSC执行NAND运算，并输出使能信号ENAB。反相器IV1将使能信号ENAB反相，并输出使能信号ENA。

地址输入电路112响应于使能信号ENA和ENAB中的至少一个来选择性地接收地址ADD。因此，第一地址控制器110可以响应于振荡信号OSC来锁存地址ADD。地址输入电路112包括传输门T1。当使能信号ENA被使能时，传输门T1被导通以接收地址ADD，而当使能信号ENA被禁止时，传输门T1被关断以阻止地址ADD的输入。

锁存器电路113将地址ADD锁存预定时间，其中地址ADD可以通过地址输入电路112来传输。锁存器电路113包括具有彼此耦接的输入端子和输出端子的反相器IV2和IV3。

第一寄存器电路114将锁存器电路113的输出地址储存预定时间，并输出地址REGA。第一寄存器电路114同步于振荡信号OSC来储存从地址输入电路112输出的地址ADD。

地址输出电路115响应于至少一个使能的刷新信号REF和REFB来选择性地输出地址REGA，其中地址REGA从第一寄存器电路114来接收。刷新信号REF是刷新信号REFB的反相信号。

地址输出电路115包括传输门T2。传输门T2在刷新信号REF被使能时输出地址REGA，而在刷新信号REF被禁止时阻止地址REGA的输出。

第二振荡器200产生具有恒定周期的振荡信号L_OSC以执行刷新操作。从第二振荡器200输出的振荡信号L_OSC与从第一振荡器100输出的振荡信号OSC具有不同的周期。

例如，振荡信号L_OSC可以具有比振荡信号OSC长的周期。在本实施例中，在刷新操作期间，额外设置第二振荡器200以及第一振荡器100以防止对仅有的一个特定地址的集中访问。

在本实施例中，已经示例了第二振荡器200产生具有恒定周期的振荡信号L_OSC的配置。然而，本实施例不局限于此，而第二振荡器200可以被设计成产生具有随机周期的振荡信号L_OSC。此外，在一些实施例中，第二振荡器200的振荡信号L_OSC可以被设计成具有比振荡信号OSC短的周期。

使能控制电路211通过将激活信号ACT与振荡信号L_OSC进行组合来产生使能信号ENB。当激活信号ACT和振荡信号L_OSC二者都被使能时，使能控制电路211使能使能信号ENB。

使能控制电路211包括NAND门ND2以及反相器IV4和IV5。NAND门ND2对激活信号ACT和振荡信号L_OSC执行NAND运算，并输出使能信号ENBB。反相器IV5将使能信号ENBB反相，并输出使能信号ENB。反相器IV4将振荡信号L_OSC反相，并产生振荡信号OSCb。

地址输入电路212响应于使能信号ENB和ENBB中的至少一个来选择性地接收地址ADD。因此，第二地址控制器210可以响应于振荡信号L_OSC来锁存地址ADD。地址输入电路212包括传输门T3。当使能信号ENB被使能时，传输门T3被导通以接收地址ADD，而当使能信号ENB被禁止时，传输门T3被关断以阻止地址ADD的输入。

锁存器电路213将地址ADD锁存预定时间，其中地址ADD可以通过地址输入电路212来传输。锁存器电路213包括具有彼此耦接的输入端子和输出端子的反相器IV6和IV7。

第二寄存器电路214将锁存器电路213的输出地址储存预定时间，并输出地址REGB。第二寄存器电路214同步于振荡信号L_OSC来储存从地址输入电路212输出的地址ADD。

地址输出电路215响应于至少一个被使能的刷新信号REF和REFB来选择性地输出地址REGB，其中地址REGB从第二寄存器电路214来接收。地址输出电路215包括传输门T4。传输门T4在刷新信号REF被使能时输出地址REGB，而在刷新信号REF被禁止时阻止地址REGB的输出。

选择器300响应于选择信号SEL来选择第一地址控制器110和第二地址控制器210中的任意一个的输出，且选择器300将选中的输出输出为行锤击地址RH_ADD。例如，当选择信号SEL处于逻辑低电平时，选择器300选择地址输出电路115的输出，并将选中的输出输出为行锤击地址RH_ADD。另一方面，当选择信号SEL处于逻辑高电平时，选择器300选择地址输出电路215的输出，并将选中的输出输出为行锤击地址RH_ADD。

选择控制器400响应于复位信号RSTB、刷新信号REF和振荡信号OSCb来产生选择信号SEL。

图3是图2的选择控制器400的详细配置图。

选择控制器400包括复位信号发生电路410、使能信号发生电路420以及选择信号发生电路430。

复位信号发生电路410响应于刷新信号REF来产生刷新复位信号REF_RST。使能信号发生电路420响应于振荡信号OSCb来产生选择使能信号SEL_EN。选择信号发生电路430响应于复位信号RSTB、刷新复位信号REF_RST和选择使能信号SEL_EN来产生选择信号SEL。

图4是图3的复位信号发生电路410的详细电路图。

复位信号发生电路410通过延迟刷新信号REF来产生具有脉冲形状的刷新复位信号REF_RST。复位信号发生电路410包括延迟电路411和组合电路412。

延迟电路411将刷新信号REF反相并延迟预定时间，其中，刷新信号REF可以由反相器IV8来反相。延迟电路411包括以链状结构耦接的多个反相器IV9至IV15。

组合电路412将延迟电路411的输出与由反相器IV8反相的刷新信号REF进行组合，并输出刷新复位信号REF_RST。组合电路412包括NAND门ND3和反相器IV16。NAND门ND3对延迟电路411的输出与由反相器IV8反相的刷新信号REF执行NAND运算。反相器IV16将NAND门ND3的输出反相，并输出刷新复位信号REF_RST。

例如，当刷新信号REF被使能为高电平时，复位信号发生电路410输出在延迟电路411的延迟时间内具有高电平脉冲宽度的刷新信号REF_RST。

图5是图3的使能信号发生电路420的详细电路图。

使能信号发生电路420通过延迟振荡信号OSCb来产生具有脉冲形状的选择使能信号SEL_EN。使能信号发生电路420包括延迟电路421和组合电路422。

延迟电路421在不将振荡信号OSCb反相的情况下将振荡信号OSCb延迟预定时间。延迟电路421包括以链状结构耦接的多个反相器IV17至IV25。

组合电路422将延迟电路421的输出与振荡信号OSCb进行组合，并输出选择使能信号SEL_EN。组合电路422包括NAND门ND4和反相器IV26。NAND门ND4对延迟电路421的输出与振荡信号OSCb执行NAND运算。反相器IV26将NAND门ND4的输出反相，并输出选择使能信号SEL_EN。

例如，当振荡信号OSCb被使能为高电平时，使能信号发生电路420输出在延迟电路421的延迟时间内具有高电平脉冲宽度的选择使能信号SEL_EN。

图6是图3的选择信号发生电路430的详细电路图。

选择信号发生电路430响应于复位信号RSTB、刷新复位信号REF_RST和选择使能信号SEL_EN来产生选择信号SEL。选择信号发生电路430包括多个NAND门ND5至ND7、NOR门NOR1和反相器IV27。

NAND门ND5对选择使能信号SEL_EN与电源电压VDD执行NAND运算。NOR门NOR1对刷新复位信号REF_RST与由反相器IV27反相的复位信号RSTB执行NOR运算。在一个示例中，当复位信号RSTB被使能时，选择信号发生电路430可以在选择使能信号SEL_EN被使能时被激活。此外，当复位信号RSTB被使能时，选择信号发生电路430可以在刷新复位信号REF_RST被使能时被去激活。

NAND门ND6对NAND门ND5的输出与NAND门ND7的输出执行NAND运算，并输出选择信号SEL。NAND门ND7对NAND门ND6的输出与NOR门NOR1的输出执行NAND运算。

图7和图8是用于描述图2的刷新控制器件的操作的时序图。

图7是仅第一振荡器100被操作时的操作时序图。

随着半导体器件技术的收缩以及相邻字线之间的间距逐渐减小，因刷新特性被行锤击劣化而出现数据丢失。“行锤击”现象指这样的例子：当仅特定行线被持续激活和预充电时，在与目标字线相邻的上部字线和下部字线中出现刷新故障，且相邻字线的单元数据丢失。

为了克服行锤击，可以如下地执行“智能刷新”。当用户“反复地”激活并预充电特定地址的字线时，对反复激活的特定行线进行采样，并储存该行线的地址。然后，当施加了下一刷新命令时，通过加法器-减法器刷新与特定行线相邻的上部字线和下部字线。

随着存储器件(例如，DRAM)按比例缩小，加载在被访问的特定行(第N行)周围的行(第(N+1)行和第(N-1)行)上的数据可能丢失。即，行锤击可能出现。为了解决此问题，第一寄存器电路114锁存响应于激活信号ACT来输入的地址ADD。然后，为了防止行锤击，刷新信号REF被使能以对与锁存的地址REGA相邻的行线执行刷新操作。

为了提高刷新操作的效率，需要将地址ADD随机储存在第一寄存器电路114中。例如，当访问用于一个存储体的两个行地址时，需要对这两个行地址一致地执行智能刷新操作以防止行锤击。

然而，当使用一个振荡器(即，第一振荡器100)时，第一振荡器100输出具有特定周期的振荡信号OSC。因此，储存在第一寄存器电路114中的地址REGA不被随机输出，而是仅可以与一个特定地址同步。然后，在未同步的其他地址处可能出现行锤击。

例如，假设第一地址A和第二地址B响应于振荡信号OSC而被激活。然后，第一地址A和第二地址B被锁存，其中，刷新操作在振荡信号OSC的激活时段期间被执行。在这种情况下，第一地址A和第二地址B中仅一个地址(例如，第二地址B)被锁存在第一寄存器电路114中，且刷新操作被执行。

假设第一地址A是目标地址。在这种情况下，虽然需要将第一地址A选择并输出为行锤击地址RH_ADD，但是仅第二地址B被选中。因此，第一地址A没有机会能被选中。因此，不能避免行锤击，其中，行锤击出现在第一地址A与第二地址B之中的第一地址A上。

图8是操作第一振荡器100和第二振荡器200二者的操作时序图。

第一振荡器100产生具有恒定周期的振荡信号OSC。第一寄存器电路114在激活信号ACT和振荡信号OSC二者都被使能时储存地址ADD。当刷新信号REF被使能时，地址输出电路115将储存在第一寄存器电路114中的地址输出为行锤击地址RH_ADD。振荡信号OSC的周期可以包含在tREFI中。

在本实施例中，与第一振荡器100具有不同的周期的第二振荡器200可以被配置为更随机地锁存地址，如图8中所示。即，选择器300通过第一振荡器100来选择并输出锁存在第一寄存器电路114中的地址，或者通过第二振荡器200来选择并输出锁存在第二寄存器电路214中的地址。

这样，当使用两个源信号来产生行锤击地址RH_ADD时，在激活操作期间，仅一个特定地址未被同步，而多个地址可以被随机地同步。

这里，tREFI表示刷新信号REF被使能的间隔(刷新操作时段)。此外，tRFC表示在激活周期开始之前所需的时间(刷新行周期时间)，即，在刷新操作期间用于激活并预充电字线所需的最小时间。振荡信号L_OSC可以具有比tRFC长的周期。

例如，假设第一地址A和第二地址B响应于振荡信号OSC和振荡信号L_OSC来激活。然后，在选择信号SEL未被使能的时段期间，第一地址A同步于振荡信号OSC而被选中。

选择使能信号SEL_EN同步于振荡信号L_OSC的下降沿而被使能为逻辑高电平。选择信号SEL在选择使能信号SEL_EN被使能时被使能为逻辑高电平，而在刷新复位信号REF_RST被使能时被禁止为逻辑低电平。

当选择信号SEL被使能时，第二地址B同步于振荡信号L_OSC而被选中。在这种情况下，第一地址A和第二地址B可以全部被锁存以执行刷新操作。

图9是根据另一个实施例的刷新控制器件的配置图。根据图9的实施例的刷新控制器件包括与根据图2的实施例的刷新控制器件的第二振荡器和选择控制器具有不同的配置的第二振荡器200_1和选择控制器400_1。

第二振荡器200_1的操作可以通过振荡停止信号CUT_OSC来控制。即，第二振荡器200_1在振荡操作期间产生恒定周期的振荡信号L_OSC。当振荡停止信号CUT_OSC被使能时，第二振荡器200_1的振荡操作停止。然后，第二振荡器200_1不再产生振荡信号L_OSC。当振荡停止信号CUT_OSC被使能时，选择控制器400_1强制禁止选择信号SEL。

因为图9的实施例的其他组件以与图2的实施例的那些组件基本相同的方式来配置，所以在此省略对其的详细描述。

图10是图9的第二振荡器200_1的详细配置图。

第二振荡器200_1包括振荡信号发生电路201、分频器202和组合电路206。

振荡信号发生电路201产生具有恒定周期的振荡信号OSC。分频器202通过对振荡信号OSC分频来产生具有长周期的信号。

分频器202包括多个计数器203至205。计数器203至205分别对振荡信号OSC计数，并产生具有二倍周期、四倍周期和八倍周期的信号。

组合电路206将振荡停止信号CUT_OSC与分频器202的输出信号进行组合，并输出振荡信号L_OSC。组合电路206包括被配置为对振荡停止信号CUT_OSC与分频器202的输出信号执行NOR运算的NOR门。

在图10的实施例中，振荡停止信号CUT_OSC被示例为高脉冲信号。然而，本实施例不局限于此，而振荡停止信号CUT_OSC可以包括具有随机周期的脉冲信号。

图11是图9的选择控制器400_1的详细配置图。

选择控制器400_1包括复位信号发生电路410_1、使能信号发生电路420_1以及选择信号发生电路430_1。

复位信号发生电路410_1响应于刷新信号REF来产生刷新复位信号REF_RST。使能信号发生电路420_1响应于振荡信号OSCb来产生选择使能信号SEL_EN。选择信号发生电路430_1响应于复位信号RSTB、刷新复位信号REF_RST、选择使能信号SEL_EN和振荡停止信号CUT_OSC来产生选择信号SEL。

图12是图11的选择信号发生电路430_1的详细电路图。相比于图6的实施例，图12的实施例还包括被配置为反相并驱动振荡停止信号CUT_OSC的反相器IV28。

第二振荡器200_1可以在振荡停止信号CUT_OSC被使能时禁止振荡信号L_OSC。选择信号发生电路430_1响应于振荡停止信号CUT_OSC来禁止选择信号SEL。

图13是图9的刷新控制器件的操作时序图。

参见图13，振荡信号L_OSC在振荡停止信号CUT_OSC被使能时被禁止为逻辑低电平，而选择信号发生电路430_1可以在振荡停止信号CUT_OSC被禁止时使能选择信号SEL。然后，选择器300不选择第二寄存器电路214的输出，而是选择为第一寄存器电路114的输出的第一地址A。

根据本实施例，刷新控制器件可以通过减少刷新故障来提升存储单元的可靠性。

虽然以上已经描述了特定实施例，但是本领域技术人员将认识到，所描述的实施例仅作为示例。相应地，本文中所描述的刷新控制器件不应当基于所描述的实施例来限制。相反地，本文中所描述的刷新控制器件仅应当结合以上描述和附图根据所附权利要求来限制。

以上讨论的半导体器件和/或单元阵列(参见图1至图13)在存储器件、处理器和计算机系统的设计中尤其有用。例如，参见图14，图示了采用根据各种实施例的半导体器件和/或单元阵列的系统的框图，且总体上用附图标记1000来指示。系统1000可以包括一个或更多个处理器(即，“处理器”)或例如但不限于：中央处理单元(“CPU”)1100。处理器(即，CPU)1100可以单独使用或者与其他处理器(即，CPU)组合来使用。虽然处理器(即，CPU)1100将主要以单数来表示，但是本领域技术人员将认识到，可以实施具有任意数量的物理处理器或逻辑处理器(即，CPU)的系统1000。

芯片组1150可以可操作地耦接到处理器(即，CPU)1100。芯片组1150是用于处理器(即，CPU)1100与系统1000的其他组件之间的信号的通信路径。系统1000的其他组件可以包括存储器控制器1200、输入/输出(“I/O”)总线1250和盘驱动器控制器1300。根据系统1000的配置，若干不同信号中的任意一个可以经由芯片组1150来传输，且本领域技术人员将认识到，在不改变系统1000的基本性质的情况下，可以容易地调节整个系统1000中的信号路径。

如上所述，存储器控制器1200可以可操作地耦接到芯片组1150。存储器控制器1200可以包括如以上参照图1至图13所讨论的至少一个半导体器件和/或单元阵列。因此，存储器控制器1200可以经由芯片组1150而接收从处理器(即，CPU)1100提供的请求。在可选实施例中，存储器控制器1200可以被集成至芯片组1150中。存储器控制器1200可以可操作地耦接到一个或更多个存储器件1350。在一个实施例中，存储器件1350可以包括如以上关于图1至图13所讨论的至少一个半导体器件和/或单元阵列。存储器件1350可以包括用于定义多个存储单元的多个字线和多个位线。存储器件1350可以为若干产业标准存储器类型中的任意一种，包括但不限于：单列直插存储器模块(“SIMM”)和双列直插存储器模块(“DIMM”)。此外，存储器件1350可以通过储存指令和数据二者来促使外部数据储存器件的安全移除。

芯片组1150也可以耦接到I/O总线1250。I/O总线1250可以用作从芯片组1150到I/O设备1410、1420和1430的信号的通信路径。I/O设备1410、1420和1430可以包括：例如但不限于，鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以采用若干通信协议中的任意一种来与I/O设备1410、1420和1430通信。在一个实施例中，I/O总线1250可以被集成至芯片组1150中。

盘驱动器控制器1300可以可操作地耦接到芯片组1150。盘驱动器控制器1300可以用作芯片组1150与一个内部盘驱动器1450或更多个内部盘驱动器1450之间的通信路径。内部盘驱动器1450可以通过储存指令和数据二者来促使外部数据储存器件的断开。盘驱动控制器1300和内部盘驱动器1450可以使用几乎任意类型的通信协议(包括：例如但不限于以上关于I/O总线1250而提及的全部通信协议)来彼此通信或者与芯片组1150通信。

重要的是要注意，以上关于图14描述的系统1000仅为采用如以上关于图1至图13所讨论的半导体器件和/或单元阵列的系统1000的一个示例。在可选实施例(诸如，例如但不限于：蜂窝电话或数码相机)中，组件可以与图14中所图示的实施例不同。

附图中的每个元件的符号

100：第一振荡器

110：第一地址控制器

200：第二振荡器

210：第二地址控制器

300：选择器

400：选择控制器

Claims (20)

1.一种刷新控制器件，包括：

第一振荡器，被配置为产生第一振荡信号；

第二振荡器，被配置为产生与第一振荡信号具有不同周期的第二振荡信号；

第一地址控制器，被配置为响应于第一振荡信号来锁存地址，以及当刷新信号被使能时输出锁存的地址；

第二地址控制器，被配置为响应于第二振荡信号来锁存地址，以及当刷新信号被使能时输出锁存的地址；以及

选择器，被配置为响应于选择信号来选择第一地址控制器的输出和第二地址控制器的输出中的任意一个，以及将选中的输出输出为行锤击地址。

2.如权利要求1所述的刷新控制器件，其中，第二振荡信号具有比第一振荡信号长的周期。

3.如权利要求1所述的刷新控制器件，其中，第一地址控制器包括：

第一使能控制电路，被配置为将激活信号与第一振荡信号进行组合，以及输出第一使能信号；

第一地址输入电路，被配置为响应于第一使能信号来选择性地接收地址；

第一寄存器电路，被配置为储存第一地址输入电路的输出；以及

第一地址输出电路，被配置为当刷新信号被使能时将从第一寄存器电路接收的地址输出。

4.如权利要求3所述的刷新控制器件，其中，第一地址控制器还包括第一锁存器电路，所述第一锁存器电路被配置为将第一地址输入电路的输出锁存预定时间。

5.如权利要求3所述的刷新控制器件，其中，第一使能控制电路在激活信号和第一振荡信号二者都被使能时使能第一使能信号。

6.如权利要求3所述的刷新控制器件，其中，第一地址输入电路包括第一传输门，所述第一传输门被配置为在第一使能信号被使能时接收地址。

7.如权利要求3所述的刷新控制器件，其中，第一地址输出电路包括第二传输门，所述第二传输门被配置为在刷新信号被使能时将从第一寄存器电路接收的地址输出。

8.如权利要求1所述的刷新控制器件，其中，第二地址控制器包括：

第二使能控制电路，被配置为将激活信号与第二振荡信号进行组合，以及输出第二使能信号；

第二地址输入电路，被配置为响应于第二使能信号来选择性地接收地址；

第二寄存器电路，被配置为储存第二地址输入电路的输出；以及

第二地址输出电路，被配置为当刷新信号被使能时将从第二寄存器电路接收的地址输出。

9.如权利要求8所述的刷新控制器件，其中，第二地址控制器还包括第二锁存器电路，所述第二锁存器电路被配置为将第二地址输入电路的输出锁存预定时间。

10.如权利要求8所述的刷新控制器件，其中，第二使能控制电路在激活信号和第二振荡信号二者都被使能时使能第二使能信号。

11.如权利要求8所述的刷新控制器件，其中，第二使能控制电路将第二振荡信号反相，以及输出第三振荡信号。

12.如权利要求8所述的刷新控制器件，其中，第二地址输入电路包括第三传输门，所述第三传输门被配置为当第二使能信号被使能时接收地址。

13.如权利要求8所述的刷新控制器件，其中，第二地址输出电路包括第四传输门，所述第四传输门被配置为当刷新信号被使能时将从第二寄存器电路接收的地址输出。

14.如权利要求1所述的刷新控制器件，其中，第二振荡器在振荡停止信号被使能时禁止第二振荡信号。

15.如权利要求1所述的刷新控制器件，还包括被配置为产生选择信号的选择控制器。

16.如权利要求15所述的刷新控制器件，其中，选择控制器包括：

复位信号发生电路，被配置为响应于刷新信号来产生刷新复位信号；

使能信号发生电路，被配置为响应于第三振荡信号来产生选择使能信号，第三振荡信号是第二振荡信号的反相信号；以及

选择信号发生电路，被配置为响应于复位信号、刷新复位信号和选择使能信号来输出选择信号。

17.如权利要求16所述的刷新控制器件，其中，复位信号发生电路包括：

第一延迟电路，被配置为将刷新信号延迟预定时间；以及

第一组合电路，被配置为将刷新信号与第一延迟电路的输出进行组合，以及输出刷新复位信号。

18.如权利要求16所述的刷新控制器件，其中，使能信号发生电路包括：

第二延迟电路，被配置为将第三振荡信号延迟预定时间；以及

第二组合电路，被配置为将第三振荡信号与第二延迟电路的输出进行组合，以及输出选择使能信号。

19.如权利要求16所述的刷新控制器件，其中，当复位信号被使能时，选择信号发生电路在选择使能信号被使能时被激活，以及在刷新复位信号被使能时被去激活。

20.如权利要求16所述的刷新控制器件，其中，选择信号发生电路在振荡停止信号被禁止时使能选择信号。