JPH04163796A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH04163796A JPH04163796A JP2289812A JP28981290A JPH04163796A JP H04163796 A JPH04163796 A JP H04163796A JP 2289812 A JP2289812 A JP 2289812A JP 28981290 A JP28981290 A JP 28981290A JP H04163796 A JPH04163796 A JP H04163796A
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- 238000010586 diagram Methods 0.000 description 12
- 230000000295 complement effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体メモリに関し、特に、カレントミラー型
センスアンプ回路に間する。
センスアンプ回路に間する。
［従来の技術］
一般にカレントミラー型センスアンプ回路はメモリセル
に流れる微少電流の有無を感知し、電気的にハイレベル
あるいはロウレベルを出力する回路であり、第３図に従
来例を示す。
に流れる微少電流の有無を感知し、電気的にハイレベル
あるいはロウレベルを出力する回路であり、第３図に従
来例を示す。
メモリセル１０が選択時にオンする状態（以後、オンピ
ットと称す）では、ノードＳ５．Ｓ４およびＳ３の電位
は放電されるため、相補型インバータ７の出力Ｓ２が高
くなり、Ｎチャンネルトランジスタ２がオンし、電流Ｉ
Ｓ１が流れる。
ットと称す）では、ノードＳ５．Ｓ４およびＳ３の電位
は放電されるため、相補型インバータ７の出力Ｓ２が高
くなり、Ｎチャンネルトランジスタ２がオンし、電流Ｉ
Ｓ１が流れる。
Ｐチャンネルトランジスタ１のゲートとドレインさらに
Ｐチャンネルトランジスタ３のゲートとは共通に接続さ
れ、カレントミラーを形成しており、電流Ｉ’ＳＩは次
式で表される。
Ｐチャンネルトランジスタ３のゲートとは共通に接続さ
れ、カレントミラーを形成しており、電流Ｉ’ＳＩは次
式で表される。
Ｉ ’ Ｓ１＝ Ｉ ＳＩＸ ｇｍ （Ｐ３） ７ｇｍ
（ＰＩ）上式において、ｇｍ （ＰＩ）はＰチャンネ
ルトランジスタ１の相互コンダクタンス、ｇｍ（Ｐ３）
はＰチャンネルトランジスタ３の相互コンダクタンスで
ある。このように求められる電ｍ Ｉ ’ ５１がＰチ
ャンネルトランジスタ３およびＮチャンネルトランジス
タ４に流れる。
（ＰＩ）上式において、ｇｍ （ＰＩ）はＰチャンネ
ルトランジスタ１の相互コンダクタンス、ｇｍ（Ｐ３）
はＰチャンネルトランジスタ３の相互コンダクタンスで
ある。このように求められる電ｍ Ｉ ’ ５１がＰチ
ャンネルトランジスタ３およびＮチャンネルトランジス
タ４に流れる。
そしてＮチャンネルトランジスタ４のゲートとドレイン
およびＮチャンネルトランジスタ６のゲートとは共通に
接続されカレントミラーを形成しているため、電流Ｉ”
Ｓｌは次式で表される。
およびＮチャンネルトランジスタ６のゲートとは共通に
接続されカレントミラーを形成しているため、電流Ｉ”
Ｓｌは次式で表される。
■”Ｓ１＝ Ｉ ’ ＳＩＸ ｇｍ （Ｎ６） ／ ｇ
ｍ （Ｎ４）上式において、ｇｍ（Ｎ４）はＮチャンネ
ルトランジスタ４の相互コンダクタンス、ｇｍ（Ｎ６）
はＮチャンネルトランジスタ６の相互コンダクタンスで
ある。このようにして求められた電流１”ＳｌがＮチャ
ンネルトランジスタ６に流れる。
ｍ （Ｎ４）上式において、ｇｍ（Ｎ４）はＮチャンネ
ルトランジスタ４の相互コンダクタンス、ｇｍ（Ｎ６）
はＮチャンネルトランジスタ６の相互コンダクタンスで
ある。このようにして求められた電流１”ＳｌがＮチャ
ンネルトランジスタ６に流れる。
ここで仮に
ｇｍ （ＰＩ） ＝ ｇｍ （Ｐ３）、ｇｍ （Ｎ４）
＝ ｇｍ （Ｎ６）とすると、 ■”Ｓ１＝ Ｉ ’ Ｓ１＝ ＩＳＩとなる。
＝ ｇｍ （Ｎ６）とすると、 ■”Ｓ１＝ Ｉ ’ Ｓ１＝ ＩＳＩとなる。
一方、メモリセル１０が選択時にオフする状態（以後、
オフピットと称す）の時には、ノードＳ５、Ｓ４および
Ｓ３は充電され、ノートｓ３の電位が相補型インバータ
７のしきい値より高くなると、Ｎチャンネルトランジス
タ２はカットオフされ、Ｐチャンネルトランジスタ１に
は前述の電流１５１が流れなくなり、従って、Ｎチャン
ネルトランジスタ６にも電流Ｔ ” ５１ （＝ ７５
１）が流れなくなる。
オフピットと称す）の時には、ノードＳ５、Ｓ４および
Ｓ３は充電され、ノートｓ３の電位が相補型インバータ
７のしきい値より高くなると、Ｎチャンネルトランジス
タ２はカットオフされ、Ｐチャンネルトランジスタ１に
は前述の電流１５１が流れなくなり、従って、Ｎチャン
ネルトランジスタ６にも電流Ｔ ” ５１ （＝ ７５
１）が流れなくなる。
またリファレンス回路Ｒｅｆ、 はＰチャンネルトラ
ンジスタ１１．１３と、Ｎチャンネルトランジスタ１２
，１４，１６，１８．１９と、相補型インバータ１７と
、メモリセル２０とて構成されており、これらの構成要
素は、それぞれＰチャンネルトランジスタ１，３、Ｎチ
ャンネルトランジスタ２． ４． ６． ８． ９、相
補型インバータ７、メモリセル１０と同一のデイメンジ
ョンに設定されていると、メモリセル２０は常にオンピ
ットであるため、前述のセンスアンプと同様の動作をし
、リファレンス回路Ｒｅｆ、 内のＮチャンネルトラ
ンジスタ１６、およびＰチャンネルトランジスタ１５に
は、 １” Ｒ１＝ Ｉ ’ Ｒ１＝ ＩＲ１＝ ＩＳｌなる
電流が流れる。
ンジスタ１１．１３と、Ｎチャンネルトランジスタ１２
，１４，１６，１８．１９と、相補型インバータ１７と
、メモリセル２０とて構成されており、これらの構成要
素は、それぞれＰチャンネルトランジスタ１，３、Ｎチ
ャンネルトランジスタ２． ４． ６． ８． ９、相
補型インバータ７、メモリセル１０と同一のデイメンジ
ョンに設定されていると、メモリセル２０は常にオンピ
ットであるため、前述のセンスアンプと同様の動作をし
、リファレンス回路Ｒｅｆ、 内のＮチャンネルトラ
ンジスタ１６、およびＰチャンネルトランジスタ１５に
は、 １” Ｒ１＝ Ｉ ’ Ｒ１＝ ＩＲ１＝ ＩＳｌなる
電流が流れる。
そして、Ｐチャンネルトランジスタ５のゲートとＰチャ
ンネルトランジスタ１５のゲートとドレインとが共通に
接続され、カレントミラーを形成している。ここでＰチ
ャンネルトランジスタ５とＰチャンネルトランジスタ１
５の相互コンダクタンス比を１：１とすると、メモリセ
ル１０がオンピットの時は第４図にみるようにＶ−Ｉカ
ーブ１とＶ−Ｉカーブ３の交点Ｃて示される電位ＶＣが
センスアンプ出力となり、中間レベルで不安定である。
ンネルトランジスタ１５のゲートとドレインとが共通に
接続され、カレントミラーを形成している。ここでＰチ
ャンネルトランジスタ５とＰチャンネルトランジスタ１
５の相互コンダクタンス比を１：１とすると、メモリセ
ル１０がオンピットの時は第４図にみるようにＶ−Ｉカ
ーブ１とＶ−Ｉカーブ３の交点Ｃて示される電位ＶＣが
センスアンプ出力となり、中間レベルで不安定である。
従って、一般には相互コンダクタンス比を１：３〜４に
して第４図にみるように、Ｖ−Ｉカーブ１とＶ−Ｉカー
ブ２の交点Ｂで示される電位ＶＢという安定したセンス
アンプ出力を発生するようにしている（以後、相互コン
ダクタンス比を１：３と仮定する）。
して第４図にみるように、Ｖ−Ｉカーブ１とＶ−Ｉカー
ブ２の交点Ｂで示される電位ＶＢという安定したセンス
アンプ出力を発生するようにしている（以後、相互コン
ダクタンス比を１：３と仮定する）。
今、Ｐチャンネルトランジスタ５とＰチャンネルトラン
ジスタ１５の相互コンダクタンス比が１：３であるため
、Ｐチャンネルトランジスタ５に流れる電流ＩＳＰは Ｔ ＳＰ＝ Ｉ ＲＩＸ ｇｍ （Ｐ５） ／ ｇｍ
（ＰＩ５）上式で、ｇｍ（Ｐ５）はＰチャンネルトラン
ジスタ５の相互コンダクタンス、ｇｍ （ＰＩ５）はＰ
チャンネルトランジスタ１５の相互コンダクタンスであ
る。
ジスタ１５の相互コンダクタンス比が１：３であるため
、Ｐチャンネルトランジスタ５に流れる電流ＩＳＰは Ｔ ＳＰ＝ Ｉ ＲＩＸ ｇｍ （Ｐ５） ／ ｇｍ
（ＰＩ５）上式で、ｇｍ（Ｐ５）はＰチャンネルトラン
ジスタ５の相互コンダクタンス、ｇｍ （ＰＩ５）はＰ
チャンネルトランジスタ１５の相互コンダクタンスであ
る。
上式で与えられる電流ＩＳＰはＰチャンネルトランジス
タ５に常に流れる。従って、メモリセル１０がオンピッ
トの時は、Ｎチャンネルトランジスタ６に流れる電流Ｉ
Ｓｌによってセンスアンプ出力は第４図の交点Ｂで示
される電位ＶＢすなわちロウレベルになり、メモリセル
１０がオフピットの時は、Ｐチャンネルトランジスタ５
に流れる電流１／３ＩＳＩによって、センスアンプ出力
は第４図の交点Ａで示される電位ＶＡすなわちハイレベ
ルとなる。
タ５に常に流れる。従って、メモリセル１０がオンピッ
トの時は、Ｎチャンネルトランジスタ６に流れる電流Ｉ
Ｓｌによってセンスアンプ出力は第４図の交点Ｂで示
される電位ＶＢすなわちロウレベルになり、メモリセル
１０がオフピットの時は、Ｐチャンネルトランジスタ５
に流れる電流１／３ＩＳＩによって、センスアンプ出力
は第４図の交点Ａで示される電位ＶＡすなわちハイレベ
ルとなる。
［発明が解決しようとする課題］
この従来のカレントミラー型センスアンプ回路では、セ
ンスアンプの出力をハイレベルに引っ張る電流は、セン
スアンプ出力をロウレベルに引っ張る電流の１／３なの
で、ハイレベル出力がセンスアンプの遅延時間を決定し
、センスアンプが高速で機能しないという問題があった
。
ンスアンプの出力をハイレベルに引っ張る電流は、セン
スアンプ出力をロウレベルに引っ張る電流の１／３なの
で、ハイレベル出力がセンスアンプの遅延時間を決定し
、センスアンプが高速で機能しないという問題があった
。
［課題を解決するための手段］
本発明のカレントミラー型センスアンプ回路において、
メモリセルに流れる微少電流の有無によって、センスア
ンプ出力段のＰチャンネルトランジスタに流れる電流（
ハイレベル出力のための電流）とＮチャンネルトランジ
スタに流れる電流（ロウレベル出力のための電流）のオ
ン、オフを切り換える回路構成をセンスアンプ出力段に
設け、かつハイレベル出力のための電流とロウレベルの
ための電流とをほぼ同一とする。
メモリセルに流れる微少電流の有無によって、センスア
ンプ出力段のＰチャンネルトランジスタに流れる電流（
ハイレベル出力のための電流）とＮチャンネルトランジ
スタに流れる電流（ロウレベル出力のための電流）のオ
ン、オフを切り換える回路構成をセンスアンプ出力段に
設け、かつハイレベル出力のための電流とロウレベルの
ための電流とをほぼ同一とする。
［実施例コ
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例の回路図であり、第２図は本
実施例の各接続点のワード線Ｘｍ切換時の動作波形図で
ある。
実施例の各接続点のワード線Ｘｍ切換時の動作波形図で
ある。
本実施例の特徴は、センスアンプの出力段にＰチャンネ
ルトランジスタ２２を追加したことてあり、このＰチャ
ンネルトランジスタ２２は第３図の従来例のカレントミ
ラー型センスアンプ回路のセンスアンプ出力段のＰチャ
ンネルトランジスタ５ソースをドレインとし、電源電圧
をソースとし、Ｎチャンネルトランジスタ４のドレイン
／ゲートであり、しかもＮチャンネルトランジスタ６の
ゲートでもあるノードＳ６をゲートとしている。このＰ
チャンネルトランジスタ２２はＰチャンネルトランジス
タ５の相互コンダクタンスｇｍ（Ｐ５）をＰチャンネル
トランジスタ１５の相互コンダクタンスｇｍ（ＰＩ３）
と同一にする。
ルトランジスタ２２を追加したことてあり、このＰチャ
ンネルトランジスタ２２は第３図の従来例のカレントミ
ラー型センスアンプ回路のセンスアンプ出力段のＰチャ
ンネルトランジスタ５ソースをドレインとし、電源電圧
をソースとし、Ｎチャンネルトランジスタ４のドレイン
／ゲートであり、しかもＮチャンネルトランジスタ６の
ゲートでもあるノードＳ６をゲートとしている。このＰ
チャンネルトランジスタ２２はＰチャンネルトランジス
タ５の相互コンダクタンスｇｍ（Ｐ５）をＰチャンネル
トランジスタ１５の相互コンダクタンスｇｍ（ＰＩ３）
と同一にする。
従って、第２図の動作波形図に示されているように、メ
モリセル１０がオンセルの時、Ｐチャンネルトランジス
タ２２はオフし、Ｐチャンネルトランジスタ５には電流
は流れず、Ｎチャンネルトランジスタ６のみに電流■”
Ｓ１＝ Ｉ ’ Ｓｌが流れ、センスアンプ出力Ｓ７は
ロウレベルを出力する。
モリセル１０がオンセルの時、Ｐチャンネルトランジス
タ２２はオフし、Ｐチャンネルトランジスタ５には電流
は流れず、Ｎチャンネルトランジスタ６のみに電流■”
Ｓ１＝ Ｉ ’ Ｓｌが流れ、センスアンプ出力Ｓ７は
ロウレベルを出力する。
またメモリセル１０がオフセルの時、Ｎチャンネルトラ
ンジスタ６はオフし、Ｐチャンネルトランジスタ２２は
オンし、Ｐチャンネルトランジスタ５には電流ＩＳ’Ｐ
÷ＩＳ’ｌが流れ、センスアンプ出力ノードＳ７はハイ
レベルを出力する。
ンジスタ６はオフし、Ｐチャンネルトランジスタ２２は
オンし、Ｐチャンネルトランジスタ５には電流ＩＳ’Ｐ
÷ＩＳ’ｌが流れ、センスアンプ出力ノードＳ７はハイ
レベルを出力する。
センスアンプ出力ノードＳ７をハイレベルに引き上げる
時の電流と、ロウレベルに引き下げる時の電流がほぼ同
一どなるため、従来例のセンスアンプ回路のハイレベル
出力がそのセンスアンプ回路の遅れを支配していたのが
、本実施例センスアンプ回路ではセンスアンプ出力ノー
ドＳ７のハイレベル出力に要する時間がロウレベル出力
に要する時間とほぼ同一になるため、従来例のセンスア
ンプ回路でのハイレベル出力がセンスアンプ出力の遅れ
を支配するという問題を解決することができる。
時の電流と、ロウレベルに引き下げる時の電流がほぼ同
一どなるため、従来例のセンスアンプ回路のハイレベル
出力がそのセンスアンプ回路の遅れを支配していたのが
、本実施例センスアンプ回路ではセンスアンプ出力ノー
ドＳ７のハイレベル出力に要する時間がロウレベル出力
に要する時間とほぼ同一になるため、従来例のセンスア
ンプ回路でのハイレベル出力がセンスアンプ出力の遅れ
を支配するという問題を解決することができる。
本実施例では従来例に比ヘノードＳ６にＰチャンネルト
ランジスタ２２のゲート容量が追加されるため、ロウレ
ベル出力に要する時間が従来例のそれと比べると若干遅
れるが、ハイレベル出力に要する時間がロウレベル出力
に要する時間にほぼ等しくなるため、総合的に従来例の
センスアンプ回路の出力時間よりも本実施例のセンスア
ンプ回路の出力時間が速くなる。
ランジスタ２２のゲート容量が追加されるため、ロウレ
ベル出力に要する時間が従来例のそれと比べると若干遅
れるが、ハイレベル出力に要する時間がロウレベル出力
に要する時間にほぼ等しくなるため、総合的に従来例の
センスアンプ回路の出力時間よりも本実施例のセンスア
ンプ回路の出力時間が速くなる。
［発明の効果コ
以上説明したように本発明は、従来のカレントミラー型
センスアンプ回路の出力段に、メモリセルに流れる微少
電流の有無によって、センスアンプ出力段のＰチャンネ
ルトランジスタに流れる電流（ハイレベル出力をするた
めの電流）とＮチャンネルトランジスタに流れる電流（
ロウレベル出力をするための電流）のオン、オフを切り
換える回路構成を設け、かつハイレベル出力をするため
の電流とロウレベル出力をするための電流とをほぼ同一
にしたので、従来メモリセルがオフセルの時のデータ出
力の遅れが、センスアンプ出力の遅れの要因であるとい
う問題が解決され、従来のカレントミラー型センスアン
プ回路よりデータ出力時間が速くなるという効果を有す
る。
センスアンプ回路の出力段に、メモリセルに流れる微少
電流の有無によって、センスアンプ出力段のＰチャンネ
ルトランジスタに流れる電流（ハイレベル出力をするた
めの電流）とＮチャンネルトランジスタに流れる電流（
ロウレベル出力をするための電流）のオン、オフを切り
換える回路構成を設け、かつハイレベル出力をするため
の電流とロウレベル出力をするための電流とをほぼ同一
にしたので、従来メモリセルがオフセルの時のデータ出
力の遅れが、センスアンプ出力の遅れの要因であるとい
う問題が解決され、従来のカレントミラー型センスアン
プ回路よりデータ出力時間が速くなるという効果を有す
る。
第１図は本発明の一実施例に係るカレントミラー型セン
スアンプ回路を示す回路図、第２図は一実施例の動作波
形図、第３図は従来のカレントミラー型センスアンプ回
斃を示す回路図、第４図はカレントミラー型センスアン
プ回路出力段の電圧−電流特性を示す特性図である。 １、 ３． ５． １１゜ １３．１５・・・・・Ｎチャンネルトランジスタ、２、
４． ６． ８． ９゜ １２、 １４． １Ｂ。 １８．１９．２２・・Ｐチャンネルトランジスタ、２０
．２０・・・・・・メモリセル、 ７．１７・・・・・・・相補型インバータ、２１・・・
・・・・センスアンプ次段インバータ、Ｒｅｆ、 ・
・・・・リファレンス回路、Ｘｍ・・・・・・・ワード
線信号、 ＹＳＩ・・・・・・・第１Ｙセレクタ信号、ＹＳ２・・
・・・・・第２Ｙセレクタ。 特許出願人 日本電気アイジ−マイコンシステム株式会
社 代理人 弁理士 桑井 清− 一実施例の回路図 Ｊ１１２！Ｉ！ｌｌ −実施例の動作波形図 第３図 従来例のＵ３路図 第４図 ゼンスアノプの特性図
スアンプ回路を示す回路図、第２図は一実施例の動作波
形図、第３図は従来のカレントミラー型センスアンプ回
斃を示す回路図、第４図はカレントミラー型センスアン
プ回路出力段の電圧−電流特性を示す特性図である。 １、 ３． ５． １１゜ １３．１５・・・・・Ｎチャンネルトランジスタ、２、
４． ６． ８． ９゜ １２、 １４． １Ｂ。 １８．１９．２２・・Ｐチャンネルトランジスタ、２０
．２０・・・・・・メモリセル、 ７．１７・・・・・・・相補型インバータ、２１・・・
・・・・センスアンプ次段インバータ、Ｒｅｆ、 ・
・・・・リファレンス回路、Ｘｍ・・・・・・・ワード
線信号、 ＹＳＩ・・・・・・・第１Ｙセレクタ信号、ＹＳ２・・
・・・・・第２Ｙセレクタ。 特許出願人 日本電気アイジ−マイコンシステム株式会
社 代理人 弁理士 桑井 清− 一実施例の回路図 Ｊ１１２！Ｉ！ｌｌ −実施例の動作波形図 第３図 従来例のＵ３路図 第４図 ゼンスアノプの特性図
Claims (1)
- 【特許請求の範囲】 カレントミラー型センスアンプ回路において、メモリセ
ルに流れる微少電流の有無によってセンスアンプ出力段
のＰチャンネルトランジスタに流れる電流（ハイレベル
出力のための電流）とＮチャンネルトランジスタに流れ
る電流（ロウレベル出力のための電流）のオン、オフを
切り換える回路構成をセンスアンプ出力段に設け、 かつハイレベル出力のための電流とロウレベル出力のた
めの電流とをほぼ同一にするセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28981290A JP2680928B2 (ja) | 1990-10-26 | 1990-10-26 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28981290A JP2680928B2 (ja) | 1990-10-26 | 1990-10-26 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04163796A true JPH04163796A (ja) | 1992-06-09 |
| JP2680928B2 JP2680928B2 (ja) | 1997-11-19 |
Family
ID=17748091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28981290A Expired - Lifetime JP2680928B2 (ja) | 1990-10-26 | 1990-10-26 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680928B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000285683A (ja) * | 1992-06-26 | 2000-10-13 | Kawasaki Steel Corp | ダイナミックセンスアンプ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198195A (ja) * | 1987-10-09 | 1989-04-17 | Nec Corp | 半導体メモリのセンスアンプ回路 |
| JPH04113597A (ja) * | 1990-09-03 | 1992-04-15 | Nec Corp | 半導体記憶装置 |
-
1990
- 1990-10-26 JP JP28981290A patent/JP2680928B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198195A (ja) * | 1987-10-09 | 1989-04-17 | Nec Corp | 半導体メモリのセンスアンプ回路 |
| JPH04113597A (ja) * | 1990-09-03 | 1992-04-15 | Nec Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000285683A (ja) * | 1992-06-26 | 2000-10-13 | Kawasaki Steel Corp | ダイナミックセンスアンプ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2680928B2 (ja) | 1997-11-19 |
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