JPS6388918A - 相補型ｍｏｓ集積回路 - Google Patents
相補型ｍｏｓ集積回路Info
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- JPS6388918A JPS6388918A JP61235047A JP23504786A JPS6388918A JP S6388918 A JPS6388918 A JP S6388918A JP 61235047 A JP61235047 A JP 61235047A JP 23504786 A JP23504786 A JP 23504786A JP S6388918 A JPS6388918 A JP S6388918A
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- 230000000694 effects Effects 0.000 description 5
- 230000004907 flux Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/003—Modifications for increasing the reliability for protection
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- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型ＭＯＳ集積回路（以下ＣＭＯＳ回路と称
す）に関し、特に高速化を図る等の理由で出力回路のド
ライブ能力を大きく設定した場合でもノイズの発生を低
減できるものに関するものである。
す）に関し、特に高速化を図る等の理由で出力回路のド
ライブ能力を大きく設定した場合でもノイズの発生を低
減できるものに関するものである。
第５図は従来のＣＭＯＳ出力回路を示す図である。第５
図において１′は入力端子、２は出力端子、３は電圧ｖ
ｃｅの電源が供給される電源端子、４はグライド（ＧＮ
Ｐ）端子、５はＰチャネルＭＯＳ）ランジスタ、６はＮ
チャネルＭＯＳトランジスタである。
図において１′は入力端子、２は出力端子、３は電圧ｖ
ｃｅの電源が供給される電源端子、４はグライド（ＧＮ
Ｐ）端子、５はＰチャネルＭＯＳ）ランジスタ、６はＮ
チャネルＭＯＳトランジスタである。
第５図において、入力端子１′の入力電圧がＧＮＤ電位
の時はＰチャネルＭＯＳ）ランジスタ５がオンし、Ｎチ
ャネルＭＯＳトランジスタロがオフし、出力端子２はＶ
ＣＣの電位となる。逆に入力電圧がＶｃｃｔ位の時、Ｐ
チャネルＭＯＳ）ランジスタ５がオフし、ＮチャネルＭ
ＯＳ）ランジスタロがオンし、出力端子２はＧＮＤの電
位となる。
の時はＰチャネルＭＯＳ）ランジスタ５がオンし、Ｎチ
ャネルＭＯＳトランジスタロがオフし、出力端子２はＶ
ＣＣの電位となる。逆に入力電圧がＶｃｃｔ位の時、Ｐ
チャネルＭＯＳ）ランジスタ５がオフし、ＮチャネルＭ
ＯＳ）ランジスタロがオンし、出力端子２はＧＮＤの電
位となる。
入力電位がＧＮＤとＶＣＣの間にある時は、Ｐチャネル
ＭＯＳ）ランジスタ５とＮチャネルＭＯＳ）ランジスタ
ロのオン抵抗比により出力端子２の電位が決定される。
ＭＯＳ）ランジスタ５とＮチャネルＭＯＳ）ランジスタ
ロのオン抵抗比により出力端子２の電位が決定される。
第６図は、第５図における貫通電流（Ｉ ｃｅ）対入力
電圧（Ｖ工）の関係を示す図である０図中Ｖ〒ＨＭはＮ
チャネルＭＯＳ）ランジスタロのしきい値電圧、Ｖ ？
ＨＦはＰチャネルＭＯＳ）ランジスタのしきい値電圧で
ある。同図に示す様に、通常は入力電位がおよそ１／２
Ｖｃｃの時に貫通電流（Ｉｃｅ）の値がピークをもつ様
にＰチャネルＭＯＳトランジスタ５及びＮチャネルＭＯ
Ｓ）ランジスタロのトランジスタサイズが決定される。
電圧（Ｖ工）の関係を示す図である０図中Ｖ〒ＨＭはＮ
チャネルＭＯＳ）ランジスタロのしきい値電圧、Ｖ ？
ＨＦはＰチャネルＭＯＳ）ランジスタのしきい値電圧で
ある。同図に示す様に、通常は入力電位がおよそ１／２
Ｖｃｃの時に貫通電流（Ｉｃｅ）の値がピークをもつ様
にＰチャネルＭＯＳトランジスタ５及びＮチャネルＭＯ
Ｓ）ランジスタロのトランジスタサイズが決定される。
第７図は、出力回路を駆動する出力前段回路を含めた回
路図で、ＰチャネルＭＯＳ！−ランジスタフ及びＮチャ
ネルＭＯＳ）ランジスタ８が出力前段回路を構成してお
り、これにより第５図に示す出力回路が駆動される。
路図で、ＰチャネルＭＯＳ！−ランジスタフ及びＮチャ
ネルＭＯＳ）ランジスタ８が出力前段回路を構成してお
り、これにより第５図に示す出力回路が駆動される。
第１０図は、基板に実装された場合の図で、Ｖα端子３
と外部電源Ｖｅｌ：′との間、及びＧＮＤ端子４と外部
電源のＧＮＤ’との間には、集積回路内のフレーム、金
線、プリント基板の配線にできるインダクタンスによる
し成分２００．２０１が入ってしまう。
と外部電源Ｖｅｌ：′との間、及びＧＮＤ端子４と外部
電源のＧＮＤ’との間には、集積回路内のフレーム、金
線、プリント基板の配線にできるインダクタンスによる
し成分２００．２０１が入ってしまう。
ところで、最近の高速化要求に伴い、出力回路を構成す
るＭＯＳ）ランジスタの電流容量（ドライブ能力）は、
例えばＶｃｃ＝５Ｖで２００〜３００ｍＡと、非常に大
きく設定されてきているそれにつれて、既に述べた貫通
電流も増大し、第１０図においてＬ成分２００．２０１
で発生するスパイクこすことが多くなってきている。第
１１図は出力端子２０波形の一例で、横軸は時間、Ｓ！
軸は電圧である。この図に示されるように、回路出力が
“Ｌ”−“Ｈｓ、又はＨ′→“Ｌ”となる動作時に大き
なスパイクノイズが発生し、この端子２の出力で駆動す
る他の回路が誤動作を引き起こす。
るＭＯＳ）ランジスタの電流容量（ドライブ能力）は、
例えばＶｃｃ＝５Ｖで２００〜３００ｍＡと、非常に大
きく設定されてきているそれにつれて、既に述べた貫通
電流も増大し、第１０図においてＬ成分２００．２０１
で発生するスパイクこすことが多くなってきている。第
１１図は出力端子２０波形の一例で、横軸は時間、Ｓ！
軸は電圧である。この図に示されるように、回路出力が
“Ｌ”−“Ｈｓ、又はＨ′→“Ｌ”となる動作時に大き
なスパイクノイズが発生し、この端子２の出力で駆動す
る他の回路が誤動作を引き起こす。
この発明は上記のような従来のものの問題を解決するた
めになされたもので、出力回路を構成するＭＯＳ）ラン
ジスタのドライブ能力を上げた時でも、貫通電流の増加
を抑え、スイッチング（動作）時のスパイクノイズを低
減できると共に、貫通電流の増加による消費電力の増加
をも抑えることのできる相補型ＭＯＳ集積回路を提供す
ることを目的としている。
めになされたもので、出力回路を構成するＭＯＳ）ラン
ジスタのドライブ能力を上げた時でも、貫通電流の増加
を抑え、スイッチング（動作）時のスパイクノイズを低
減できると共に、貫通電流の増加による消費電力の増加
をも抑えることのできる相補型ＭＯＳ集積回路を提供す
ることを目的としている。
この発明に係る相補型ＭＯＳ集積回路は、出力回路を駆
動する出力前段回路のＰチャネルＭＯＳトランジスタの
ドレインとＮチャネルＭＯＳ）ランジスタのドレインと
の間にアナログスイッチ等のＭＯＳ）ランジスタのオン
抵抗を利用した抵抗を拙横ｔ＃＝挿入したものである。
動する出力前段回路のＰチャネルＭＯＳトランジスタの
ドレインとＮチャネルＭＯＳ）ランジスタのドレインと
の間にアナログスイッチ等のＭＯＳ）ランジスタのオン
抵抗を利用した抵抗を拙横ｔ＃＝挿入したものである。
本発明においては、出力前段回路のＰチャネルＭＯＳト
ランジスタとＮチャネルＭＯＳ）ランジスタのドレイン
−ドレイン間にＭＯＳ）ランジスタのオン抵抗を利用し
た抵抗器を挿入するようにしたので、出力回路のスイッ
チング時の貫通電流を減少でき、スイッチング時のスパ
イクノイズの減少とともに消費電力の低減を図ることが
できる。
ランジスタとＮチャネルＭＯＳ）ランジスタのドレイン
−ドレイン間にＭＯＳ）ランジスタのオン抵抗を利用し
た抵抗器を挿入するようにしたので、出力回路のスイッ
チング時の貫通電流を減少でき、スイッチング時のスパ
イクノイズの減少とともに消費電力の低減を図ることが
できる。
第１図は本発明の一実施例による相補型ＭＯ５集積回路
の出力回路及び出力前段回路を示す図である。第１図の
本発明回路は第７図の従来回路の同等部分を示す回路に
おいて、出力前段回路のＰチャネルＭＯＳ）ランジスタ
のドレインとＮチャネルＭＯＳ）ランジスタのドレイン
との間にＰチャネルＭＯＳ）ランジスタとＮチャネルＭ
ＯＳ）ランジスタを抱き合わせにしたアナログスイッチ
９を挿入して構成したものである。
の出力回路及び出力前段回路を示す図である。第１図の
本発明回路は第７図の従来回路の同等部分を示す回路に
おいて、出力前段回路のＰチャネルＭＯＳ）ランジスタ
のドレインとＮチャネルＭＯＳ）ランジスタのドレイン
との間にＰチャネルＭＯＳ）ランジスタとＮチャネルＭ
ＯＳ）ランジスタを抱き合わせにしたアナログスイッチ
９を挿入して構成したものである。
本発明の効果を第７図の従来例と第１図の実施例とを比
較しながら説明する。まず、第７図の従来例で貫通電流
の値を検討する。
較しながら説明する。まず、第７図の従来例で貫通電流
の値を検討する。
第８図は第７図の出力前段回路部の等価回路図で、抵抗
器１０７はＰチャネルＭＯＳ）ランジスタフのオン抵抗
値を表し、抵抗器１０８はＮチャネルＭＯＳ）ランジス
タ８のオン抵抗値を表す。
器１０７はＰチャネルＭＯＳ）ランジスタフのオン抵抗
値を表し、抵抗器１０８はＮチャネルＭＯＳ）ランジス
タ８のオン抵抗値を表す。
第９図は、入力電圧（ＶＩＮ）を０からｖｃｃまで変化
させた時のそれぞれのオン抵抗値の変化を基準化して説
明し易い様に決めたものである０例えばＶＩＮがＯ（Ｖ
） （７）時、ＲＩ６？（７）抵抗値を１とし、ＶＩＮ
がｖ、 （Ｖ）の時１０、・・・・・・と決めている
。
させた時のそれぞれのオン抵抗値の変化を基準化して説
明し易い様に決めたものである０例えばＶＩＮがＯ（Ｖ
） （７）時、ＲＩ６？（７）抵抗値を１とし、ＶＩＮ
がｖ、 （Ｖ）の時１０、・・・・・・と決めている
。
第７図において、出力回路のＭＯＳ）ランジスタ５．６
のゲート電圧は同電位で、第９図の下段に示したＶ。１
０ＯＮの電圧となる。この例では貫通電流がピークに
なるのは、入力電圧がｖ２の時で、この時、出力回路の
両ＭＯＳ）ランジスタのゲート電圧は の時、出力回路に流れる貫通電流は、次式の様に表わせ
る。
のゲート電圧は同電位で、第９図の下段に示したＶ。１
０ＯＮの電圧となる。この例では貫通電流がピークに
なるのは、入力電圧がｖ２の時で、この時、出力回路の
両ＭＯＳ）ランジスタのゲート電圧は の時、出力回路に流れる貫通電流は、次式の様に表わせ
る。
には、コンダクタンス係数で、■ア、はＭＯＳ）ランジ
スタのしきい値電圧である。なお、ここではＰチャネル
ＭＯＳ）ランジスタ５とＮチャネルＭＯＳ）ランジスタ
ロのコンダクタンス係数に１及びしきい値電圧Ｖ？＋４
は同じとしている。例えばＶｃｃ”” ５ Ｖ、 Ｖ
ｙｏ”０．７ ＶとするとＩＣＣは次のようになる。
スタのしきい値電圧である。なお、ここではＰチャネル
ＭＯＳ）ランジスタ５とＮチャネルＭＯＳ）ランジスタ
ロのコンダクタンス係数に１及びしきい値電圧Ｖ？＋４
は同じとしている。例えばＶｃｃ”” ５ Ｖ、 Ｖ
ｙｏ”０．７ ＶとするとＩＣＣは次のようになる。
次に第１図の実施例で同様に貫通電流の値を検討する。
第２図は従来例の第８図に相当し、ＲＢｔとＲＩＯＩＩ
の間に抵抗器Ｒ，，，が挿入されており、出力回路のＰ
チャネルＭＯＳトランジスタ５とＮチャネルＭＯＳＩ−
ランジスタロとでゲートに印加される電位が異なる。な
お、ここで抵抗器１０９は第１図におけるアナログスイ
ッチ９のオン抵抗を表す。
の間に抵抗器Ｒ，，，が挿入されており、出力回路のＰ
チャネルＭＯＳトランジスタ５とＮチャネルＭＯＳＩ−
ランジスタロとでゲートに印加される電位が異なる。な
お、ここで抵抗器１０９は第１図におけるアナログスイ
ッチ９のオン抵抗を表す。
ここで、Ｖｓｒｌ １０がＰチャネルＭＯＳ）ランジス
タ５のゲートにかかる電圧、ＶＧＮＩ １１はＮチャネ
ルＭＯＳ）ランジスタロのゲートにかかる電圧である。
タ５のゲートにかかる電圧、ＶＧＮＩ １１はＮチャネ
ルＭＯＳ）ランジスタロのゲートにかかる電圧である。
また、抵抗器１０９の抵抗値は、アナログスイッチ９を
構成するＰチャネルおよびＮチャネルＭＯＳ）ランジス
タの並列抵抗の値である。アナログスイッチ９のＰチャ
ネルおよびＮチャネルＭＯＳトランジスタのゲートは、
出力前段回路の入力に接続されているため、入力の変化
により抵抗器１０９の抵抗値が変化する。抵抗値は通常
入力電圧がＶｃｅ／２のときアナログスイッチを構成す
るＰチャネルおよびＮチャネルＭＯＳ）ランジスタのゲ
ート電圧がともに小さくなるため、最大となる。オン抵
抗はトランジスタ能力の逆数：□で決まり、（１）式と
同様に Ｋ （Ｖｃ −Ｖｙ、ｌ） ” Ｋはコンダクタンス係数＋ＶＧはＭＯＳ）ランジスタの
ゲート電圧、そしてｖｙＭはＭＯＳ）ランジスタのしき
い値電圧である。なお、ここではアナログスイッチ９の
ＰチャネルトランジスタとＮチャネルトランジスタのＫ
およびＶＴＨは同じとしている。
構成するＰチャネルおよびＮチャネルＭＯＳ）ランジス
タの並列抵抗の値である。アナログスイッチ９のＰチャ
ネルおよびＮチャネルＭＯＳトランジスタのゲートは、
出力前段回路の入力に接続されているため、入力の変化
により抵抗器１０９の抵抗値が変化する。抵抗値は通常
入力電圧がＶｃｅ／２のときアナログスイッチを構成す
るＰチャネルおよびＮチャネルＭＯＳ）ランジスタのゲ
ート電圧がともに小さくなるため、最大となる。オン抵
抗はトランジスタ能力の逆数：□で決まり、（１）式と
同様に Ｋ （Ｖｃ −Ｖｙ、ｌ） ” Ｋはコンダクタンス係数＋ＶＧはＭＯＳ）ランジスタの
ゲート電圧、そしてｖｙＭはＭＯＳ）ランジスタのしき
い値電圧である。なお、ここではアナログスイッチ９の
ＰチャネルトランジスタとＮチャネルトランジスタのＫ
およびＶＴＨは同じとしている。
例えば、Ｖｃｃ＝５Ｖ、 ｖｙＨ−０，７Ｖとしタトキ
比は次の通りである。
比は次の通りである。
Ｖｃ、、＝ＯＶ時のオン抵抗
２ Ｘｌ、８”Ｋ
オン抵抗（Ｖ ＩＮ＝ ＯＶ） ：オン抵抗（Ｖ Ｉ
Ｎ＝４．３” Ｋ ２ ｘｌ、８” Ｋ−１：
２．８ 第３図は第１図の回路における出力前段回路の入力電圧
Ｖ、、ｌとアナログスイッチ９のオン抵抗との関係を示
す図である。
Ｎ＝４．３” Ｋ ２ ｘｌ、８” Ｋ−１：
２．８ 第３図は第１図の回路における出力前段回路の入力電圧
Ｖ、、ｌとアナログスイッチ９のオン抵抗との関係を示
す図である。
第４図は第９図に相当し、第９図同様、ＭＯＳトランジ
スタの抵抗値及び挿入した抵抗器１０９を基準化して示
している。
スタの抵抗値及び挿入した抵抗器１０９を基準化して示
している。
第４図から貫通電流のピークは、入力電圧がＶ２の時で
、ＮチャネルＭＯＳ）ランジスタロのゲＰチャネルＭＯ
Ｓ）ランジスタ５のゲート・ソーＶＣＣである。第９図
と同様にこの時出力回路に流れる電流Ｉｃｅは 同様にＶｃｃ−５Ｖ、ＶｔＭ−０，７Ｖとすると４υ・ となる。
、ＮチャネルＭＯＳ）ランジスタロのゲＰチャネルＭＯ
Ｓ）ランジスタ５のゲート・ソーＶＣＣである。第９図
と同様にこの時出力回路に流れる電流Ｉｃｅは 同様にＶｃｃ−５Ｖ、ＶｔＭ−０，７Ｖとすると４υ・ となる。
すなわち、従来例の式（２）に比べ１／１０００以下に
貫通電流を減少させることができる。又、第１図と第７
図を比較すると、出力回路のＰチャネルＭＯＳトランジ
スタ５及びＮチャネルＭＯＳ）ランジスタロの電流容量
（ドライブ能力）は全く差がなく、容量性負荷に対して
も充分な高速性を得られることは言うまでもない。又、
第２図においてＶＧＦＩ ＯＯ，ＶＧＮＩ １１は抵抗
比で決定されるが、第１図において全ての抵抗はＭＯＳ
）ランジスタで形成されており、バラツキは同様に発生
（例えば、ゲート長しが太くなるあるいは細くなる等）
するので、比として見ればほとんど変化せず、バラツキ
に対して強い回路と言える。
貫通電流を減少させることができる。又、第１図と第７
図を比較すると、出力回路のＰチャネルＭＯＳトランジ
スタ５及びＮチャネルＭＯＳ）ランジスタロの電流容量
（ドライブ能力）は全く差がなく、容量性負荷に対して
も充分な高速性を得られることは言うまでもない。又、
第２図においてＶＧＦＩ ＯＯ，ＶＧＮＩ １１は抵抗
比で決定されるが、第１図において全ての抵抗はＭＯＳ
）ランジスタで形成されており、バラツキは同様に発生
（例えば、ゲート長しが太くなるあるいは細くなる等）
するので、比として見ればほとんど変化せず、バラツキ
に対して強い回路と言える。
なお上記実施例では、相補型ＭＯＳ集積回路を用いて説
明したが、この発明は他のＭＯＳ回路についても同様に
適用可能である。
明したが、この発明は他のＭＯＳ回路についても同様に
適用可能である。
又、上記実施例は相補型ＭＯ５集積回路の場合について
説明したが、これはＢ Ｉ−０Ｍ０３回路であってもよ
く、上記実施例と同様の効果を奏する。
説明したが、これはＢ Ｉ−０Ｍ０３回路であってもよ
く、上記実施例と同様の効果を奏する。
（発明の効果〕
以上のように、本発明によれば、出力前段回路のＰチャ
ネルＭＯＳトランジスタとＮチャネルＭＯＳ）ランジス
タのドレイン−ドレイン間にＭＯＳトランジスタのオン
抵抗を利用した抵抗器を挿入するようにしたので、出力
回路のスイッチング時の貫通電流を減少させて、スイッ
チング時のスパイクノイズの減少と共に消費電力の低減
を図ることができる効果がある。
ネルＭＯＳトランジスタとＮチャネルＭＯＳ）ランジス
タのドレイン−ドレイン間にＭＯＳトランジスタのオン
抵抗を利用した抵抗器を挿入するようにしたので、出力
回路のスイッチング時の貫通電流を減少させて、スイッ
チング時のスパイクノイズの減少と共に消費電力の低減
を図ることができる効果がある。
第１図はこの発明の一実施例による相補型ＭＯＳ集積回
路を示す図、第２図は第１図の出力前段回路の等価回路
図、第３図は第１図の貫通電流を計算するための表を示
す図、第４図は第１図の出力前段回路の入力電圧とアナ
ログスイッチ９のオン抵抗との関係を示す図、第５図は
一般的なＣＭＯＳ回路の最小構成を示す図、第６図は第
５図の貫通電流を示す図、第７図は従来の出力前段回路
を含む出力回路を示す図、第８図は第７図の出力前段回
路の等価回路図、第９図は第７図の貫通電流を計算する
ための表を示す図、第１０図は基板実装時の等価回路を
示す図、第１１図はスイッチング時のスパイクノイズを
示す図である。 １は入力端子、２は出力端子、３は電源端子、４はＧＮ
Ｄ端子、５は出力回路のＰチャネルトランジスタ、６は
出力回路のＮチャネルトランジスタ、７は出力前段回路
のＰチャネルＭＯ５）ランヤネルＭＯＳ）ランジスタフ
のオン抵抗、１０８はＮチャネルＭＯＳ）ランジスタ８
のオン抵抗、１０９はアナログスイッチ９のオン抵抗で
ある。
路を示す図、第２図は第１図の出力前段回路の等価回路
図、第３図は第１図の貫通電流を計算するための表を示
す図、第４図は第１図の出力前段回路の入力電圧とアナ
ログスイッチ９のオン抵抗との関係を示す図、第５図は
一般的なＣＭＯＳ回路の最小構成を示す図、第６図は第
５図の貫通電流を示す図、第７図は従来の出力前段回路
を含む出力回路を示す図、第８図は第７図の出力前段回
路の等価回路図、第９図は第７図の貫通電流を計算する
ための表を示す図、第１０図は基板実装時の等価回路を
示す図、第１１図はスイッチング時のスパイクノイズを
示す図である。 １は入力端子、２は出力端子、３は電源端子、４はＧＮ
Ｄ端子、５は出力回路のＰチャネルトランジスタ、６は
出力回路のＮチャネルトランジスタ、７は出力前段回路
のＰチャネルＭＯ５）ランヤネルＭＯＳ）ランジスタフ
のオン抵抗、１０８はＮチャネルＭＯＳ）ランジスタ８
のオン抵抗、１０９はアナログスイッチ９のオン抵抗で
ある。
Claims (2)
- （１）ＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタとを直列に接続した出力回路を内蔵した
相補型ＭＯＳ集積回路において、出力回路を駆動する出
力前段回路のＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタのドレインとドレインとの間にＭ
ＯＳトランジスタのオン抵抗を利用した抵抗を挿入した
ことを特徴とする相補型ＭＯＳ集積回路。 - （２）上記ＭＯＳトランジスタのオン抵抗を利用した抵
抗はＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタのドレイン同士、ソース同士を接続したア
ナログスイッチからなり、該アナログスイッチのＰチャ
ネルＭＯＳトランジスタとＮチャネルＭＯＳトランジス
タのゲートは上記出力前段回路の入力に接続されている
ことを特徴とする特許請求の範囲第１項記載の相補型Ｍ
ＯＳ集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61235047A JPS6388918A (ja) | 1986-10-01 | 1986-10-01 | 相補型ｍｏｓ集積回路 |
| KR1019870006240A KR910001069B1 (ko) | 1986-10-01 | 1987-06-19 | 상보형 mos집적회로 |
| DE8787112400T DE3784285T2 (de) | 1986-08-29 | 1987-08-26 | Integrierte komplementaere mos-schaltung. |
| EP87112400A EP0258808B1 (en) | 1986-08-29 | 1987-08-26 | Complementary mos integrated circuit |
| US07/091,132 US4806802A (en) | 1986-08-29 | 1987-08-31 | CMOS circuit having shoot through current control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61235047A JPS6388918A (ja) | 1986-10-01 | 1986-10-01 | 相補型ｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6388918A true JPS6388918A (ja) | 1988-04-20 |
Family
ID=16980297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61235047A Pending JPS6388918A (ja) | 1986-08-29 | 1986-10-01 | 相補型ｍｏｓ集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6388918A (ja) |
| KR (1) | KR910001069B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01305616A (ja) * | 1988-06-02 | 1989-12-08 | Toshiba Corp | 半導体集積回路の出力回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141828A (en) * | 1979-04-23 | 1980-11-06 | Hitachi Ltd | Complementary type mis circuit |
-
1986
- 1986-10-01 JP JP61235047A patent/JPS6388918A/ja active Pending
-
1987
- 1987-06-19 KR KR1019870006240A patent/KR910001069B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141828A (en) * | 1979-04-23 | 1980-11-06 | Hitachi Ltd | Complementary type mis circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01305616A (ja) * | 1988-06-02 | 1989-12-08 | Toshiba Corp | 半導体集積回路の出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910001069B1 (ko) | 1991-02-23 |
| KR880005753A (ko) | 1988-06-30 |
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