KR20030022774A - 높은 저항 또는 높은 용량 신호 라인을 위한 혼합 스윙전압 리피터와 이를 위한 방법 - Google Patents

높은 저항 또는 높은 용량 신호 라인을 위한 혼합 스윙전압 리피터와 이를 위한 방법 Download PDF

Info

Publication number
KR20030022774A
KR20030022774A KR1020027009666A KR20027009666A KR20030022774A KR 20030022774 A KR20030022774 A KR 20030022774A KR 1020027009666 A KR1020027009666 A KR 1020027009666A KR 20027009666 A KR20027009666 A KR 20027009666A KR 20030022774 A KR20030022774 A KR 20030022774A
Authority
KR
South Korea
Prior art keywords
fet
signal
terminal
output
swing voltage
Prior art date
Application number
KR1020027009666A
Other languages
English (en)
Other versions
KR100559348B1 (ko
Inventor
페이지조셉이
데이비스조나단피
베일리스콧더블유
Original Assignee
인피니언 테크놀로지스 노쓰 아메리카 코포레이션
인피니언 테크놀러지스 리치몬드 엘엘피
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 노쓰 아메리카 코포레이션, 인피니언 테크놀러지스 리치몬드 엘엘피, 모토로라 인코포레이티드 filed Critical 인피니언 테크놀로지스 노쓰 아메리카 코포레이션
Publication of KR20030022774A publication Critical patent/KR20030022774A/ko
Application granted granted Critical
Publication of KR100559348B1 publication Critical patent/KR100559348B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018592—Coupling arrangements; Interface arrangements using field effect transistors only with a bidirectional operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09425—Multistate logic
    • H03K19/09429—Multistate logic one of the states being the high impedance or floating state

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Element Separation (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

집적 회로에서 저 전압 신호가 인가된 신호 라인에 혼합 스윙 전압 리피터 회로를 구현하는 방법이다. 저 전압 신호는 풀 스윙 전압 레벨 보다 낮은 전압 레벨을 갖는다. 풀 스윙 전압 레벨은 집적 회로가 동작하는 내부 전압 레벨을 나타낸다. 혼합 스윙 전압 리피터 회로는 신호 라인과 연결되어 있으며 제 1 저 전압 신호를 수신하도록 신호 라인의 제 1 부분과 연결되어 있는 입력 노드와 풀 스윙 전압을 출력하도록 신호 라인의 제 2 부분과 연결되어 있는 출력 노드를 갖는다. 이 방법은 입력 노드와 신호 라인의 제 1 부분을 연결하는 단계를 포함한다. 입력 노드와 혼합 스윙 전압 리피터 회로의 입력 단은 연결되어 있다. 입력 단은 신호 라인의 제 1 저 전압 신호를 수신하도록 구성되어 있다. 입력 단은 제 1 저 저압 신호에 응답하여 저 전압 신호의 전압 레벨 보다 높은 전압 레벨을 갖는 적어도 하나의 레벨 시프터 단의 제어 신호를 출력하도록 구성되어 있다. 또한 이 방법은 출력 노드와 신호 라인의 제 2 부분을 연결하는 단계를 포함한다. 출력 노드는 혼합 스윙 전압 리피터 회로의 출력 단과 연결되어 있다. 출력 단은 적어도 하나의 레벨 시프터 단의 제어 신호에 대응하여 풀 스윙 전압 신호를 출력 노드로 출력하도록 구성되어 있다.

Description

높은 저항 또는 높은 용량 신호 라인을 위한 혼합 스윙 전압 리피터와 이를 위한 방법{MIXED SWING VOLTAGE REPEATERS FOR HIGH RESISTANCE OR HIGH CAPACITANCE SIGNAL LINES AND METHODS THEREFOR}
몇몇 집적 회로에서는, 신호 라인이 장거리에 걸쳐 확장된다. 그리고/또는 신호 라인은 여러 가지의 회로와 결합되어 있다. 예를 들어, 최근의 동적 랜덤 액세스 메모리(DRAM) 회로에서 어드레스 라인과 같은 특정의 단방향 신호 라인은 다수의 회로와 결합되어 있고 따라서 고 용량성 부하 및/또는 그와 연계된 저항을 가질 수 있다. 마찬가지로, 판독 기록 데이터(RWD: read write data) 라인과 같은 양방향 라인은 또한 다수의 회로와 결합되며, 이와 연계된 높은 용량성 부하 및/또는 저항 성분을 가질 수 있다. 고 용량성 부하 및/또는 저항 성분의 문제는 최근의 마이크로프로세서나 디지털 신호 프로세서등에서의 신호 라인에 대해 발생한다. 그 한 예로써, 메모리 회로의 부하가 걸린 판독용 데이터 라인이나 기록용 데이터 라인, 집적 회로의 클럭 라인, 커맨드 라인 및/또는 어떠한 부하가 걸린 신호를 전달하는 집적 회로의 도선에 있어서도 같은 문제가 발생한다. 이러한 신호 라인의 전달 지연 시간은 해결되지 않은 상태로 방치된다면, 최적의 회로 성능에 대해 과도하게 높은 값을 가질 수도 있다.
설명을 간략하게 하기 위해, 도 1에서는 일반적인 집적 회로에서 발견될 수 있는 신호 도선을 나타내는 예시적인 신호 라인(100)이 도시되어 있다. 신호 라인(100)에는 신호 라인(100)과 연계된 분포 저항(distributed resistance)을 나타내는 저항(102,104)이 포함되어 있다. 저항(102,104)은 다른 것보다도 신호 라인(100)의 길이에 따라 변하는 값을 갖는다. 또한 도선이나 신호 버스와 연계되어 있는 분포 용량성 부하(distributed capacitance load)를 나타내는 커패시터(106,108)와 신호 라인(100)과 결합된 회로가 도시되어 있다.
신호 라인(100)과 연계된 저항과 커패시턴스는 입력 단(110)과 출력 단(120) 사이의 신호 전달 지연 시간에 상당한 영향을 미친다. 네일 웨스트(Neil Weste), 캄란 에쉬라이언(Kamran Eshraghian)의 참고 문헌 "CMOS VLSI 디자인의 원칙: 시스템의 관점(Principle of CMOS VLSI design: A Systems Perspective)", 2판 (1992)에서 논의된 바와 같이 전형적인 신호 라인의 전달 지연 시간은 대략 다음의 수식에 의해 근사적으로 표현될 수 있다.
tdelay= 0.7(RC)(n)(n+1)/2(1) 식
여기서, n은 섹션의 수, R은 저항값, 그리고 C는 커패시턴스 값을 나타낸다. 따라서, 도 1에 도시된 신호 라인의 경우, 전달 지연 시간은 대략 2.1(RC)(단, n = 2) 이다.
저항값(R) 및/또는 커패시턴스 값(C)이 높다면, 신호 라인(100)의 전달 지연 시간은 상당히 클 수도 있고, 이는 신호 라인(100)이 구현된 집적 회로의 성능에악 영향을 미칠 수 있다. 따라서, 전달 지연 시간을 줄이기 위하여 이러한 신호 라인에 리피터가 자주 이용된다.
도 2에서는 신호 라인의 전달 지연 시간을 줄이기 위하여 신호 라인 상에 리피터를 갖는 신호 라인(200)이 도시되어 있다. 신호 라인(200)은 입력 단(210)과 출력 단(212) 사이에 리피터(202)가 배치된 점을 제외하고 도 1에 도시된 신호 라인(100)과 실질적으로 동일하다. 도 2의 예에서 리피터(202)는 연속적으로 연결된(cascaded) 한 쌍의 CMOS 인버터 게이트(204,206)로 구성되어 있다. 설명을 간략하게 하기 위하여, 리피터(202)는 실질적으로 신호 라인(200)의 분포 저항과 커패시턴스의 중간에 위치하고 있다.
이 경우, (1) 식에 의하면 전달 지연 시간은 0.7(RC) + tDPS+ tDPS+ 0.7(RC), 즉 1.4(RC) + 2tDPS이다. 여기서 tDPS는 인버터 단계에서의 지연 시간이다. tDPS는 매우 작은 값이 될 수 있기 때문에(예를 들어, 대부분의 경우에 250ps이거나 이보다 작다), 특히 R이나 C 값과 관련된 지연 시간이 tDPS에 비하여 상대적으로 큰 경우에 리피터(202)를 사용함으로써 신호 라인의 지연 시간을 상당히 줄일 수 있다.
CMOS 리피터(202)는 몇몇의 신호 라인의 전달 지연 시간을 줄이는데는 유용하지만, 이러한 CMOS 인버터 기반의 리피터는 저 전압 입력 및/또는 저 전압 출력 어플리케이션에 충분한 성능을 제공하지 못한다. 저 전압 입력은 풀(full) VDD또는칩이 동작하는 내부 전압 Vint보다 낮은 입력 전압을 의미한다. 예를 들어, VDD가 2 V 라고 하면 저 전압 신호는 0 V 에서 1 V, 또는 -0.5 V 에서 +0.5 V 사이를 진동할 수 있다. 몇몇의 경우에 저 전압이 충분히 낮아서(예를 들어 1 V) 트랜지스터의 문턱 전압(일반적으로 0.7 V 또는 그 부근의 값)에 가까워질 수 있다. 마찬가지로 저 전압 출력은 칩이 동작하는 내부 전압, 풀 VDD보다 낮은 출력 전압을 의미한다.
VDD나 Vint에서 동작하는 인버터 기반의 리피터에 저 전압 신호를 사용한 경우 발생하는 문제점을 알아보기 위해, 인버터의 입력은 저 전압 신호(예를 들어 1 V 근처)로 표시되어 있지만 논리적으로 하이(high) 상태에 있다고 가정해 보자. 이 경우 CMOS 인버터의 n-타입 FET는 원래의 도전 상태에 있지만, 이것과 직렬로 연결되어있는 p-타입 FET는 천천히(softly) 온(on) 상태가 될 수 있으며, 이것은 p-타입 FET를 가로질러 누설 전류를 발생시킨다. 누설 전류는 리피터 회로의 출력 신호를 심각하게 손상시킨다(및/또는 전력 소모를 가중시킨다).
CMOS 인버터 기반의 리피터가 저 전압 어플리케이션에 충분한 해결책이 되지 못한다는 사실에도 불구하고, 칩 설계자들은 저 전압 집적 회로에서 리피터를 구현하는 방법에 관한 연구를 계속하고 있다. 저 전압 신호는 집적 회로의 전력 소모를 현저히 저하시키므로, 설계자들은 저 전압 신호에 흥미를 갖고 있다. 뿐만 아니라, 저 전압 신호를 사용함으로써 집적 회로의 도선(예를 들어 알루미늄 도선) 내의 전자 이주(electromigration)를 줄일 수 있다. 전자 이주가 줄어듦에 따라 동시에 도체 내의 보이드(void)나 쇼트(short)가 생길 가능성이 줄어들게 된다. 그리고, 전력 소모가 줄어들면 일정시간에 집적 회로의 그라운드와 전력 버스에 전달되는 전하가 줄어들게 되므로 전기적 노이즈가 줄어들게 된다.
전술한 출원 중인 "고 저항 또는 고 용량 신호 라인을 위한 저 전압 입력/저 전압 출력 리피터와 이를 위한 방법"이라는 발명의 명칭을 갖는 미국 출원에 개시된 바와 같이 저 전압 입력/저 전압 출력 리피터는 단방향과 양방향 신호 라인 모두에 적용될 수 있다. 그러나, 저 전압의 제 1 노드와 풀 스윙 전압의 제 2 노드 사이를 연결할 수 있는 리피터(저 전압 입력/풀 전압 출력 및/또는 풀 전압 입력/저 전압 출력 리피터로 작동하는 혼합 스윙 리피터)를 제공하는 것도 또한 바람직하다.
예를 들어 제 1 노드는 저 전압에서 동작하고 제 2 노드는 풀 스윙 전압에서 동작하는 단방향 신호 라인의 경우, 제 1 노드로부터 제 2 노드로 신호를 전달할 수 있는 혼합 스윙 전압 리피터를 구현하는 것이 바람직하다.
또한, 양방향 라인을 갖는 어플리케이션의 경우 서로 다른 전압 범위를 갖는 두 개의 노드 사이를 양방향으로 동작할 수 있는 혼합 스윙 전압 양방향 리피터를 사용하는 것이 바람직하다(다시 말해, 위에서 예로 든 경우, 한쪽 방향에서는 제 1 노드에서 저 전압 신호를 입력받아 대응하는 풀 전압을 제 2 노드로 출력하고, 반대 방향에서는 제 2 노드에서 풀 스윙 전압을 입력받아 대응하는 저 전압을 제 1 노드로 출력한다).
본 출원은 1998년 3월 9일에 출원된 "저 전압 입력/ 저 전압 출력 삼상 버퍼와 이를 위한 방법"이라는 발명의 명칭을 갖는 미국 출원 제 09/037,289호의 CIP(continuation in part) 출원이며, 이는 여기에 참조되어 있다.
관련 출원
본 출원은 동일자 출원된 다음 출원과 관련되어 있으며, 이는 여기에 참조되어 있다.
"고 저항 또는 고 용량 신호 라인을 위한 저 전압 입력/저 전압 출력 리피터와 이를 위한 방법"이라는 명칭을 갖는 발명은 제라드 뮬러(Gerhard Mueller), 데이빗 알. 핸슨(David R. Hanson)에 의해 동일자 출원되었다.
"고 저항 또는 고 용량 양방향 신호 라인을 위한 풀 스윙 전압 입력/풀 스윙 전압 출력 양방향 리피터와 이를 위한 방법"이라는 명칭을 갖는 발명은 발명자인 제라드 뮬러(Gerhard Mueller), 데이빗 알. 핸슨(David R. Hanson)에 의해 동일자 출원되었다.
본 발명은 집적 회로에서 고 저항 및/또는 고 용량 신호 라인을 위한 리피터 회로와 관련되어 있다. 특히, 본 발명은 혼합 스윙 전압 리피터에 관련되어 있으며 이는 고 저항 및/또는 고 용량 신호 라인에 적용될 경우 신호 전달 지연 시간, 전력 소모, 칩 면적, 전기적 노이즈, 및/또는 전자 이주(electromigration)를 줄여 준다.
본 발명은 부가된 도면과 후술할 발명의 실시예에 의해 용이하게 이해될 수 있을 것이다. 도면에서는 동일한 구성요소에 대해서는 동일한 참조 번호를 부기하였다.
도 1은 전형적인 집적 회로에서 사용될 수 있는 신호 도체를 나타내는 예시적인 신호 라인을 도시하고 있다.
도 2는 도 1에서 도시된 신호 라인에 지연 시간을 줄이기 위한 리피터가 부가된 신호 라인을 도시하고 있다.
도 3은 본 발명의 일 실시예에 따라 혼합 스윙 전압 양방향 리피터 회로의 기능을 하는 혼합 스윙 전압 양방향 삼상 버퍼 회로를 간략하게 도시하고 있다.
도 4는 본 발명의 일 실시예에 따라 혼합 스윙 전압 양방향 리피터 회로의 기능을 하는 혼합 스윙 전압 양방향 삼상 버퍼 회로를 보다 자세하게 도시하고 있다.
도 5 내지 7은 본 발명의 다양한 실시예에 따라 혼합 스윙 전압 양방향 리피터 회로의 기능을 하는 혼합 스윙 전압 양방향 삼상 버퍼 회로의 다양한 다른 구성을 도시하고 있다.
도 8은 설명을 용이하게 하기 위하여 RWD 라인을 포함하는 예시적인 DRAM 구조를 개략적으로 도시하고 있다.
도 9는 본 발명의 일 실시예에 따라 RWD 라인 상에 구현된 양방향 리피터를 포함하는 도 8의 DRAM 구조를 개략적으로 도시하고 있다.
본 발명은 일 실시예로, 집적 회로에서 저 전압 신호를 갖는 신호 라인에 혼합 스윙 전압 리피터를 구현하는 방법에 관한 것이다. 저 전압 신호는 풀 스윙 전압 레벨보다 낮은 전압 레벨을 갖는다. 풀 스윙 전압 레벨은 집적 회로가 동작하는 내부 전압 레벨을 말한다. 혼합 스윙 전압 리피터 회로는 신호 라인과 결합되도록 구성되며 신호 라인의 제 1 부분과 결합되어 제 1 저 전압 신호를 수신하는 입력 노드와 신호 라인의 제 2 부분과 결합되어 풀 스윙 전압 신호를 출력하는 출력 노드를 포함한다.
이 방법은 혼합 스윙 전압 리피터 회로의 입력 단과 결합된 입력 노드를 신호 라인의 제 1 부분과 연결하는 단계를 포함하는데, 입력 단은 신호 라인에서 제 1 저 전압 신호를 수신하도록 구성되어 있다. 또한, 입력 단은 레벨 시프터(shifter) 단과 연결되어 있는데, 레벨 시프터 단은 제 1 저 전압 신호에 응답하여 전압 레벨이 제 1 저 전압 신호와 연계된 전압 레벨보다 높은 적어도 하나의 레벨 시프터 단의 제어 신호를 출력하도록 구성되어 있다. 또한 이 방법은 출력 노드와 신호 라인을 제 2 부분과 연결하는 단계를 포함한다. 출력 노드는 혼합 스윙 전압 리피터 회로의 출력 단과 연결되어 있다. 출력 단은 적어도 하나의 레벨 시프터 단의 제어 신호에 응답하여 풀 스윙 전압 신호를 출력 노드에 출력하도록 구성되어 있다.
다른 실시예에서, 본 발명은 집적 회로에서 구현된 혼합 스윙 전압 리피터에 관한 것이다. 혼합 스윙 전압 리피터 회로는 신호 라인과 연결되도록 구성되어 있으며, 신호 라인의 제 1 부분과 결합되어 제 1 저 전압 신호를 받는 입력 노드와 신호 라인의 제 2 부분과 결합되어 풀 스윙 전압 신호를 출력하는 출력 노드를 포함한다. 제 1 저 전압 신호는 풀 스윙 전압 레벨보다 낮은 전압 레벨을 갖는다. 풀 스윙 전압 레벨은 집적 회로가 동작하는 내부 전압 레벨을 의미한다. 혼합 스윙 전압 리피터 회로는 신호 라인의 제 1 부분과 연결되어 있는 입력 노드를 갖는 입력 단을 포함하며, 입력 단은 신호 라인에서 제 1 저 전압 신호를 수신하도록 구성되어 있다. 또한, 혼합 스윙 전압 리피터 회로는 입력 단과 결합되어 있는 레벨 시프터 단을 포함한다. 레벨 시프터 단은 제 1 저 전압 신호에 응답하여 전압 레벨이 제 1 저 전압 신호와 연계된 전압 레벨보다 높은 적어도 하나의 레벨 시프터 단의 제어 신호를 출력하도록 조절되어 있다. 혼합 스윙 전압 리피터 회로는 신호 라인의 제 2 부분과 연결되어 있는 출력 노드를 갖는 출력 단을 더 포함한다. 출력 단은 적어도 하나의 레벨 시프터 단의 제어 신호에 응답하여 출력 노드에 풀 스윙 전압 신호를 출력하도록 구성되어 있다.
또 다른 실시예에서, 본 발명은 집적 회로에서 풀 스윙 전압 신호를 갖는 신호 라인에 혼합 스윙 전압 리피터 회로를 구현하고 저 전압 신호를 출력하는 방법에 관한 것이다.
풀 스윙 전압 신호는 집적 회로가 동작하는 내부 전압 레벨을 나타내는 풀 스윙 전압 레벨을 갖는다. 저 전압 신호는 풀 스윙 전압 레벨보다 낮은 전압 레벨을 갖는다. 혼합 스윙 전압 리피터 회로는 신호 라인과 결합되도록 구성되어 있으며, 신호 라인의 제 1 부분과 결합되어 제 1 풀 스윙 전압 신호를 받는 입력 노드와 신호 라인의 제 2 부분과 결합되어 제 1 저 전압 신호를 출력하는 출력 노드를 포함한다.
이 방법은 입력 노드를 신호 라인의 제 1 부분과 연결시키는 단계를 포함한다. 입력 노드는 혼합 스윙 전압 리피터 회로의 제 1 단과 연결되어 있다. 제 1 단은 제 1 풀 스윙 전압 신호를 수신하도록 구성되어 있다. 또한 이 방법은 출력 노드를 신호 라인의 제 2 부분과 연결시키는 단계를 포함한다. 출력 노드는 혼합 스윙 전압 리피터 회로의 제 2 단과 연결되어 있다. 제 2 단은 제 1 풀 스윙 전압 신호에 응답하여 제 1 저 전압 신호를 출력 노드에서 출력하도록 구성되어 있으며, 여기서 제 2 단은 레벨 시프터 단과 출력 단 중 적어도 하나를 포함한다.
또 다른 실시예에서, 본 발명은 집적 회로에서 구현된 혼합 스윙 전압 리피터 회로에 관한 것이다. 혼합 스윙 전압 리피터 회로는 저 전압 레벨에서 동작하는 신호 라인의 제 1 부분과 풀 스윙 전압 레벨에서 동작하는 신호 라인의 제 2 부분 사이에 연결되도록 구성되어 있다. 풀 스윙 전압 레벨은 집적 회로가 동작하는 내부 전압 레벨을 나타낸다. 혼합 스윙 전압 리피터 회로는 제 1 저 전압 신호를 수신하도록 구성되어 있으며 리피터 인에이블(enable) 신호의 제 1 상태에 응답하여 제 1 풀 스윙 전압 신호를 출력한다. 혼합 스윙 전압 리피터 회로는 제 1 풀 스윙 전압 신호를 수신하도록 구성되어 있으며 리피터 인에이블 신호의 제 2 상태에 응답하여 제 1 저 전압 신호를 출력한다.
혼합 스윙 전압 리피터 회로는 신호 라인의 제 1 부분과 신호 라인의 제 2 부분의 사이에 연결된 제 1 단방향 리피터 회로를 포함한다. 제 1 단방향 리피터회로는 신호 라인의 제 1 부분과 연결되어 있는 제 1 입력 노드를 갖는 제 1 단방향 리피터 회로 입력 단을 포함한다. 제 1 단방향 리피터 회로 입력 단은 리피터 인에이블 신호의 제 1 상태에 응답하여 제 1 저 전압 신호를 신호 라인의 제 1 부분에서 수신하도록 구성되어 있다.
또한 제 1 단방향 리피터 회로는 제 1 단방향 리피터 회로 입력 단과 연결되어 있는 제 1 단방향 리피터 회로 레벨 시프터 단을 포함한다. 제 1 단방향 리피터 회로 레벨 시프터 단은 리피터 인에이블 신호가 제 1 상태에 있을 때 제 1 저 전압 신호에 응답하여 적어도 하나의 레벨 시프터 단의 제어 신호를 출력하도록 구성되어 있다. 적어도 하나의 레벨 시프터 단의 제어 신호의 전압 레벨은 제 1 저 전압 신호와 연계된 전압 레벨보다 높다. 또한, 제 1 단방향 리피터 회로는 신호 라인의 제 2 부분과 연결된 제 1 출력 노드를 갖는 제 1 단방향 리피터 회로 출력 단을 포함한다. 제 1 단방향 리피터 회로 출력 단은 리피터 인에이블 신호가 제 1 상태에 있을 때 적어도 하나의 레벨 시프터 단의 제어 신호에 응답하여 풀 스윙 전압 신호를 출력 노드에 출력하도록 구성되어 있다.
혼합 스윙 전압 리피터 회로는 신호 라인의 제 1 부분과 신호 라인의 제 2 부분의 사이에 연결된 제 2 단방향 리피터 회로를 포함한다. 제 2 단방향 리피터 회로는 신호 라인의 제 2 부분과 연결되어 리피터 인에이블 신호가 제 2 상태에 있을 때 신호 라인의 제 2 부분에서 제 1 풀 스윙 전압 신호를 수신하도록 하는 제 2 입력 노드를 갖는 제 1 단을 포함한다. 또한 제 2 단방향 리피터 회로는 제 1 단과 결합되어 있는 제 2 단을 포함한다. 제 2 단은 신호 라인의 제 1 부분과 결합되어있는 제 2 출력 노드를 포함한다. 제 2 단은 리피터 인에이블 신호가 제 2 상태에 있을 때 제 1 풀 스윙 전압에 응답하여 제 1 저 전압 신호를 출력 노드에서 출력하도록 구성되어 있으며, 여기서 제 2 단은 레벨 시프터 단과 출력 단 중 적어도 하나를 포함한다.
본 발명의 이와 같은 특징 또는 다른 특징은 후술할 발명의 실시예와 첨부된 도면에 의해 보다 상세히 설명될 것이다.
본 발명은 부가된 도면에서 설명된 몇몇의 실시예를 참조하여 자세하게 설명될 것이다. 실시예에서는 본 발명의 완전한 이해를 위해 다양한 특정 부분이 설명된다. 그러나, 당업자에게는 이와 같은 특정 부분의 전부 또는 일부가 없어도, 본 발명을 실시할 수 있음은 자명하다. 또한, 공지된 구조 및/또는 프로세스의 단계는 본 발명을 불필요할 정도로 모호하게 하지 않도록 하기 위해 자세하게 설명하지 않았다.
일 실시예에서, 본 발명은 집적 회로에서 혼합 스윙 전압 리피터를 구현하는 기술에 관한 것이다. 본 발명의 일 관점에 의하면, 양방향 리피터 어플리케이션(application)을 위해 적당한 다수의 혼합 스윙 전압 삼상 버퍼 구조가 개시되어 있다. 최선의 실시예에서 혼합 스윙 전압 양방향 리피터는 집적 회로에 있어서 신호 전달 지연 시간, 전력 소모, 칩의 면적, 전기적 노이즈 및/또는 전자 이주를 줄이기 위하여 집적 회로의 높은 저항 및/또는 높은 용량의 양방향 라인에 사용된다. 다른 한편으로는, 이미 개시되어 있는 양방향 리피터의 여러 가지 구성요소가 단반향 어플리케이션에도 사용될 수 있다.
양방향 리피터의 경우와 마찬가지로, 혼합 스윙 전압 단방향 리피터는 신호 전달 지연 시간, 전력 소모, 칩의 면적, 전기적 노이즈 및/또는 전자 이주를 줄이기 위하여 집적 회로의 높은 저항 및/또는 높은 용량의 단방향 라인에 사용될 수 있다.
본 발명의 특징 및 효과는 도면을 참조하여 보다 쉽게 이해될 수 있을 것이다. 도 3은 본 발명의 일 실시예에 따라 두 개의 삼상 버퍼(300A:상부,300B:하부)를 갖는 양방향 리피터 회로(300)를 간략하게 도시하고 있다. 도 3에서 알 수 있듯이, 삼상 버퍼(300A)의 출력 단은 삼상 버퍼(300B)의 입력 단과 연결되어 PORT A를 형성한다. 마찬가지로, 삼상 버퍼(300B)의 출력 단은 삼상 버퍼(300A)의 입력 단과 연결되어 PORT B를 형성한다. 삼상 버퍼(300A,300B)는 제어 신호 EN_A와 EN_B에 의해 제어될 수 있으며, 이 신호는 서로 반대 값을 갖거나, 모두 논리 레벨 0(그라운드)에 해당할 수도 있다. 제어 신호의 상태에 따라 PORT A는 입력 포트나 출력 포트로 동작한다(이때 PORT B는 상대적으로 출력 포트나 입력 포트로 동작한다). 두 개의 삼상 버퍼(300A,300B) 단에 연결될 수 있는 이들 제어 신호는 본 발명의 기술에 따라 DRAM 집적 회로의 RWD 신호 라인과 같은 다양한 양방향 어플리케이션에서 양방향 리피터 회로(300)로서 동작할 수 있다.
각각의 삼상 버퍼 회로(300A,300B)는 입력 단(302), 레벨 시프팅 단(304)을포함하며, 선택적으로 출력 단(306)을 포함한다. 삼상 버퍼 회로(300A)는 단방향 저 전압 입력/풀 스윙 전압 출력 어플리케이션에서 사용하기에 알맞은 리피터 회로를 나타내고 있다. 마찬가지로, 삼상 버퍼 회로(300B)는 단방향 풀 스윙 전압 입력/저 전압 출력 어플리케이션에서 사용하기에 알맞은 리피터 회로를 나타내고 있다. 버퍼 인에이블 신호 EN_A는 내부의 트랜지스터를 제어하기 위하여 입력 단계(302A)와 선택적으로 연결될 수 있으며, 입력 단(302A)은 PORT B의 도선(308) 상의 저 전압 입력 신호를 레벨 시프팅 단(304A)으로 전달한다. 버퍼 인에이블 신호 EN_A는 몇몇의 실시예에서 레벨 시프팅 단(304A)과 선택적인 출력 단(306A) 내에서 신호의 전달 경로를 제어하는데 사용된다.
레벨 시프팅 단(304A) 내의 트랜지스터는 출력 단(306A) 내의 트랜지스터의 게이트를 제어하거나 입력된 저 전압 신호에 대응하는 풀 스윙 전압 신호를 그대로 출력할 목적으로, 수신한 입력 신호를 높은 전압 영역(풀 스윙 전압)으로 시프팅 시킨다.
출력 단(306A)이 사용된다면, 이와 같은 제어 신호는 출력 단(306A)으로 전달되고, PORT B에서 수신된 저 스윙 전압에 대응하는 풀 스윙 전압은 PORT A의 출력 단(306A)에 의해 출력된다. 제어 신호의 전압이 높을수록 출력 단(306A) 내의 트랜지스터는 높은 오버드라이브(overdrive) 전압에 의해 제어되며, 따라서 출력 단(306A) 내의 트랜지스터에서 많은 양의 전류가 공급되거나 축적되어(source/sink), 버퍼의 출력에 연결되어 있는 부하를 원하는 풀 스윙 전압 레벨까지 더욱 빠르게 구동시킨다.
마찬가지로, 삼상 버퍼 회로(300B)는 단방향 풀 스윙 전압 입력/저 전압 출력 어플리케이션에 사용되기에 알맞은 리피터 회로를 나타내고 있다. 버퍼 인에이블 신호 EN_B는 입력 단(302B) 내의 트랜지스터를 제어하기 위해 입력 단(302B)과 선택적으로 연결될 수 있고, 입력 단(302B)은 PORT A의 도선(310) 상의 풀 스윙 전압 입력 신호를 레벨 시프팅 단(304B)으로 전달한다. 버퍼 인에이블 신호 EN_B는 레벨 시프팅 단(304B)과 선택적인 출력 단(306B) 내의 신호 전달 경로를 제어하기 위해 사용될 수 있다. 레벨 시프팅 단(304B) 내에서 트랜지스터는 동일한 풀 스윙 범위 내 및/또는 저 전압 범위 내에서, 입력된 풀 스윙 전압 신호에 대응하여 저 스윙 전압 신호로 출력되는 제어 신호를 발생시킬 수 있다. 출력 단(306B)이 사용된다면, 이와 같은 제어 신호는 출력 단(306B)으로 전달되고, PORT A에서 수신된 풀 스윙 전압에 대응하는 저 전압은 PORT B의 출력 단(306B)에 의해 출력된다.
이러한 방법으로 혼합 스윙 전압 양방향 리피터는 서로 다른 전압 범위(저 전압과 풀 스윙 전압)를 갖는 두 개의 노드 사이에 사용되어 두 개의 노드 사이에서 양방향으로 신호를 전달할 수 있다. 혼합 스윙 전압 양방향 리피터(예를 들어, 회로(300))를 구성하는 혼합 스윙 전압 단방향 리피터(예를 들어, 구성요소(300A 또는 300B))는 한쪽 방향으로 신호를 전달하는 경우에 독립적으로 사용될 수 있다.
도 4는 본 발명의 일 실시예에 따라 두 개의 단방향 혼합 스윙 전압 리피터 회로(400A,400B)를 갖는 양방향 혼합 스윙 전압 리피터 회로(400)를 더욱 상세하게 도시하고 있다. 회로(400A)는 저 전압 입력을 수신하여 부하를 풀 스윙 전압 출력으로 구동시킴으로써 단방향 혼합 스윙 리피터로 동작하게 하는 비반전 삼상 버퍼,즉 양방향 혼합 스윙 리피터의 빌딩 블록(building block)을 나타내고 있다. 마찬가지로, 회로(400B)는 풀 스윙 전압 입력을 수신할 수 있으며, 풀 스윙 전압 입력의 부하를 저 전압 출력으로 구동시킴으로써 혼합 스윙 전압 단방향 리피터로서 동작하게 할 수 있는 비반전 삼상 버퍼, 즉 혼합 스윙 전압 양방향 리피터의 빌딩 블록을 나타내고 있다. 도 4에서 알 수 있듯이, 삼상 버퍼(400A)의 출력은 삼상 버퍼(400B)의 입력과 연결되어 있어 PORT A를 형성한다. 마찬가지로, 삼상 버퍼(400B)의 출력은 삼상 버퍼(400A)의 입력과 연결되어 있어 PORT B를 형성한다.
동작 중 제어 신호 EN_RD가 활성화되면(논리적으로 하이 상태), 양방향 삼상 버퍼(400A)는 PORT B로부터 저 전압 신호를 수신하여 PORT A로 이에 대응하는 풀 스윙 전압 신호를 출력하는 단방향 리피터로서 동작한다. 이와 동시에, 제어 신호 EN_WR은 로우(low) 상태가 되어(EN_RD는 하이 상태) 버퍼 회로(400B)는 삼상태가 되고, 또한 이것과 PORT B 및/또는 PORT A의 연결이 끊어지게 된다. 이 경우, 도 4의 양방향 리피터 회로는 PORT B에서 수신한 저 전압 신호를 이에 대응하는 풀 스윙 전압으로 바꾸어 PORT A를 통해 출력하는(즉, 도 4의 왼쪽에서 오른쪽으로) 단방향 리피터로 동작한다.
반대 방향으로는 이와 비슷하게, 제어 신호 EN_WR이 하이 상태일 때 삼상 버퍼(400B)는 PORT A로부터 풀 스윙 전압 신호를 수신하여 이에 대응하는 저 전압 신호를 PORT B로 출력하는 단방향 리피터로 동작한다. 이러한 경우, 제어 신호 EN_RD는 로우 상태에 있으며 버퍼 회로(400A)를 삼상태가 되고, 또한 이것과 PORT A및/또는 PORT B의 연결이 끊어지게 된다. 일반적으로, 인에이블 신호 EN_RD와 EN_WR은신호의 전송이 지연되는 것을 막기 위해 데이터가 리피터에 도착하기 전에 유효 상태가 된다.
버퍼 회로(400A)는 입력 단(402A), 레벨 시프팅 단(404A), 그리고 출력 단(406A)을 포함한다. 입력 단(402A)은 n-타입 FET(408,410)를 포함하는데, 트랜지스터의 게이트는 도선(412)을 따라 흐르는 버퍼 인에이블 신호 EN_RD에 의해 제어된다. 버퍼 인에이블 신호 EN_RD와 이의 보수 EN_RDc는 선택적이며, 회로(400A)가 기본적인 저 전압 입력/풀 스윙 전압 출력 단방향 버퍼/리피터로서 동작하는데 영향을 주지 않을 때에는 각각 하이나 로우 상태를 유지할 수 있다. 버퍼 인에이블 신호가 활성화될 때(즉, 신호 EN_RD가 하이 상태일 때) 저 전압 입력 신호는 버퍼 입력 노드(414)에서 수신되어 FET(408,410)에 의해 노드(416,418)에 전달된다.
레벨 시프팅 단(404A)은 입력 단(402A)으로부터 신호를 수신하여 높은 전압 범위로 시프팅 한다. 입력 노드(414)의 저 전압 입력 신호에 따라 출력 단(406A)은 논리적 로우 상태(VSS) 또는 논리적 하이 상태(풀 스윙 범위에서 높은 값, 여기서는 VDD)를 출력한다. 따라서 저 전압 입력/풀 전압 출력 버퍼/리피터가 형성된다.
도면에서는 FET(408,410,411)가 낮은 한계 n-타입 FET(낮은 한계 특성은 트랜지스터 기호의 둘레에 원을 그려서 표현한다)로 표시되어 있으나, 이것은 입력 트랜지스터의 문턱 전압이 입력 전압의 범위보다 낮다면, 반드시 요구되는 조건은 아니다. 그러나 입력 트랜지스터로 낮은 한계 트랜지스터를 사용하는 것이 바람직하다. 일반적으로, 낮은 한계 FET는 전형적인 FET의 문턱 전압(0.6 V 에서 0.7 V사이) 보다 낮은 문턱 전압(약 0.4 V 에서 약 0.5 V 사이)을 갖는다.
마찬가지로, 버퍼 회로(400B)는 입력 단(402B)과 결합된 레벨 시프팅 단/출력 단(404B)을 포함한다. 레벨 시프팅 단(404B)은 n-타입 FET(420,422)를 포함하는데, 게이트는 버퍼 인에이블 신호 EN_WR에 의해 제어된다. 버퍼 인에이블 신호 EN_WR은 선택적이며, 회로(400B)가 기본적인 풀 전압 입력/저 전압 출력 단방향 버퍼/리피터로서 동작하는데 영향을 주지 않을 때에는 하이 상태를 유지할 수 있다.
풀 스윙 전압 입력 신호는 입력 노드(434)에서 수신되고, n-타입 FET(424,426)에 전달된다. 버퍼 인에이블 신호 EN_WR가 활성화되면 입력 노드(434)의 풀 스윙 전압 입력 신호의 값에 따라 출력 단(404B)에 논리적 로우 상태(VSS)나 저 전압 논리 하이 상태(저 전압 범위에서 높은 값, 여기서는 VREDUCED)를 출력한다. 이로써 풀 스윙 전압 입력/저 전압 출력 버퍼/리피터 회로가 형성되다.
회로(400A)의 트랜지스터(408,410,411)와 같이 도면에서 회로(400B)의 트랜지스터(420,422,424,426)는 낮은 한계 n-타입 FET(낮은 한계 특성은 트랜지스터 기호의 둘레에 원을 그려서 표시한다)로 표시되어 있다. 정상적인 동작을 위해서는 출력 트랜지스터로 낮은 한계 트랜지스터를 사용하는 것이 바람직하지만 일반적인 문턱 전압을 갖는 트랜지스터를 사용할 수도 있다.
이해를 돕기 위하여, 혼합 스윙 양방향 리피터(400)의 동작을 더욱 상세하게 설명한다. 두 개의 버퍼 인에이블 신호 EN_RD와 EN_WR이 비활성되어 있어 삼상 버퍼(400A,400B)가 삼상태 모드에 있다고 가정하자. 회로(400A)에서는 도선(412)의신호 EN_RD가 로우 상태일 때 삼상태 모드에 들어간다. 신호 EN_RD가 로우 상태일 때 n-타입 FET(408,410)는 오프(off) 되어, 신호가 입력 노드(414)에서 레벨 시프팅 단(404A)으로 전달되는 것을 막는다. 삼상 인버터(428)는 VDD에 해당하는 높은 전력 레벨에서 동작한다. EN-RD가 비활성화 되면 도선(430)의 신호 EN_RDc(신호 EN_RD의 반전값)는 하이 상태가 되어 삼상 인버터(428)가 높은 임피던스 상태가 되므로 삼상 인버터(428)의 출력이 입력과 연결이 끊어지게 된다. 따라서, 버퍼/리피터(400A)는 입력 단(402A)과 출력 단(406A)이 레벨 시프팅 단(404A)과 연결이 끊어진 삼상태 모드에 진입한다. 회로(400B)에서는 이와 유사하게 신호 EN_WR이 로우 상태일 때, n-타입 FET(420,422)가 오프 되어 노드(442)는 노드(414)에 비해 높은 임피던스를 갖게 된다.
버퍼 회로(400A)가 삼상태가 아닐 때(신호 EN_RD가 활성화되어 있을 때), 노드(414)에 VSS(논리적 로우) 전압 레벨이 나타난다고 가정하자. 신호 EN_RD가 하이 상태이면 FET(408,410)은 온 되고, VSS전압 레벨이 각각 노드(418,416)에 인가된다. FET(410)가 동작하므로 노드(416)는 로우 상태가 되고 따라서 p-타입 FET(448)은 온 되며, VDD전압원(450)에 의해 노드(452)의 전압 레벨은 VDD까지 올라간다. EN_RD가 하이 상태이고 이와 반대인 EN_RDc 신호가 로우 상태이므로, 삼상 인버터(428)는 노드(452)의 반전된 값을 노드(434)에 전달하여, 노드(434)가 로우 상태가 되게 한다(삼상 인버터(428)는 입력에 대해 출력을 반전시킨다).
신호 EN_RD가 하이 상태이고(즉, 버퍼 회로(400A)가 삼상태가 아닐 때)VREDUCED전압 레벨(논리적 하이)이 입력 노드(414)에 나타난다고 가정하자. EN_RD 신호가 하이 상태이면, FET(408,410)은 온 되고, VREDUCED전압 레벨을 각각 노드(418,416)에 전달한다. FET(408)가 동작하므로 VREDUCED전압 레벨은 노드(418)에 전달되어 FET(414)를 온 시키고, 노드(452)의 전압 레벨을 VSS까지 끌어 내린다. 노드(452)의 전압 레벨이 VSS가 되면, p-타입 FET(456)은 완전히 온 되어 노드(416)의 전압 레벨은 VDD전압원(458)에 의해 약 VDD가 된다. 따라서, 노드(416)의 전압 레벨은 FET(410)가 동작하여 VREDUCED를 입력 노드(414)로부터 노드(416)에 전달함에도 불구하고 VDD가 된다.
노드(416)의 전압 레벨이 약 VDD가 되므로, 풀 VDD전압은 p-타입 FET(448)의 게이트에 인가되어 FET(448)는 완전히 오프 되고, 노드(452)는 VDD전압원(450)과 분리되어 노드(452)의 전압 레벨은 VSS를 유지하게 된다. 신호 EN_RD가 하이 상태에 있고 반전 신호 EN_RDc가 로우 상태에 있으면, 노드(452)의 VSS전압 레벨로 인하여 노드(434)의 전압 레벨은 VDD가 된다(삼상 인버터(428)가 입력에 대해 반전된 값을 출력하기 때문에).
회로(400B)에 있어서, 신호 EN_WR이 활성화되어 있고(논리적 하이 상태), 노드(434)에 VSS전압 레벨(논리적 로우 상태)이 나타난다고 가정하자. VSS전압으로인버터(460)가 동작하며, 이로 인해 n-타입 FET(424)는 온 된다. 인버터(460,462)의 동작으로 인하여 n-타입 FET(426)는 오프 된다. FET(426)가 오프 되면, 노드(442)와 저 전압원(464)의 연결이 끊어진다. 또한 이 경우, EN_WR 신호가 논리적 하이 상태이므로 FET(422)는 온 된다. FET(422,424)가 모두 온 되면, 노드(442)는 FET(422,424)를 통하여 그라운드와 연결된다. 따라서 VSS전압은 도선(414)을 통하여 출력된다.
마찬가지로, 신호 EN_WR이 논리적 하이 상태이고 노드(434)에 VDD전압 레벨(논리적 하이 상태)이 나타날 때, FET(424)는 오프 되고(인버터(460)가 동작하기 때문에), 노드(442)와 FET(422), 그라운드 사이의 연결이 끊어진다. 그러나, FET(426)는 온 된다. EN_WR 신호가 하이 상태이면, FET(420)는 온 되고 노드(442)와 저 전압원(464)이 연결된다. 따라서, VREDUCED전압 레벨(논리적 하이 상태)은 도선(414)을 통하여 출력된다.
도 4에서 예로 들었듯이, FET(420,422,424,426)는 입력 신호의 전압 레벨을 풀 스윙 전압 범위에서 저 전압 범위로 시프팅 시킬 뿐만 아니라 노드(414)에서의 저 전압 신호 출력을 제어한다. 이 경우, 출력 단은 레벨 시프팅 단과 결합되어 있는 것으로 보거나, 버퍼 회로(400B)에서 생략된 것으로 본다. 따라서, 출력 단이 있다는 것은 지금까지 논의된 몇몇의 실시예에서는 매우 유용하겠으나, 모든 경우에 있어서 반드시 요구되는 것은 아니다.
이상 실시예에서 버퍼 회로(400A,400B)는 모두 비반전 삼상 버퍼 회로로 구성되어 있지만, 이것 또한 반드시 요구되는 것은 아니다. 따라서, 본 발명은 혼합 스윙 삼상 버퍼 회로의 반전(혹은 비반전) 특성에 제한되지 않는다. 또한, 도 4 및 이후 도면에서 모든 인에이블 신호가 설명을 용이하게 하고 다른 실시예와 비교하기 위하여 EN_RD와 EN_WR로 표기되었지만(RWD 어플리케이션을 고려하여), 본 발명은 다른 어플리케이션에도 적용될 수 있으며 본 발명이 양방향 RWD 라인에 국한되지 않는 것임은 자명하다.
회로(400B)에서 FET(420,422,424,426)의 게이트를 제어하기 위하여 풀 전압 스윙(VSS-VDD)을 갖는 제어 신호를 사용하면, 이 FET를 온 시키거나 오프시키는데 더 높은 오버드라이브 전압을 얻을 수 있다. 출력 FET의 게이트를 제어하기 위해 저 전압 VREDUCED가 사용된다면, 이 FET에 같은 시간 동안 같은 양의 전류가 공급되거나 축적되기 위해서는 그 면적이 더 커져야 한다. 본 발명에서는 출력 FET(420,422,424,426)의 게이트를 제어하기 위해 제어 신호로 풀 전압 스윙(VSS-VDD)이 사용되므로, 작은 크기의 FET가 제조될 수 있으며, 따라서 칩 상에서 사용 면적을 줄일 수 있게 된다.
출력 FET의 크기를 줄임으로써 버퍼 회로가 연결될 용량성 부하를 줄일 수 있다. 이는 신호를 공유 버스 도선에 전달하기 위해 다수의 버퍼 회로가 사용되는 어플리케이션이나 다수의 버퍼 회로 출력 단이 동일한 공유 버스에 연결되어 있는 어플리케이션의 경우에 유용하다. 각 버퍼 회로의 출력 단에서 출력 FET와 연계된 커패시턴스나 크기를 줄임으로써 보다 작은 부하 커피시턴스가 실제로 버스 도선을구동시키는 버퍼 회로에 제공된다. 부하 커패시턴스가 작아지면 회로의 지연 시간이나 전력의 소모가 줄어들게 된다.
도 5 내지 7은 혼합 스윙 전압 양방향 리피터 회로의 여러 가지 실시예를 도시하고 있다. 각각의 실시예는 단방향 리피터 회로의 입력 단, 레벨 시프팅 단, 그리고 선택적인 출력 단이 조합되는 다양한 방법을 예로 들고 있다.
도면 5 내지 7의 각각의 실시예에서 혼합 스윙 전압 양방향 리피터 회로는 두 개의 혼합 스윙 전압 단방향 리피터 회로를 포함한다. 그 중 하나는 각 도면의 상부에, 다른 하나는 하부에 도시되어 있다. 각 도면의 상부에 도시된 단방향 리피터 회로는 도면의 왼쪽으로부터 저 전압 신호를 수신하여 이에 대응하는 풀 스윙 전압을 도면의 오른쪽으로 출력한다. 마찬가지로, 각 도면의 하부에 도시된 단방향 리피터 회로는 도면의 오른쪽으로부터 풀 스윙 전압 신호를 수신하여 이에 대응하는 저 전압 신호를 도면의 왼쪽으로 출력한다.
도 5 내지 7의 각각의 상부에 도시된 단방향 리피터를 위한 레벨 시프팅 단은 저 전압 입력 신호를 보다 큰 전압 범위를 갖는 제어 신호로 승압시키고, 이 승압된 범위의 전압을 출력 단으로 출력하기 위해 사용된다. 도 5 내지 7의 각각의 하부에 도시된 단방향 리피터 회로를 위한 레벨 시프팅 단은 출력 단을 구동시키는 제어 신호를 생성하여 이에 대응하는 저 전압 값을 출력하기 위해 사용된다. 도 5 내지 7의 각각의 하부에 도시된 단방향 리피터 회로를 위한 출력 단은 저 전압 범위에 있는 신호를 출력하기 위해 VREDUCED와 VSS사이에 직렬로 연결된 트랜지스터를포함한다. 전술하였듯이, 높은 전압 제어 신호에 의해 출력 트랜지스터가 온 되거나 오프 되면, 출력 단의 트랜지스터에 짧은 지연 시간 내에 많은 양의 전류가 공급되거나 축적되는 효과가 있다.
도 5에서, 단방향 리피터 회로(500A)의 출력 단(506A)은 전송 게이트(502)와 삼상 인버터(도 4에 도시된 428과 같은) 대신 인버터(503)를 포함한다. 전송 게이트(502)는 제어 신호 EN_RD와 이의 보수 EN_RDc에 대응하여 노드(505)와 노드(507) 사이에서 전압을 전달하는 기능을 한다. 또한, 단방향 리피터 회로(500B)의 출력 단(506B)은 다른 전송 게이트(508)를 사용한다. 전송 게이트(508)는 제어 신호 EN_WR과 이의 보수 EN_WRc에 대응하여 노드(510)와 노드(512) 사이에서 전압을 전달하는 기능을 한다. 도 4에 도시된 회로와 비슷하게, 전송 게이트(502,508)는 각각의 삼상 회로(500A,500B)에 사용될 수 있다. 이와 같이 특정 경우에는 인에이블 신호 EN_WR은 회로(500B)의 출력 단(506B)을 제어하기 위해 사용된다. 도 5에 도시된 회로의 나머지 부분은 도 4에 도시된 회로와 유사하게 동작하며 도 5에 도시된 버퍼의 동작은 본 발명의 기술분야의 당업자에게 용이하게 이해될 수 있을 것이다.
도 6에서, 단방향 리피터 회로(600A)의 레벨 시프팅 단(604A)은 전송 게이트(602)를 포함한다. 전송 게이트(602)는 노드(452)와 노드(604) 사이에 위치하여 두 노드 사이의(즉, 노드(452)와 노드(604) 사이에서 제어 신호 EN_RD에 대응하는) 전압을 전달한다. 도 6에 도시된 특정 실시예의 경우에는, 단방향 리피터 회로(600A)의 출력 단(606A)은 VDD와 VSS사이에 직렬로 연결되어 있는 FET(612,614)를포함한다. 또한, FET(606,608)는 제어 신호 EN_RD에 응답하여 출력 단(606A)으로부터 레벨 시프팅 단(604A)을 삼상태로 전환하기 위해 사용된다. 다시 말해, 인에이블 제어 신호 EN_RD가 비활성화(논리적 로우) 상태에 있으면, FET(606,608)는 온 되고, 따라서 FET(612,614)는 오프 된다(FET(612)의 게이트는 논리적 하이 상태, FET(614)의 게이트는 논리적 로우 상태). 결국 노드(610)는 노드(434)에 대해 높은 임피던스를 갖는 상태가 되고, 노드(444)에 입력된 저 전압 신호에 대응하는 풀 스윙 전압 신호가 노드(434)에서 출력된다.
단방향 리피터 회로(600B)는 입력 단(602B)에 위치한 전송 게이트(616)를 포함한다. 전송 게이트(616)는 인에이블 제어 신호 EN_WR과 이의 보수 EN_WRc에 대응하는 입력 전압을 결합된 형태의 출력 단/레벨 시프팅 단(604B)에 인가한다. 또한, 삼상 인버터 버퍼(618)와 FET(620,622)는 회로(600B)의 레벨 시프팅 단(604B)에 위치하여 인에이블 제어 신호 EN_WR과 이의 보수 EN_WRc에 응답하여 입력 단으로부터 출력 단으로의 전압 전송을 제어한다. 보다 나은 이해를 돕기 위하여, 만일 인버터(624)로 인하여 제어 인에이블 신호 EN_WR이 비활성화(논리적 로우 상태)되면, n-타입 FET(620,622)가 온 되고 노드(626,628)가 각각 그라운드 된다. 따라서, n-타입 FET(630,632)가 오프 되어 노드(634)는 노드(444)에 대하여 높은 임피던스를 갖게 된다.
제어 인에이블 신호 EN_WR가 활성화되면, 삼상 인버터 버퍼(618)가 온 되어 노드(434)로부터 출력 단(606B)으로 풀 스윙 전압 입력 값이 인가되고, 따라서 대응하는 저 전압 값은 출력 단에서 출력된다. 단방향 리피터 회로(600B)의 출력 단은 VREDUCED와 VSS사이에 직렬로 연결되어 있는 FET(630,632)를 포함한다. 도 4와 5에서 설명한 것과 같이, 제어 신호 EN_WR이 활성화되면(논리적 하이 상태), 노드(434)에서 수신된 풀 스윙 전압에 대응하는 저 전압이 노드(444)에서 출력된다. 도 6에 도시된 회로의 나머지 부분은 도 4와 5에 도시된 버퍼와 대략 유사하게 동작하며, 이 버퍼의 동작은 본 발명이 관련된 기술 분야의 당업자에게 용이하게 이해될 수 있을 것이다.
도 7에는 노드(452)와 노드(706) 사이에 위치한 두 개의 전송 게이트(702,704)를 포함하는 단방향 리피터 회로(700A)의 레벨 시프팅 단(704A)이 도시되어 있다. 전송 게이트(702,704)는 제어 신호 EN_RD와 이의 보수 EN_RDc에 응답하여 노드(452)와 노드(706) 사이에서 전압을 전달한다. 이와 마찬가지로, 단방향 리피터 회로(700B)는 레벨 시프팅 단(704B)에 두 개의 전송 게이트(708,710)를 포함한다. 도 7에 도시된 회로의 나머지 부분은 도 4 내지 6에 도시된 버퍼와 대략 유사하게 동작하며, 이 버퍼의 동작은 본 발명이 관련된 기술 분야의 당업자에게 용이하게 이해될 수 있을 것이다.
전술하였듯이, 본원에서 개시된 버퍼는 고 용량 및/또는 고 저항과 연계된 양방향(또는 단방향) 신호 라인의 전송 지연 시간을 줄이기 위해 혼합 스윙 양방향 리피터(또는 단방향 리피터)로 사용될 수 있다.
최근의 고밀도 집적 회로에서 본 발명에 따른 양방향 리피터 어플리케이션에 대한 설명을 용이하게 하기 위하여, 도 8에는 예시적인 DRAM의 구조가 간략하게 도시되어 있다. 여기에서 RWD 라인(802)은 드라이버/리시버(driver/receiver) 쌍(804)과 각각 16개의 간략히 도시된 드라이버/리시버 쌍(806(a)-(p))과 연결되어 있다. 외부선(840) 내에 있는 삼상 버퍼는 일반적인 드라이버/리시버 회로를 나타내고 있다. 예를 들어, 각각의 드라이버/리시버 쌍(806(a)-(p))은 제 2의 센스(sense) 증폭기, 다시 말해 신호가 제 1 센스 증폭기에 의해 증폭되고 난 이후, 셀로부터의 신호를 다시 증폭하는 센스 증폭기와 관련있는 드라이버/리시버 쌍을 나타내고 있다.
각 셀과 연결된 데이터 라인(D0-D15)은 셀로부터 판독되거나 셀에 기록되는 데이터를 나타내는데, 각각의 드라이버/리시버(806)단과 연계된 드라이버(808,810)를 제어하는 신호의 상태에 따라 셀과 연계된 제 1 센스 증폭기에 연결되어 있다. 예를 들어 데이터 라인(D12)과 연결되어 있는 셀에 데이터를 기록하는 경우, 데이터 비트는 드라이버/리시버 쌍(804)에서 수신되어 RWD 라인(802)에 전달된다. 드라이버(804)(상세하게는 드라이버(812))는 온 되고, 데이터를 드라이버(808)에 인가한다. 그러면 데이터는 데이터 라인(D12)에 인가되어 셀에 기록된다. 데이터 라인(D12)과 연결되어 있는 셀로부터 데이터를 판독하는 경우, 데이터 비트는 드라이버/리시버(806(a))단에서 수신되어 RWD 라인(802)에 전달된다. 드라이버/리시버(804)단(상세하게는 드라이버(813))은 온 되고 데이터를 데이터 라인(D12)로부터 FIFO 또는 오프 칩 드라이버 회로(off-chip driver chip)에 인가한다.
RWD 라인(802)은 데이터를 오프 칩으로부터 셀로, 또는 셀로부터 FIFO나 오프 칩 드라이버 회로, 즉 궁극적으로 오프 칩에 전달한다. 설명을 간략하게 하기 위하여 FIFO나 오프 칩 드라이버 회로는 도시하지 않았다. 도 8을 참조하면, 각 드라이버/리시버 쌍(806)은 RWD 라인(802)쪽에서 보이는 드라이버/리시버 쌍(806)의 용량성 부하를 의미하는 커패시턴스(820)와 연결되어 있으며, 이 커패시턴스(820)는 드라이버(808)의 입력 커패시턴스와 드라이버(810)의 출력 커패시턴스를 포함한다. RWD 라인(802)에는 RWD 라인 자체의 커패시턴스뿐만 아니라 각 드라이버/리시버 쌍(806)과 연결되어 있는 커패시턴스를 포함하는 용량성 부하가 라인의 길이에 걸쳐 분포되어 있다. RWD 라인(802)이 특히 드라이버/리시버 쌍(806(p))과 드라이버/리시버 쌍(804)을 연결하는 길이가 긴 신호 라인인 경우, 그 길이에 따라 상당한 저항 성분을 갖는다. 큰 저항 성분이나 커패시턴스가 RWD 라인(802)에 걸려 있는 경우에는 RWD 라인으로부터 데이터를 판독하거나, 셀에 데이터를 기록하는 동작의 성능이 저하된다.
도 9는 본 발명의 일 실시예에 따라 도 8에 도시된 회로 중 DRAM 회로 부분에서 드라이버/리시버 쌍(804)과 셀 어레이의 드라이버/리시버 쌍 사이에 양방향 리피터를 포함한 회로를 도시하고 있다.
양방향 리피터(902)는 RWD 라인 상에서 드라이버/리시버 쌍(804)과 모든 저 전압 드라이버/리시버 쌍(806) 사이에 배치하는 것이 바람직하다. 다시 말해서, RWD 라인을 통하여 드라이버/리시버 쌍(806)으로부터 판독되거나 드라이버/리시버 쌍(806)에 기록되는 데이터는 양방향 리피터를 가로질러 통과하도록 하는 것이 바람직하다. 이와 같이 배치될 경우, 양방향 리피터(902)는 RWD 라인(802)과 연계된커패시턴스 부분을 분리시킴으로써 판독이나 기록 동작의 성능을 향상시킬 수 있다. 다만, 도 9는 실질적으로 수치에 맞지 않게 도시되어 있다. 예를 들어, DRAM 부분에서 RWD의 주 저항을 나타내는 저항 Rx는 R1R2 + R3와 같이 실질적인 수치로 구현될 수 있다. 또한 양방향 리피터(902)를 사용함으로써 데이터를 판독할 때 드라이버/리시버 쌍(806)의 드라이버(810) 측에서 보이는 저항의 크기와, 데이터를 셀에 기록할 때 드라이버/리시버 쌍(804)의 드라이버(812) 측에서 보이는 저항의 크기는 줄어 들게 된다.
본 발명에 따른 리피터는 높은 저항 성분과 용량 성분을 갖는 부하 라인의 전송 지연을 줄여준다. 또한, 본 발명에 따른 리피터를 높은 용량성 부하나 높은 저항 성분을 갖는 라인 상의 적절한 위치에 배치하여 신호 라인에서 발생하는 전송 지연이나 감쇄 현상을 줄여 상승 에지나 하강 에지의 성능을 향상시킨다. 상승 시간이나 하강 시간을 향상시키는 것은 광 대역 데이터 전송에 있어서 필수적이다. 상승 시간과 하강 시간이 빠르지 않으면, 전송된 데이터의 유효 시간이 짧아지게 되고 결과적으로 버스(bus)가 동작하는 주파수가 제한을 받게 된다. 혼합 스윙 전압 단방향 또는 양방향 리피터는 하나의 노드에 저 전압 신호가 인가되는 집적 회로에 적용될 수 있으며, 또한 전력 소모, 전기적 노이즈, 전자 이주 그리고 칩의 사용 면적에 있어서 효과적이다.
지금까지 본 발명은 몇 가지 실시예에 따라 기술되었지만, 본 발명의 범위 내에는 여러 가지 변경물, 치환물 그리고 등가물이 존재한다. 또한, 본 발명의 방법이나 기구를 구현하는데 있어서 여러 가지 다른 방법이 존재 할 수 있음은 자명하다. 따라서 후술하는 청구항은 본 발명의 범위 내에서 변경물, 치환물 그리고 등가물을 포함하는 것으로 해석되어진다.

Claims (65)

  1. 집적 회로에서 저 전압 신호를 갖는 신호 라인 상에 혼합 스윙 전압 리피터 회로를 구현하는 방법에 있어서, 상기 저 전압신호는 풀 스윙 전압 레벨보다 낮은 전압 레벨을 갖고, 상기 풀 스윙 전압 레벨은 상기 집적 회로가 동작하는 내부 전압 레벨을 나타내고, 상기 혼합 스윙 전압 리피터 회로는 상기 신호 라인과 결합되어 있으며 상기 신호 라인의 제 1 부분에 연결되어 제 1 저 전압 신호를 수신하는 입력 노드와 상기 신호 라인의 제 2 부분에 연결되어 풀 스윙 전압 신호를 출력하는 출력 노드를 포함하고 있으며,
    상기 입력 노드와 상기 신호 라인의 상기 제 1 부분을 연결하는 단계 - 여기서, 상기 입력 노드는 상기 혼합 스윙 전압 리피터 회로의 입력 단과 연결되어 있고, 상기 입력 단은 상기 신호 라인에서 상기 제 1 저 전압 신호를 수신하도록 구성되어 있으며, 상기 제 1 저 전압 신호에 응답하여 전압 레벨이 상기 제 1 저 전압 신호에 연관된 전압 레벨 보다 높은 적어도 하나의 레벨 시프터 단의 제어 신호를 출력하도록 구성되어 있는 레벨 시프터 단과 연결되어 있음 - ,
    상기 신호 라인의 상기 제 2 부분과 상기 출력 노드를 연결하는 단계 - 여기서, 상기 출력 노드는 상기 혼합 스윙 전압 리피터 회로의 출력 단과 연결되어 있고, 상기 출력 단은 상기 적어도 하나의 레벨 시프터 단의 제어 신호에 응답하여 상기 풀 스윙 전압 신호를 상기 출력 노드에 출력하도록 구성되어 있음 - 를 포함하는
    혼합 스윙 전압 리피터 회로를 구현하는 방법.
  2. 제 1 항에 있어서,
    리피터 인에이블 신호를 수신하는 단계 - 여기서, 상기 리피터 인에이블 신호는 그것이 활성화될 때, 상기 적어도 하나의 레벨 시프터 단의 제어 신호에 응답하여 상기 출력 단에서 상기 풀 스윙 전압 신호를 상기 출력 노드에서 출력하도록 하고, 상기 리피터 인에이블 신호는 그것이 비활성화될 때, 상기 출력 노드와 상기 입력 단 및 상기 레벨 시프터 단의 연결이 끊어지도록 함 - 를 더 포함하는
    혼합 스윙 전압 리피터 회로를 구현하는 방법.
  3. 제 1 항에 있어서,
    상기 입력 단은 제 1 FET(field-effect transistor)와 제 2 FET를 포함하며, 상기 제 1 FET와 제 2 FET의 게이트는 상기 제 1 저 전압 신호를 수신하고, 상기 제 1 FET와 상기 제 2 FET는 상기 제 1 저 전압 신호의 전압 레벨 보다 낮은 문턱 전압을 갖는
    혼합 스윙 전압 리피터 회로를 구현하는 방법.
  4. 제 3 항에 있어서,
    상기 제 1 FET와 상기 제 2 FET의 제 1 터미널이 상기 리피터 인에이블 신호를 수신하도록 서로 연결되어 있는 리피터 인에이블 신호를 수신하는 단계를 더 포함하는
    혼합 스윙 전압 리피터 회로를 구현하는 방법.
  5. 제 3 항에 있어서,
    상기 제 1 FET와 상기 제 2 FET의 제 2 터미널이 상기 레벨 시프터 단의 제 1 입력 노드 및 제 2 입력 노드와 각각 서로 연결되어 있는
    혼합 스윙 전압 리피터 회로를 구현하는 방법.
  6. 제 5 항에 있어서,
    상기 레벨 시프터 단은 제 3 FET, 제 4 FET 그리고 제 5 FET를 포함하고,
    상기 제 3 FET의 게이트는 상기 레벨 시프터 단의 제 1 입력 노드 및 상기 제 4 FET의 제 1 터미널과 연결되어 있고, 상기 제 3 FET의 제 1 터미널은 VDD와 연결되어 있고,
    상기 제 4 FET의 게이트는 상기 제 3 FET의 제 2 터미널 및 상기 제 5 FET의 제 1 터미널과 연결되어 있고, 상기 제 4 FET의 제 2 터미널은 VDD와 연결되어 있고,
    상기 제 5 FET의 게이트는 상기 레벨 시프터 단의 제 2 입력 노드와 연결되어 있고, 제 5 FET의 제 2 터미널은 VSS와 연결되어 있는
    혼합 스윙 전압 리피터 회로를 구현하는 방법.
  7. 제 6 항에 있어서,
    상기 제 3 FET와 제 4 FET는 p-타입 FET이고, 상기 제 1 FET, 제 2 FET 및 제 5 FET는 n-타입 FET인
    혼합 스윙 전압 리피터 회로를 구현하는 방법.
  8. 제 7 항에 있어서,
    상기 출력 단은 인버팅 삼상 버퍼 회로를 포함하며, 상기 인버팅 삼상 버퍼 회로의 제 1 터미널은 상기 제 3 FET의 상기 제 2 터미널 및 제 5 FET의 상기 제 1 터미널과 연결되어 있으며, 상기 인버팅 삼상 버퍼 회로의 제 2 터미널은 상기 출력 노드와 연결되어 있고, 상기 인버팅 삼상 버퍼 회로의 제 3 터미널은 상기 리피터 인에이블 신호를 수신하도록 연결되어 있는
    혼합 스윙 전압 리피터 회로를 구현하는 방법.
  9. 제 7 항에 있어서,
    상기 출력 단은 상기 제 3 FET의 상기 제 2 터미널 및 상기 제 5 FET의 상기 제 1 터미널과 연결되어 있는 반전 입력과 반전 출력을 갖는 인버터,
    상기 반전 입력은 , 상기 인버터의 반전 출력과 연결되어 있는 제 1 전송 게이트 터미널, 상기 출력 노드와 연결되어 있는 제 2 전송 게이트 터미널, 상기 리피터 인에이블 신호를 수신하기 위해 연결되어 있는 제 3 전송 게이트 터미널을 갖는 전송 게이트를 포함하는
    혼합 스윙 전압 리피터 회로를 구현하는 방법.
  10. 제 5 항에 있어서,
    상기 레벨 시프터 단과 상기 출력 단은 제 3 FET, 제 4 FET, 제 5 FET 그리고 전송 게이트를 포함하며,
    상기 제 3 FET의 게이트는 상기 레벨 시프터 단의 상기 제 1 입력 노드 및 상기 제 4 FET의 제 1 터미널과 연결되어 있고, 상기 제 3 FET의 제 1 터미널은 VDD와 연결되어 있고,
    상기 제 4 FET의 게이트는 상기 제 3 FET의 제 2 터미널 및 상기 전송 게이트의 제 1 터미널과 연결되어 있고, 상기 제 4 FET의 제 2 터미널은 VDD와 연결되어 있고,
    상기 제 5 FET의 게이트는 상기 레벨 시프팅 단의 상기 제 2 입력 노드와 연결되어 있고, 상기 제 5 FET의 제 1 터미널은 VSS와 연결되어 있고,
    상기 전송 게이트의 제 2 터미널은 상기 리피터 인에이블 신호를 수신하도록 연결되어 있고, 상기 전송 게이트의 제 3 터미널은 상기 제 5 FET의 제 2 터미널과 연결되어 있는
    혼합 스윙 전압 리피터 회로를 구현하는 방법.
  11. 제 10 항에 있어서,
    상기 제 3 FET와 제 4 FET는 p-타입 FET이고, 상기 제 1 FET, 제 2 FET 및 제 5 FET는 n-타입 FET인
    혼합 스윙 전압 리피터 회로를 구현하는 방법.
  12. 제 1 항에 있어서,
    상기 저 전압 신호는 1 V 이하의 전압 레벨을 갖는
    혼합 스윙 전압 리피터 회로를 구현하는 방법.
  13. 제 1 항에 있어서,
    상기 신호 라인은 동적 랜덤 액세스 메모리 회로의 어드레스 라인을 나타내는
    혼합 스윙 전압 리피터 회로를 구현하는 방법.
  14. 제 1 항에 있어서,
    상기 신호 라인은 집적 회로의 어드레스 라인을 나타내는
    혼합 스윙 전압 리피터 회로를 구현하는 방법.
  15. 제 1 항에 있어서,
    상기 신호 라인은 메모리 회로의 판독 데이터 라인을 나타내는
    혼합 스윙 전압 리피터 회로를 구현하는 방법.
  16. 제 1 항에 있어서,
    상기 신호 라인은 메모리 회로의 기록 데이터 라인을 나타내는
    혼합 스윙 전압 리피터 회로를 구현하는 방법.
  17. 제 1 항에 있어서,
    상기 신호 라인은 집적 회로의 클럭 라인을 나타내는
    혼합 스윙 전압 리피터 회로를 구현하는 방법.
  18. 제 1 항에 있어서,
    상기 신호 라인은 집적 회로의 커맨드 라인을 나타내는
    혼합 스윙 전압 리피터 회로를 구현하는 방법.
  19. 제 1 항에 있어서,
    상기 신호 라인은 집적 회로의 신호 전송 도선을 나타내는
    혼합 스윙 전압 리피터 회로를 구현하는 방법.
  20. 제 1 항에 있어서,
    상기 집적 회로는 마이크로프로세서 회로를 나타내는
    혼합 스윙 전압 리피터 회로를 구현하는 방법.
  21. 집적 회로에 구현된 혼합 스윙 전압 리피터 회로에 있어서, 상기 스윙 전압 리피터 회로는 신호 라인에 연결되어 있으며, 제 1 저 전압 신호를 수신하기 위해 상기 신호 라인의 제 1 부분과 연결되어 있는 입력 노드, 풀 스윙 전압 신호를 출력하기 위해 상기 신호 라인의 제 2 부분과 연결되어 있는 출력 노드를 포함하며, 상기 제 1 저 전압 신호는 풀 스윙 전압 레벨 보다 낮은 전압 레벨을 가지며, 상기 풀 스윙 전압 레벨은 상기 집적 회로가 동작하는 내부 전압 레벨을 나타내며,
    상기 신호 라인의 상기 제 1 부분과 연결되어 있는 상기 입력 노드를 포함하며, 상기 신호 라인에서 상기 제 1 저 전압 신호를 수신하도록 구성되어 있는 입력 단,
    상기 입력 단계와 연결되어 있으며, 상기 제 1 저 전압 신호의 전압 레벨보다 높고 상기 제 1 저 전압 신호에 응답하여 적어도 하나의 레벨 시프터 단의 제어 신호를 출력하도록 구성되어 있는 레벨 시프터 단,
    상기 신호 라인의 상기 제 2 부분과 연결되어 있는 상기 출력 노드를 포함하며, 상기 출력 노드에서 상기 적어도 하나의 레벨 시프터 단의 제어 신호에 응답하여 상기 풀 스윙 전압 신호를 출력하도록 구성되어 있는 출력 단을 포함하는
    혼합 스윙 전압 리피터 회로.
  22. 제 21 항에 있어서,
    상기 입력 단은 제 1 FET와 제 2 FET를 포함하며, 상기 제 1 FET와 제 2 FET의 게이트는 상기 제 1 저 전압 신호를 수신하도록 구성되며, 상기 제 1 FET와 상기 제 2 FET는 상기 제 1 저 전압 신호의 전압 레벨 보다 낮은 문턱 전압을 갖는
    혼합 스윙 전압 리피터 회로.
  23. 제 22 항에 있어서,
    상기 제 1 FET와 제 2 FET의 제 1 터미널은 리피터 인에이블 신호를 수신하도록 구성되며, 상기 리피터 인에이블 신호는 그것이 활성화 될 때, 상기 출력 단에서 상기 적어도 하나의 레벨 시프터 단의 제어 신호에 응답하여 상기 풀 스윙 전압 신호를 상기 출력 노드로 출력하도록 하며, 상기 리피터 인에이블 신호는 그것이 비활성화될 때, 상기 출력 노드와 상기 입력 단과 상기 레벨 시프터 단의 연결이 끊기도록 하는
    혼합 스윙 전압 리피터 회로.
  24. 제 22 항에 있어서,
    상기 제 1 FET와 제 2 FET의 제 2 터미널은 각각 상기 레벨 시프터 단의 제 1 입력 노드와 제 2 입력 노드에 연결되는
    혼합 스윙 전압 리피터 회로.
  25. 제 24 항에 있어서,
    상기 레벨 시프터 단은 제 3 FET, 제 4 FET 및 제 5 FET를 포함하며,
    상기 제 3 FET의 게이트는 상기 레벨 시프터 단의 상기 제 1 입력 노드 및 상기 제 4 FET의 제 1 터미널과 연결되어 있고, 상기 제 3 FET의 제 1 터미널은 VDD와 연결되어 있고,
    상기 제 4 FET의 게이트는 상기 제 3 FET의 제 2 터미널 및 상기 제 5 FET의 제 1 터미널과 연결되어 있고, 상기 제 4 FET의 제 2 터미널은 VDD와 연결되어 있고,
    상기 제 5 FET의 게이트는 상기 레벨 시프터 단의 상기 제 2 입력 노드와 연결되어 있고, 상기 제 5 FET의 제 2 터미널은 VSS와 연결되어 있는
    혼합 스윙 전압 리피터 회로.
  26. 제 25 항에 있어서
    상기 제 3 FET와 제 4 FET는 p-타입 FET이고, 상기 제 1 FET, 제 2 FET 및 제 5 FET는 n-타입 FET인
    혼합 스윙 전압 리피터 회로.
  27. 제 26 항에 있어서,
    상기 출력 단은 인버팅 삼상 버퍼 회로를 포함하며, 상기 인버팅 삼상 버퍼 회로의 제 1 터미널은 상기 제 3 FET의 상기 제 2 터미널 및 상기 제 5 FET의 상기 제 1 터미널과 연결되어 있으며, 상기 인버팅 삼상 버퍼 회로의 제 2 터미널은 상기 출력 노드와 연결되어 있고, 상기 인버팅 삼상 버퍼 회로의 제 3 터미널은 상기 리피터 인에이블 신호를 수신하도록 연결되어 있는
    혼합 스윙 전압 리피터 회로.
  28. 제 26 항에 있어서,
    상기 출력 단은 상기 제 3 FET의 상기 제 2 터미널 및 상기 제 5 FET의 상기 제 1 터미널과 연결되어 있는 반전 입력과 반전 출력을 갖는 인버터,
    상기 인버터의 반전 출력과 연결되어 있는 제 1 전송 게이트 터미널, 상기출력 노드와 연결되어 있는 제 2 전송 게이트 터미널, 상기 리피터 인에이블 신호를 수신하기 위해 연결되어 있는 제 3 전송 게이트 터미널을 포함하는 전송 게이트를 포함하는
    혼합 스윙 전압 리피터 회로.
  29. 제 24 항에 있어서
    상기 레벨 시프터 단과 상기 출력 단은 제 3 FET, 제 4 FET, 제 5 FET 그리고 전송 게이트를 포함하며,
    상기 제 3 FET의 게이트는 상기 레벨 시프터 단의 상기 제 1 입력 노드 및 상기 제 4 FET의 제 1 터미널과 연결되어 있고, 상기 제 3 FET의 제 1 터미널은 VDD와 연결되어 있고,
    상기 제 4 FET의 게이트는 상기 제 3 FET의 제 2 터미널 및 상기 전송 게이트의 제 1 터미널과 연결되어 있고, 상기 제 4 FET의 제 2 터미널은 VDD와 연결되어 있고,
    상기 제 5 FET의 게이트는 상기 레벨 시프팅 단의 상기 제 2 입력 노드와 연결되어 있고, 상기 제 5 FET의 제 1 터미널은 VSS와 연결되어 있고,
    상기 전송 게이트의 제 2 터미널은 상기 리피터 인에이블 신호를 수신하도록 연결되어 있고, 상기 전송 게이트의 제 3 터미널은 제 5 FET의 제 2 터미널과 연결되어 있는
    혼합 스윙 전압 리피터 회로.
  30. 제 29 항에 있어서,
    상기 제 3 FET와 제 4 FET는 p-타입 FET이고, 상기 제 1 FET, 제 2 FET 및 제 5 FET는 n-타입 FET인
    혼합 스윙 전압 리피터 회로.
  31. 제 21 항에 있어서,
    상기 제 1 저 전압 신호는 1 V 이하의 전압 레벨을 갖는
    혼합 스윙 전압 리피터 회로.
  32. 제 21 항에 있어서,
    상기 신호 라인은 동적 랜덤 액세스 메모리 회로의 어드레스 라인을 나타내는
    혼합 스윙 전압 리피터 회로.
  33. 제 21 항에 있어서,
    상기 신호 라인은 집적 회로의 어드레스 라인을 나타내는
    혼합 스윙 전압 리피터 회로.
  34. 제 21 항에 있어서,
    상기 신호 라인은 메모리 회로의 판독 데이터 라인을 나타내는
    혼합 스윙 전압 리피터 회로.
  35. 제 21 항에 있어서,
    상기 신호 라인은 메모리 회로의 기록 데이터 라인을 나타내는
    혼합 스윙 전압 리피터 회로.
  36. 제 21 항에 있어서,
    상기 신호 라인은 집적 회로의 클럭 라인을 나타내는
    혼합 스윙 전압 리피터 회로.
  37. 제 21 항에 있어서,
    상기 신호 라인은 집적 회로의 커맨드 라인을 나타내는
    혼합 스윙 전압 리피터 회로.
  38. 제 21 항에 있어서,
    상기 신호 라인은 집적 회로의 신호 전송 도선을 나타내는
    혼합 스윙 전압 리피터 회로.
  39. 제 21 항에 있어서,
    상기 집적 회로는 마이크로프로세서 회로를 나타내는
    혼합 스윙 전압 리피터 회로.
  40. 집적 회로에서 풀 스윙 전압 신호를 갖는 신호 라인에 혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법에 있어서, 상기 풀 스윙 전압 신호는 상기 집적 회로가 동작하는 내부 전압 레벨을 나타내는 풀 스윙 전압 레벨을 갖고, 상기 저 전압 신호는 상기 풀 스윙 전압 레벨 보다 낮은 전압 레벨을 가지며, 상기혼합 스윙 전압 리피터 회로는 상기 신호 라인과 결합되어 있고, 상기 신호 라인에 연결되어 제 1 부분에 제 1 풀 스윙 전압 신호를 수신하는 입력 노드와 상기 신호 라인의 제 2 부분에 연결되어 제 1 저 전압 신호를 출력하는 출력 노드를 포함하고 있으며,
    상기 신호 라인의 상기 제 1 부분과 상기 입력 노드를 연결하는 단계 - 여기서, 상기 입력 노드는 상기 혼합 스윙 전압 리피터 회로의 제 1 단과 연결되어 있고, 상기 제 1 단은 상기 제 1 풀 스윙 전압 신호를 수신하도록 구성되어 있음 - ,
    상기 신호 라인의 상기 제 2 부분과 상기 출력 노드를 연결하는 단계 - 여기서, 상기 출력 노드는 상기 혼합 스윙 전압 리피터 회로의 제 2 단과 연결되어 있고, 상기 제 2 단은 상기 제 1 풀 스윙 전압 신호에 응답하여 상기 제 1 저 전압 신호를 상기 출력 노드에 출력하도록 구성되어 있으며, 상기 제 2 단은 레벨 시프터 단과 출력 단 중 적어도 하나를 포함함 - 를 포함하는
    혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
  41. 제 40 항에 있어서,
    리피터 인에이블 신호를 수신하는 단계 - 여기서, 상기 리피터 인에이블 신호는 그것이 활성화될 때, 상기 제 2 단에서 상기 제 1 풀 스윙 전압 신호에 응답하여 상기 제 1 저 전압 신호를 상기 출력 노드에 출력하도록 하고, 상기 리피터 인에이블 신호는 그것이 비활성화될 때, 상기 출력 노드와 상기 제 1 단의 연결이끊어지도록 함 - 을 더 포함하는
    혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
  42. 제 40 항에 있어서,
    상기 제 1 단은 제 1 반전 입력과 제 1 반전 출력을 갖는 제 1 인버터를 포함하며, 상기 제 1 반전 입력은 상기 제 1 풀 스윙 전압 신호를 수신하도록 연결되며, 상기 제 1 반전 출력은 상기 제 2 단에 연결된
    혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
  43. 제 42 항에 있어서,
    상기 제 2 단은 제 2 인버터와 상기 저 전압 레벨을 갖는 제 1 저 전압 레벨 전압원과 VSS사이에 직렬로 연결되어 있는 다수의 FET를 포함하며, 상기 제 2 인버터는 상기 제 1 반전 출력과 연결된 제 2 반전 입력과 상기 다수의 FET 중 제 1 FET의 게이트와 연결된 제 2 반전 출력을 갖는
    혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
  44. 제 43 항에 있어서,
    상기 다수의 FET 중 상기 제 1 FET의 제 1 터미널과 상기 다수의 FET 중 제 2 FET의 제 1 터미널을 연결하는 단계,
    상기 다수의 FET 중 상기 제 2 FET의 게이트를 상기 리피터 인버터 신호를 수신하도록 연결하는 단계를 더 포함하는
    혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
  45. 제 44 항에 있어서,
    상기 다수의 FET 중 상기 제 2 FET의 제 2 터미널과 상기 풀 스윙 전압 레벨을 갖는 풀 스윙 전압원을 연결하는 단계를 더 포함하는
    혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
  46. 제 43 항에 있어서,
    상기 제 1 반전 출력과 상기 다수의 FET 중 제 3 FET의 게이트를 연결하는 단계,
    상기 다수의 FET 중 상기 제 3 FET의 제 1 터미널과 상기 출력 노드 및 상기 다수의 FET 중 상기 제 1 FET의 제 2 터미널과 연결하는 단계를 더 포함하는
    혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
  47. 제 46 항에 있어서,
    상기 다수의 FET 중 상기 제 3 FET의 제 2 터미널과 상기 다수의 FET 중 제 4 FET의 제 1 터미널을 연결하는 단계,
    상기 다수의 FET 중 상기 제 4 FET의 게이트를 리피터 인에이블 신호를 수신하도록 연결하는 단계,
    상기 다수의 FET 중 상기 제 4 FET의 제 2 터미널을 VSS와 연결하는 단계를 더 포함하는
    혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
  48. 제 43 항에 있어서,
    상기 다수의 FET 중 상기 제 1 FET의 제 1 터미널과 상기 저 전압 레벨을 갖는 저 전압원을 연결하는 단계,
    상기 다수의 FET 중 상기 제 1 FET의 제 2 터미널과 상기 다수의 FET 중 제 2 FET의 제 1 터미널을 연결하는 단계,
    상기 다수의 FET 중 상기 제 2 FET의 게이트를 상기 제 1 반전 출력과 연결하는 단계를 더 포함하는
    혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
  49. 제 48 항에 있어서,
    상기 다수의 FET 중 상기 제 2 FET의 제 2 터미널과 VSS를 연결하는 단계를 더 포함하는
    혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
  50. 제 49 항에 있어서,
    상기 제 2 단에 전송 게이트 입력, 전송 게이트 출력, 그리고 전송 게이트 제어 터미널을 포함한 전송 게이트를 제공하는 단계,
    상기 다수의 FET 중 상기 제 1 FET의 상기 제 2 터미널과 상기 다수의 FET 중 상기 제 2 FET의 상기 제 1 터미널에 상기 전송 게이트 입력을 연결하는 단계,
    상기 전송 게이트 출력과 상기 출력 노드를 연결하는 단계,
    상기 전송 게이트 출력 제어 터미널이 상기 리피터 인에이블 신호를 수신하도록 연결하는 단계를 더 포함하는
    혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
  51. 제 40 항에 있어서,
    상기 저 전압 신호는 1 V 이하의 전압 레벨을 갖는
    혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
  52. 제 40 항에 있어서,
    상기 집적 회로는 마이크로프로세서 회로를 나타내는
    혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
  53. 집적 회로에 구현된 저 전압 신호 출력을 위한 혼합 스윙 전압 리피터 회로에 있어서, 상기 스윙 전압 리피터 회로는 풀 스윙 전압이 인가된 신호 라인에 연결되어 있고, 상기 풀 스윙 전압 신호는 상기 집적 회로가 동작하는 내부 전압 레벨을 나타내는 풀 스윙 전압 레벨을 가지며, 상기 저 전압 신호는 상기 풀 스윙 전압 레벨 보다 낮은 전압 레벨을 가지며, 상기 혼합 스윙 전압 리피터 회로는 제 1 풀 스윙 전압 신호를 수신하기 위해 상기 신호 라인의 제 1 부분과 연결되어 있는 입력 노드, 제 1 저 전압 신호를 출력하기 위해 상기 신호 라인의 제 2 부분과 연결되어 있는 출력 노드를 포함하며,
    상기 제 1 풀 스윙 전압 신호를 수신하는 상기 입력 노드를 포함하는 제 1 단,
    상기 출력 노드에서 상기 제 1 풀 스윙 전압에 응답하여 상기 제 1 저 전압 신호를 출력하도록 구성되어 있으며, 레벨 시프터 단과 출력 단 중 적어도 하나를 포함하는 제 2 단을 포함하는
    혼합 스윙 전압 리피터 회로.
  54. 제 53 항에 있어서,
    상기 제 1 단은 제 1 반전 입력과 제 1 반전 출력을 포함하며, 상기 제 1 반전 입력은 상기 제 1 풀 스윙 전압을 수신하도록 연결되어 있고, 상기 제 1 반전 출력은 상기 제 2 단에 연결되어 있는 제 1 인버터를 포함하는
    혼합 스윙 전압 리피터 회로.
  55. 제 54 항에 있어서,
    상기 제 2 단은
    상기 저 전압 레벨을 갖는 제 1 저 전압 레벨 전압원과 VSS사이에 직렬로 연결되어 있는 다수의 FET,
    상기 제 1 반전 출력과 연결되어 있는 제 2 반전 입력과 상기 다수의 FET 중 제 1 FET의 게이트와 연결되어 있는 제 2 반전 출력을 갖는 제 2 인버터를 포함하는
    혼합 스윙 전압 리피터 회로.
  56. 제 55 항에 있어서,
    상기 다수의 FET 중 상기 제 1 FET의 제 1 터미널과 상기 다수의 FET 중 제 2 FET의 제 1 터미널이 연결되어 있고,
    상기 다수의 FET 중 상기 제 2 FET의 게이트가 상기 리피터 인에이블 신호를 수신하도록 연결되어 있는
    혼합 스윙 전압 리피터 회로.
  57. 제 56 항에 있어서,
    상기 다수의 FET 중 상기 제 2 FET의 제 2 터미널과 상기 풀 스윙 전압 레벨을 갖는 풀 스윙 전압원이 연결되어 있는
    혼합 스윙 전압 리피터 회로.
  58. 제 55 항에 있어서,
    상기 제 1 반전 출력과 상기 다수의 FET 중 제 3 FET의 게이트가 연결되어 있고,
    상기 다수의 FET 중 상기 제 3 FET의 제 1 터미널과 상기 출력 노드 및 상기 다수의 FET 중 상기 제 1 FET의 제 2 터미널이 연결되어 있는
    혼합 스윙 전압 리피터 회로.
  59. 제 58 항에 있어서,
    상기 다수의 FET 중 상기 제 3 FET의 제 2 터미널과 상기 다수의 FET 중 제 4 FET의 제 1 터미널이 연결되어 있고,
    상기 다수의 FET 중 상기 제 4 FET의 게이트가 상기 리피터 인에이블 신호를 수신하도록 연결되어 있고,
    상기 다수의 FET 중 상기 제 4 FET의 제 2 터미널이 VSS와 연결되어 있는
    혼합 스윙 전압 리피터 회로.
  60. 제 55 항에 있어서,
    상기 다수의 FET 중 상기 제 1 FET의 제 1 터미널과 상기 저 전압 레벨을 갖는 저 전압원이 연결되어 있고,
    상기 다수의 FET 중 상기 제 1 FET의 제 2 터미널과 상기 다수의 FET 중 제 2 FET의 제 1 터미널이 연결되어 있고,
    상기 다수의 FET 중 상기 제 2 FET의 게이트가 상기 제 1 반전 출력과 연결되어 있는
    혼합 스윙 전압 리피터 회로.
  61. 제 60 항에 있어서,
    상기 다수의 FET 중 상기 제 2 FET의 제 2 터미널과 VSS가 연결되어 있는
    혼합 스윙 전압 리피터 회로.
  62. 제 61 항에 있어서,
    상기 제 2 단에 전송 게이트 입력, 전송 게이트 출력, 그리고 전송 게이트 제어 터미널을 갖는 전송 게이트를 더 포함하여, 상기 전송 게이트 입력은 상기 다수의 FET 중 상기 제 1 FET의 상기 제 2 터미널 및 상기 다수의 FET 중 상기 제 2 FET의 상기 제 1 터미널과 연결되어 있고, 상기 전송 게이트 출력과 상기 출력 노드와 연결되어 있고, 상기 전송 게이트 제어 터미널이 상기 리피터 인에이블 신호를 수신하도록 연결되어 있는
    혼합 스윙 전압 리피터 회로.
  63. 제 53 항에 있어서,
    상기 저 전압 신호는 1 V 이하의 전압 레벨을 갖는
    혼합 스윙 전압 리피터 회로.
  64. 제 53 항에 있어서,
    상기 집적 회로는 마이크로프로세서 회로를 나타내는
    혼합 스윙 전압 리피터 회로.
  65. 집적 회로에 구현된 혼합 스윙 전압 리피터 회로에 있어서, 상기 혼합 스윙 전압 리피터 회로는 저 전압 레벨에서 구동하는 신호 라인의 제 1 부분과 풀 스윙 전압 레벨에서 동작하는 상기 신호 라인의 제 2 부분 사이에 연결되어 있고, 상기 풀 스윙 전압 레벨은 상기 집적 회로가 동작하는 내부 전압 레벨을 나타내고, 상기 혼합 스윙 전압 리피터 회로는 제 1 저 전압 신호를 수신하여 리피터 인에이블 신호의 제 1 상태에 응답하여 제 1 풀 스윙 전압 신호를 출력하도록 구성되어 있고, 상기 혼합 스윙 전압 리피터 회로는 상기 제 1 풀 스윙 전압 신호를 수신하여 상기 리피터 인에이블 신호의 제 2 상태에 응답하여 상기 제 1 저 전압 신호를 출력하도록 구성되어 있으며,
    상기 신호 라인의 상기 제 1 부분과 상기 신호 라인의 상기 제 2 부분 사이에 연결되어 있는 제 1 단방향 리피터 회로는,
    상기 신호 라인의 상기 제 1 부분과 연결되어 있는 상기 제 1 입력 노드를 포함하며, 상기 리피터 인에이블 신호의 상기 제 1 상태에 응답하여 상기 신호 라인의 상기 제 1 부분에서 상기 제 1 저 전압 신호를 수신하도록 구성되어 있는 제 1 단방향 리피터 회로 입력 단,
    상기 제 1 단방향 리피터 회로 입력 단과 연결되어 있으며, 상기 리피터 인에이블 신호가 상기 제 1 상태에 있을 때 상기 제 1 저 저압 신호에 응답하여 전압 레벨이 상기 제 1 저 전압 신호의 전압 레벨 보다 높은 적어도 하나의 레벨 시프터 단의 제어 신호를 출력하도록 배치되어 있는 제 1 단방향 리피터 회로 레벨 시프터 단,
    상기 신호 라인의 상기 제 2 부분과 연결되어 있는 제 1 출력 노드를 가지며, 상기 리피터 인에이블 신호가 상기 제 1 상태에 있을 때 상기 적어도 하나의 레벨 시프터 단의 제어 신호에 응답하여 상기 풀 스윙 전압 신호를 상기 출력 노드로 출력하도록 구성되어 있는 제 1 단방향 리피터 회로 출력 단을 포함하며,
    상기 신호 라인의 상기 제 1 부분과 상기 신호 라인의 상기 제 2 부분 사이에 연결되어 있는 제 2 단방향 리피터 회로는,
    상기 리피터 인에이블 신호가 제 2 상태에 있을 때 상기 신호 라인의 상기 제 2 부분에서 상기 제 1 풀 스윙 전압 신호를 수신하도록 상기 신호 라인의 상기 제 2 부분과 연결되어 있는 제 2 입력 노드를 갖는 제 1 단,
    상기 제 1 단계와 결합되어 있으며, 상기 신호 라인의 상기 제 1 부분과 연결되어 있는 제 2 출력 노드를 가지며, 상기 리피터 인에이블 신호가 제 2 상태에 있을 때 상기 제 1 풀 스윙 전압에 응답하여 상기 제 1 저 전압 신호를 상기 출력 노드로 출력하며, 레벨 시프터 단과 출력 단 중 적어도 하나를 포함하는 제 2 단을 포함하는
    혼합 스윙 전압 리피터 회로.
KR1020027009666A 2000-01-27 2001-01-26 높은 저항 또는 높은 용량 신호 라인을 위한 혼합 스윙전압 리피터와 이를 위한 방법 KR100559348B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/492,541 US6472291B1 (en) 2000-01-27 2000-01-27 Planarization process to achieve improved uniformity across semiconductor wafers
US09/492,541 2000-01-27
PCT/US2001/002619 WO2001056155A2 (en) 2000-01-27 2001-01-26 Mixed swing voltage repeaters for high resistance or high capacitance signal lines and methods therefor

Publications (2)

Publication Number Publication Date
KR20030022774A true KR20030022774A (ko) 2003-03-17
KR100559348B1 KR100559348B1 (ko) 2006-03-15

Family

ID=23956675

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027009666A KR100559348B1 (ko) 2000-01-27 2001-01-26 높은 저항 또는 높은 용량 신호 라인을 위한 혼합 스윙전압 리피터와 이를 위한 방법

Country Status (5)

Country Link
US (1) US6472291B1 (ko)
EP (1) EP1266452B1 (ko)
KR (1) KR100559348B1 (ko)
DE (1) DE60107219T2 (ko)
WO (1) WO2001056155A2 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6780771B1 (en) 2001-01-23 2004-08-24 Cypress Semiconductor Corp. Forming a substantially planar upper surface at the outer edge of a semiconductor topography
US6690198B2 (en) * 2002-04-02 2004-02-10 Infineon Technologies Ag Repeater with reduced power consumption
US6531387B1 (en) * 2002-06-17 2003-03-11 Mosel Vitelic, Inc. Polishing of conductive layers in fabrication of integrated circuits
JP2010245334A (ja) * 2009-04-07 2010-10-28 Renesas Electronics Corp 半導体装置の製造方法
KR101922397B1 (ko) 2011-05-20 2018-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102439583B1 (ko) 2018-04-30 2022-09-05 에스케이하이닉스 주식회사 메모리 장치 및 그의 신호 전송 회로

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0416165B1 (de) 1989-09-08 1994-12-14 Siemens Aktiengesellschaft Verfahren zur globalen Planarisierung von Oberflächen für integrierte Halbleiterschaltungen
US5369316A (en) * 1993-11-22 1994-11-29 United Microelectronics Corporation Advanced output buffer with reduced voltage swing at output terminal
US5643823A (en) 1995-09-21 1997-07-01 Siemens Aktiengesellschaft Application of thin crystalline Si3 N4 liners in shallow trench isolation (STI) structures
JP3625930B2 (ja) * 1995-10-26 2005-03-02 株式会社日立製作所 半導体集積回路装置
US5760620A (en) * 1996-04-22 1998-06-02 Quantum Effect Design, Inc. CMOS limited-voltage-swing clock driver for reduced power driving high-frequency clocks
US5851899A (en) 1996-08-08 1998-12-22 Siemens Aktiengesellschaft Gapfill and planarization process for shallow trench isolation
US5763315A (en) 1997-01-28 1998-06-09 International Business Machines Corporation Shallow trench isolation with oxide-nitride/oxynitride liner
US5854126A (en) 1997-03-31 1998-12-29 Siemens Aktiengesellschaft Method for forming metallization in semiconductor devices with a self-planarizing material
US5804490A (en) 1997-04-14 1998-09-08 International Business Machines Corporation Method of filling shallow trenches
KR100230431B1 (ko) * 1997-07-25 1999-11-15 윤종용 2 종류의 산화막을 사용하는 트렌치 소자 분리 방법
US5880007A (en) 1997-09-30 1999-03-09 Siemens Aktiengesellschaft Planarization of a non-conformal device layer in semiconductor fabrication
US5923993A (en) * 1997-12-17 1999-07-13 Advanced Micro Devices Method for fabricating dishing free shallow isolation trenches
US6181165B1 (en) * 1998-03-09 2001-01-30 Siemens Aktiengesellschaft Reduced voltage input/reduced voltage output tri-state buffers
US6180525B1 (en) * 1998-08-19 2001-01-30 Micron Technology, Inc. Method of minimizing repetitive chemical-mechanical polishing scratch marks and of processing a semiconductor wafer outer surface
US6090714A (en) * 1998-10-23 2000-07-18 Taiwan Semiconductor Manufacturing Company Chemical mechanical polish (CMP) planarizing trench fill method employing composite trench fill layer
US6197660B1 (en) * 1999-04-29 2001-03-06 Taiwan Semiconductor Manufacturing Company Integration of CMP and wet or dry etching for STI
US6261957B1 (en) * 1999-08-20 2001-07-17 Taiwan Semiconductor Manufacturing Company Self-planarized gap-filling by HDPCVD for shallow trench isolation

Also Published As

Publication number Publication date
KR100559348B1 (ko) 2006-03-15
WO2001056155A3 (en) 2001-12-20
US6472291B1 (en) 2002-10-29
DE60107219T2 (de) 2005-12-01
EP1266452B1 (en) 2004-11-17
DE60107219D1 (de) 2004-12-23
EP1266452A2 (en) 2002-12-18
WO2001056155A2 (en) 2001-08-02

Similar Documents

Publication Publication Date Title
JP2862112B2 (ja) ハイパフォーマンスバスシステム及びオンチップトランシーバモジュール
JP2572500B2 (ja) ドライバ回路、低ノイズドライバ回路及び低ノイズ低電圧スイングドライバ・レシーバ回路
JP4814791B2 (ja) レベル・シフター
KR100591520B1 (ko) 감소된 전압 입출력의 3상태 버퍼 및 그 제조 방법
US5546020A (en) Data output buffer with latch up prevention
JPH01305616A (ja) 半導体集積回路の出力回路
TW509965B (en) Mixed swing voltage repeaters for high resistance or high capacitance signal
US6639424B2 (en) Combined dynamic logic gate and level shifter and method employing same
KR100474755B1 (ko) 출력 회로
US6181166B1 (en) Tristate driver for integrated circuit interconnects
JPH0338873A (ja) 集積回路
EP1252628B1 (en) Full swing voltage input/full swing voltage output bi-directional repeaters for high resistance or high capacitance bi-directional signal lines and methods therefor
KR100431568B1 (ko) 고 저항 또는 고 커패시턴스 신호 라인용 저감 전압입력/저감 전압 출력 리피터 및 그 방법
KR100259070B1 (ko) 데이터 출력 버퍼 회로
KR100559348B1 (ko) 높은 저항 또는 높은 용량 신호 라인을 위한 혼합 스윙전압 리피터와 이를 위한 방법
KR960006286B1 (ko) 출력 회로
US5894227A (en) Level restoration circuit for pass logic devices
US5408145A (en) Low power consumption and high speed NOR gate integrated circuit
JP3146829B2 (ja) 半導体集積回路
US6541998B2 (en) Active termination circuit with an enable/disable
US6559678B1 (en) Node predisposition circuit
JPH09161486A (ja) 半導体集積回路装置
KR950012028B1 (ko) 저잡음 출력 구조를 가지는 반도체 메모리 장치
KR100239717B1 (ko) 데이타 출력버퍼
JPH07312384A (ja) 信号線切替回路

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130222

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140221

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150220

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160222

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170224

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180223

Year of fee payment: 13