KR20030022774A - 높은 저항 또는 높은 용량 신호 라인을 위한 혼합 스윙전압 리피터와 이를 위한 방법 - Google Patents
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Abstract
Description
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- 집적 회로에서 저 전압 신호를 갖는 신호 라인 상에 혼합 스윙 전압 리피터 회로를 구현하는 방법에 있어서, 상기 저 전압신호는 풀 스윙 전압 레벨보다 낮은 전압 레벨을 갖고, 상기 풀 스윙 전압 레벨은 상기 집적 회로가 동작하는 내부 전압 레벨을 나타내고, 상기 혼합 스윙 전압 리피터 회로는 상기 신호 라인과 결합되어 있으며 상기 신호 라인의 제 1 부분에 연결되어 제 1 저 전압 신호를 수신하는 입력 노드와 상기 신호 라인의 제 2 부분에 연결되어 풀 스윙 전압 신호를 출력하는 출력 노드를 포함하고 있으며,상기 입력 노드와 상기 신호 라인의 상기 제 1 부분을 연결하는 단계 - 여기서, 상기 입력 노드는 상기 혼합 스윙 전압 리피터 회로의 입력 단과 연결되어 있고, 상기 입력 단은 상기 신호 라인에서 상기 제 1 저 전압 신호를 수신하도록 구성되어 있으며, 상기 제 1 저 전압 신호에 응답하여 전압 레벨이 상기 제 1 저 전압 신호에 연관된 전압 레벨 보다 높은 적어도 하나의 레벨 시프터 단의 제어 신호를 출력하도록 구성되어 있는 레벨 시프터 단과 연결되어 있음 - ,상기 신호 라인의 상기 제 2 부분과 상기 출력 노드를 연결하는 단계 - 여기서, 상기 출력 노드는 상기 혼합 스윙 전압 리피터 회로의 출력 단과 연결되어 있고, 상기 출력 단은 상기 적어도 하나의 레벨 시프터 단의 제어 신호에 응답하여 상기 풀 스윙 전압 신호를 상기 출력 노드에 출력하도록 구성되어 있음 - 를 포함하는혼합 스윙 전압 리피터 회로를 구현하는 방법.
- 제 1 항에 있어서,리피터 인에이블 신호를 수신하는 단계 - 여기서, 상기 리피터 인에이블 신호는 그것이 활성화될 때, 상기 적어도 하나의 레벨 시프터 단의 제어 신호에 응답하여 상기 출력 단에서 상기 풀 스윙 전압 신호를 상기 출력 노드에서 출력하도록 하고, 상기 리피터 인에이블 신호는 그것이 비활성화될 때, 상기 출력 노드와 상기 입력 단 및 상기 레벨 시프터 단의 연결이 끊어지도록 함 - 를 더 포함하는혼합 스윙 전압 리피터 회로를 구현하는 방법.
- 제 1 항에 있어서,상기 입력 단은 제 1 FET(field-effect transistor)와 제 2 FET를 포함하며, 상기 제 1 FET와 제 2 FET의 게이트는 상기 제 1 저 전압 신호를 수신하고, 상기 제 1 FET와 상기 제 2 FET는 상기 제 1 저 전압 신호의 전압 레벨 보다 낮은 문턱 전압을 갖는혼합 스윙 전압 리피터 회로를 구현하는 방법.
- 제 3 항에 있어서,상기 제 1 FET와 상기 제 2 FET의 제 1 터미널이 상기 리피터 인에이블 신호를 수신하도록 서로 연결되어 있는 리피터 인에이블 신호를 수신하는 단계를 더 포함하는혼합 스윙 전압 리피터 회로를 구현하는 방법.
- 제 3 항에 있어서,상기 제 1 FET와 상기 제 2 FET의 제 2 터미널이 상기 레벨 시프터 단의 제 1 입력 노드 및 제 2 입력 노드와 각각 서로 연결되어 있는혼합 스윙 전압 리피터 회로를 구현하는 방법.
- 제 5 항에 있어서,상기 레벨 시프터 단은 제 3 FET, 제 4 FET 그리고 제 5 FET를 포함하고,상기 제 3 FET의 게이트는 상기 레벨 시프터 단의 제 1 입력 노드 및 상기 제 4 FET의 제 1 터미널과 연결되어 있고, 상기 제 3 FET의 제 1 터미널은 VDD와 연결되어 있고,상기 제 4 FET의 게이트는 상기 제 3 FET의 제 2 터미널 및 상기 제 5 FET의 제 1 터미널과 연결되어 있고, 상기 제 4 FET의 제 2 터미널은 VDD와 연결되어 있고,상기 제 5 FET의 게이트는 상기 레벨 시프터 단의 제 2 입력 노드와 연결되어 있고, 제 5 FET의 제 2 터미널은 VSS와 연결되어 있는혼합 스윙 전압 리피터 회로를 구현하는 방법.
- 제 6 항에 있어서,상기 제 3 FET와 제 4 FET는 p-타입 FET이고, 상기 제 1 FET, 제 2 FET 및 제 5 FET는 n-타입 FET인혼합 스윙 전압 리피터 회로를 구현하는 방법.
- 제 7 항에 있어서,상기 출력 단은 인버팅 삼상 버퍼 회로를 포함하며, 상기 인버팅 삼상 버퍼 회로의 제 1 터미널은 상기 제 3 FET의 상기 제 2 터미널 및 제 5 FET의 상기 제 1 터미널과 연결되어 있으며, 상기 인버팅 삼상 버퍼 회로의 제 2 터미널은 상기 출력 노드와 연결되어 있고, 상기 인버팅 삼상 버퍼 회로의 제 3 터미널은 상기 리피터 인에이블 신호를 수신하도록 연결되어 있는혼합 스윙 전압 리피터 회로를 구현하는 방법.
- 제 7 항에 있어서,상기 출력 단은 상기 제 3 FET의 상기 제 2 터미널 및 상기 제 5 FET의 상기 제 1 터미널과 연결되어 있는 반전 입력과 반전 출력을 갖는 인버터,상기 반전 입력은 , 상기 인버터의 반전 출력과 연결되어 있는 제 1 전송 게이트 터미널, 상기 출력 노드와 연결되어 있는 제 2 전송 게이트 터미널, 상기 리피터 인에이블 신호를 수신하기 위해 연결되어 있는 제 3 전송 게이트 터미널을 갖는 전송 게이트를 포함하는혼합 스윙 전압 리피터 회로를 구현하는 방법.
- 제 5 항에 있어서,상기 레벨 시프터 단과 상기 출력 단은 제 3 FET, 제 4 FET, 제 5 FET 그리고 전송 게이트를 포함하며,상기 제 3 FET의 게이트는 상기 레벨 시프터 단의 상기 제 1 입력 노드 및 상기 제 4 FET의 제 1 터미널과 연결되어 있고, 상기 제 3 FET의 제 1 터미널은 VDD와 연결되어 있고,상기 제 4 FET의 게이트는 상기 제 3 FET의 제 2 터미널 및 상기 전송 게이트의 제 1 터미널과 연결되어 있고, 상기 제 4 FET의 제 2 터미널은 VDD와 연결되어 있고,상기 제 5 FET의 게이트는 상기 레벨 시프팅 단의 상기 제 2 입력 노드와 연결되어 있고, 상기 제 5 FET의 제 1 터미널은 VSS와 연결되어 있고,상기 전송 게이트의 제 2 터미널은 상기 리피터 인에이블 신호를 수신하도록 연결되어 있고, 상기 전송 게이트의 제 3 터미널은 상기 제 5 FET의 제 2 터미널과 연결되어 있는혼합 스윙 전압 리피터 회로를 구현하는 방법.
- 제 10 항에 있어서,상기 제 3 FET와 제 4 FET는 p-타입 FET이고, 상기 제 1 FET, 제 2 FET 및 제 5 FET는 n-타입 FET인혼합 스윙 전압 리피터 회로를 구현하는 방법.
- 제 1 항에 있어서,상기 저 전압 신호는 1 V 이하의 전압 레벨을 갖는혼합 스윙 전압 리피터 회로를 구현하는 방법.
- 제 1 항에 있어서,상기 신호 라인은 동적 랜덤 액세스 메모리 회로의 어드레스 라인을 나타내는혼합 스윙 전압 리피터 회로를 구현하는 방법.
- 제 1 항에 있어서,상기 신호 라인은 집적 회로의 어드레스 라인을 나타내는혼합 스윙 전압 리피터 회로를 구현하는 방법.
- 제 1 항에 있어서,상기 신호 라인은 메모리 회로의 판독 데이터 라인을 나타내는혼합 스윙 전압 리피터 회로를 구현하는 방법.
- 제 1 항에 있어서,상기 신호 라인은 메모리 회로의 기록 데이터 라인을 나타내는혼합 스윙 전압 리피터 회로를 구현하는 방법.
- 제 1 항에 있어서,상기 신호 라인은 집적 회로의 클럭 라인을 나타내는혼합 스윙 전압 리피터 회로를 구현하는 방법.
- 제 1 항에 있어서,상기 신호 라인은 집적 회로의 커맨드 라인을 나타내는혼합 스윙 전압 리피터 회로를 구현하는 방법.
- 제 1 항에 있어서,상기 신호 라인은 집적 회로의 신호 전송 도선을 나타내는혼합 스윙 전압 리피터 회로를 구현하는 방법.
- 제 1 항에 있어서,상기 집적 회로는 마이크로프로세서 회로를 나타내는혼합 스윙 전압 리피터 회로를 구현하는 방법.
- 집적 회로에 구현된 혼합 스윙 전압 리피터 회로에 있어서, 상기 스윙 전압 리피터 회로는 신호 라인에 연결되어 있으며, 제 1 저 전압 신호를 수신하기 위해 상기 신호 라인의 제 1 부분과 연결되어 있는 입력 노드, 풀 스윙 전압 신호를 출력하기 위해 상기 신호 라인의 제 2 부분과 연결되어 있는 출력 노드를 포함하며, 상기 제 1 저 전압 신호는 풀 스윙 전압 레벨 보다 낮은 전압 레벨을 가지며, 상기 풀 스윙 전압 레벨은 상기 집적 회로가 동작하는 내부 전압 레벨을 나타내며,상기 신호 라인의 상기 제 1 부분과 연결되어 있는 상기 입력 노드를 포함하며, 상기 신호 라인에서 상기 제 1 저 전압 신호를 수신하도록 구성되어 있는 입력 단,상기 입력 단계와 연결되어 있으며, 상기 제 1 저 전압 신호의 전압 레벨보다 높고 상기 제 1 저 전압 신호에 응답하여 적어도 하나의 레벨 시프터 단의 제어 신호를 출력하도록 구성되어 있는 레벨 시프터 단,상기 신호 라인의 상기 제 2 부분과 연결되어 있는 상기 출력 노드를 포함하며, 상기 출력 노드에서 상기 적어도 하나의 레벨 시프터 단의 제어 신호에 응답하여 상기 풀 스윙 전압 신호를 출력하도록 구성되어 있는 출력 단을 포함하는혼합 스윙 전압 리피터 회로.
- 제 21 항에 있어서,상기 입력 단은 제 1 FET와 제 2 FET를 포함하며, 상기 제 1 FET와 제 2 FET의 게이트는 상기 제 1 저 전압 신호를 수신하도록 구성되며, 상기 제 1 FET와 상기 제 2 FET는 상기 제 1 저 전압 신호의 전압 레벨 보다 낮은 문턱 전압을 갖는혼합 스윙 전압 리피터 회로.
- 제 22 항에 있어서,상기 제 1 FET와 제 2 FET의 제 1 터미널은 리피터 인에이블 신호를 수신하도록 구성되며, 상기 리피터 인에이블 신호는 그것이 활성화 될 때, 상기 출력 단에서 상기 적어도 하나의 레벨 시프터 단의 제어 신호에 응답하여 상기 풀 스윙 전압 신호를 상기 출력 노드로 출력하도록 하며, 상기 리피터 인에이블 신호는 그것이 비활성화될 때, 상기 출력 노드와 상기 입력 단과 상기 레벨 시프터 단의 연결이 끊기도록 하는혼합 스윙 전압 리피터 회로.
- 제 22 항에 있어서,상기 제 1 FET와 제 2 FET의 제 2 터미널은 각각 상기 레벨 시프터 단의 제 1 입력 노드와 제 2 입력 노드에 연결되는혼합 스윙 전압 리피터 회로.
- 제 24 항에 있어서,상기 레벨 시프터 단은 제 3 FET, 제 4 FET 및 제 5 FET를 포함하며,상기 제 3 FET의 게이트는 상기 레벨 시프터 단의 상기 제 1 입력 노드 및 상기 제 4 FET의 제 1 터미널과 연결되어 있고, 상기 제 3 FET의 제 1 터미널은 VDD와 연결되어 있고,상기 제 4 FET의 게이트는 상기 제 3 FET의 제 2 터미널 및 상기 제 5 FET의 제 1 터미널과 연결되어 있고, 상기 제 4 FET의 제 2 터미널은 VDD와 연결되어 있고,상기 제 5 FET의 게이트는 상기 레벨 시프터 단의 상기 제 2 입력 노드와 연결되어 있고, 상기 제 5 FET의 제 2 터미널은 VSS와 연결되어 있는혼합 스윙 전압 리피터 회로.
- 제 25 항에 있어서상기 제 3 FET와 제 4 FET는 p-타입 FET이고, 상기 제 1 FET, 제 2 FET 및 제 5 FET는 n-타입 FET인혼합 스윙 전압 리피터 회로.
- 제 26 항에 있어서,상기 출력 단은 인버팅 삼상 버퍼 회로를 포함하며, 상기 인버팅 삼상 버퍼 회로의 제 1 터미널은 상기 제 3 FET의 상기 제 2 터미널 및 상기 제 5 FET의 상기 제 1 터미널과 연결되어 있으며, 상기 인버팅 삼상 버퍼 회로의 제 2 터미널은 상기 출력 노드와 연결되어 있고, 상기 인버팅 삼상 버퍼 회로의 제 3 터미널은 상기 리피터 인에이블 신호를 수신하도록 연결되어 있는혼합 스윙 전압 리피터 회로.
- 제 26 항에 있어서,상기 출력 단은 상기 제 3 FET의 상기 제 2 터미널 및 상기 제 5 FET의 상기 제 1 터미널과 연결되어 있는 반전 입력과 반전 출력을 갖는 인버터,상기 인버터의 반전 출력과 연결되어 있는 제 1 전송 게이트 터미널, 상기출력 노드와 연결되어 있는 제 2 전송 게이트 터미널, 상기 리피터 인에이블 신호를 수신하기 위해 연결되어 있는 제 3 전송 게이트 터미널을 포함하는 전송 게이트를 포함하는혼합 스윙 전압 리피터 회로.
- 제 24 항에 있어서상기 레벨 시프터 단과 상기 출력 단은 제 3 FET, 제 4 FET, 제 5 FET 그리고 전송 게이트를 포함하며,상기 제 3 FET의 게이트는 상기 레벨 시프터 단의 상기 제 1 입력 노드 및 상기 제 4 FET의 제 1 터미널과 연결되어 있고, 상기 제 3 FET의 제 1 터미널은 VDD와 연결되어 있고,상기 제 4 FET의 게이트는 상기 제 3 FET의 제 2 터미널 및 상기 전송 게이트의 제 1 터미널과 연결되어 있고, 상기 제 4 FET의 제 2 터미널은 VDD와 연결되어 있고,상기 제 5 FET의 게이트는 상기 레벨 시프팅 단의 상기 제 2 입력 노드와 연결되어 있고, 상기 제 5 FET의 제 1 터미널은 VSS와 연결되어 있고,상기 전송 게이트의 제 2 터미널은 상기 리피터 인에이블 신호를 수신하도록 연결되어 있고, 상기 전송 게이트의 제 3 터미널은 제 5 FET의 제 2 터미널과 연결되어 있는혼합 스윙 전압 리피터 회로.
- 제 29 항에 있어서,상기 제 3 FET와 제 4 FET는 p-타입 FET이고, 상기 제 1 FET, 제 2 FET 및 제 5 FET는 n-타입 FET인혼합 스윙 전압 리피터 회로.
- 제 21 항에 있어서,상기 제 1 저 전압 신호는 1 V 이하의 전압 레벨을 갖는혼합 스윙 전압 리피터 회로.
- 제 21 항에 있어서,상기 신호 라인은 동적 랜덤 액세스 메모리 회로의 어드레스 라인을 나타내는혼합 스윙 전압 리피터 회로.
- 제 21 항에 있어서,상기 신호 라인은 집적 회로의 어드레스 라인을 나타내는혼합 스윙 전압 리피터 회로.
- 제 21 항에 있어서,상기 신호 라인은 메모리 회로의 판독 데이터 라인을 나타내는혼합 스윙 전압 리피터 회로.
- 제 21 항에 있어서,상기 신호 라인은 메모리 회로의 기록 데이터 라인을 나타내는혼합 스윙 전압 리피터 회로.
- 제 21 항에 있어서,상기 신호 라인은 집적 회로의 클럭 라인을 나타내는혼합 스윙 전압 리피터 회로.
- 제 21 항에 있어서,상기 신호 라인은 집적 회로의 커맨드 라인을 나타내는혼합 스윙 전압 리피터 회로.
- 제 21 항에 있어서,상기 신호 라인은 집적 회로의 신호 전송 도선을 나타내는혼합 스윙 전압 리피터 회로.
- 제 21 항에 있어서,상기 집적 회로는 마이크로프로세서 회로를 나타내는혼합 스윙 전압 리피터 회로.
- 집적 회로에서 풀 스윙 전압 신호를 갖는 신호 라인에 혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법에 있어서, 상기 풀 스윙 전압 신호는 상기 집적 회로가 동작하는 내부 전압 레벨을 나타내는 풀 스윙 전압 레벨을 갖고, 상기 저 전압 신호는 상기 풀 스윙 전압 레벨 보다 낮은 전압 레벨을 가지며, 상기혼합 스윙 전압 리피터 회로는 상기 신호 라인과 결합되어 있고, 상기 신호 라인에 연결되어 제 1 부분에 제 1 풀 스윙 전압 신호를 수신하는 입력 노드와 상기 신호 라인의 제 2 부분에 연결되어 제 1 저 전압 신호를 출력하는 출력 노드를 포함하고 있으며,상기 신호 라인의 상기 제 1 부분과 상기 입력 노드를 연결하는 단계 - 여기서, 상기 입력 노드는 상기 혼합 스윙 전압 리피터 회로의 제 1 단과 연결되어 있고, 상기 제 1 단은 상기 제 1 풀 스윙 전압 신호를 수신하도록 구성되어 있음 - ,상기 신호 라인의 상기 제 2 부분과 상기 출력 노드를 연결하는 단계 - 여기서, 상기 출력 노드는 상기 혼합 스윙 전압 리피터 회로의 제 2 단과 연결되어 있고, 상기 제 2 단은 상기 제 1 풀 스윙 전압 신호에 응답하여 상기 제 1 저 전압 신호를 상기 출력 노드에 출력하도록 구성되어 있으며, 상기 제 2 단은 레벨 시프터 단과 출력 단 중 적어도 하나를 포함함 - 를 포함하는혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
- 제 40 항에 있어서,리피터 인에이블 신호를 수신하는 단계 - 여기서, 상기 리피터 인에이블 신호는 그것이 활성화될 때, 상기 제 2 단에서 상기 제 1 풀 스윙 전압 신호에 응답하여 상기 제 1 저 전압 신호를 상기 출력 노드에 출력하도록 하고, 상기 리피터 인에이블 신호는 그것이 비활성화될 때, 상기 출력 노드와 상기 제 1 단의 연결이끊어지도록 함 - 을 더 포함하는혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
- 제 40 항에 있어서,상기 제 1 단은 제 1 반전 입력과 제 1 반전 출력을 갖는 제 1 인버터를 포함하며, 상기 제 1 반전 입력은 상기 제 1 풀 스윙 전압 신호를 수신하도록 연결되며, 상기 제 1 반전 출력은 상기 제 2 단에 연결된혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
- 제 42 항에 있어서,상기 제 2 단은 제 2 인버터와 상기 저 전압 레벨을 갖는 제 1 저 전압 레벨 전압원과 VSS사이에 직렬로 연결되어 있는 다수의 FET를 포함하며, 상기 제 2 인버터는 상기 제 1 반전 출력과 연결된 제 2 반전 입력과 상기 다수의 FET 중 제 1 FET의 게이트와 연결된 제 2 반전 출력을 갖는혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
- 제 43 항에 있어서,상기 다수의 FET 중 상기 제 1 FET의 제 1 터미널과 상기 다수의 FET 중 제 2 FET의 제 1 터미널을 연결하는 단계,상기 다수의 FET 중 상기 제 2 FET의 게이트를 상기 리피터 인버터 신호를 수신하도록 연결하는 단계를 더 포함하는혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
- 제 44 항에 있어서,상기 다수의 FET 중 상기 제 2 FET의 제 2 터미널과 상기 풀 스윙 전압 레벨을 갖는 풀 스윙 전압원을 연결하는 단계를 더 포함하는혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
- 제 43 항에 있어서,상기 제 1 반전 출력과 상기 다수의 FET 중 제 3 FET의 게이트를 연결하는 단계,상기 다수의 FET 중 상기 제 3 FET의 제 1 터미널과 상기 출력 노드 및 상기 다수의 FET 중 상기 제 1 FET의 제 2 터미널과 연결하는 단계를 더 포함하는혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
- 제 46 항에 있어서,상기 다수의 FET 중 상기 제 3 FET의 제 2 터미널과 상기 다수의 FET 중 제 4 FET의 제 1 터미널을 연결하는 단계,상기 다수의 FET 중 상기 제 4 FET의 게이트를 리피터 인에이블 신호를 수신하도록 연결하는 단계,상기 다수의 FET 중 상기 제 4 FET의 제 2 터미널을 VSS와 연결하는 단계를 더 포함하는혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
- 제 43 항에 있어서,상기 다수의 FET 중 상기 제 1 FET의 제 1 터미널과 상기 저 전압 레벨을 갖는 저 전압원을 연결하는 단계,상기 다수의 FET 중 상기 제 1 FET의 제 2 터미널과 상기 다수의 FET 중 제 2 FET의 제 1 터미널을 연결하는 단계,상기 다수의 FET 중 상기 제 2 FET의 게이트를 상기 제 1 반전 출력과 연결하는 단계를 더 포함하는혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
- 제 48 항에 있어서,상기 다수의 FET 중 상기 제 2 FET의 제 2 터미널과 VSS를 연결하는 단계를 더 포함하는혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
- 제 49 항에 있어서,상기 제 2 단에 전송 게이트 입력, 전송 게이트 출력, 그리고 전송 게이트 제어 터미널을 포함한 전송 게이트를 제공하는 단계,상기 다수의 FET 중 상기 제 1 FET의 상기 제 2 터미널과 상기 다수의 FET 중 상기 제 2 FET의 상기 제 1 터미널에 상기 전송 게이트 입력을 연결하는 단계,상기 전송 게이트 출력과 상기 출력 노드를 연결하는 단계,상기 전송 게이트 출력 제어 터미널이 상기 리피터 인에이블 신호를 수신하도록 연결하는 단계를 더 포함하는혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
- 제 40 항에 있어서,상기 저 전압 신호는 1 V 이하의 전압 레벨을 갖는혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
- 제 40 항에 있어서,상기 집적 회로는 마이크로프로세서 회로를 나타내는혼합 스윙 전압 리피터 회로의 구현 및 저 전압 신호 출력 방법.
- 집적 회로에 구현된 저 전압 신호 출력을 위한 혼합 스윙 전압 리피터 회로에 있어서, 상기 스윙 전압 리피터 회로는 풀 스윙 전압이 인가된 신호 라인에 연결되어 있고, 상기 풀 스윙 전압 신호는 상기 집적 회로가 동작하는 내부 전압 레벨을 나타내는 풀 스윙 전압 레벨을 가지며, 상기 저 전압 신호는 상기 풀 스윙 전압 레벨 보다 낮은 전압 레벨을 가지며, 상기 혼합 스윙 전압 리피터 회로는 제 1 풀 스윙 전압 신호를 수신하기 위해 상기 신호 라인의 제 1 부분과 연결되어 있는 입력 노드, 제 1 저 전압 신호를 출력하기 위해 상기 신호 라인의 제 2 부분과 연결되어 있는 출력 노드를 포함하며,상기 제 1 풀 스윙 전압 신호를 수신하는 상기 입력 노드를 포함하는 제 1 단,상기 출력 노드에서 상기 제 1 풀 스윙 전압에 응답하여 상기 제 1 저 전압 신호를 출력하도록 구성되어 있으며, 레벨 시프터 단과 출력 단 중 적어도 하나를 포함하는 제 2 단을 포함하는혼합 스윙 전압 리피터 회로.
- 제 53 항에 있어서,상기 제 1 단은 제 1 반전 입력과 제 1 반전 출력을 포함하며, 상기 제 1 반전 입력은 상기 제 1 풀 스윙 전압을 수신하도록 연결되어 있고, 상기 제 1 반전 출력은 상기 제 2 단에 연결되어 있는 제 1 인버터를 포함하는혼합 스윙 전압 리피터 회로.
- 제 54 항에 있어서,상기 제 2 단은상기 저 전압 레벨을 갖는 제 1 저 전압 레벨 전압원과 VSS사이에 직렬로 연결되어 있는 다수의 FET,상기 제 1 반전 출력과 연결되어 있는 제 2 반전 입력과 상기 다수의 FET 중 제 1 FET의 게이트와 연결되어 있는 제 2 반전 출력을 갖는 제 2 인버터를 포함하는혼합 스윙 전압 리피터 회로.
- 제 55 항에 있어서,상기 다수의 FET 중 상기 제 1 FET의 제 1 터미널과 상기 다수의 FET 중 제 2 FET의 제 1 터미널이 연결되어 있고,상기 다수의 FET 중 상기 제 2 FET의 게이트가 상기 리피터 인에이블 신호를 수신하도록 연결되어 있는혼합 스윙 전압 리피터 회로.
- 제 56 항에 있어서,상기 다수의 FET 중 상기 제 2 FET의 제 2 터미널과 상기 풀 스윙 전압 레벨을 갖는 풀 스윙 전압원이 연결되어 있는혼합 스윙 전압 리피터 회로.
- 제 55 항에 있어서,상기 제 1 반전 출력과 상기 다수의 FET 중 제 3 FET의 게이트가 연결되어 있고,상기 다수의 FET 중 상기 제 3 FET의 제 1 터미널과 상기 출력 노드 및 상기 다수의 FET 중 상기 제 1 FET의 제 2 터미널이 연결되어 있는혼합 스윙 전압 리피터 회로.
- 제 58 항에 있어서,상기 다수의 FET 중 상기 제 3 FET의 제 2 터미널과 상기 다수의 FET 중 제 4 FET의 제 1 터미널이 연결되어 있고,상기 다수의 FET 중 상기 제 4 FET의 게이트가 상기 리피터 인에이블 신호를 수신하도록 연결되어 있고,상기 다수의 FET 중 상기 제 4 FET의 제 2 터미널이 VSS와 연결되어 있는혼합 스윙 전압 리피터 회로.
- 제 55 항에 있어서,상기 다수의 FET 중 상기 제 1 FET의 제 1 터미널과 상기 저 전압 레벨을 갖는 저 전압원이 연결되어 있고,상기 다수의 FET 중 상기 제 1 FET의 제 2 터미널과 상기 다수의 FET 중 제 2 FET의 제 1 터미널이 연결되어 있고,상기 다수의 FET 중 상기 제 2 FET의 게이트가 상기 제 1 반전 출력과 연결되어 있는혼합 스윙 전압 리피터 회로.
- 제 60 항에 있어서,상기 다수의 FET 중 상기 제 2 FET의 제 2 터미널과 VSS가 연결되어 있는혼합 스윙 전압 리피터 회로.
- 제 61 항에 있어서,상기 제 2 단에 전송 게이트 입력, 전송 게이트 출력, 그리고 전송 게이트 제어 터미널을 갖는 전송 게이트를 더 포함하여, 상기 전송 게이트 입력은 상기 다수의 FET 중 상기 제 1 FET의 상기 제 2 터미널 및 상기 다수의 FET 중 상기 제 2 FET의 상기 제 1 터미널과 연결되어 있고, 상기 전송 게이트 출력과 상기 출력 노드와 연결되어 있고, 상기 전송 게이트 제어 터미널이 상기 리피터 인에이블 신호를 수신하도록 연결되어 있는혼합 스윙 전압 리피터 회로.
- 제 53 항에 있어서,상기 저 전압 신호는 1 V 이하의 전압 레벨을 갖는혼합 스윙 전압 리피터 회로.
- 제 53 항에 있어서,상기 집적 회로는 마이크로프로세서 회로를 나타내는혼합 스윙 전압 리피터 회로.
- 집적 회로에 구현된 혼합 스윙 전압 리피터 회로에 있어서, 상기 혼합 스윙 전압 리피터 회로는 저 전압 레벨에서 구동하는 신호 라인의 제 1 부분과 풀 스윙 전압 레벨에서 동작하는 상기 신호 라인의 제 2 부분 사이에 연결되어 있고, 상기 풀 스윙 전압 레벨은 상기 집적 회로가 동작하는 내부 전압 레벨을 나타내고, 상기 혼합 스윙 전압 리피터 회로는 제 1 저 전압 신호를 수신하여 리피터 인에이블 신호의 제 1 상태에 응답하여 제 1 풀 스윙 전압 신호를 출력하도록 구성되어 있고, 상기 혼합 스윙 전압 리피터 회로는 상기 제 1 풀 스윙 전압 신호를 수신하여 상기 리피터 인에이블 신호의 제 2 상태에 응답하여 상기 제 1 저 전압 신호를 출력하도록 구성되어 있으며,상기 신호 라인의 상기 제 1 부분과 상기 신호 라인의 상기 제 2 부분 사이에 연결되어 있는 제 1 단방향 리피터 회로는,상기 신호 라인의 상기 제 1 부분과 연결되어 있는 상기 제 1 입력 노드를 포함하며, 상기 리피터 인에이블 신호의 상기 제 1 상태에 응답하여 상기 신호 라인의 상기 제 1 부분에서 상기 제 1 저 전압 신호를 수신하도록 구성되어 있는 제 1 단방향 리피터 회로 입력 단,상기 제 1 단방향 리피터 회로 입력 단과 연결되어 있으며, 상기 리피터 인에이블 신호가 상기 제 1 상태에 있을 때 상기 제 1 저 저압 신호에 응답하여 전압 레벨이 상기 제 1 저 전압 신호의 전압 레벨 보다 높은 적어도 하나의 레벨 시프터 단의 제어 신호를 출력하도록 배치되어 있는 제 1 단방향 리피터 회로 레벨 시프터 단,상기 신호 라인의 상기 제 2 부분과 연결되어 있는 제 1 출력 노드를 가지며, 상기 리피터 인에이블 신호가 상기 제 1 상태에 있을 때 상기 적어도 하나의 레벨 시프터 단의 제어 신호에 응답하여 상기 풀 스윙 전압 신호를 상기 출력 노드로 출력하도록 구성되어 있는 제 1 단방향 리피터 회로 출력 단을 포함하며,상기 신호 라인의 상기 제 1 부분과 상기 신호 라인의 상기 제 2 부분 사이에 연결되어 있는 제 2 단방향 리피터 회로는,상기 리피터 인에이블 신호가 제 2 상태에 있을 때 상기 신호 라인의 상기 제 2 부분에서 상기 제 1 풀 스윙 전압 신호를 수신하도록 상기 신호 라인의 상기 제 2 부분과 연결되어 있는 제 2 입력 노드를 갖는 제 1 단,상기 제 1 단계와 결합되어 있으며, 상기 신호 라인의 상기 제 1 부분과 연결되어 있는 제 2 출력 노드를 가지며, 상기 리피터 인에이블 신호가 제 2 상태에 있을 때 상기 제 1 풀 스윙 전압에 응답하여 상기 제 1 저 전압 신호를 상기 출력 노드로 출력하며, 레벨 시프터 단과 출력 단 중 적어도 하나를 포함하는 제 2 단을 포함하는혼합 스윙 전압 리피터 회로.
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